JPH0437309A - パワーオンリセット回路付電気回路 - Google Patents
パワーオンリセット回路付電気回路Info
- Publication number
- JPH0437309A JPH0437309A JP14487590A JP14487590A JPH0437309A JP H0437309 A JPH0437309 A JP H0437309A JP 14487590 A JP14487590 A JP 14487590A JP 14487590 A JP14487590 A JP 14487590A JP H0437309 A JPH0437309 A JP H0437309A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power
- reset
- input
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 abstract description 14
- 230000007257 malfunction Effects 0.000 abstract description 5
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- 238000010586 diagram Methods 0.000 description 4
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- 239000003990 capacitor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 210000002105 tongue Anatomy 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセット回路付電気回路に関する。
第３図は従来のパワーオンリセット回路付電気回路の構
成図である。
成図である。
この構成では電源投入後に入力回路１と内部回路２のパ
ワーオンリセット人力Ｒにパワーオンリセット信号発生
回路３からほぼ同時にパワーオンリセット解除信号が送
られてくる。
ワーオンリセット人力Ｒにパワーオンリセット信号発生
回路３からほぼ同時にパワーオンリセット解除信号が送
られてくる。
上述した従来のパワーオンリセット回路付電気回路では
、パワーオンリセット解除信号の遅延差により入力回路
１より先に内部回路２のリセット状態が解除されてしま
う可能性があり、この時、内部回路２は入力回路１がリ
セット状態で動作することになり、入力端子の信号によ
る本来の動作とは異なるという欠点がある。
、パワーオンリセット解除信号の遅延差により入力回路
１より先に内部回路２のリセット状態が解除されてしま
う可能性があり、この時、内部回路２は入力回路１がリ
セット状態で動作することになり、入力端子の信号によ
る本来の動作とは異なるという欠点がある。
本発明の目的は、電源投入時の誤動作を防ぐことができ
るパワーオンリセット回路付電気回路を提供することに
ある。
るパワーオンリセット回路付電気回路を提供することに
ある。
本発明のパワーオンリセット回路付電気回路は、パワー
オンリセット信号発生回路と遅延回路を備え、パワーオ
ンリセット信号発生回路からの第１のパワーオンリセッ
ト信号が入力回路および遅延回路のリセット入力に接続
され、遅延回路からの第２のパワーオンリセット信号が
内部回路のリセット入力に接続されている。
オンリセット信号発生回路と遅延回路を備え、パワーオ
ンリセット信号発生回路からの第１のパワーオンリセッ
ト信号が入力回路および遅延回路のリセット入力に接続
され、遅延回路からの第２のパワーオンリセット信号が
内部回路のリセット入力に接続されている。
電源投入時にパワーオンリセット信号発生回路から発生
した第１のパワーオンリセット解除信号によって入力回
路が動作し入力を確定させる。その後に遅延回路によっ
て遅れのある第２のパワーオンリセット解除信号により
内部回路のリセット状態を解除するため、内部回路の電
源投入時の誤動作を防ぐことができる。
した第１のパワーオンリセット解除信号によって入力回
路が動作し入力を確定させる。その後に遅延回路によっ
て遅れのある第２のパワーオンリセット解除信号により
内部回路のリセット状態を解除するため、内部回路の電
源投入時の誤動作を防ぐことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のパワーオンリセット回路付
電気回路の構成図、第２図はそのタイミングチャートで
ある。
電気回路の構成図、第２図はそのタイミングチャートで
ある。
この電気回路は入力回路１と、内部回路２．４と、パワ
ーオンリセット信号発生回路３と、遅延回路を構成する
、発振用抵抗５、発振用コンデンサ６、発振回路７．７
リツプ７０ツブ８．９とから構成されている。パワーオ
ンリセット信号発生回路３からの第１のパワーオンリセ
ット信号１０は入力回路１と内部回路４と発振回路７と
７リツプ７Ｏツブ８．９のリセット人力Ｒに接続され、
発振回路７のパルス出力１３はフリップフロップ８．９
のクロック入力ＯＫに接続され、フリップフロップ８の
Ｑ出力はフリップ７０ツブ９のＤ入力に接続され、フリ
ップ７Ｏツブ９のＱ出力（第２のパワーオンリセット信
号）１１は内部回路２のリセット人力Ｒに接続されてい
る。なお、内部回路４は入力回路１と同様に内部回路２
に対して先にリセット状態を解除する必要がある回路で
ある。
ーオンリセット信号発生回路３と、遅延回路を構成する
、発振用抵抗５、発振用コンデンサ６、発振回路７．７
リツプ７０ツブ８．９とから構成されている。パワーオ
ンリセット信号発生回路３からの第１のパワーオンリセ
ット信号１０は入力回路１と内部回路４と発振回路７と
７リツプ７Ｏツブ８．９のリセット人力Ｒに接続され、
発振回路７のパルス出力１３はフリップフロップ８．９
のクロック入力ＯＫに接続され、フリップフロップ８の
Ｑ出力はフリップ７０ツブ９のＤ入力に接続され、フリ
ップ７Ｏツブ９のＱ出力（第２のパワーオンリセット信
号）１１は内部回路２のリセット人力Ｒに接続されてい
る。なお、内部回路４は入力回路１と同様に内部回路２
に対して先にリセット状態を解除する必要がある回路で
ある。
次に、本実施例の動作を説明する。電源電圧Ｖｃｃの立
ち上がり開始からある一定の時間までパワーオンリセッ
ト信号発生回路３は入力回路１、発振回路７、フリップ
ロップ８，９、内部回路４をリセット状態に保つ。また
、内部回路２はフリップフロップ９の出力によりリセッ
ト状態になっている。その後、パワーオンリセット信号
発生回路３は第１のパワーオンリセット信号１０を解除
、し、□発振回路７はパルス出力を開始する。同時に入
力回路１は入力端子１２の信号を読み込み、出りする。
ち上がり開始からある一定の時間までパワーオンリセッ
ト信号発生回路３は入力回路１、発振回路７、フリップ
ロップ８，９、内部回路４をリセット状態に保つ。また
、内部回路２はフリップフロップ９の出力によりリセッ
ト状態になっている。その後、パワーオンリセット信号
発生回路３は第１のパワーオンリセット信号１０を解除
、し、□発振回路７はパルス出力を開始する。同時に入
力回路１は入力端子１２の信号を読み込み、出りする。
さらに、フリップ７０ツブ３は発振回路７のパルス出力
１３が２周期終了した時点で第２のパワーオンリセット
信号１１を解除し、内部回路２は動作を開始する。つま
り、入力回路１は内部回路２より２周期先にリセット状
態を解除することになり、電源投入時の誤動作を防ぐこ
とができる。
１３が２周期終了した時点で第２のパワーオンリセット
信号１１を解除し、内部回路２は動作を開始する。つま
り、入力回路１は内部回路２より２周期先にリセット状
態を解除することになり、電源投入時の誤動作を防ぐこ
とができる。
以上の説明においては例としてフリップフロップの２段
構成による遅延回路を使用するものとしたが、これに限
られることはなく、他の回路構成による遅延回路でも同
様の効果が得られ、本発明の目的を達成することができ
る。
構成による遅延回路を使用するものとしたが、これに限
られることはなく、他の回路構成による遅延回路でも同
様の効果が得られ、本発明の目的を達成することができ
る。
以上説明したように本発明は、遅延回路を設けて、内部
回路より先に入力回路のリセット状態を解除することに
より、入力回路を安定させ内部回路の誤動作を防ぐ効果
がある。
回路より先に入力回路のリセット状態を解除することに
より、入力回路を安定させ内部回路の誤動作を防ぐ効果
がある。
第１図は本発明の一実施例であるパワーオンリセット回
路付電気回路の構成図、第２図は第１図のパワーオンリ
セット回路付電気回路のタイミングチャート、第３図は
従来のパワーオンリセット回路付電気回路の構成図であ
る。 １・・・入力回路、 ２．４・・・内部回路、３
・・・パワーオンリセット信号発生回路、５・・・発振
用抵抗、 ６・・・発振用コンデンサ、７・・・発
振回路、 ８．９・・・フリップフロップ、 １０・・・第１のパワーオンリセット信号、１１・・・
第２のパワーオンリセット信号、１２・・・入力端子、 １３・・・発振回路７のパルス出力、 １４・・・出力端子。
路付電気回路の構成図、第２図は第１図のパワーオンリ
セット回路付電気回路のタイミングチャート、第３図は
従来のパワーオンリセット回路付電気回路の構成図であ
る。 １・・・入力回路、 ２．４・・・内部回路、３
・・・パワーオンリセット信号発生回路、５・・・発振
用抵抗、 ６・・・発振用コンデンサ、７・・・発
振回路、 ８．９・・・フリップフロップ、 １０・・・第１のパワーオンリセット信号、１１・・・
第２のパワーオンリセット信号、１２・・・入力端子、 １３・・・発振回路７のパルス出力、 １４・・・出力端子。
Claims (1)
- １、電気回路において、パワーオンリセット信号発生回
路と遅延回路を備え、パワーオンリセット信号発生回路
からの第１のパワーオンリセット信号が入力回路および
遅延回路のリセット入力に接続され、遅延回路からの第
２のパワーオンリセット信号が内部回路のリセット入力
に接続されていることを特徴とするパワーオンリセット
回路付電気回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14487590A JPH0437309A (ja) | 1990-06-01 | 1990-06-01 | パワーオンリセット回路付電気回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14487590A JPH0437309A (ja) | 1990-06-01 | 1990-06-01 | パワーオンリセット回路付電気回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437309A true JPH0437309A (ja) | 1992-02-07 |
Family
ID=15372418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14487590A Pending JPH0437309A (ja) | 1990-06-01 | 1990-06-01 | パワーオンリセット回路付電気回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437309A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088706A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | 半導体集積回路 |
| US6285222B1 (en) | 1998-07-17 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset circuit, and semiconductor device |
-
1990
- 1990-06-01 JP JP14487590A patent/JPH0437309A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088706A (ja) * | 1994-06-22 | 1996-01-12 | Nec Corp | 半導体集積回路 |
| US6285222B1 (en) | 1998-07-17 | 2001-09-04 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset circuit, and semiconductor device |
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