JPS62177465A - 試験信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 この発明は、論理回路用の試験信号発生回路に関するも
のであり、さらに詳しくいえば試験信号のタイミングを
任意の時間だけ遅延させることができるようにした試験
信号発生回路に関するものである。

（ｂ）従来技術と問題点 まず、従来技術による構成図を第２図に示す。

第２図の１〜３は入力端子、４と５はゲート、６はフリ
ップフロップ、７は出力端子である。

入力端子１には信号ＩＡが加えられ、入力端子２には信
号２人が加えられる。

また、入力端子３には基準信号３Ａが加えられ、出力端
子７からは試験信号６Ａが取り出される。

ゲート４側とゲート５側は同じような構成になっている
ので、ゲート４側を主として説明し、ゲート５側は必要
な部分だけを説明することにする。

信号ＩＡと信号２Ａはディジタル信号であり、「１」と
「０」で構成される。

基準信号３Ａは信号ＩＡ＠２Ａの繰返し周期の基準信号
であり、信号ＩＡ・２Ａの繰返し周期と同じになってい
る。

ゲート４には信号ＩＡと基準信号３Ａが入り、信号ＩＡ
が「１」のとき、基準信号３Ａを出し、フリップフロッ
プ８をセットする。

ゲート５はゲート４と同じように基準信号３Ａを出力し
、フリップフロップ６をリセットする。

したがって、フリ、プフロ、プロはゲート４の出力でセ
ットされ、ゲート５の出力でリセットされて出力端子７
に試験信号６Ａを出力する。

次に、第２図のタイムチャートを第３図に示す。

第３図（ア）は信号ＩＡの波形図であり、「０」、「１
」、「０」と変化している。

第３図（句は信号２Ａの波形図であり、信号ＩＡの反転
波形になっている。

第３図（つ）は基準信号３Ａの波形図であり、基準信号
３ＡがクロックＰとクロックＱの場合である。

第３図（Ｉ）は、第３図（ア）の信号ＩＡがｒｌＪにな
ったとき、ゲート４が出力する基準信号３Ａの波形図で
あり、第３図（１）のクロックＰ１は第３図（つ）のク
ロックＰに対応する。

第３図（オ）は、第３図（イ）の信号２Ａが「１」にな
ったとき、ゲート５が出力する基準信号３Ａであり、第
３図（′４）のクロックＱ１は第３図（イ）のクロック
Ｑに対応する。

Ｍ　３　図（＊）は、フリップフロップ６を第３図（１
）のクロックＰ１でセットし、第３図（オ）のクロック
Ｑ１でリセットしたとき、フリップフロップ６から出て
くる試験信号６Ａの波形図である。

第３図（ｔｌ）ではフリップフロップ６の出力波形とし
て１周期分だけを表示しているが、信号ＩＡ。

２Ａおよび基準信号３Ａはそれぞれ繰返し信号なので、
第３図（ｍｌの波形が連続してフリップフロップ６の出
力から得られる。

第２図のような試験信号発生回路では、基準信号３Ａか
ら任意の時間遅れた試験信号を出力することができない
という問題がある。

（ｃ）発明の目的 この発明は、カウンタを基準信号３Ａで制御し、カウン
タに遅延時間を設定することにより、カウンタに設定さ
れた遅延時間だけ、第３図（つ）のクロックＰとクロッ
クＱから遅れた第３図（ｈ）の語信号６Ａを出力できる
ようにした試験信号発生回路を提供するものである。

（ｄ）発明の実施例 まず、この発明による実施例の構成図を第１図に示す。

第１図の１１は設定器、１２はカウンタ、１３は入力端
子であり、その他の部分は第２図と同じである。

入力端子１３にはクロック信号１３Ａを加え、出力端子
７からは試験信号６Ｂが取り出される。

第１図は設定器１１とカウンタ１２を第２図に追加し、
基準信号３Ａの代りにカウンタ１２の出力をゲート４と
ゲート５に加えるようにしたものである。

第１図のクロック信号１３Ａは基準信号３Ａより繰返し
周期の短い信号であり、入力端子１３からカウンタ１２
に入る。

第１図の設定器１１はカウンタ１２に遅延時間を設定さ
せるためのものであり、例えばメモリなどで設定器１１
を構成することができる。そして、図示を省略したＣＰ
Ｕから遅延時間に対応する設定値をあらかしめ格納して
おく。

設定器１１からは遅延時間に対応する設定値がカウンタ
１２に送られ、カウンタ１２には遅延時間に対応する設
定値が基準信号３Ａでセットされる。

カウンタエ２はセットされた設定値だけクロック信号１
３Ａを計数し、基準信号３Ａから設定値に対応する遅延
時間だけ遅れた信号をゲート４とゲート５に加える。

例えば、クロック信号１３Ａの周期がＩｏｎｓの場合に
カウンタ１２から出る信号の遅延時間を９ＤＯｎｓにす
るためには、カウンタ１２に設定値として９０をセット
するようにすればよい。

次に、第１図のタイムチャートを第４図に示す。

第４図（ア）〜（つ）はそれぞれ第３図（７’）〜（つ
）と同じ波形図である。

第４図（１）はクロック信号１３Ａの波形図であり、第
４図（オ）は遅延時間Ｔに対応した設定値をカウンタ１
２にセットした場合のカウンタ１２の出力波形図である
。

第４図（オ）の出力Ｒは第４図（つ）のクロックＰから
遅延時間Ｔだけ遅れた信号であり、第４図（オ）の出力
Ｓは第４図（つ）のクロックＱからＢ延時間Ｔだけ遅れ
た信号である。

第４図（力）は第４図（１）が「１」になったとき、ゲ
ート４が出力するカウンタ１２の出力波形図であり、第
４図（力）の出力Ｒ１は第４図（オ）の出力Ｒに対応す
゛る。

第４図（キ）は、第４図（イ）が「１」になったときゲ
ート５が出力するカウンタ１２の出力波形図であり、第
４図（キ）の出力Ｓ１は第４図（オ）の出力Ｓに対応す
る。

第４図（り）は、フリップフロップ６を第４図（ｈ）の
出力Ｒ１でセットし、第４図（キ）の出力Ｓ１でリセッ
トしたとき、フリップフロップ６から出てくる試験信号
６Ｂの波形図である。

第４図（り）の試験信号６Ｂは第３図（キ）の試験信号
６Ａより遅延時間Ｔだけ遅延した信号である。

（ｄ）発明の効果 この発明によれば、第４図（１）の遅延時間Ｔに対応し
た設定値をカウンタ１２にセットし、クロック信号１３
Ａをカウンタ１２で計数させているので、フリノフロノ
プ６から出る試験信号のタイミングを容易に遅延させる
ことができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２図は従来
技術による構成図、 第３図は第２図のタイムチャート、 第４図は第１図のタイムチャート。 １〜３・・・・・・入力端子、４会５・・・・・・ゲー
ト、６・・・・・・フリップフロップ、７・・・・・・
出力端子、１１・・・・・・設定器、１２・・・・・・
カウンタ、１３・・・・・・入力端子。 代理人　　弁理士　　小　俣　欽　司 第　　１　　図 ゲート ニ 第　　　２　　　図 第３図 （力）

Claims (1)

1. 【特許請求の範囲】 １　遅延時間を設定する設定器と、 クロック信号と基準信号を入力とし、前記設定器の設定
   値だけ前記クロック信号を計数するカウンタと、 第１の信号と前記カウンタ出力を入力とする第１のゲー
   トと、 第２の信号と前記カウンタ出力を入力とする第２のゲー
   トと、 第１のゲート出力と第２のゲート出力を入力とするフリ
   ップフロップとを備え、 前記フリップフロップの出力から試験信号を発生するこ
   とを特徴とする試験信号発生回路。