KR930003905Y1 - 넌-오버랩핑 2-위상 클럭 발생회로 - Google Patents

Abstract

내용 없음.

Description

넌-오버램핑 2-위상 클럭 발생회로

제1도는 종래의 넌-오버램핑 2-위상 클럭 발생회로도.

제2도는 종래회로에 따른 파형도.

제3도는 본 고안에 따른 넌-오버램핑 2-위상 클럭 발생회로도.

제4도는 본 고안 회로에 따른 파형도.

* 도면의 주요부분에 대한 부호의 설명

11 : 분주기 13, 14 : 딜레이

15 : 인버터 16 : 익스클루시브 오아게이트

17 : 앤드게이트 18 : 노아게이트

본 고안은 넌-오버램핑 2-위상 클럭 발생회로에 관한 것으로 특히 디지털 시스템 회로에 적당하도록 넌-오버램핑 2-위상 클럭 발생회로에 관한 것이다.

종래의 넌-오버램핑 2-위상 클럭 발생회로는 제1도에서와 같이 클락신호(CK)가 노아게이트(2)의 일측입력단으로 인가되는 동시에 인버터(1)를 통해 노아게이트(3)의 다른 일측입력단으로 인가되며 노아게이트(2)의 출력단에는 클락펄스(Φ1)가 출력도어 노아게이트(3)의 다른 일측단으로 인가되며, 노아게이트(3)의 출력단에는 클락펄스(Φ2)가 출력되어 노아게이트(2)의 나머지 일측입력단으로 인가되는 구성이다.

상기 구성회로의 동작상태를 제2도를 참조하여 설명하면 다음과 같다.

클락입력단으로 제2도의 클락파형(CK)을 입력하면 노아게이트(2, 3)을 통해 출력Φ1과 Φ2가 출력된다.

즉 클락파형(CK)이 ‘하이’에서 ’로우’로 될 경우에 노아게이트(3)의 출력(Φ2)가 클락입력에 의해 ‘로우’로 되고 이 값에 의해 노아게이트(2)의 출력(Φ1)이 ‘로우’에서 ‘하이’로 변하게 된다.

노아게이트(2)의 출력의 ‘하이’로 되는 구간의 시작은 노아게이트(3)의 출력이 ‘로우’가 되는 시점에 의존하게 된다. 그리고 클락펄스(CK)가 ‘로우’에서 ‘하이’로 변하게 되면 노아게이트(2)의 출력(Φ1)이 ‘하이’에서 ‘로우’로 되고 이 노아게이트(2)의 출력(Φ1)에 노아게이트(3)의 출력(Φ2)이 ‘하이’로 된다. 이때 넌-오버랩핑되는 영역(T)은 노아게이트(2) (3)의 딜레이 타임구간이다.

즉 종래에는 노아게이트(2, 3)의 출력파형(Φ1, Φ2)의 넌-오버랩핑되는 구간은 노아게이트(2, 3)의 딜레이타임에 의존하게 되므로 넌-오버랩핑 폭을 조절할 수 없었던 단점이 있었다.

본 고안은 이러한 단점을 해결하기 위해 안출된 것으로서 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

먼저 제3도에서 그 구성을 보면, 클락펄스(CK)는 분주기(11)의 클락입력단과 앤드게이트(17)의 입력단 및 노아게이트(18)의 입력단으로 인가되는 동시에 인버터(15)를 통해 분주기(12)의 클럭단으로 인가되고 분주기(11, 12)의 클리어단자에는 CD(Clear Direc)신호가 인가되며 분주기(11)의 출력은 분주기(12)의 입력단으로 인가되는 동시에 딜레이(13)를 통해 익스클루시부 오아게이트(16)의 일측입력단으로 인가되고 분주기(11)의 반전출력은 분주기(11)의 입력으로 인가되며 분주기(12)의 출력은 딜레이(14)를 거쳐 익스클루시부 오아게이트(16)의 다른 일측 입력단으로 인가되며 익스클루시부 오아게이트(16)의 출력은 앤드게이트(17)의 입력단 및 노아게이트(18)의 입력단으로 인가되고 앤드게이트(17)와 노아게이트(18)의 출력단에서 출력파형(Φ1, Φ2)을 얻도록 구성된다.

상기 회로에서 딜레이(13, 14)는 넌-오버램핑의 폭을 조절하기 위해서 사용된 것인데 (13, 14)가 사용되지 않을 경우는 분주기(11, 12)의 딜레이타임+익스클루시부 오아게이트(18)의 딜레이타임이 넌-오버램핑의 폭이 된다. 상기 구성회로의 동작상태를 설명하면, 클락(CK)이 분주기(11)의 클락입력단으로 인가되면 분주기(11)는 입력클럭을 2분주하여 제4도 ‘A’와 같은 파형을 얻게 된다. 이때 딜레이(13)를 사용하여 분주기(11)의 출력을 딜레이시켜서(제4도 ‘A’의 점선파형) 넌-오버램핑(Non-Overlapping)영역을 증가시킬 수도 있다.

분주기(12)는 분주기(11)를 통해 2분주된 클럭(CK)을 1/2클럭뒤에 래치하여 제4도 ‘B’와 같은 파형을 출력한다.

여기서도 딜레이(14)를 사용하여 분주기(12)의 출력을 딜레이시켜서(제4도 ‘B’의 점선파형) 넌-오버램핑의 영역을 변화시킬 수 있다.

익스클루시브 오아게이트(16)는 제4도의 ‘A’파형과 ‘B’파형을 익스클루시브 오아하여 제4도의 ‘C’와 같은 파형을 출력한다.

앤드게이트(17)는 제4도 ‘C’파형과 클락(CK)을 앤드하여 제4도의 Φ1의 출력을 발생시키고 노아게이트(18)는 익스클루시브 오아게이트(16)의 출력 즉 제4도 ‘C’파형과 클락을 노아하여 제4도의 Φ2의 출력을 발생시킨다.

본 고안에서는 클럭Φ1과 Φ2가 독립적으로 동작하므로써 넌-오버랩핑 폭을 Φ1과 Φ2가 다르게 동작시킬 수 있다.

따라서 본 고안의 넌-오러랩핑 2-위상 클럭 발생회로는 클럭Φ1가 Φ2가 독립적으로 넌-오버랩핑 폭을 조절할 수 있는 효과가 있다.

본 고안의 넌-오버랩핑 2-위상 클럭발생회로를 이용하여 저전력 시스템을 위한 클럭 발생회로로 사용가능하다.

Claims (1)

1. 넌-오버랩핑 2-위상 클럭발생회로를 구성함에 있어서, 클락신호(CK)를 입력받아 2분주하는 분주기(11)와, 상기 분주기(11)의 출력을 1/2클럭뒤에 래치하는 분주기(12)와, 상기 분주기(11)의 출력을 입력받아 딜레이시키는 딜레이(13)와, 상기 분주기(12)의 출력을 입력받아 딜레이시키는 (14)와, 상기 딜레이(13, 14)의 출력을 입력받아 익스쿨루시브 오아하는 익스클루시브 오아게이트(16)와, 상기 익스클루시부 오아게이트(16)의 출력과 클락신호(CK)를 앤드하여 출력파형(Φ1)을 발생하는 앤드게이트(17)와, 상기 익스클루시브 오아게이트(16)의 출력과 클락신호(CK)를 입력받아 노아하여 출력파형(Φ2)을 발생하는 노아게이트(18)를 포함하여 구성되는 것을 특징으로 하는 넌-오버랩핑 2-위상 클럭발생회로.