KR100283597B1 - 내부클럭신호발생회로 - Google Patents

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KR100283597B1
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히사시 이와모토
와타루 사카모토
나오야 와타나베
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

외부클럭에 위상동기한 체배의 내부클럭신호를 생성하는 내부클럭신호 발생회로를 제공한다.
셀렉터20는 외부클럭신호와 지연라인2에서 출력되는 내부클럭신호를 교대로 선택해서 지연라인2로 출력한다. 지연라인2은 이것을 받아서 외부클럭신호를 지연함과 동시에, 스스로 출력한 내부클럭신호를 지연한다. 2분주기22는 내부클럭신호 INTCLK를 2분주한다. 위상비교기6는 외부클럭신호와 2분주기22 출력신호의 위상비교를 행한다. 위상비교기6와 쉬프트 레지스터4에 의해 위상차가 0이 되도록 지연라인2의 지연시간이 조정된다.

Description

내부클럭신호 발생회로
본 발명은, 내부클럭신호 발생회로에 관한 것으로, 특히, 외부에서 주어지는 클럭신호에 동기하여, 외부에서 주어지는 클럭신호의 체배신호를 발생하는 내부클럭신호 발생회로에 관한 것이다.
마이크로프로세서의 고속화에 따라, 반도체기억장치를 포함하는 시스템전체의 성능의 면에서, 이것을 동작시키는 내부클럭신호의 고속화의 문제는 피할 수 없게 되고 있다. 이것은, 내부클럭신호가 느리면 액세스타임과의 관계에서, 시스템전체의 동작주파수를 제한하기 때문이다.
이 요구를 만족시키기 위해서, 내부클럭신호 발생회로로서 외부에서의 클럭신호(외부클럭신호)를 받아, 이밖에 외부클럭신호에 동기한 내부클럭신호를 발생시키는 디레이 록트 루프(delay locked loop)(이하, DLL회로라 칭한다)가 제안되어 있다.
이하에, 종래의 DLL회로의 구성을, 도 17을 사용하여 설명한다. 도 17은 종래의 DLL회로900의 기본구성을 나타내는 개략블럭도이다.
도 17에 나타내는 종래의 DLL회로900는, 지연라인2, 쉬프트 레지스터4, 위상비교기16및 지연회로8를 구비한다. 이 DLL회로900는 디지털타입의 DLL회로로서, 아날로그타입의 DLL회로에 비하여 전원노이즈를 억제할 수가 있다.
지연라인2은, 입력한 외부클럭신호 EXTCLK를 지연하여 내부클럭신호 INTCLK1를 출력한다. 지연회로8는, 내부클럭신호 INTCLK1를 td2만큼 지연하여 출력(클럭신호 INTCLK 2)한다.
위상비교기16는 외부클럭신호 EXTCLK의 위상과 지연회로8로부터 출력되는 클럭신호 INTCLK2의 위상을 비교한다. 위상비교기16는, 위상비교의 결과로서, UP신호 또는 DOWN 신호를 출력한다. 쉬프트 레지스터4는, 위상비교기16로부터 출력되는 UP신호 또는 DOWN신호를 입력받아, 지연라인2의 지연시간을 변화시킨다.
다음에 지연라인2의 구성을, 도 18을 사용하여 설명한다.
도 18은, 지연라인2의 기본구성을 나타내는 회로도이며, 아울러 쉬프트 레지스터4와의 관계가 표시되고 있다.
도 18에 나타내는 지연라인2은, 복수의 지연유니트 U0, U1, …, Un, 소자 D0, D1,…, Dn 및 복수의 NMOS 트랜지스터 N1.0, N1.1, …, N1.n을 구비한다. 이하, 총칭적으로, 지연유니트 U0, U1,…, Un을 지연유니트 U, 소자 D0, D1, …, Dn을 소자 D로 각각 칭한다.
각 지연유니트 U는, 인버터 회로40 및 41을 포함한다.
소자 D0, D1, …, Dn은, 각각 대응하는 지연유니트 U0, U1, …, Un의 출력노드에 접속된다. NMOS 트랜지스터 N1.0, N1.1, …, N1.n은, 각각 신호선 a10과 대응하는 소자 D와의 사이에 접속된다.
지연유니트 U0는 클럭신호(도18에서는 IN)를 받는다. 신호선 a10을 통해, 신호(도 18에서는, OUT)가 출력된다.
쉬프트 레지스터4는 복수의 레지스터 L0, L1, …, Ln을 구비한다. 이하, 총칭적으로, 레지스터 L0, L1,…, Ln을 레지스터 L이라 칭한다.
레지스터 L0, L1, …, Ln은, 각각, NMOS 트랜지스터 N1.0, N1.1, …, N1.n에 대응하여 설치된다. NMOS 트랜지스터 N1.0, N1.1, …, N1.n의 각각의 게이트 전극은, 각각 대응하는 레지스터 L에서, 대응하는 제어신호 d(0), d(1), …, d(n)를 받는다.
쉬프트 레지스터4로부터 출력되는 제어신호d(0), d(1), …, d(n)는, 어느 하나가 활성상태에 있다. 제어신호 d(0), d(1), …, d(n)에 따라서, 입력신호 IN이 통과하는 지연유니트U의 수가 결정된다.
다음에, 쉬프트 레지스터4의 구성을, 도 19을 사용하여 설명한다.
도 19는, 쉬프트 레지스터4의 기본구성을 나타내는 회로도이다.
도 19에 나타낸 바와 같이, 쉬프트 레지스터4는 복수의 레지스터 L0, L1, L3, …, 및 논리 게이트47를 구비한다.
논리 게이트47는, 위상비교기16로부터 출력되는 DOWN신호 및 UP신호를 입력받아 신호 T0를 출력한다.
레지스터 L(L0를 제외한다)는 각각, NAND회로43, 인버터 회로44, 45, 46, 및 NMOS 트랜지스터 N2, N3, N4를 구비한다.
NAND회로43의 각각의 제 1의 입력노드는, 리셋트신호 ZRST를 받는다. 또, NMOS 트랜지스터 N3의 각각의 게이트 전극은, 위상비교기16로부터 출력되는 DOWN신호를 받는다. 또한 NMOS 트랜지스터 N4의 각각의 게이트 전극은, 위상비교기16로부터 출력되는 UP신호를 받는다. NMOS 트랜지스터 N2의 각각의 게이트 전극은, 논리 게이트47로부터 출력되는 신호 T0를 받는다.
레지스터 L2을 대표예로 해서 그 회로구성에 관해서 설명한다. NAND회로43의 제 2의 입력노드는 노드 O2(레지스터 L2와 전단의 레지스터 L1와의 접속노드)와 접속된다.
인버터 회로44는 노드O2와 NAND회로43의 출력노드와의 사이에 접속된다. NMOS 트랜지스터 N2는, 인버터 회로45와 NAND회로43와의 사이에 접속된다. 인버터 회로46는 인버터 회로45의 출력노드와 입력노드와의 사이에 접속된다.
NMOS 트랜지스터 N3는, 노드O3(레지스터 L2와 후단의 레지스터 L3의 접속노드)와 인버터 회로45와의 사이에 접속된다. NMOS 트랜지스터 N4은, 인버터 회로45와 노드O1(레지스터 L0과 레지스터 L1의 접속노드)와의 사이에 접속된다.
또, 쉬프트 레지스터 L0에 관해서는, NAND회로43의 출력노드는 노드 O0와 접속된다. 인버터 회로44는, 노드 O0와 NAND회로43의 제 2의 입력노드와의 사이에 접속된다. NMOS 트랜지스터 N2은, 인버터 회로45와 인버터 회로44와의 사이에 접속된다. 또한, UP신호를 받는 NMOS 트랜지스터 N4을 구비하지 않는다.
또, 노드O0와 접지전위 GND와의 사이에는, DOWN신호를 받는 NMOS 트랜지스터 N3가 배치된다.
레지스터L의 각각의 인버터 회로45의 출력노드(인버터 회로46의 입력노드)로부터, 대응하는 제어신호 d(0), d(1), …가 출력된다.
이하의 설명에서, 레지스터 L1, L2, …의 각각에서의 NAND회로43의 출력신호를 신호 s(1), s(2), …라 칭하고, 레지스터 L0에서의 인버터 회로44의 출력신호를 신호 s(0)라 칭한다.
다음에, 쉬프트 레지스터4의 동작을, 타이밍챠트인 도 20를 사용하여 설명한다.
도 20은 쉬프트 레지스터4의 동작을 설명하기 위한 타이밍챠트이다. 도 20에 나타낸 바와 같이, t0시점에서, 리셋트신호 ZRST를 L레벨로 설정한다. 이에 의해, 쉬프트 레지스터4는 초기 설정상태가 되고, 신호 d(0)가 1로 설정된다. 또 신호 d (k)(단, 1 〈 k ≤ n)는 0으로 설정된다.
이어서, 리셋트신호 ZRST를 H레벨로 설정한다.
다음에 t1시점에서 DOWN신호가 H레벨로 상승하며, 신호 T0가 L레벨로 하강한다. 제어신호 d(m)에 따라서, 신호 s(m+1)(단, 0 ≤ m ≤ n-1)가 변화된다. 구체적으로는, 도 20에 나타낸 바와 같이 제어신호 d(0)를 받아, 신호 s(1)가 1에서 0으로 변화된다.
다음에 t2시점에서 DOWN신호가 L레벨로 하강하면, 신호 T0가 H레벨로 상승한다. 신호 s(m)에 따라서, 제어신호 d(m)(단, 0≤ m≤ n)가 변화된다. 구체적으로는, 도 20에 나타낸 바와 같이 신호 s(0)에 따라서, 제어신호 d(0)가 1로부터 0으로 변화된다. 신호 s(1)에 따라서, 제어신호 d(1)가 0에서 1로 변화된다.
이후, 마찬가지로 해서 DOWN신호가 H레벨로 상승한 경우는, DOWN신호의 상승엣지에 동기하여 제어신호 d(m)에 따라서, 신호 s(m+1)가 변화된다 (단, 0 ≤ m ≤ n-1).
또, DOWN신호가 L레벨로 하강한 경우는, DOWN신호의 하강 엣지에 동기하여, 신호 s(i)에 따라서 제어신호 d(i)가 변화된다 (단, 0 ≤ i ≤ n).
즉, DOWN신호의 상승엣지에 동기하여, 제어신호의 상태가 한 방향(d(m)에서 d(m+1))에 전송된다.
UP신호가 H레벨로 상승한 경우에는, UP신호의 상승엣지에 동기하여 제어신호 d(x)에 따라서, 신호 s(x-1)가 변화한다 (단, 1 ≤ x ≤ n).
또, UP신호가 L레벨로 하강한 경우는, UP신호의 하강엣지에 동기하여, 신호 s(i)에 따라서 제어신호 d(i)가 변화된다(단, 0 ≤ i ≤ n).
즉, UP신호의 상승엣지에 동기하여, 제어신호의 상태가 타방향(d(x)로부터 d(x-1))에 전송된다.
다음에, 종래의 DLL회로900의 동작에 관해서 도 21에 나타내는 타이밍챠트를 사용하여 간단히 설명한다.
도 21은, 종래의 DLL회로 900의 동작을 설명하기 위한 타이밍챠트이다. 지연라인2의 지연시간을 td0로 한다. 또, 지연회로8의 지연시간을 td2로 한다.
도 21에서, 제 k번째의 외부클럭신호에 대하여, 제 k번째의 내부클럭신호 INTCLK1가 생성된다. 또한, 제 k번째의 내부클럭신호 INTCLK1에 대하여, 제 k번째의 클럭신호 INTCLK2가 생성된다.
구체적으로는, 제 1번째의 외부클럭신호 EXTCLK가 입력되면, td0경과후에, 제 1번째의 내부클럭신호 INTCLK1가 출력된다. 또한 td2경과후에, 제 1번째의 클럭신호 INTCLK2가 출력된다.
또한 제 2번째의 외부클럭신호 EXTCLK가 입력되면, td0경과후에 제 2번째의 내부클럭신호 INTCLK1가 출력된다. 또한 td2 경과후에, 제 2번째의 클럭신호 INTCLK2가 출력된다.
이 경우, 위상비교기16는 클럭신호 INTCLK2와 외부클럭신호 EXTCLK의 위상차를 검출한다. 그 결과, 지연라인2의 지연시간이 조정(지연시간 td1)된다.
그런데, 반도체 기억장치끼리를 잇는 인터페이스는 배선이 길어지는 경향이 있고, 또, 이것에 따라 버스간을 잇는 분기점이 많아지기 때문에, 반도체기억장치의 동작주파수를 상승시키는 것이 곤란하게 되어 있다.
따라서, 시스템의 동작성능을 높이기 위해서, 내부에서 원하는 클럭을 생성하여 동작주파수를 상승시키고 있다.
여기서, 예를 들면 체배의 클럭신호를 발생시키는 DLL회로에 관해서 도 22를 참조하여 설명한다.
도 22는, 체배의 클럭신호를 발생시키는 DLL회로910의 기본구성을 나타내는 블럭도이다. 도 22에 나타내는 DLL회로910는, 지연라인12, 셀렉터17, 위상비교기16 및 OR 회로19를 구비한다.
지연라인12은 내부클럭신호 INTCLK와 내부클럭신호 INTCLK3를 출력한다. 내부클럭신호 INTCLK에 대한 지연시간을 td로 하면, 내부클럭신호 INTCLK3의 지연시간은 td/2의 관계에 있다.
OR회로19는, 내부클럭신호 INTCLK와 내부클럭신호 INTCLK3를 받아, 내부클럭신호 INTCLK2를 출력한다.
여기서, 지연라인12의 기본구성에 관해서, 도 23을 사용하여 설명한다.
도 23은 지연라인12(지연부14, 15)의 기본구성을 나타내는 회로도이며, 아울러 셀렉터17와의 관계가 표시되고 있다.
도 23에서의 셀렉터17는, 전술한 쉬프트 레지스터4와 같은 구성만으로도 좋다. 셀렉터17는 위상비교기16로부터 출력되는 DOWN신호 또는 UP신호에 따라서, 제어신호 d(0), d(1), d(2), …, d(n)를 출력한다. 제어신호 d(0), d(1), d(2),…, d(n)는, 어느 하나가 활성상태에 있다. 그리고, DOWN신호 또는 UP신호에 따라서 활성상태가 이동한다.
지연라인12은, 지연부14와 지연부15를 구비한다. 지연부14 및 지연부15의 기본구성은, 도 18에 나타낸 지연라인2과 같다.
지연부14는, 외부에서의 입력신호(도 23에서는 DIN)을 받는다. 그리고, 신호선 a10을 통해, 내부클럭신호 INTCLK3를 출력한다.
지연부15의 입력노드는, 지연부14의 신호선 a10과 접속된다. 지연부15에서는 신호선 a11로부터, 내부클럭신호 INTCLK가 출력된다.
즉, DLL회로910에서는 지연라인을 2분할(지연부14, 15)하여, 지연부14와 지연부15로 신호를 추출하는 위치를 같게 함으로써, 위상이 서로 180°쉬프트한 신호를 생성한다.
여기서, 종래의 DLL회로910의 동작에 관해서 도 24에 나타내는 타이밍챠트를 참조하여 설명한다.
도 24는, 종래의 DLL회로910의 동작을 설명하기 위한 타이밍챠트도이며, 외부클럭신호 EXTCLK와 내부클럭신호 INTCLK이 위상동기한 상태를 나타내고 있다.
도 24를 참조하여, 외부클럭신호 EXTCLK가 입력되면, 이것을 받아, td/2기간 경과후, 내부클럭신호 INTCLK3가 생성된다. 또, td 기간 경과후, 내부클럭신호 INTCLK가 생성된다.
그 결과, OR회로19를 통해, 내부클럭신호 INTCLK3와 내부클럭신호 INTCLK의 합을 취함으로써, 2체배의 내부클럭신호(INTCLK2)를 얻을 수 있다.
「위상록회로 및 해당 위상록회로에 의해 이루어지는 주파수체배기(특원평4-505539호공보)」에서는, 이와 같이 지연라인을 분할함으로써 2체배의 클럭신호를 생성하는 회로가 개시되어 있다.
그렇지만 이와 같이, 지연라인을 분할하여 체배의 내부클럭신호를 발생시킨 경우, 다른 지연라인을 통과시키기 때문에 체배의 정밀도가 나빠진다고 하는 문제가 있다. 예를 들면, 도 23에 나타내는 종래의 DLL회로910에서, 지연라인12에 포함되는 지연부14와 지연부15와의 지연의 정밀도가 프로세스적 변동등에 의해서 달라진 경우에 관해서, 도 25에 나타내는 타이밍챠트를 사용하여 간단히 설명한다.
이 경우, 도 25에 나타낸 바와 같이, 내부클럭신호 INTCLK는 외부클럭신호 EXTCLK에 대하여 td만큼 늦게 발생한다. 한편, 내부클럭신호 INTCLK3는, 외부클럭신호 EXTCLK에 대하여 td1만큼 늦게 발생하게 된다. 그런데, 지연정밀도가 다르기 때문에, td1 ≠ td/2가 된다. 그 결과, 원하는 2체배의 클럭신호를 얻을 수가 없게된다.
그러므로, 본 발명은, 이러한 문제를 해결하기 위해서 이루어진 것으로, 고정밀도인 체배의 신호를 발생할 수 있는 내부클럭신호 발생회로를 제공하는 데 있다.
제 1의 발명에 관계되는 내부클럭신호 발생회로는, 외부클럭신호에 위상동기한 내부클럭신호를 발생하는 내부클럭신호 발생회로로서, 입력한 신호를 지연하여 내부클럭신호를 출력하는 지연라인과, 지연라인으로부터 출력되는 내부클럭신호 또는 외부클럭신호중 어느 한편을 선택적으로 지연라인에 출력하는 선택수단과, 내부클럭신호를 분주하는 제 1의 분주수단과, 제 1의 분주수단으로부터 출력되는 신호와 외부클럭신호와의 위상차를 검출하여, 검출결과에 의거하여, 지연라인에서의 지연시간을 제어하는 지연제어수단을 구비한다.
제 2의 발명에 관계되는 내부클럭신호 발생회로는, 외부클럭신호에 의거하여 외부클럭신호에 위상동기한 제 1의 내부클럭신호를 발생하는 제 1의 클럭신호 발생수단과, 제 1의 클럭신호발생수단이 출력하는 제 1의 내부클럭신호에 의거하여, 제 1의 내부클럭신호에 위상동기한 제 2의 내부클럭신호를 발생하는 제 2의 클럭신호발생수단을 구비하고, 제 1의 클럭신호발생수단은, 입력한 신호를 지연하여 제 1의 내부클럭신호를 출력하는 제 1의 지연라인과, 제 1의 지연라인으로부터 출력되는 내부클럭신호 또는 외부클럭신호중 어느 한편을 선택적으로 제 1의 지연라인에 출력하는 선택수단과, 제 1의 내부클럭신호를 분주하는 분주수단과, 분주수단으로부터 출력되는 신호와 외부클럭신호와의 위상차를 검출하여, 검출결과에 의거하여 제 1의 지연라인에서의 지연시간을 제어하는 제 1의 지연제어수단을 포함하고, 제 2의 클럭신호발생수단은, 제 1의 내부클럭신호를 지연하여 제 2의 내부클럭신호를 출력하는 제 2의 지연라인과, 제 2의 지연라인으로부터 출력되는 제 2의 내부클럭신호와 제 1의 내부클럭신호와의 위상차를 검출하여, 검출결과에 의거하여 제 2의 지연라인에서의 지연시간을 제어하는 제 2의 지연제어수단을 포함한다.
제 3의 발명에 관계되는 내부클럭신호 발생회로는, 외부클럭신호에 의거하여 외부클럭신호에 위상동기한 제 1의 내부클럭신호를 발생하는 제 1의 클럭신호발생수단과, 제 1의 클럭신호발생수단이 출력하는 제 1의 내부클럭 신호에 의거하여, 외부클럭신호에 위상동기한 제 2의 내부클럭신호를 발생하는 제 2의 클럭신호발생수단을 구비하고, 제 1의 클럭신호발생수단은, 입력한 신호를 지연하여 제 1의 내부클럭신호를 출력하는 제 1의 지연라인과, 제 1의 지연라인으로부터 출력되는 제 1의 내부클럭신호 또는 외부클럭신호중 어느 한편을 선택적으로 제 1의 지연라인에 출력하는 선택수단과, 제 1의 내부클럭신호를 분주하는 제 1의 분주수단과, 제 1의 분주수단으로부터 출력되는 신호와 외부클럭신호의 위상차를 검출하여, 검출결과에 의거하여 제 1의 지연라인에서의 지연시간을 제어하는 제 1의 지연제어수단을 포함하고, 제 2의 클럭신호발생수단은, 제 1의 내부클럭신호를 지연하여 제 2의 내부클럭신호를 출력하는 제 2의 지연라인과, 제 2의 내부클럭신호를 분주하는 제 2의 분주수단과, 제 2의 분주수단으로부터 출력되는 신호와 외부클럭신호와의 위상차를 검출하여, 검출결과에 의거하여 제 2의 지연라인에서의 지연시간을 제어하는 제 2의 지연제어수단을 포함한다.
도 1은 본 발명의 실시의 형태 1에서의 DLL회로1000의 기본구성을 나타내는 개략블럭도.
도 2는 본 발명의 실시의 형태 1에서의 셀렉터20의 구체적 구성의 일례를 나타내는 회로도.
도 3은 본 발명의 실시의 형태 1에서의 셀렉터20의 동작을 나타내는 타이밍챠트.
도 4는 본 발명의 실시의 형태 1에서의 2분주기22의 구체적 구성의 일례를 나타내는 회로도.
도 5는 본 발명의 실시의 형태 1에서의 2분주기22의 동작을 설명하기 위한 타이밍챠트.
도 6은 본 발명의 실시의 형태 1에서의 위상비교기6의 구체적 구성의 일례를 나타내는 회로도.
도 7은 본 발명의 실시의 형태 1에서의 위상비교기6의 동작을 설명하기 위한 타이밍챠트.
도 8은 본 발명의 실시의 형태 1에서의 DLL회로1000의 동작을 설명하기 위한 타이밍챠트.
도 9는 본 발명의 실시의 형태 2에서의 DLL회로2000의 기본구성을 나타내는 개략블럭도.
도 10은 본 발명의 실시의 형태 2에서의 3분주기24의 구체적 구성의 일례를 나타내는 회로도.
도 11은 본 발명의 실시의 형태 2에서의 3분주기24의 동작을 설명하기 위한 타이밍챠트.
도 12는 본 발명의 실시의 형태 2에서의 DLL회로2000의 동작을 나타내는 타이밍챠트.
도 13은 본 발명의 실시의 형태 3에서의 DLL회로3000의 기본구성의 일례를 나타내는 개략블럭도.
도 14는 본 발명의 실시의 형태 3에서의 DLL회로3000의 동작을 설명하기 위한 타이밍챠트.
도 15는 본 발명의 실시의 형태 4에서의 DLL회로4000의 기본구성의 일례를 나타내는 개략블럭도.
도 16은 본 발명의 실시의 형태 4에서의 DLL회로4000의 동작을 설명하기 위한 타이밍챠트.
도 17은 종래의 DLL회로900의 기본구성을 나타내는 개략블럭도.
도 18은 지연라인2의 기본구성을 나타내는 회로도.
도 19는 쉬프트 레지스터4의 기본구성을 나타내는 회로도.
도 20은 쉬프트 레지스터4의 동작을 설명하기 위한 타이밍챠트.
도 21은 종래의 DLL회로900의 동작을 설명하기 위한 타이밍챠트.
도 22는 체배의 클럭신호를 발생시키는 DLL회로910의 기본구성을 나타내는 블록도.
도 23은 지연라인12의 기본구성을 나타내는 회로도.
도 24는 종래의 DLL회로910의 동작을 설명하기 위한 타이밍챠트도.
도 25는 도 23에 나타내는 DLL회로910의 문제점을 설명하기 위한 타이밍챠트.
〈도면의 주요부분에 대한 부호의 설명〉
2 : 지연라인 4 : 쉬프트 레지스터
6 : 위상비교기 U : 지연유니트
L : 레지스터 20 : 셀렉터
22,26,27 : 2분주기 24 : 3분주기
8,200,210,220 : 지연회로 300,350,450 : 클럭발생회로
1000∼4000 : DLL회로
[실시의 형태 1]
본 발명의 실시의 형태 1에서의 DLL회로에 관해서 설명한다.
본 발명의 실시의 형태 1에서의 DLL회로는, 외부클럭신호에 위상동기한 고정밀도의 체배신호를 발생하고, 또한 듀티비율 50%의 클럭신호를 발생하는 것을 가능하게 하는 것이다.
본 발명의 실시의 형태 1에 관계되는 DLL회로의 구성에 관해서, 개략블럭도인 도 1을 사용하여 설명한다.
도 1은 본 발명의 실시의 형태 1에서의 DLL회로1000의 기본구성을 나타내는 개략블럭도이다. 도 17에 나타내는 종래의 DLL회로900와 같은 구성요소에는 같은 번호 및 같은 부호를 붙이고 그 설명을 생략한다.
도 1에 나타낸 바와 같이, 본 발명의 실시의 형태 1에서의 DLL회로1000는, 지연라인2, 쉬프트 레지스터4, 위상비교기6, 셀렉터20 및 2분주기22를 구비한다.
셀렉터20는, 외부클럭신호 EXTCLK와 지연라인2으로부터 출력되는 내부클럭신호 INTCLK를 입력받아, 어느 한편을 선택하여 출력(이하, 클럭신호 DIN이라 칭한다)한다.
지연라인2은, 셀렉터20로부터 출력되는 클럭신호 DIN을 입력받아, 이것을 지연하여 내부클럭신호 INTCLK를 출력한다.
2분주기22는, 내부클럭신호 INTCLK를 입력받아, 이것을 분주하여 출력(이하, 클럭신호 INTCLK2라 칭한다)한다.
위상비교기6는, 외부클럭신호 EXTCLK의 위상과 2분주기22로부터 출력되는 클럭신호 INTCLK2의 위상을 비교하여, 비교결과로서 DOWN신호 또는 UP신호를 출력한다.
쉬프트 레지스터4는, 위상비교기6로부터 출력되는 DOWN신호, 혹은 UP신호에 의거하여 지연라인2의 지연시간을 제어한다.
다음에, 셀렉터20의 구성에 관해서, 그 회로도인 도 2를 사용하여 설명한다.
도 2는, 본 발명의 실시의 형태 1에서의 셀렉터20의 구체적 구성의 일례를 나타내는 회로도이다. 도 2에 나타낸 바와 같이, 셀렉터20는 NAND회로50, 51, 52, 53, 54, 55 56, 지연회로59, 60, 인버터 회로57.1, 57.2, 57.3, 및 인버터 회로58.1, 58.2, 58.3을 포함한다. 지연회로59는, NAND회로50의 출력신호를 입력받는다. 지연회로60는, NAND회로51의 출력신호를 입력받는다.
NAND회로52의 제 1의 입력노드는, 지연회로59의 출력노드(노드A라고 적는다)의 신호를 받는다. 또, NAND회로52의 제 2의 입력노드는, NAND회로53의 출력노드(노드D라고 적는다)의 신호를 받는다. 또한, NAND회로52의 제 3의 입력노드는, 초기 설정신호인 신호 ZPOR를 받는다.
NAND회로53의 제 1의 입력노드는, 지연회로60의 출력노드(노드C라고 쓴다)의 신호를 받는다. 또, NAND 회로53의 제 2의 입력노드는, NAND회로52의 출력노드(노드B라고 쓴다)의 신호를 받는다.
여기서 신호 ZPOR이란, 전원상승했을 때에 내부의 노드를 리셋트하기 위해서 사용되는 신호이며, 보다 구체적으로는, 전원이 상승한 직후는 L레벨로 설정되고, 특정시간후에 H레벨로 설정된다. 이에 따라, 초기 설정시(전원상승시)에는, 노드B는 H레벨의 상태에, 노드D는 L레벨의 상태에 각각 설정된다.
NAND회로54는, 외부클럭신호 EXTCLK와 노드B의 신호를 입력받는다. NAND회로55는, 내부클럭신호 INTCLK와 노드D의 신호를 입력받는다. NAND회로56는, NAND회로54의 출력과 NAND회로55의 출력을 입력받고 클럭신호 DIN을 출력한다. 예를 들면, 노드B가 H레벨의 상태이면 외부클럭신호 EXTCLK가 선택상태가 되어, 외부클럭신호 EXTCLK에 의거하여 클럭신호 DIN가 발생한다. 한편, 노드D가 H레벨의 상태이면, 내부클럭신호 INTCLK가 선택상태가 되어, 내부클럭신호 INTCLK에 의거하여 클럭신호DIN가 발생한다.
인버터 회로58.1, 58.2, 58.3은 직렬로 접속된다. 인버터 회로58.1는 NAND회로54의 출력신호를 입력받는다. NAND회로51는 NAND회로54의 출력신호와 인버터 회로58.3의 출력신호를 입력으로 받는다.
인버터 회로57.1, 57.2 및 57.3은 직렬로 접속된다. 인버터 회로57.1는, NAND회로55의 출력신호를 입력받는다. NAND회로50는, NAND회로55의 출력신호와 인버터 회로57.3의 출력신호를 입력받는다.
NAND회로50와 인버터 회로57.1, 57.2 및 57.3에 의해, NAND회로55의 출력에 따라서 노드A에 원쇼트펄스가 발생한다. 한 편, NAND회로51와 인버터 회로58.1, 58.2 및 58.3에 의해, NAND회로54의 출력신호에 따라서 노드C에 원쇼트펄스가 발생한다. 다음에, 도 2에 나타내는 셀렉터20의 동작을, 그 타이밍챠트인 도 3을 사용하여 설명한다.
도 3은 본 발명의 실시의 형태 1에서의 셀렉터20의 동작을 나타내는 타이밍챠트이다. 도 3에 나타낸 바와 같이, t0시점(초기 설정시)에서, 신호 ZPOR를 L레벨로 설정한다. 이에 따라, 노드B가 H레벨의 상태가 되고, 또한 노드D가 L레벨의 상태가 된다. 따라서, 외부클럭신호 EXTCLK가 선택상태가 된다. 계속해서 신호 ZPOR를 H레벨로 설정한다.
이에 따라, t1시점에서 NAND회로54에 H레벨의 외부클럭신호 EXTCLK가 도달하면, 이 외부클럭신호 EXTCLK에 따라서 클럭신호 DIN가 출력된다.
다음에 t2시점에서, 외부클럭신호 EXTCLK가 L레벨로 하강하면, 이 하강엣지에 의해 노드C에 L레벨의 원쇼트펄스가 발생한다.
그 결과, 노드D가 H레벨의 상태가 되고, 또한 노드B가 L레벨의 상태가 된다. 따라서, 내부클럭신호 INTCLK가 선택상태로 된다.
이에 따라, t3시점에서 NAND회로55에 H레벨의 내부클럭신호 INTCLK가 도달하면, 이 중부클럭신호 INTCLK에 따라서 클럭신호 DIN이 출력된다.
다음에, t4시점에서 내부클럭신호 INTCLK가 L레벨로 하강하면, 이 하강엣지에 의해 노드A에 L레벨의 원쇼트펄스가 발생한다.
그 결과, 노드B가 H레벨의 상태가 되고, 또 노드D가 L레벨의 상태가 된다. 따라서, 외부클럭신호 EXTCLK가 선택상태가 된다.
이와 같이, 실시의 형태 1에서의 셀렉터20는 외부클럭신호 EXTCLK와 내부클럭신호 INTCLK를 교대로 선택하여 클럭신호DIN로서 출력한다.
다음에, 본 발명의 실시의 형태 1에서의 2분주기22의 구성에 관해서 회로도인 도 4를 사용하여 설명한다.
도 4는, 본 발명의 실시의 형태 1에서의 2분주기22의 구체적 구성의 일례를 나타내는 회로도이다. 도 4에 나타낸 바와 같이 2분주기22는, NAND회로64, 인버터 회로65, 66, 67, 68, 69, 70, 및 NMOS 트랜지스터 N10및 N11를 포함한다.
인버터 회로68 및 인버터 회로69는 래치회로61를 구성한다. NMOS 트랜지스터 N10는, 인버터 회로66와 래치회로61와의 사이에 접속된다. NMOS 트랜지스터 N11는, 래치회로61와 노드Z(인버터 회로70의 입력노드)와의 사이에 접속된다. 인버터 회로70로부터, 클럭신호 INTCLK2가 출력된다.
NAND회로64의 제 1의 입력노드는 신호ZPOR를 받는다. 또, NAND회로64의 제 2의 입력노드는 노드Z와 접속된다. 인버터 회로65의 출력노드는 노드Z와 접속된다. NAND회로64의 출력노드 및 인버터 회로65의 입력노드는, 인버터 회로66의 입력노드와 접속된다.
상술한 바와 같이, 신호 ZPOR는 전원이 상승한 직후는 L레벨로 설정되고, 특정시간후에 H레벨로 설정된다. 이에 따라, 초기 설정시(전원상승시)에는, 노드Z는 L레벨의 상태로 설정되기 때문에, 클럭신호 INTCLK2는 H레벨로 프리챠지된다.
인버터 회로67는 내부클럭신호 INTCLK를 입력받아 이것을 반전한다. NMOS 트랜지스터 N10의 게이트 전극은 인버터 회로67의 출력신호를 받는다. 한 편, NMOS 트랜지스터 N11의 게이트 전극은 내부클럭신호 INTCLK를 받는다.
내부클럭신호 INTCLK가 H레벨인 경우는, NMOS 트랜지스터 N11가 도통상태가 되고, NMOS 트랜지스터 N10가 비도통상태가 된다. 이 경우, 노드Z의 전위는 래치회로61를 구성하는 인버터 회로68의 출력노드(또는, 인버터 회로69의 입력노드)의 전위에 따라서 변화된다. 또한 이것을 받아 클럭신호 INTCLK2의 전위가 변화된다.
또한, 내부클럭신호 INTCLK가 L레벨인 경우는, NMOS 트랜지스터 N10이 도통상태가 되고, NMOS 트랜지스터 N11가 비도통상태가 된다. 이 경우, 신호 ZPOR가 H레벨이면, 래치회로61를 구성하는 인버터 회로68의 출력노드(또는, 인버터 회로69의 입력노드)의 전위는, 노드Z의 전위를 반전한 전위가 된다.
다음에, 도 4에 나타내는 2분주기22의 동작을, 타이밍챠트인 도 5를 사용하여 설명한다.
도 5는, 본 발명의 실시의 형태 1에서의 2분주기22의 동작을 설명하기 위한 타이밍챠트이다.
도 5에 나타낸 바와 같이, t0시점(초기설정시)에서, 신호 ZPOR를 L레벨로 설정한다. 이에 따라, 노드Z의 전위는 L레벨의 상태가 되고, 이것을 받아, 클럭신호 INTCLK2가 H레벨로 프리챠지된다.
이어서, 신호 ZPOR를 H레벨로 설정한다. 이에 따라, 인버터 회로68의 출력노드의 전위는 H레벨이 된다.
다음에, t1시점에서 제 1번째의 내부클럭신호 INTCLK가 H레벨로 상승하면, 이 H레벨에의 상승시점에서, 노드Z의 전위가 H레벨의 상태로 변화된다. 이것을 받아, 클럭신호 INTCLK2는 L레벨로 하강한다.
이어서, 제 1번째의 내부클럭신호 INTCLK가 L레벨로 하강하면, 이것을 받아, 인버터 회로68의 출력노드의 전위가 L레벨이 된다.
다음에, t2시점에서, 제 2번째의 내부클럭신호 INTCLK가 H레벨로 상승하면, 이 H레벨에의 상승시점에서 노드Z의 전위가 L레벨의 상태로 변화된다. 이것을 받아, 클럭신호 INTCLK2는 H레벨로 상승한다.
계속해서, 제 2번째의 내부클럭신호 INTCLK가 L레벨로 하강하면, 이것을 받아 인버터 회로68의 출력노드의 전위가 H레벨이 된다.
이후 마찬가지로 내부클럭신호 INTCLK의 제 2n(단, n은 1이상의 정수)번째의 상승 시점에서, 클럭신호 INTCLK2는 H레벨로 상승한다.
그리고 내부클럭신호 INTCLK의 제 2n + 1번째의 상승시점에서, 신호 INTCLK2는 L레벨로 하강한다.
이와 같이, 실시의 형태 1에서의 분주기22에 의해, 내부클럭신호 INTCLK가 2분주된 클럭신호 INTCLK2가 출력된다.
다음에, 위상비교기6의 구성에 관해서, 그 회로도인 도 6을 사용하여 설명한다.
도 6은 본 발명의 실시의 형태 1에서의 위상비교기6의 구체적 구성의 일례를 나타내는 회로도이다. 도 6에 나타낸 바와 같이, 위상비교기6는 지연회로90, 91, 92, 93, 및 인버터 회로73, 74, 75, 76, 77, 78, AND회로79, 80, 래치회로81, 82, 83, 84, 85, 86 및 NMOS 트랜지스터 N12, N13, N14, N15, N16, N17을 구비한다.
지연회로90는, 입력노드100의 신호를 받아 이것을 지연하여 출력한다(이하, 클럭신호 EC라 칭한다). 지연회로91는 입력노드101의 신호를 받아 이것을 지연하여 출력한다. 지연회로92는 지연회로91의 출력신호를 받아 이것을 지연하여 출력한다 (이하, 클럭신호 IC1이라 칭한다). 지연회로93는, 입력노드101의 신호를 받아 이것을 지연하여 출력한다 (이하, 클럭신호 IC2라 칭한다).
여기서, 입력노드100는 외부클럭신호 EXTCLK를, 입력노드101은 클럭신호 INTCLK2를 각각 받는다.
인버터 회로73, 74, 75 및 76은 직렬로 접속된다. 인버터 회로73는 클럭신호 EC를 입력받는다. 인버터 회로76의 출력노드는 AND회로79의 제 1의 입력노드 및 AND 회로80의 제 1의 입력노드와 접속된다.
NMOS 트랜지스터 N12는, 지연회로92와 래치회로81와의 사이에 접속된다. NMOS 트랜지스터 N15는, 래치회로81와 래치회로84와의 사이에 접속된다.
NMOS 트랜지스터 N13은, 지연회로93와 래치회로82와의 사이에 접속된다. NMOS 트랜지스터 N16는, 래치회로82와 래치회로85의 사이에 접속된다.
NMOS 트랜지스터 N14는 입력노드101와 래치회로83의 사이에 접속된다. NMOS 트랜지스터 N17는 래치회로83와 래치회로86의 사이에 접속된다.
NMOS 트랜지스터 N12, N13 및 N14의 각각의 게이트 전극은, 인버터 회로73의 출력노드와 접속된다. NMOS 트랜지스터 N15, N16 및 N17의 각각의 게이트 전극은, 인버터 회로74의 출력노드와 접속된다.
래치회로81, 82, …, 86는, 각각 인버터 회로95 및 96을 구비한다. 인버터 회로77는, 래치회로84를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)의 신호를 반전한다. 인버터 회로78는, 래치회로85를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)의 신호를 반전한다.
AND 회로79의 제 2의 입력노드는, 래치회로84를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)와 접속된다. AND회로79의 제 3의 입력노드는, 래치회로85를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)와 접속된다. AND 회로79의 제 4의 입력노드는, 래치회로86를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)와 접속된다.
한 편, AND회로80의 제 2의 입력노드는, 인버터 회로77의 출력노드와 접속된다. AND 회로80의 제 3의 입력노드는, 인버터 회로78의 출력노드와 접속된다. AND회로80의 제 4의 입력노드는, 래치회로86를 구성하는 인버터 회로95의 출력노드(인버터 회로96의 입력노드)와 접속된다.
AND 회로79로부터는 DOWN신호가, AND 회로80로부터는 UP신호가 각각 출력된다.
여기서, 지연회로90, 91, 92 및 93의 각각의 지연시간을 td0으로 한다. 즉, 클럭신호 EC는, 외부클럭신호 EXTCLK에 대하여 td0만큼 지연한 신호가 된다. 또, 클럭신호 IC1는, 클럭신호 INTCLK2에 대하여 2×td0만큼 지연한 신호가 된다. 또한, 클럭신호 IC2는, 클럭신호 INTCLK2에 대하여, td0만큼 지연한 신호가 된다. 또, 이하에 간단히 하기 위해 NMOS 트랜지스터N14의 한 편의 도통단자가 받는 신호(즉, 클럭신호 INTCLK2)를 클럭신호 IC3이라 칭한다.
위상비교기6는 클럭신호 IC1, IC2 및 IC3의 각각의 위상과 클럭신호 EC의 위상을 비교함으로써 DOWN신호 또는 UP신호를 출력한다.
다음에 도 6에 나타내는 위상비교기6의 동작을, 그 타이밍챠트인 도 7을 사용하여 설명한다.
도 7은 본 발명의 실시의 형태 1에서의 위상비교기6의 동작을 설명하기 위한 타이밍챠트이다.
우선, 클럭신호 INTCLK2의 위상이, 외부클럭신호 EXTCLK의 위상보다도, 일정지연시간 td0이상 진행하고 있는 경우(도 7에서의 t1시점)에 관해서 설명한다.
이 경우, 클럭신호 EC의 상승시점(t1시점)에서, 클럭신호 IC1, IC2 및 IC3이, 모두 H레벨의 상태에 있다. 따라서, 모든 입력노드에 H레벨의 신호를 받는 AND회로79로부터 H레벨의 DOWN신호가 출력된다.
다음에, 클럭신호 INTCLK2의 위상이, 외부클럭신호 EXTCLK의 위상보다도, 일정지연시간 td0이상 지연되고 있는 경우(도 7에서의 t2시점)에 관해서 설명한다.
이 경우, 클럭신호EC의 상승시점(t2시점)에서, 클럭신호 IC1, IC2 및 IC3이 모두 L레벨의 상태에 있다. 따라서, 모든 입력노드에 H레벨의 신호를 받는 AND회로80로부터, H레벨의 UP신호가 출력된다.
다음에, 클럭신호 INTCLK2와 외부클럭신호 EXTCLK와의 위상차가, 일정지연시간(± td0) 이내일 경우 (도 7에서의 t3시점 및 t4시점)에 관해서 설명한다.
이 경우는, 클럭신호 EC의 상승시점(t3시점 또는 t4시점)에서, 클럭신호 IC1, IC2 또는 IC3 중 어느 하나가 H레벨의 상태이고, 어느 하나가 L레벨의 상태에 있다. 따라서, 이 상태에서는, UP신호, DOWN신호는 동시에 발생하지 않는다.
UP신호도 DOWN신호도 발생하지 않은 상태를 불감대로 칭한다. 이와 같이 불감대를 설치하는 것에 의해, 항상 UP신호와 DOWN신호를 반복하여 발생하는 것과 같은 소위 채터링을 방지할 수 있다. 또, 불감대의 시간은, 전술한 지연라인2의 지연유니트 U의 지연시간 이상으로 설정한다. 이에 따라, 위상차가 미묘한 경우의 UP신호 및 DOWN신호의 반복발생을 막을 수 있다.
이와 같이, 실시의 형태 1에서의 위상비교기6는, 외부클럭신호 EXTCLK와 2분주기22로부터 출력되는 클럭신호 INTCLK2와의 위상차에 의거하여, 쉬프트 레지스터4를 제어하는 DOWN신호 또는 UP신호를 출력한다.
쉬프트 레지스터4는, 상술한 바와 같이 DOWN신호 또는 UP신호를 받아, 지연라인2의 지연시간을 조정한다. 구체적으로는, H레벨의 DOWN신호를 받은 경우에는 지연시간을 길게, H레벨의 UP신호를 받은 경우에는 지연시간을 짧게 하도록 제어한다. 이상의 설명을 바탕으로, 본 발명의 실시의 형태 1에서의 DLL회로1000의 동작을, 그 타이밍챠트인 도 8을 사용하여 설명한다.
도 8은, 본 발명의 실시의 형태 1에서의 DLL회로1000의 동작을 설명하기 위한 타이밍챠트이다. 여기서, 초기 설정때의 지연라인2의 지연시간을 d1으로 한다.
t1시점에서는, 셀렉터20는 외부클럭신호 EXTCLK를 선택적으로 받아들여, 클럭신호 DIN으로서 출력한다.
이것을 받아, 지연라인2은 t2시점(= t1 + d1)에서, 제 1번째의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는, 제 1번째의 내부클럭신호 INTCLK의 상승엣지(t2시점)에서 L레벨로 하강한다.
셀렉터20는, 이 제 1번째의 내부클럭신호 INTCLK를 선택적으로 받아들여, 클럭신호 DIN로서 출력한다.
이것을 받아, 지연라인2은 t3시점(= t2 + d1)에서, 제 2번째의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는, 제 2번째의 내부클럭신호 INTCLK의 상승엣지(t3시점)에서 H레벨로 상승한다.
위상비교기6는 t3시점에서 H레벨의 클럭신호 INTCLK2를 받는다. 또한, 위상비교기6는, 이것에 지연되어 t4시점에서 H레벨의 외부클럭신호 EXTCLK를 받는다.
이 경우, 클럭신호 INTCLK2와 외부클럭신호 EXTCLK의 사이에 위상차가 있기 때문에, 지연라인2의 지연시간이 조정된다(지연시간 d2라고 적는다).
셀렉터20는, t4시점에서 받는 외부클럭신호 EXTCLK를 선택적으로 받아들여, 클럭신호 DIN으로서 출력한다.
이것을 받아, 지연라인2은 t5시점(= t4+d2)에서 제 3번째의 내부클럭신호 INTCLK를 출력한다.
분주기22로부터 출력되는 클럭신호 INTCLK2는, 제 3번째의 내부클럭신호 INTCLK의 상승엣지(t5시점)에서 L레벨로 하강한다.
셀렉터20는, 이 제 3번째의 내부클럭신호 INTCL를 선택적으로 받아들여, 클럭신호 DIN으로서 출력한다.
이것을 받아, 지연라인2은, t6시점(= t5 + d2)에서, 제 4번째의 내부클럭신호 INTCLK를 출력한다.
이와 같이, 실시의 형태 1의 DLL회로1000에서는, 외부클럭신호 EXTCLK와 내부클럭신호를 2분주한 클럭신호 INTCLK2와의 위상결과에 의거하여, 지연라인2에서의 지연시간이 결정된다.
그리고, 이 결정된 지연시간에 의거하여, 외부클럭신호 EXTCLK가 지연되어 제 2n+1 (단, n은 1이상의 정수)번째의 내부클럭신호 INTCLK가 된다. 또한, 이 제 2 n+1번째의 내부클럭신호 INTCLK가 피드백되어, 같은 지연시간만큼 지연되어 제 2n+2번째의 내부클럭신호 INTCLK가 된다.
따라서, 내부클럭신호 INTCLK의 위상과 외부클럭신호 EXTCLK의 위상이 일치한 경우(도 8에서는 t6시점∼t8시점), t7시점에서 상승하는 제 5번째의 내부클럭신호 INTCLK와 t8시점에서 상승하는 제 6번째의 내부클럭신호 INTCLK와는, 동시에 같은 상태의 지연라인2을 전달한 신호가 된다.
그 결과, 내부클럭신호 INTCLK는 외부클럭신호 EXTCLK에 대하여 2체배의 신호가 된다. 또한, t7시점에서의 내부클럭신호 INTCLK는, 외부클럭신호 EXTCLK에 대하여 스큐가 없는 180도의 위상차를 가지는 클럭펄스가 된다.
또한, 내부클럭신호를 분주한 클럭신호 INTCLK2는, H레벨폭과 L레벨폭이 동시에 지연라인2의 지연시간(d2)와 같은 듀티비50%의 클럭신호가 된다.
또, 내부클럭신호가 같은 지연라인을 통과하여 체배의 신호를 발생하도록 구성하기 때문에, 종래와 달리 정밀도가 좋은 체배신호를 발생할 수 있다.
〔실시의 형태 2]
다음에, 본 발명의 실시의 형태 2에 관계되는 DLL회로에 관해서 설명한다.
본 발명의 실시의 형태 2에 관계되는 DLL회로는, 외부클럭신호에 대하여 2/n(n은 3이상의 정수)배의 주파수의 내부클럭신호를 생성하는 것을 가능하게 하는 것이다. 본 발명의 실시의 형태 2에 관계되는 DLL회로의 구성에 관해서, 개략블럭도인 도 9를 사용하여 설명한다.
도 9는 본 발명의 실시의 형태 2에서의 DLL회로2000의 기본구성의 일례를 나타내는 개략블럭도이다. 도 1에 나타내는 DLL회로1000와 같은 구성요소에는, 같은 기호 또는 같은 부호를 붙이고 그 설명을 생략한다.
도 9에 나타낸 바와 같이, DLL회로2000가 도 1에 나타내는 DLL회로1000와 다른 점은, 외부클럭신호 EXTCLK를 3분주하는 3분주기24를 더 구비하는 데에 있다.
3분주기24는 외부클럭신호 EXTCLK를 받아, 3분주된 클럭신호 EXTCLK3를 출력한다. 셀렉터20는 이 클럭신호 EXTCLK3와 내부클럭신호 INTCLK를 교대로 선택적으로 출력한다. 위상비교기6는 마찬가지로 클럭신호 EXTCLK3와 2분주기22로부터 출력되는 클럭신호 INTCLK2와의 위상을 비교한다. 이 비교결과에 따라서, 지연라인2의 지연시간이 조정된다.
다음에, 실시의 형태 2에서의 3분주기24의 구성을 그 회로도인 도 10를 사용하여 설명한다.
도 10은 본 발명의 실시의 형태 2에서의 3분주기24의 구체적 구성의 일례를 나타내는 회로도이다.
도 10에 나타낸 바와 같이, 3분주기24는 NMOS 트랜지스터 N20, N21, …, N25, 인버터 회로111, 112, …, 125, 및 NAND회로126, 127, …, 131을 구비한다.
NMOS 트랜지스터 N20, N22및 N24의 각각의 게이트 전극은 외부클럭신호 EXTCLK를 받는다. 한편, NMOS 트랜지스터 N21, N23 및 N25의 각각의 게이트 전극은, 대응하는 인버터 회로123, 124, 125를 통해 반전한 외부클럭신호 EXTCLK를 받는다.
이에 의해, 외부클럭신호 EXTCLK에 따라서, NMOS 트랜지스터 N20, N22 및 N24가 도통상태(비도통상태)가 되면, NMOS 트랜지스터 N21, N23 및 N25는 비도통상태(도통상태)가 된다.
NAND회로126, 127, …, 131의 제 1의 입력노드는, 각각 신호 ZPOR를 받는다.
NMOS 트랜지스터 N20은 인버터 회로116의 출력노드와 NAND회로126의 제 2의 입력노드와의 사이에 접속된다. NAND회로126의 제 2의 입력노드는 다시 인버터 회로117의 출력노드와 접속된다. NAND회로126의 출력노드 및 인버터 회로117의 입력노드는, 인버터 회로111의 입력노드와 접속된다.
NMOS 트랜지스터 N21는, 인버터 회로111의 출력노드와 NAND회로127의 제 2의 입력노드의 사이에 접속된다. NAND회로127의 제 2의 입력노드는 다시 인버터 회로118의 출력노드와 접속된다. NAND회로127의 출력노드 및 인버터 회로11.8의 입력노드는 인버터 회로112의 입력노드와 접속된다.
NMOS 트랜지스터 N22는 인버터 회로112의 출력노드와 NAND회로128의 제 2의 입력노드와의 사이에 접속된다. NAND회로128의 제 2의 입력노드는 다시 인버터 회로119의 출력노드와 접속된다. NAND회로128의 출력노드 및 인버터 회로119의 입력노드는, 인버터 회로113의 입력노드와 접속된다.
NMOS 트랜지스터 N23는, 인버터 회로113의 출력노드와 NAND회로129의 제 2의 입력노드와의 사이에 접속된다. NAND회로129의 제 2의 입력노드는 다시 인버터 회로120의 출력노드와 접속된다. NAND회로129의 출력노드 및 인버터 회로120의 입력노드는, 인버터 회로114의 입력노드와 접속된다.
NMOS 트랜지스터 N24는, 인버터 회로114의 출력노드와 NAND회로130의 출력노드와의 사이에 접속된다. NAND회로130의 출력노드는 다시 인버터 회로121의 입력노드와 접속된다. NAND회로130의 제 2의 입력노드 및 인버터 회로121의 출력노드는, 인버터 회로115의 입력노드와 접속된다.
NMOS 트랜지스터 N25는, 인버터 회로115의 출력노드와 NAND 회로131의 출력노드와의 사이에 접속된다. NAND회로131의 출력노드는 다시 인버터 회로122의 입력노드와 접속된다. NAND회로131의 제 2의 입력노드 및 인버터 회로122의 출력노드는, 인버터 회로116의 입력노드와 접속된다.
이하 간단하게 하기 위해 인버터 회로111, 112, 113, 114, 115, 116의 각각의 출력노드의 신호를 inv1, inv2, inv3, inv4, inv5, inv6라고 기입한다.
이들 신호는 이하의 관계에 있다. 즉, NMOS 트랜지스터 N20가 도통상태가 되면, 신호 inv6에 따라서 신호 inv1가 변화된다. NMOS 트랜지스터 N22가 도통상태가 되면, 신호 inv2에 따라서 신호 inv3가 변화된다. NMOS 트랜지스터 N24가 도통상태가 되면, 신호 inv4에 따라서 신호 inv5가 변화된다.
한편, NMOS 트랜지스터 N21가 도통상태가 되면, 신호 inv1에 따라서 신호 inv2가 변화된다. NMOS 트랜지스터 N23가 도통상태가 되면, 신호 inv3에 따라서 신호 inv4가 변화된다. NMOS 트랜지스터 N25가 도통상태가 되면, 신호 inv5에 따라서 신호 inv6가 변화된다.
3분주기24는 또한 NAND회로140, 인버터 회로141 및 인버터 회로142.1, 142.2, …, 142.k (단 k는 홀수)를 포함한다.
인버터 회로142.1, 142.2, …, 142.k는 직렬로 접속된다. 인버터 회로142.1는 인버터 회로111의 출력인 신호 inv1를 받는다. NAND회로140의 제 1의 입력노드는 신호 inv1를, 제 2의 입력노드는 인버터 회로142.k의 출력을 각각 받는다. 인버터 회로141는, NAND회로140의 출력을 받아 이것을 반전한다.
NAND회로140와 인버터 회로142.1, 142.2, …, 142.k에 의해, 신호 inv1에 따라서 L레벨의 원쇼트펄스가 발생한다. 이것을 받아, 인버터 회로141로부터 H레벨의 원쇼트펄스(클럭신호 EXTCLK3)가 출력된다.
여기서, 도 10에 나타내는 3분주기24의 동작을, 그 타이밍챠트인 도 11을 사용하여 설명한다.
도 11은 본 발명의 실시의 형태 2에서의 3분주기24의 동작을 설명하기 위한 타이밍챠트이다. 신호 ZPOR는, 상술한 바와 같이 전원상승 때에 일단 L레벨이 되어, 특정시간후에 H레벨이 되는 신호이다.
도 11에 나타낸 바와 같이, t0시점(초기 설정시)에서 신호 ZPOR를 L레벨로 설정한다. 이에 의해, 신호 inv5 및 신호 inv6가 H레벨의 상태가 되고, 또한 신호 inv1, inv2, inv3 및 inv4가 L레벨의 상태가 된다. 이어서, 신호 ZPOR를 H레벨로 설정한다.
다음에, t1시점에서 외부클럭신호 EXTCLK가 H레벨로 상승하면, H레벨의 신호 inv6에 따라서, 신호 inv1가 H레벨로 상승한다. 한편, L레벨의 신호 inv4에 따라서, 신호 inv5가 L레벨로 하강한다.
t1시점에서, 신호 inv1가 H레벨로 상승하면, H레벨의 원쇼트펄스가 발생한다(클럭신호 EXTCLK3).
다음에, t2시점에서 외부클럭신호 EXTCLK가 L레벨로 하강하면, H레벨의 신호 inv1에 따라서, 신호 inv2가 H레벨로 상승한다. 한편, L레벨의 신호 inv5에 따라서, 신호 inv6가 L레벨로 하강한다.
다음에, t3시점에서 외부클럭신호 EXTCLK가 H레벨로 상승하면, H레벨의 신호 inv2에 따라서, 신호 inv3가 H레벨로 상승한다. 한편, L레벨의 신호 inv6에 따라서, 신호 inv1가 L레벨로 하강한다.
다음에, t4시점에서 외부클럭신호 EXTCLK가 L레벨로 하강하면, H레벨의 신호 inv3에 따라서 신호 inv4가 H레벨로 상승한다. 한편, L레벨의 신호 invl에 따라서, 신호 inv2가 L레벨로 하강한다.
다음에, t5시점에서 외부클럭신호 EXTCLK가 H레벨로 상승하면, H레벨의 신호 inv4에 따라서 신호 inv5가 H레벨로 상승한다. 한편, L레벨의 신호 inv2에 따라서, 신호 inv3가 L레벨로 하강한다.
다음에, t6시점에서 외부클럭신호 EXTCLK가 L레벨로 하강하면, H레벨의 신호 inv5에 따라서, 신호 inv6가 H레벨로 상승한다. 한편, L레벨의 신호 inv3에 따라서 신호 inv4가 L레벨로 하강한다.
다음에, t7시점에서 외부클럭신호 EXTCLK가 H레벨로 상승하면, H레벨의 신호 inv6에 따라서 신호 inv1가 H레벨로 상승한다. 한편, L레벨의 신호 inv4에 따라서 신호 inv5가 L레벨로 하강한다.
t7시점에서 신호 inv1가 H레벨로 상승하면, H레벨의 원쇼트펄스가 발생한다 (클럭신호 EXTCLK3).
다음에, t8시점에서 외부클럭신호 EXTCLK가 L레벨로 하강하면, H레벨의 신호 inv1에 따라서 신호 inv2가 H레벨로 상승한다. 한편, L레벨의 신호 inv5에 따라서, 신호 inv6가 L레벨로 하강한다.
즉, 도 11에서, 신호 inv1는 t(6n+1)시점 (단, n은 0이상의 정수)에서 H레벨이 된다. 또 신호 inv1는, t(6n + 3)시점에서 L레벨이 된다.
이와 같이, 실시의 형태 2에서의 3분주기24는, 외부클럭신호 EXTCLK에 대하여 3주기에 1회의 비율로 펄스신호(클럭신호 EXTCLK3)를 생성한다.
이상의 설명을 바탕으로, 본 발명의 실시의 형태 2에서의 DLL회로2000의 동작을, 그 타이밍챠트인 도 12를 사용하여 설명한다.
도 12는, 본 발명의 실시의 형태 2에서의 DLL회로2000의 동작을 설명하기 위한 타이밍챠트이다. 여기서, 초기 설정시의 지연라인2의 지연시간을 dt1으로 한다.
도 12에 나타낸 바와 같이, 외부클럭신호 EXTCLK가 t1시점, t2시점, …에서 입력되는 것으로 한다. 따라서, t1시점, t4시점, t7시점, …에서 3분주기24로부터 클럭신호 EXTCLK3가 출력된다.
t1시점에서, 셀렉터20는, 클럭신호 EXTCLK3를 선택적으로 받아들여, 제 1의 클럭신호 DIN을 출력한다. 이에 의해, 지연라인2은 t1시점으로부터 dt1 경과시점에서 제 1의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는 이 제 1의 내부클럭신호 INTCLK의 상승타이밍에서 L레벨로 하강한다.
셀렉터20는, 이 제 1의 내부클럭신호 INTCLK를 선택적으로 받아들여, 제 2의 클럭신호 DIN을 출력한다. 이에 따라, 지연라인2은, 제 2의 클럭신호 DIN의 상승타이밍으로부터 dt1경과시점에서 제 2의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는, 이 제 2의 내부클럭신호 INTCLK의 상승타이밍에서 H레벨로 상승한다.
위상비교기6는 이 클럭신호 INTCLK2와, t4시점에서 H레벨로 상승하는 클럭신호 EXTCLK3와의 위상차를 비교한다. 이것에 의거하여, 지연라인2의 지연시간이 조정된다 (지연시간 dt2라고 적는다).
셀렉터20는 시간 t4에서 클럭신호 EXTCLK3를 선택적으로 받아들여, 제 3의 클럭신호DIN를 출력한다. 이에 의해, 지연라인2은 t4시점으로부터 dt2경과시점에서, 제 3의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는, 이 제 3의 내부클럭신호 INTCLK의 상승타이밍에서 L레벨로 하강한다.
셀렉터20는, 이 제 3의 내부클럭신호 INTCLK를 선택적으로 받아들여 제 4의 클럭신호 DIN를 출력한다. 이에 따라 지연라인2은, 제 4의 클럭신호 DIN의 상승타이밍으로부터 dt2경과시점에서 제 4의 내부클럭신호 INTCLK를 출력한다.
2분주기22로부터 출력되는 클럭신호 INTCLK2는, 이 제 4의 내부클럭신호 INTCLK의 상승타이밍에서 H레벨로 상승한다.
위상비교기6는, 이 클럭신호 INTCLK2와 t7시점에서 H레벨로 상승하는 클럭신호 EXTCLK3와의 위상차를 비교한다. 이에 의거하여 지연라인2의 지연시간이 조정된다(지연시간 dt3라고 기입한다).
이후, 클럭신호 EXTCLK3와 클럭신호 INTCLK2의 위상이 일치한 경우(t10시점∼),셀렉터2에서 출력되는 클럭신호 DIN는 지연라인2에서 지연시간 dt3만큼 늦게 출력되게 된다.
이와 같이, 실시의 형태 2의 DLL회로2000는, 외부클럭신호 EXTCLK를 3분주한 클럭신호 EXTCLK3와, 내부클럭신호 INTCLK를 2분주한 클럭신호 INTCLK2의 위상결과에 의거하여, 지연라인2에서의 지연시간이 결정된다. 또 셀렉터20는, 클럭신호 EXTCLK3와 내부클럭신호 INTCLK를 교대로 선택적으로 지연라인2에 출력한다. 그 결과, 내부클럭신호 INTCLK의 주파수는, 외부클럭신호 EXTCLK의 주파수의 2/3배가 된다. 또, 내부클럭신호 INTCLK를 분주한 클럭신호 INTCLK2는, H레벨폭과 L레벨폭이 동시에 지연라인2의 지연시간(dt3)과 같은 듀티비50%의 클럭신호로 된다.
이상의 설명에 의해, 본 발명의 실시의 형태 2에서의 DLL회로200는, 외부클럭신호에 대하여 위상이 갖추어진 213배의 주파수의 내부클럭신호 INTCLK를 용이하게 생성할 수 있다.
또한 내부클럭신호 INTCLK를 분주한 클럭신호 INTCLK2는, 듀티비50%가 정확한 클럭신호가 된다.
또, 상기한 설명에서는 외부클럭신호를 3분주함에 의해, 위상이 갖추어진 2/3배의 주파수의 내부클럭신호를 생성하였지만, 이것은 일례이며, n분주기(단 n은 3이상의 정수)를 사용하는 것에 의해, 2/n 배의 주파수의 내부클럭신호를 용이하게 생성하는 것이 가능하다.
〔실시의 형태 3]
다음에, 본 발명의 실시의 형태 3에 관계되는 DLL회로에 관해서 설명한다.
본 발명의 실시의 형태 3에 관계되는 DLL회로는, 외부클럭신호에 대하여 체배의 신호를 생성하고, 또 생성한 체배의 신호의 위상을 쉬프트하는 것을 가능하게 하는 것이다.
이하, 본 발명의 실시의 형태 3에서의 DLL회로3000의 구성에 관해서, 그 개략블럭도인 도 13을 사용하여 설명한다.
도 13은, 본 발명의 실시의 형태 3에서의 DLL회로3000의 기본구성의 일례를 나타내는 개략블럭도이다. 도 17에 나타내는 종래의 DLL회로900 및 도 1에 나타내는 DLL회로1000와 같은 구성요소에는, 같은 기호 또는 같은 부호를 부착하여 그 설명을 생략한다.
도 13에 나타낸 바와 같이, DLL회로3000는 클럭발생회로300와 클럭발생회로350를 구비한다. 클럭발생회로300는 외부클럭신호 EXTCLK를 받아 제 1의 내부클럭신호 INTCLK1를 출력한다. 클럭발생회로350는 제 1의 내부클럭신호 INTCLK1를 받아, 제 2의 내부클럭신호 INTCLK2를 출력한다.
우선, 클럭발생회로300의 구성에 관해서 설명한다.
클럭발생회로300는 지연라인2.1, 쉬프트 레지스터4.1, 위상비교기6.1, 2분주기26, 셀렉터20 및 지연회로200를 구비한다. 지연라인2.1, 쉬프트 레지스터4.1 및 위상비교기6.1는, 각각 도 1에 나타내는 지연라인2, 쉬프트 레지스터4, 위상비교기6와 같은 구성이다.
지연라인2.1은 입력한 신호를 지연하고, 제 1의 내부클럭신호 INTCLK1를 출력한다. 지연회로210는 이 제 1의 내부클럭신호 INTCLK1를 지연한다. 2분주기26는 지연회로200의 출력신호를 2분주한 클럭신호 INTCLK 1d를 생성한다.
2분주기26의 구성예로서는, 예를들면, 도 4에 나타낸 2분주기22를 들 수 있다. 2분주기26는 리셋트신호(신호 ZPOR)에 의해, 전원상승시에 초기설정된다.
셀렉터20는 외부클럭신호 EXTCLK와 지연회로200의 출력신호를 교대로 선택하여 지연라인2.1에 출력한다. 셀렉터20는 리셋트신호(신호 ZPOR)에 의해, 전원상승시에 초기설정된다.
위상비교기6.1는 외부클럭신호 EXTCLK의 위상과 클럭신호 INTCLK 1d의 위상을 비교하여, 비교결과에 의거하여 DOWN신호 또는 UP신호를 출력한다. 쉬프트 레지스터4.1는 이 DOWN신호 또는 UP신호에 의거하여, 지연라인2.1의 지연시간을 조정한다.
또 상술한 바와 같이, 제 1의 내부클럭신호 INTCLK1는, 외부클럭신호 EXTCLK 에 대하여 2체배의 신호가 된다. 또한, 제 1의 내부클럭신호 INTCLK1는, 외부클럭신호 EXTCLK에 대하여, 일정한 위상차를 가지는 클럭 펄스가 된다.
다음에, 클럭발생회로350의 구성에 관해서 설명한다. 클럭발생회로350는 지연라인2.2,쉬프트 레지스터4.2, 위상비교기6.2 및 지연회로210를 구비한다. 지연라인2.2, 쉬프트 레지스터4.2 및 위상비교기6.2는, 각각 도 1에 나타내는 지연라인2, 쉬프트 레지스터4, 위상비교기6와 각각 같은 구성이다.
지연라인2.2은 클럭발생회로300로부터 출력되는 제 1의 내부클럭신호 INTCLK1를 받아, 이것을 지연하여 출력(제 2의 내부클럭신호 INTCLK2)한다. 지연회로210는 제 2의 내부클럭신호 INTCLK2를 지연한다(클럭신호 INTCLK2d라 칭한다).
위상비교기6.2는 제 1의 내부클럭신호 INTCLK1와 클럭신호 INTCLK2d의 위상을 비교하여, 비교결과에 의거해서 DOWN신호 또는 UP신호를 출력한다. 쉬프트 레지스터4.2는 이 DOWN신호 또는 UP신호에 의거하여 지연라인2.2의 지연시간을 조정한다. 이 경우, 제 2의 내부클럭신호 INTCLK2는, 제 1의 내부클럭신호 INTCLK1에 대하여, 일정한 위상차를 가지는 클럭펄스가 된다.
다음에, 본 발명의 실시의 형태 3에서의 DLL회로3000의 동작을, 그 타이밍챠트인 도 14를 사용하여 설명한다. 클럭발생회로300의 기본동작은, 도 1로 나타낸 DLL회로1000와 기본적으로 동일하다. 클럭발생회로350의 기본동작은, 도 17에 나타낸 DLL회로900와 기본적으로 동일하다.
도 14는, 본 발명의 실시의 형태 3에서의 DLL회로3000의 동작을 설명하기 위한 타이밍챠트이다. 지연회로200의 지연시간을 td1, 지연회로210의 지연시간을 td2로 한다. 도 14를 참조하여, 외부클럭신호 EXTCLK가 t1시점, t2시점, …에서 DLL회로3000에 입력한다.
t1시점에서 DLL회로3000가 외부클럭신호 EXTCLK를 받으면, 클럭발생회로300는 제 1의 내부클럭신호 INTCLK1를 출력한다.
클럭발생회로350는 이 제 1의 내부클럭신호 INTCLK1를 지연하여, 제 2의 내부클럭신호 INTCLK2를 출력한다. 클럭발생회로 300는 이 제 1의 내부클럭신호 INTCLK1를 피드백하여 지연하고, 새로운 제 1의 내부클럭신호 INTCLK1를 출력한다.
2분주기26는 이 제 1의 내부클럭신호 INTCLK1에 의거하여, 클럭신호 INTCLK 1d를 출력한다.
t2시점에서, DLL회로3000가 외부클럭신호 EXTCLK를 받으면, 위상비교기6.1는 외부클럭신호 EXTCLK와 클럭신호 INTCLK 1d와의 위상차를 검출한다 (여기서, 위상차가 0이 아닌 경우는 위상차가 0이 되도록 지연라인2.1의 지연시간을 조정한다).
이 경우 위상차는 0이며, 외부클럭신호 EXTCLK와 제 1의 내부클럭신호 INTCLK1와의 상승타이밍의 차는 td1(지연회로200의 지연시간)이다.
한편, 클럭발생회로350는, 제 1의 내부클럭신호 INTCLK1를 지연하여, 제 2의 내부클럭신호 INTCLK2를 출력한다.
지연회로210는, 이 제 2의 내부클럭신호 INTCLK2에 의거하여, 클럭신호 INTCLK2d를 출력한다.
위상비교기6.2는 제 1의 내부클럭신호 INTCLK1와 이 클럭신호 INTCLK 2d와의 위상차를 검출한다(여기서, 위상차가 0이 아닌 경우에는, 위상차가 0이 되도록 지연라인2.2의 지연시간을 조정한다).
이 경우 위상차는 0이며, 제 1의 내부클럭신호 INTCLK1와 제 2의 내부클럭신호 INTCLK2와의 상승타이밍의 차는 td2(지연회로210의 지연시간)이다.
이와 같이, DLL회로3000에서는 외부클럭신호 EXTCLK와 클럭신호 INTCLK 1d와의 위상차가 0이 되도록, 또 제 1의 내부클럭신호 INTCLK1와 클럭신호 INTCLK2d와의 위상차가 0이 되도록, 각각 피드백이 걸린다.
실시의 형태 1에서의 DLL회로1000에서는, 예를 들면, 외부클럭신호의 주파수가 100 MHz인 외부클럭신호가 입력된 경우, 2체배의 200 MHz의 클럭신호가 생성된다. 따라서, 위상을 되돌릴 수 있는 범위는, 200 MHz의 주기인 5 ns까지가 된다. 즉, DLL회로1000는 체배된 주파수의 주기분밖에 위상을 되돌릴 수 없다.
이에 비해서, 실시의 형태 3에서의 DLL회로3000는, 이상과 같이 구성함에 의해 외부클럭신호의 주기의 1.5배까지 위상을 되돌리는 일이 가능해진다.
[실시의 형태 4]
다음에, 본 발명의 실시의 형태 4에서의 DLL회로에 관해서 설명한다.
본 발명의 실시의 형태 4에서의 DLL회로는, 외부클럭신호의 체배의 주파수의 클럭신호를 생성하고, 또한 생성한 체배의 클럭신호의 위상을 변화시킴과 동시에, 위상의 지터(흔들림)를 억제하는 것을 가능하게 하는 것이다.
이하, 본 발명의 실시의 형태 4에서의 DLL회로4000의 구성을, 그 개략블럭도인 도 15를 사용하여 설명한다.
도 15는, 본 발명의 실시의 형태 4에서의 DLL회로4000의 기본구성의 일례를 나타내는 개략블럭도이다. 도 17에 나타내는 종래의 DLL회로900 및 도 13에 나타내는 DLL회로3000와 같은 구성요소에는, 같은 기호 또는 같은 부호를 붙여서 그 설명을 생략한다.
도 15에 나타낸 바와 같이, DLL회로4000는 클럭발생회로300와 클럭발생회로450를 구비한다.
이하, 클럭발생회로450의 구성에 관해서 설명한다. 클럭발생회로450는 지연라인2.3, 쉬프트 레지스터4.3, 위상비교기6.3, 2분주기27 및 지연회로220를 구비한다. 지연라인2.3, 쉬프트 레지스터4.3 및 위상비교기6.3는, 각각 도 1에 나타내는 지연라인2, 쉬프트 레지스터4, 위상비교기6와 같은 구성이다.
지연라인2.3은 제 1의 내부클럭신호 INTCLK1를 지연하여, 제 2의 내부클럭신호 INTCLK2를 출력한다. 지연회로220는 이 제 2의 내부클럭신호 INTCLK2를 지연한다.
2분주기27는, 지연회로220의 출력신호를 2분주한 클럭신호 INTCLK2d를 생성한다. 2분주기27의 구성예로서는, 예를들면, 도 4에 나타낸 2분주기22를 들 수 있다. 2분주기27는, 리셋트신호(신호 ZPOR)에 의해 전원상승시에 초기 설정된다.
위상비교기6.3는, 외부클럭신호 EXTCLK의 위상과 클럭신호 INTCLK 1d의 위상을 비교하여, 비교결과에 의거하여 DOWN신호 또는 UP신호를 출력한다. 쉬프트 레지스터4.3는, 이 DOWN신호 또는 UP신호에 의거하여 지연라인2.3의 지연시간을 조정한다.
즉, 클럭발생회로450는 외부클럭신호 EXTCLK와 클럭신호 INTCLK 2d의 위상차가 0이 되도록, 지연라인2.3의 지연시간을 조정한다.
다음에, 본 발명의 실시의 형태 4에서의 DLL회로4000의 동작을, 그 타이밍챠트인 도 16를 사용하여 설명한다.
도 16은 본 발명의 실시의 형태 4에서의 DLL회로4000의 동작을 설명하기 위한 타이밍챠트이다. 지연회로200의 지연시간을 td1, 지연회로220의 지연시간을 td2로 한다. 도 16에 나타낸 바와 같이, 외부클럭신호 EXTCLK가 t1시점, t2시점, …에서 DLL회로4000에 입력한다.
t1시점에서 외부클럭신호 EXTCLK가 입력되면, 클럭발생회로300는 제 1의 내부클럭신호 INTCLK1를 출력한다.
클럭발생회로450는 이 제 1의 내부클럭신호 INTCLK1를 지연하여, 제 2의 내부클럭신호 INTCLK2를 출력한다. 클럭발생회로300는, 이 제 1의 내부클럭신호 INTCLK1를 피드백하여 지연하고, 새로운 제 1의 내부클럭신호 INTCLK1를 출력한다.
2분주기26는, 이 제 1의 내부클럭신호 INTCLK1에 의거하여 클럭신호 INTCLK 1d를 출력한다.
위상비교기6.1는, 외부클럭신호 EXTCLK(t2시점에서 입력)과 클럭신호 INTCLK 1d와의 위상차를 검출한다(여기서, 위상차가 0이 아닌 경우에는, 위상차가 0이 되도록 지연라인2.1의 지연시간을 조정한다).
t2시점에서는 위상차가 0이며, 외부클럭신호 EXTCLK와 제 1의 내부클럭신호 INTCLK1의 상승타이밍의 차이는 td1(지연회로200의 지연시간)이다.
t2시점에서 외부클럭신호 EXTCLK가 입력되면, 클럭발생회로300는 제 1의 내부클럭신호 INTCLK1를 출력한다.
클럭발생회로450는, 이 제 1의 내부클럭신호 INTCLK1를 지연하여 제 2의 내부클럭신호 INTCLK2를 출력한다. 클럭발생회로300는, 이 제 1의 내부클럭신호 INTCLK1를 피드백하여 지연하고, 새로운 제 1의 내부클럭신호 INTCLK1를 출력한다.
지연회로220는 이 제 2의 내부클럭신호 INTCLK2를 지연한다. 2분주기27는 지연회로220의 출력신호에 의거하여 클럭신호 INTCLK2d를 출력한다.
위상비교기6.3는 외부클럭신호 EXTCLK(t3시점에서 입력)와 클럭신호 INTCLK2d와의 위상차를 검출한다(여기서, 위상차가 0이 아닌 경우에는, 위상차가 0이 되도록 지연라인2.3의 지연시간을 조정한다).
t3시점에서는 위상차가 0이며, 외부클럭신호 EXTCLK와 제 2의 내부클럭신호 INTCLK2와의 상승타이밍의 차는 td2(지연회로220의 지연시간)이다.
즉, 전술한 DLL회로3000에서는, 후단에 위치하는 클럭발생회로350가 전단에 위치하는 클럭발생회로300로부터 출력된 제 1의 내부클럭신호 INTCLK1를 기준으로 하여 위상비교를 행하기 때문에, 그 결과, 2개의 클럭발생회로(300, 350)의 지터(흔들림)가 합쳐져 버리게 된다.
한편, 실시의 형태 4의 DLL회로4000에서는, 후단에 위치하는 클럭발생회로450는, 외부클럭신호 EXTCLK를 기준으로 하여 위상비교를 행하기 때문에, 지터의 영향을 억제할 수가 있고, 보다 정밀도가 높은 내부클럭신호를 발생할 수 있다.
제 1의 발명에 관계되는 내부클럭신호 발생회로에 의하면, 외부클럭신호에 위상동기한 내부클럭신호를 피드백하여 같은 상태의 지연라인에 입력함으로써, 외부클럭신호의 체배의 내부클럭신호를 생성할 수 있다.
제 2의 발명에 관계되는 내부클럭신호 발생회로에 의하면, 외부클럭신호에 위상동기한 내부클럭신호를 피드백하여 같은 상태의 지연라인에 입력함으로써, 외부클럭신호의 체배의 내부클럭신호를 생성할 수 있는 클럭발생회로를 전단에 구비하고, 또한 전단과 다른 클럭발생회로를 구비함으로써, 외부클럭신호에 대하여 체배의 신호를 생성하고, 또 생성한 체배의 신호의 위상을 쉬프트하는 것이 가능해진다.
제 3의 발명에 관계되는 내부클럭신호 발생회로에 의하면, 외부클럭신호에 위상동기한 내부클럭신호를 피드백하여 같은 상태의 지연라인에 입력함으로써, 외부클럭신호의 체배의 내부클럭신호를 생성할 수 있는 클럭발생회로를 전단에 구비하고, 전단과 다른 클럭발생회로를 후단에 구비함으로써, 외부클럭신호에 대하여 체배의 신호를 생성하고, 또 생성한 체배의 신호의 위상을 쉬프트하는 것이 가능해진다. 또, 후단의 클럭발생회로는, 외부클럭신호를 기준으로 해서 위상비교를 행하기 때문에, 회로내부에 발생하는 지터의 영향을 억제하고, 고정밀도의 내부클럭신호를 발생하는 것이 가능해진다.

Claims (3)

  1. 외부클럭신호에 위상동기한 내부클럭신호를 발생하는 내부클럭신호 발생회로에 있어서,
    입력한 신호를 지연하여 상기 내부클럭신호를 출력하는 지연라인과,
    상기 지연라인으로부터 출력되는 내부클럭신호 또는 상기 외부클럭신호중의 어느 한편을 선택적으로 상기 지연라인에 출력하는 선택수단과,
    상기 내부클럭신호를 분주하는 제 1의 분주수단과,
    상기 제 1의 분주수단으로부터 출력되는 신호와 상기 외부클럭신호의 위상차를 검출하는 위상비교수단과, 상기 검출결과에 의거하여 상기 지연라인에서의 지연시간을 제어하는 지연제어수단을 구비하는 것을 특징으로 하는 내부클럭신호 발생회로.
  2. 외부클럭신호에 의거하여, 상기 외부클럭신호에 위상동기한 제 1의 내부클럭신호를 발생하는 제 1의 클럭신호발생수단과,
    상기 제 1의 클럭신호발생수단에 출력하는 제 1의 내부클럭신호에 의거하여, 상기 제 1의 내부클럭신호에 위상동기한 제 2의 내부클럭신호를 발생하는 제 2의 클럭신호발생수단을 구비하고,
    상기 제 1의 클럭신호발생수단은,
    입력한 신호를 지연하여 상기 제 1의 내부클럭신호를 출력하는 제 1의 지연라인과,
    상기 제 1의 지연라인으로부터 출력되는 내부클럭신호 또는 상기 외부클럭신호중 어느 한편을 선택적으로 상기 제 1의 지연라인에 출력하는 선택수단과,
    상기 제 1의 내부클럭신호를 분주하는 분주수단과,
    상기 분주수단으로부터 출력되는 신호와 상기 외부클럭신호의 위상차를 검출하는 위상비교수단과, 상기 검출결과에 의거하여 상기 제 1의 지연라인에서의 지연시간을 제어하는 제 1의 지연제어수단을 포함하고,
    상기 제 2의 클럭신호발생수단은,
    상기 제 1의 내부클럭신호를 지연하여 상기 제 2의 내부클럭신호를 출력하는 제 2의 지연라인과,
    상기 제 2의 지연라인으로부터 출력되는 제 2의 내부클럭신호와 상기 제 1의 내부클럭신호와의 위상차를 검출하여, 상기 검출결과에 의거하여 상기 제 2의 지연라인에서의 지연시간을 제어하는 제 2의 지연제어수단을 포함하는 것을 특징으로 하는 내부클럭신호 발생회로.
  3. 외부클럭신호에 의거하여, 상기 외부클럭신호에 위상동기한 제 1의 내부클럭신호를 발생하는 제 1의 클럭신호발생수단과,
    상기 제 1의 클럭신호발생수단이 출력하는 제 1의 내부클럭신호에 의거하여, 상기 외부클럭신호에 위상동기한 제 2의 내부클럭신호를 발생하는 제 2의 클럭신호발생수단을 구비하고,
    상기 제 1의 클럭신호발생수단은,
    입력한 신호를 지연하여 상기 제 1의 내부클럭신호를 출력하는 제 1의 지연라인과,
    상기 제 1의 지연라인으로부터 출력되는 제 1의 내부클럭신호 또는 상기 외부클럭신호중 어느 한편을 선택적으로 상기 제 1의 지연라인에 출력하는 선택수단과,
    상기 제 1의 내부클럭신호를 분주하는 제 1의 분주수단과,
    상기 제 1의 분주수단으로부터 출력되는 신호와 상기 외부클럭신호와의 위상차를 검출하는 위상비교수단과, 상기 검출결과에 의거하여 상기 제 1의 지연라인에서의 지연시간을 제어하는 제 1의 지연제어수단을 포함하고,
    상기 제 2의 클럭신호발생수단은,
    상기 제 1의 내부클럭신호를 지연하여 상기 제 2의 내부클럭신호를 출력하는 제 2의 지연라인과,
    상기 제 2의 내부클럭신호를 분주하는 제 2의 분주수단과,
    상기 제 2의 분주수단으로부터 출력되는 신호와 상기 외부클럭신호와의 위상차를 검출하는 위상비교수단과, 상기 검출결과에 의거하여 상기 제 2의 지연라인에서의 지연시간을 제어하는 제 2의 지연제어수단을 포함하는 것을 특징으로 하는 내부클럭신호 발생회로.
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