CN100456630C - 低频时钟信号产生方法及低频时钟信号产生装置 - Google Patents

Abstract

本发明公开了一种低频时钟信号产生方法和产生装置，该方法包括：(1)可编程逻辑器件按照低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；(2)接收由时钟源发送的周期为Ts的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/Ts的时钟信号；(3)将频率为N₁/Ts的时钟信号的频率缩小至1/N₂后输出，进而得到所述周期为T_o的低频时钟信号。本发明当N₁为2ⁿ且n为0或自然数时，通过分频步骤和倍频步骤产生相应频率的低频信号，无需增加额外的器件即可产生低频时钟信号，降低实现成本及降低了实现难度。

Description

低频时钟信号产生方法及低频时钟信号产生装置

技术领域

本发明涉及通信和网络等IT领域，尤其涉及一种用于产生低频时钟信号的装置及产生方法。

背景技术

低频时钟信号广泛应用于通信和网络等IT行业，如系统指示灯的点灯、看门狗的控制等。请参阅图1，其为现有技术中一种低频时钟信号产生装置的结构示意图。它包括时钟源1和CPLD(可编程逻辑器件)2。时钟源1通常为一晶体振荡器，产生频率为几十兆赫兹(HZ)的高频时钟信号。CPLD2需要将高频时钟信号进行分频处理，得到一频率满足要求的低频时钟信号。

现有的低频时钟信号产生方法是CPLD2先计算输入的高频时钟信号和需要输出确定周期T₀的低频时钟信号之间的分频因子，确定触发条件，然后，CPLD2对输入的高频时钟信号进行记数，每当满足触发条件时，CPLD2就触发输出一个脉冲，以此来产生低频时钟信号。

比如：CPLD2接收到的高频时钟信号为25MHZ，现需要输出的是1HZ的低频时钟信号。25MHZ表示1秒中产生25000000个脉冲信号，而1HZ则表示1秒中需要产生1个脉冲信号。产生1HZ的低频时钟信号是通过如下步骤实现的：CPLD2对输入的25MHZ的时钟信号进行记数，每当记到25000000个脉冲时，CPLD就输出一个脉冲，以此实现产生1HZ的低频时钟信号的效果。

然而，CPLD的记忆单元(宏单元)只能存储二进制数，并且每个宏单元存储一位二进制数。而25M是十进制数，将它转化为二进制数为1011111010111100001000000，因此需要25个CPLD的宏单元来记数。

另外，输入的高频时钟信号和需要输出的低频时钟信号之间的分频因子并非都是整数，比如当输入的高频时钟信号为25MHZ，CPLD2需要输出的低频时钟信号的频率为4MHz时，原理上CPLD2计数到25/4个脉冲信号就产生一个脉冲信号，事实上，CPLD2很难精确到25/4个脉冲信号，通常需要增加其他器件请参阅图11，其为一种产生频率为基准时钟脉冲信号频率的1/4倍的时钟脉冲信号的实现电路图。压控频率偷出器32的特点是，当输入电压V高时，输出频率Y也大。f为Y的四分频。相位比较器31的特点是，f的相位落后于Y的相位越多，则输出电压V越高，从而使Y增大，进而使反馈f增大，减少f与X的相位差，最终达到平衡，此时X＝f，所以Y＝4X。这就需要增加上述的电路来产生1/4倍频率信号，不仅增加实现成本，而且也增加实现的难度。

另外，在通信领域中，CPLD除了用以产生低频时钟信号，还需要完成系统控制的控制工作。然而，每个CPLD的资源是有限的，比如宏单元的个数是确定的，当CPLD产生低频时钟信号时占用大量的宏单元，则使得CPLD其他控制工作所使用的宏单元资源就减少。为了克服上述缺陷，系统还可以采用宏单元个数多的CPLD，但这类CPLD的价格非常高，由此提高了产生低频时钟信号的成本。

发明内容

本发明的目的在于提供一种低频时钟信号产生装置及低频时钟信号产生方法，以解决现有技术中当分频因子非整数时，需要额外增加器件来产生低频时钟信号，或比传统方法节省大量的CPLD资源，进而使得产生低频时钟信号成本高、实现难度大的技术缺陷。

为解决上述问题，本发明公开了一种低频时钟信号产生方法，以产生周期为To的低频时钟信号，包括：

(1)可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts、确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；

(2)接收由时钟源发送的周期为Ts的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/Ts的时钟信号；

(3)将频率为N₁/Ts的时钟信号的频率缩小至1/N₂后偷出，进而得到所述周期为T_o的低频时钟信号。

步骤(2)具体为：(21)设置n的初始值为0，并将源时钟脉冲信号设置为第一时钟信号；(22)判断2ⁿ值是否等于N₁，若是，第一时钟信号为频率是N₁/Ts的时钟信号，否则，进行步骤(23)；(23)第一时钟信号向右移相90度，得到第二时钟信号；(24)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(22)。

步骤(3)具体为：对频率为N₁/Ts的时钟信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以此实现产生周期为T_o的低频时钟信号。

步骤(1)通过计算T_o/Ts的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母为倍频数N₁，最简分数的分子为分频数N₂。

本发明还公开了第二种低频时钟信号产生方法，以产生周期为T_o的低频时钟信号，包括：

(1)可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；

(2)接收由时钟源发送的周期Ts的源时钟脉冲信号，并将接收到的源时钟脉冲信号的频率缩小至1/N₂倍后得到频率为1/(Ts*N₂)的时钟信号；

(3)将频率为1/(Ts*N₂)的时钟信号的频率扩大至N₁倍，得到所述周期为T_o的低频时钟信号。

步骤(2)具体为：对源时钟脉冲信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以产生频率为1/(Ts*N₂)的时钟信号。

步骤(3)具体为：(31)设置n的初始值为0，并将频率为1/(Ts*N2)的时钟信号设置为第一时钟信号；(32)判断2ⁿ值是否等于N1，若是，第一时钟信号为所述低频时钟信号输出，否则，进行步骤(33)；(33)第一时钟信号向右移相90度，得到第二时钟信号；(34)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(32)。

本发明公开了一种低频时钟信号产生装置，包括时钟源和可编程逻辑器件，其中：

时钟源：定期产生源时钟脉冲信号发送至可编程逻辑器件；

可编程逻辑器件：根据需要输出的低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数，将接收所述源时钟脉冲信号的频率扩大至N₁倍后缩小至1/N₂倍，或者将接收所述源时钟脉冲信号的频率缩小至1/N₂倍后再扩大至N₁倍，以产生周期T_o的源时钟脉冲信号。

所述时钟源包括计时器件和触发器件，其中：

计时器件，每经过一预先设置的时间周期就发出触发信号至触发器；

触发器件：每接收到一触发信一号，输出的信号就发生切变。

所述计时器件为ADM706，触发器件为可编程的逻辑器件。

ADM706的输出端分别连接可编程逻辑器件和ADM706的输入端。

ADM706还连接一复位按键。

可编程逻辑器件进一步包括：确定单元：用以根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期Ts确定并保存倍频数N₁和分频数N₂或者用以从外设得到并保存倍频数N₁和分频数N₂；

分频器：连接确定单元，用以从确定单元获得分频数N₂，将接收到的源时钟脉冲信号的频率缩小至1/N₂倍后得到频率为1/(Ts*N₂)的时钟信号；

倍频器：连接分频器和确定单元，用以从确定单元获得倍频数N₁，接收从所迷分频器发送频率为1/(Ts*N₂)的时钟信号，并将所述信号的频率扩大至N₁倍，得到所述周期为T_o的低频时钟信号输出。

可编程逻辑器件进一步包括：

确定单元：用以根据需要偷出的低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂或者用以从外设得到并保存倍频数N₁和分频数N₂；

倍频器：连接确定单元，接收由时钟源发送的周期为Ts的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₂/Ts的时钟信号；

分频器：连接倍频器和确定单元，用以从确定单元获得分频数N₂，接收从所述倍频器发送频率为N₁/Ts的时钟信号，并将所述时钟信号的频率缩小至N₂倍后输出，进而得到所述周期为T_o的低频时钟信号。

所述可编程逻辑器件为PLD、FPGA中的其中之一。

与现有技术相比，本发明具有以下优点：

第一：本发明利用可编程逻辑器件可编程的特性，在倍频数N₁为2ⁿ且n为0或自然数时，通过分频步骤和倍频步骤产生相应频率的低频时钟信号，无需增加额外的器件即可产生低频时钟信号，降低实现成本以及降低了买现难度；

第二：本发明还可以通过计时器件和触发器件产生频率较低且频率固定的源时钟信号，以该时钟信号作为参考时钟，可以减少对宏单元的要求，进而使得可以采用成本低的可编程逻辑器件，由此降低成本；

第三：计时器件可以利用现有的通信单板都有的ADM706作为计时器件，产生固定频率的源时钟信号，由此减少了计时器件，进一步降低了成本。

附图说明

图1是现有技术中一种低频时钟信号产生装置的结构示意图；

图2是本发明低频时钟信号产生方法的一种流程图；

图3是倍频步骤的一实施例图；

图4是本发明低频时钟信号产生方法的另一种流程图；

图5是可编程逻辑器件的一种结构示意图；

图6是可编程逻辑器件的另一种结构示意图；

图7是本发明时钟源的结构示意图；

图8是利用ADM706产生时钟信号的结构示意图；

图9是WDO端输出的时钟信号时序图；

图10是产生Ts＝3.2S的源时钟信号时序图；

图11是一种产生频率为基准时钟脉冲信号频率的1/4倍的时钟脉冲信号的实现电路图。

具体实施方式

以下结合附图，具体说明本发明。

本发明是利用可编程逻辑器件具有可编程的特性，根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数，将接收所述源时钟脉冲信号的频率扩大至N₁倍后缩小至N₂倍，或者将接收所述源时钟脉冲信号的频率缩小至N₂倍后再扩大至N₁倍，以产生周期T₀的源时钟脉冲信号，以此克服当分频因子非整数时，需要额外增加器件来产生低频时钟信号的技术缺陷。

低频时钟信号由可编程编程器件和时钟源共同作用下产生。时钟源可以采用产生固定频率1/T_S的晶振，也可以采用具有计时功能的计时器件，如每次计数到T_S时产生一脉冲信号，以此形成周期为T_S的时钟脉冲信号。请参阅图2，其为本发明低频时钟信号产生方法的一种流程图。它包括：

S110：可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期T_S确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数时，进入步骤S120。可编程逻辑器件通常设置有输入单元，用户可以通过输入单元输入低频时钟信号的周期T_o和源时钟脉冲信号的周期T_S。

确定倍频数N₁和分频数N₂的一种方法是通过计算T_o/T_s的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母设置为N₁，最简分数的分子设置为N₂。当然，当T_o、T_s为整数时，也可直接将T_o的数值设置为N₁，将T_s的数据设置为N₂。另个，用户也可以将倍频数N₁和分频数N₂通过输入单元直接输入至可编程逻辑器件。

S120：可编程逻辑器件接收由时钟源发送的周期为T_S的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/T_S的时钟信号，申请人将此步骤称之为倍频步骤。

倍频步骤的一种实现方式为：

(21)设置n的初始值为0，并将源时钟脉冲信号设置为第一时钟信号；

(22)判断2ⁿ是否等于N₁，若是，第一时钟信号为频率是N₁/T_S的时钟信号，否则，进行步骤(23)；

(23)第一时钟信号向右移象90度，得到第二时钟信号；

(24)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(22)。

S130：将频率为N₁/T_S的时钟信号的频率缩小至N₂倍后输出，进而得到所述周期为T_o的低频时钟信号。申请人将此步骤称之为分频步骤。最简单的一种分频步骤为：对频率为N₁/T_S的时钟信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以此实现产生周期为T_o的低频时钟信号。分频有很多种实现方式，也并非局限于此。

以下举个简单例子来具体说明本发明。假设时钟源产生T_s为3.2S的源时钟脉冲信号，现需要得到的是T_o为4.8S的低频时钟信号，则计算T₀/T_S得到的最简分数3/2，3是分频数，2是倍频数。

则先进行倍频步骤：

源时钟信号作为第一个时钟信号，将第一个时钟信号向右移移象90度，得到第二个时钟信号，然后将第一、二时钟信号进行异或，得到2倍频后的时钟信号，即产生周期为1.6S的时钟信号(请参阅图3)。

然后再进行分频步骤：

将周期为1.6S的时钟信号进行分频处理，每经过3个脉冲产生一个脉冲形成一个新的时钟信号，此时钟信号即为我们要的T₀为4.8S的时钟信号。

但是，上述方式仅为本发明的一种倍频步骤、分频步骤的实现方式，还可以采用其他倍频步骤和分频步骤。

因此，上述的实现方式仅为举例说明之用，而非是用以限制本发明。

请参阅图4，其为本发明低频时钟信号产生方法的另一种流程图。它包括：

S210：可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期T_S确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数。可编程逻辑器件通常设置有输入单元，用户通过输入单元输入源时钟脉冲信号的周期T_S。确定倍频数N₁和分频数N₂的方法是通过计算T_o/T_s的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母设置为N₁，最简分数的分子设置为N₂。

S220：可编程逻辑器件接收由时钟源发送的周期为T_S的源时钟脉冲信号，并将接收到的源时钟脉冲信号的频率缩小至N₂倍后得到频率为1/(T_S*N₂)的时钟信号；

S230：将频率为1/(T_S*N₂)的时钟信号的频率扩大至N₁倍，得到所述周期为T_o的低频时钟信号。

一种分频处理的方式为：对源时钟脉冲信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以产生频率为1/(T_S*N₂)的时钟信号。

一种倍频处理的实现方式为：

(31)设置n的初始值为0，并将频率为1/(T_S*N₂)的时钟信号设置为第一时钟信号；

(32)判断2ⁿ值是否等于N₁，若是，第一时钟信号为所述低频时钟信号输出，否则，进行步骤(33)；

(33)第一时钟信号向右移象90度，得到第二时钟信号；

(34)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(32)。

本发明公开了一种低频时钟信号产生装置。它包括时钟源和可编程逻辑器件，其中：

时钟源：定期产生源时钟脉冲信号发送至可编程逻辑器件。时钟源可以是现有的晶振外，还可以是具有计时功能的计时装置，比如复位控制芯片等，以下会以其中一复位控制芯片为例来具体说明时钟源。

可编程逻辑器件：根据由需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s所确定的倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数，将接收所述源时钟脉冲信号的频率扩大至N₁倍后缩小至N₂倍，或者将接收所述源时钟脉冲信号的频率缩小至N₂倍后再扩大至N₁倍，以产生周期T₀的源时钟脉冲信号。

可编程逻辑器件为PLD、FPGA中的其中之一。

请参阅图5，其为可编程逻辑器件的一种实现电路图。它包括：确定单元221、分频器222和倍频器223，其中：

确定单元221：用以根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s确定倍频数N₁和分频数N₂。确定单元221可以和输入/输出单元连接，通过输入单元接受由用户输入的的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s，以此来确定倍频数N₁和分频数N₂。确定单元221也可以从外设(输入/输出单元)中得到倍频数N₁和分频数N₂并保存倍频数N₁和分频数N₂。

最常用的一种确定方式为：确定单元计算T_o/T_s的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母设置为N₁，最简分数的分子设置为N₂，其中N₁为2ⁿ且n为0或自然数。

分频器222：连接确定单元221，用以从确定单元获得分频数N₂，将接收到的源时钟脉冲信号的频率缩小至N₂倍后得到频率为1/(T_S*N₂)的时钟信号；

倍频器223：连接分频器222和确定单元221，接收从所述分频器发送频率为1/(T_S*N₂)的时钟信号，并将所述信号的频率扩大至N₁倍，得到所述周期为T_o的低频时钟信号输出。

请参阅图6，其为可编程逻辑器件的另一种结构示意图。它包括确定单元221、分频器222和倍频器223。其中：

确定单元221：用以根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s确定倍频数N₁和分频数N₂。确定单元221也可以从外设(输入/输出单元)中得到倍频数N₁和分频数N₂并保存倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；

倍频器223：连接确定单元221，用以从确定单元221获得倍频数N₁，接收由时钟源发送的周期为T_S的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/T_S的时钟信号；

分频器222：连接倍频器223和确定单元221，用以从确定单元221获得分频数N₂，接收从所述倍频器223发送频率为N₁/T_S的时钟信号，并将所述时钟信号的频率缩小至N₂倍后输出，进而得到所述周期为T_o的低频时钟信号。

以下具体来介绍本发明的时钟源。本申请人在长期的实践过程发现除了传统的晶振能够产生时钟信号外，还可以通过计时器件和触发器来产生时钟信号。为此，请参阅图7，其为本发明时钟源的结构示意图。它包括计时器件31和触发器32。其中：

计时器件31，每经过一预先设置的时间周期就发出触发信号至触发器32；

触发器件32：每接收到一触发信号，输出的信号就发生切变。

计时器件31可以是定时器、复位控制芯片或其他专门的计时芯片。触发器件32可以是触发器、也可以是具有触发功能的芯片。在本发明中，触发器件32的功能可以在可编程逻辑器件中完成，以此来省略专门的触发器件。

ADM706是目前几乎所有的通信类单板都用到的复位控制芯片。由于单板通常会带有ADM706芯片，因此无需增加任何硬件，在现有的单板系统中利用ADM706和可编程逻辑器件即可产生时钟信号，由此达到减少成本的目的。

请参阅图8，为利用ADM706产生时钟信号的结构示意图。ADM706的输出端WDO分别连接可编程逻辑器件和AMD706的输入端WDI，并且输入端WDI通过一电阻连接一电源。

WDO的电平的切换是WDO信号通过电阻R1反馈到WDI，再加ADM706的1.6S的计时完成的。一旦上电或按按键S1时，AMD706的WDO端都会输出一个持续1.6S的高电平，此高电平1.6S后会自动变为低电平，此时若不给WDI一个反馈输入，它会一直维持此低电平保持不变。但是在电路中有对WDI的反馈部分，所以WDI一旦输入低电平，会使AMD706的WDO立即输出高电平，并再进行1.6S的计时，如此反复进行。请参阅图9，其为WDO端输出的时钟信号。t1就是反馈时间，T1时间非常短，是ns级别(10E-9秒)这相对于1.6秒来说是非常短的，可以忽略，但是可编程逻辑器件检测是靠电平脉冲沿触发的，ns级的信号是可以检测到的。

ADM706还连接一复位按键51，按键S1系统复位用的，即系统运行过程中，按下S1，再放开，系统会从新运行。

ADM7O6还通过电感和电容起滤波的作用，将电源和信号中的毛刺滤除，从而保证系统工作时的可靠性。

在图中，电阻R2起限流作用，防止按下按键S1时电流过大；电阻R3是下拉电阻，避免UI的管脚悬空，以至产生震荡；电阻R1是反馈电阻，将U1的WDO输出反馈到U1的WDI；R4是上拉电阻，与芯片配合稳定的产生信号的高电平部分。

可编程逻辑器件接收ADM706发送的时钟信号，每当检测到输入信号的上升沿时，输出的时钟信号发生切变，即可产生Ts＝3.2S的源时钟信号(请参阅图10)。基于上述公开的方法，即可获得任何周期的低频时钟信号。

通过上述计时器件可以产生频率很低的源时钟信号，比如利用ADM706可以产生Ts＝3.2S的源时钟信号，通过该些频率很低的源时钟信号获得所要求低频时钟信号，就无需占用可编程逻辑器件的大量宏单元。比如：还是产生T₀＝1S的低频时钟信一号，需要经过16次倍频和5次分频即可获得，不需要占用25个宏单元，由此使得无需为了产生低频时钟信号而选择高成本的可编程逻辑器件(CPLD)，进而降低成本。

以上公开的仅为本发明的几个具体实施例，但本发明并非局限于此，任何本领域的技术人员能思之的变化，都应落在本发明的保护范围内。

Claims (16)

1、一种低频时钟信号产生方法，以产生周期为T_o的低频时钟信号，其特征在于，包括：

(1)可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；

(2)接收由时钟源发送的周期为Ts的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/Ts的时钟信号；

(3)将频率为N₁/Ts的时钟信号的频率缩小至1/N₂后输出，进而得到所述周期为T_o的低频时钟信号。

2、如权利要求1所述的低频时钟信号产生方法，其特征在于，步骤(2)具体为：

(21)设置n的初始值为0，并将源时钟脉冲信号设置为第一时钟信号；

(22)判断2ⁿ值是否等于N₁，若是，第一时钟信号为频率是N₁/Ts的时钟信号，否则，进行步骤(23)；

(23)第一时钟信号向右移相90度，得到第二时钟信号；

(24)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(22)。

3、如权利要求1或2所述的低频时钟信号产生方法，其特征在于，步骤(3)具体为：对频率为N₁/Ts的时钟信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以此实现产生周期为T_o的低频时钟信号。

4、如权利要求1所述的低频时钟信号产生方法，其特征在于，步骤(1)通过计算T_o/Ts的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母为倍频数N₁，最简分数的分子为分频数N₂。

5、一种低频时钟信号产生方法，以产生周期为T_o的低频时钟信号，其特征在于，包括：

(1)可编程逻辑器件按照所述低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数；

(2)接收由时钟源发送的周期Ts的源时钟脉冲信号，并将接收到的源时钟脉冲信号的频率缩小至1/N₂倍后得到频率为1/(Ts*N₂)的时钟信号；

(3)将频率为1/(Ts*N₂)的时钟信号的频率扩大至N₁倍，得到所述周期为T_o的低频时钟信号。

6、如权利要求5所述的低频时钟信号产生方法，其特征在于，步骤(2)具体为：对源时钟脉冲信号进行计数，当脉冲个数为N₂的倍数时，输出一个脉冲，以产生频率为1/(Ts*N₂)的时钟信号。

7、如权利要求5或6所述的低频时钟信号产生方法，其特征在于，步骤(3)具体为：

(31)设置n的初始值为0，并将频率为1/(Ts*N₂)的时钟信号设置为第一时钟信号；

(32)判断2ⁿ值是否等于N₁，若是，第一时钟信号为所述低频时钟信号输出，否则，进行步骤(33)；

(33)第一时钟信号向右移相90度，得到第二时钟信号；

(34)第一时钟信号和第二时钟信号进行异或运算得到的时钟信号作为第一时钟信号，并将n加1后，进行步骤(32)。

8、如权利要求5所述的低频时钟信号产生方法，其特征在于，步骤(1)中计算T_o/Ts的最简分数来确定倍频数N₁和分频数N₂，其中，最简分数的分母为N₁，最简分数的分子为N₂。

9、一种低频时钟信号产生装置，其特征在于，包括时钟源和可编程逻辑器件，其中：

时钟源：定期产生源时钟脉冲信号发送至可编程逻辑器件；

可编程逻辑器件：根据需要输出的低频时钟信号的周期T_o和源时钟脉冲信号的周期Ts确定倍频数N₁和分频数N₂，其中N₁为2ⁿ且n为0或自然数，将接收所述源时钟脉冲信号的频率扩大至N₁倍后缩小至1/N₂倍，或者将接收所述源时钟脉冲信号的频率缩小至1/N₂倍后再扩大至N₁倍，以产生周期T_o的源时钟脉冲信号。

10、如权利要求9所述的低频时钟信号产生装置，其特征在于，所述时钟源包括计时器件和触发器件，其中：

计时器件，每经过一预先设置的时间周期就发出触发信号至触发器；

触发器件：每接收到一触发信一号，输出的信号就发生切变。

11、如权利要求10所述的低频时钟信号产生装置，其特征在于，所述计时器件为ADM706，触发器件为可编程的逻辑器件。

12、如权利要求10所述的低频时钟信号产生装置，其特征在于，ADM706的输出端分别连接可编程逻辑器件和ADM706的输入端。

13、如权利要求12所述的低频时钟信号产生装置，其特征在于，ADM706还连接一复位按键。

14、如权利要求9所述的低频时钟信号产生装置，其特征在于，可编程逻辑器件进一步包括：

确定单元：用以根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期Ts确定并保存倍频数N₁和分频数N₂或者用以从外设得到并保存倍频数N₁和分频数N₂；

分频器：连接确定单元，用以从确定单元获得分频数N₂，将接收到的源时钟脉冲信号的频率缩小至1/N₂倍后得到频率为1/(Ts*N₂)的时钟信号；

倍频器：连接分频器和确定单元，用以从确定单元获得倍频数N1，接收从所迷分频器发送频率为1/(Ts*N2)的时钟信号，并将所述信号的频率扩大至N1倍，得到所述周期为To的低频时钟信号输出。

15、如权利要求9所述的低频时钟信号产生装置，其特征在于，可编程逻辑器件进一步包括：

确定单元：用以根据需要输出的低频时钟信号的周期T₀和源时钟脉冲信号的周期T_s确定倍频数N₁和分频数N₂或者用以从外设得到并保存倍频数N₁和分频数N₂；

倍频器：连接确定单元，接收由时钟源发送的周期为T_S的源时钟脉冲信号，并将其频率扩大至原频率的N₁倍得到频率为N₁/T_S的时钟信号；

分频器：连接倍频器和确定单元，用以从确定单元获得分频数N₂，接收从所述倍频器发送频率为N₁/T_S的时钟信号，并将所述时钟信号的频率缩小至N₂倍后输出，进而得到所述周期为T_o的低频时钟信号。

16、如权利要求9所述的低频时钟信号产生装置，其特征在于，所述可编程逻辑器件为PLD、FPGA中的其中之一。

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