CN104579320A - 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元 - Google Patents

Abstract

本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟T_i，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(T_i+T_x)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(T_y+T_i)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。

Description

时钟延迟方法、装置、延迟锁相环及数字时钟管理单元

技术领域

本发明涉及电子技术领域，尤其涉及一种时钟延迟方法、装置、延迟锁相环及数字时钟管理单元。

背景技术

现场可编程门阵列(FPGA，Field Programmable Gate Array)中存在数字时钟管理(DCM)单元，主要提供三种功能：时钟去歪斜、频率合成和相移。其中的时钟去歪斜由延迟锁相环(DLL，Delayed Loop Lock)来实现。

输入时钟(CLKIN)在传输过程中，由于负载电容和时钟分布网络的影响，会导致到达各处的相位不一致，因而形成歪斜(Skew)。延迟锁相环可以将输入时钟和输出时钟(CLKOUT)的相位对齐，消除歪斜。

现有延迟锁相环将输入时钟和输出时钟的相位对齐的原理如下：鉴相器(PD)检测CLKIN和CLKOUT的相位差，送到逻辑控制单元(Logic)，逻辑控制单元(Logic)输出控制信号控制移位寄存器(Counter)的翻转，移位寄存器(Counter)每翻转一次，延迟线中被用到的延迟单元的数量增加或减少一个，相应地，移位寄存器(Counter)每翻转一次，则增加或减少一个延迟单元的延迟时间(以下将一个延迟单元的延迟时间简称为单位延迟时间)，也就是说，现有技术是通过移位寄存器(Counter)一次一次的翻转，逐次增加或减少一个单位延迟时间的方式来实现对齐，若延迟线中包括2^N个延迟单元，移位寄存器(Counter)最多时候需要翻转2^N次，延迟线中的单位延迟时间通常非常小，如果为0.1ns，那么移位寄存器(Counter)每翻转一次，增加或减少0.1ns的延迟时间。

当CLKIN和CLKOUT相差较大的时候，采用上述现有技术，则需要移位寄存器转多次才能实现时钟对齐。例如在芯片面积较大的FPGA芯片中(如200万门的FPGA)，由于传输线的延迟和时钟网络寄生电容的影响，CLKIN和CLKOUT的相位差通常达到2ns，若CLKIN的频率为100MHz，其周期为10ns，想要实现CLKIN和CLKOUT的相位对齐，则需要将CLKOUT向后推8ns，而延迟线中每一个延迟单元的能提供0.1ns的延迟，那么需要80个延迟单元提供延迟，即需要移位寄存器(Counter)翻转80次，才能将CLKIN和CLKOUT的相位对齐，导致延迟锁相环的锁定时间很长，锁定速度慢，这将影响芯片系统的工作速度。

发明内容

本发明提供的时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，解决输入时钟和输出时钟相差较大的情况下，如何快速实现输入时钟和输出时钟对齐的问题。

为解决上述技术问题，本发明采用以下技术方案:

一种时钟延迟方法，其特征在于，包括：

步骤一、通过延迟线将输入时钟延迟T_i，得到输出时钟；

步骤二、比较所述输入时钟和输出时钟，若所述输入时钟滞后于输出时钟，则回到步骤一,重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，若所述输入时钟超前于输出时钟，则回到步骤一,重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间。

一种时钟延迟装置，其特征在于，包括：

延迟处理单元，用于通过延迟线将输入时钟延迟T_i，得到输出时钟；在比较处理单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；在比较处理单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

比较处理单元，用于比较所述输入时钟和输出时钟。

一种延迟锁相环，其特征在于，包括：

逻辑控制单元，用于根据预设规则生成二进制控制信号C_i；在鉴相单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新生成二进制控制信号C_i+1；在鉴相单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新生成二进制控制信号C′_i+1；

延迟线控制单元，用于根据逻辑控制单元生成的二进制控制信号C_i,控制延迟线将输入时钟延迟T_i，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

鉴相单元，用于比较所述输入时钟和输出时钟，将比较结果输出至逻辑控制单元。

一种数字时钟管理单元，包括上述所述的时钟延迟装置，或者延迟锁相环。

本发明提供的时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，在延迟T_i后得到的输出时钟与输入时钟没有对齐的情况下，若输入时钟滞后于输出时钟，则说明T_i不够，在T_i与T_x(T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个,T为延迟线的最大延迟时间)这一区间取中间值(T_i+T_x)/2进行重新延迟，若输入时钟超前于输出时钟，则说明T_i过大，在T_y(T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个)与T_i这一区间取中间值(T_y+T_i)/2进行重新延迟，因此，本发明采用的是二分式逐次逼近的方式来实现对齐，相比现有技术中逐个增加或减少单位延迟时间的方式，由最多需要2^N个时钟周期降至最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。

进一步地，本发明还设计了二进制控制信号C_i的生成机制，根据本发明设计的机制，所生成的二进制控制信号C_i，在延迟T_i后得到的输出时钟与输入时钟没有对齐的情况下，能够准确的控制延迟线的延迟时间，实现上述二分式逐次逼近的对齐方式。相应地，本发明设计的逻辑控制单元的电路结构仅由少量的触发器即可实现，其输出直接控制延迟线，较现有的由移位寄存器、格雷码转换器、格雷码译码器构成的逻辑控制单元相比，结构更简单，实现技术难度小、风险低。

附图说明

图1为本发明一实施例提供的时钟延迟装置的示意图；

图2为本发明一实施例提供的延迟锁相环的示意图；

图3为图2所示延迟锁相环中逻辑控制单元的示意图；

图4为本发明一实施例提供的各信号的相位示意图；

图5为与图4不同的另一种相位示意图；

图6为与图4、5不同的另一种相位示意图。

具体实施方式

本发明为了提高输入时钟与输出时钟的对齐速度，加快了DLL的锁定速度，提出如下构思：在延迟T_i后得到的输出时钟与输入时钟相比，输入时钟仍滞后于输出时钟的情况下，重新通过延迟线将输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，输入时钟仍超前于输出时钟的情况下，重新通过延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，以此类推，直到输入时钟和输出时钟对齐。输入时钟仍滞后于输出时钟的情况，则说明延迟T_i还不够，因此在T_i与T_x这一区间取中间值(T_i+T_x)/2重新进行延迟，输入时钟仍超前于输出时钟的情况，则说明延迟T_i过大，因此在T_y与T_i这一区间取中间值(T_y+T_i)/2重新进行延迟，以此类推，不对齐的情况下继续对对应的区间进行二分，直到输入时钟和输出时钟对齐，本发明采用这种二分式逐次逼近的方式，区别于现有技术中逐个增加或减少延迟线的单位延迟时间的方式，最多需要N个时钟周期便可实现对齐，在输入时钟和输出时钟相差较大的情况下，相比现有技术能够明显加快DLL的锁定速度，提高芯片系统的工作速度。

本发明中所描述的输入时钟和输出时钟对齐，不局限于输入时钟和输出时钟完全对齐的情况，指的是，输入时钟和输出时钟的相位差在预设范围内，因此，输入时钟和输出时钟的相位相差微小的情况也属于对齐。输入时钟滞后于输出时钟，且相位差超出上述预设范围的情况，属于输入时钟滞后于输出时钟。输入时钟超前于输出时钟，且相位差超出上述预设范围的情况，属于输入时钟超前于输出时钟。

下面通过具体实施方式结合附图对本发明作进一步详细说明。

本发明一实施例提供的时钟延迟方法，包括如下流程：

S101、通过延迟线将输入时钟延迟T_i，得到输出时钟。

S102、比较所述输入时钟和输出时钟，若所述输入时钟滞后于输出时钟，则回到S101,重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，若所述输入时钟超前于输出时钟，则回到S101,重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间。

步骤S101中，T_i的初始值T₁可以任意设置，只要大于0且小于T即可。优选的，T_i的初始值T₁取T/2，这样能够更加高效地实现对齐。

本实施例对延迟线的组成结构不做限定，只要能够将输入时钟延迟T_i、T_i+1、T′_i+1即可。对于不同结构的延迟线，可通过不同的方式调整T_i的值，例如对于包括多个延迟单元的延迟线，可通过调整延迟单元的使用数量来调整T_i的值。

优选的，延迟线包括2^N个延迟单元，每个延迟单元的延迟时间，即单位延迟时间为t(t的取值不局限于0.1ns)，则T为2^N*t。对于这种结构的延迟单元，优选的，T_i的初始值T₁为2^N-1*t，即延迟线的最大延迟时间2^N*t的一半，对应的，也就是说，使用延迟线中的2^N-1个延迟单元进行延迟，即使用一半数量的延迟单元进行延迟，得到输出时钟；若输入时钟滞后于输出时钟，则说明延迟2^N-1*t还不够，则使用2^N-1*t到最大延迟时间2^N*t这一区间的中间值(2^N-1+2^N)*t/2重新对输入时钟进行延迟，即T₂＝(2^N-1+2^N)*t/2,对应的，也就是说，使用延迟线中的(2^N-1+2^N)/2个延迟单元重新对输入时钟进行延迟；若输入时钟超前于输出时钟，则说明延迟2^N-1*t过大，则使用0到2^N-1*t这一区间的中间值2^N-1*t/2重新对输入时钟进行延迟，即T′₂＝2^N-2*t,对应的，也就是说，使用2^N-2个延迟单元重新对输入时钟进行延迟，以此类推,直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。则i的取值为1至N-1，即最多需要进行N次操作，便可实现输入时钟和输出时钟的对齐。在一些实施例中，在步骤S101中，可根据预设规则生成二进制控制信号C_i，根据生成的二进制控制信号C_i,控制延迟线将输入时钟延迟T_i，若步骤S102中输入时钟滞后于输出时钟，则重新生成二进制控制信号C_i+1，根据重新生成的二进制控制信号C_i+1控制延迟线重新将输入时钟延迟T_i+1；若步骤S102中输入时钟超前于输出时钟，则重新生成二进制控制信号C′_i+1，根据重新生成的二进制控制信号C′_i+1控制延迟线重新将输入时钟延迟T′_i+1。

优选的，二进制控制信号C_i包括N位字节，且从最高位到最低位按照1至N编号，即i的取值范围为1至N-1。

优选的，初始时，步骤S101中生成二进制控制信号C₁，二进制控制信号C₁的第1位(即最高位)为1，其余位为0；根据该二进制控制信号C₁，控制延迟线将输入时钟延迟T₁。后续，若S102中输入时钟滞后于输出时钟，则重新生成二进制控制信号C_i+1，二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；根据重新生成的二进制控制信号C_i+1控制延迟线重新将输入时钟延迟T_i+1；若S102中输入时钟超前于输出时钟，则重新生成二进制控制信号C′_i+1，二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；根据重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1。

本发明还提供一种时钟延迟装置，用于实现上述时钟延迟方法。如图1所示，作为一种实施例，时钟延迟装置1包括延迟处理单元11和比较处理单元12，其中，

延迟处理单元11主要用于通过延迟线将输入时钟延迟T_i，得到输出时钟；在比较处理单元12的比较结果为所述输入时钟滞后于输出时钟的条件下，重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；在比较处理单元12的比较结果为所述输入时钟超前于输出时钟的条件下，重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

比较处理单元12主要用于比较所述输入时钟和输出时钟。

优选的，T_i的初始值T₁为T/2。

优选的，延迟线包括2^N个延迟单元，每个延迟单元的延迟时间为t，T为2^N*t，T₁为2^N-1*t。

在一些实施例中，延迟处理单元11包括控制信号生成模块和延迟处理子单元，其中，控制信号生成模块用于根据预设规则生成包括N位字节的二进制控制信号C_i；延迟处理子单元用于根据控制信号生成模块生成的二进制控制信号C_i,控制所述延迟线将输入时钟延迟T_i。

在一些实施例中，控制信号生成模块具体用于初始时生成二进制控制信号C₁，二进制控制信号C₁的最高位为1，其余位为0；延迟处理子单元具体用于根据控制信号生成模块生成的二进制控制信号C₁，控制所述延迟线将输入时钟延迟T₁。进一步地，控制信号生成模块还用于在比较处理单元12的比较结果为所述输入时钟滞后于输出时钟的条件下，重新生成二进制控制信号C_i+1，二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；在比较处理单元12的比较结果为所述输入时钟超前于输出时钟的条件下，重新生成二进制控制信号C′_i+1，二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；延迟处理子单元还用于根据控制信号生成模块重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1；根据控制信号生成模块重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1；其中，二进制控制信号C_i从最高位到最低位按照1至N编号，i的取值范围为1至N-1。

本发明还提供一种延迟锁相环，用于实现上述时钟延迟方法。作为一种实施例，延迟锁相环包括：逻辑控制单元、延迟线控制单元和鉴相单元，其中，

逻辑控制单元用于根据预设规则生成二进制控制信号C_i；在鉴相单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新生成二进制控制信号C_i+1；在鉴相单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新生成二进制控制信号C′_i+1；

延迟线控制单元用于根据逻辑控制单元生成的二进制控制信号C_i,控制延迟线将输入时钟延迟T_i，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

鉴相单元用于比较所述输入时钟和输出时钟，将比较结果输出至逻辑控制单元。

优选的，T_i的初始值T₁为T/2。

优选的，延迟线包括2^N个延迟单元，每个延迟单元的延迟时间为t，T为2^N*t，T₁为2^N-1*t。

优选的，逻辑控制单元具体用于初始时生成包括N位字节的二进制控制信号C₁，二进制控制信号C₁的最高位为1，其余位为0；延迟线控制单元具体用于根据逻辑控制单元生成的二进制控制信号C₁，控制所述延迟线将输入时钟延迟T₁。

优选的，二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；其中，二进制控制信号C_i从最高位到最低位按照1至N编号，i的取值范围为1至N-1。

本发明还提供一种数字时钟管理单元，包括本发明提供的时钟延迟装置或者延迟锁相环。

下面通过举例对本发明提供的延迟锁相环的结构及工作原理进一步详细说明，如图2和3所示，延迟锁相环包括逻辑控制单元(SAR Logic)41、多路选通器(MUX，作为延迟线控制单元使用)42、鉴相器(PD,作为鉴相单元使用)43，还包括延迟线(Delay Line)44、锁存器(RS Latch)45和或非门，其中各部件的内部结构及各部件间的连接关系如下：

延迟线44包括2^N个延迟单元(延迟单元1至延迟单元2^N)，每个延迟单元的延迟时间，即单位延迟时间为t，输入时钟CLKIN经过延迟单元1后得到延迟时钟1，经过延迟单元1和延迟单元2后得到延迟时钟2，经过延迟单元1至延迟单元2^N-1后得到延迟时钟2^N-1，经过延迟单元1至延迟单元2^N后得到延迟时钟2^N，延迟时钟1、延迟时钟2……延迟时钟2^N每相邻两个延迟时钟之间相差一个单位延迟时间t，延迟线44的最大延迟时间T为2^N*t，延迟线44的初始延迟时间T₁为2^N-1*t；

多路选通器42用于根据逻辑控制单元41输入的二进制控制信号C_i从延迟时钟1至延迟时钟2^N中选择一个作为输出时钟CLKOUT，将CLKOUT输入给鉴相器43；

鉴相器43比较CLKIN和多路选通器42输出的CLKOUT的相位，根据比较结果输出鉴相正输出信号PD_OUTP和鉴相负输出信号PD_OUTN，PD_OUTP和PD_OUTN这两者传输至锁存器45和一个或非门，或非门的输出为锁定(LOCK)信号，这个或非门的输出再输入到一个反相器，反相器的输出为复位(RST)信号，RST信号输出至逻辑控制单元41；

锁存器45根据鉴相器43输入的PD_OUTP和PD_OUTN生成锁存器输出信号DIN，输出至逻辑控制单元41；锁存器45为或非门结构，若PD_OUTP出现高电平1时，DIN为高电平1；若PD_OUTN出现高电平1时，DIN为0，若PD_OUTP和PD_OUTN同时为0，DIN保持上次触发的值；

逻辑控制单元41为单脉冲产生器，其结构如图3所示，包括N+1个D触发器1、N个D触发器2、N个D触发器3，还包括N个连接在相邻D触发器1之间的延迟模块，以及N个连接在D触发器2和D触发器3之间的或门，其中，N+1个D触发器1为上升沿触发，有复位端，复位端接0时清零，N个D触发器2为上升沿触发，有复位端，复位端接0时清零，N个D触发器3为上升沿触发。从左边起，第一个D触发器1的三个输入端分别接高电位1(此处可通过串联一个电阻连接到电源，或者通过其他方式得到高电平)、CLKIN、上述RST信号，第一个D触发器1的输出端依次接反相器和延迟模块，再接入到第二个D触发器1的一个输入端，第二个D触发器1的另两个输入端分别接CLKIN、RST信号，第二个D触发器1的输出端通过另一个延迟模块接入到第三个D触发器1的一个输入端，同时，第二个D触发器1的输出端还接入到第一个D触发器2的输入端和第一个或门的一个输入端；第一个D触发器2的另两个输入端分别接DIN和RST信号，第一个D触发器2的输出端接第一个或门的另一个输入端；第一个或门的输出端接第一个D触发器3的输入端，第一个D触发器3的另外一个输入端接LOCK信号，第一个D触发器3的输出端输出二进制控制信号C_i的最高位(即第1位)；依次类推。延迟模块与延迟线44中的延迟单元(延迟单元1至延迟单元2^N)的结构可以一样，但是单位延迟时间比延迟单元要小。

该种结构的延迟锁相环的工作原理如下：

当RST信号为0时，此时逻辑控制单元41内所有D触发器均清零，包括N位字节的二进制控制信号C_i、触发器输出1至触发器输出N都为0；

当RST信号变成1时，CLKIN输入后，先开始二进制控制信号C_i的最高位的转换，即将最高位(即第1位)置为1，其他位保持为0，此时生成二进制控制信号C₁，为100…00，输送至多路选通器42，多路选通器42从延迟时钟1至延迟时钟2^N中选择延迟时钟2^N-1作为输入端，即对CLKIN延迟2^N-1*t作为CLKOUT，鉴相器43将该CLKOUT与CLKIN做鉴相，若CLKIN的相位滞后于CLKOUT，则说明延迟2^N-1*t还不够，则如图4所示，PD_OUTP输出高电平，PD_OUTN输出低电平，PD_OUTP和PD_OUTN经过锁存器45后的输出DIN为1，送至逻辑控制单元41，逻辑控制单元41生成二进制控制信号C₂，即在C₁的基础上，最高位(即第1位)保留为1,次高位(即第2位)变换为1，其余位不变，即C₂为110…00；若CLKIN超前于CLKOUT，则如图5所示，PD_OUTN输出高电平，PD_OUTP输出低电平，PD_OUTP和PD_OUTN经过锁存器45的输出DIN为0，逻辑控制单元41，逻辑控制单元41生成二进制控制信号C′₂，即在C₁的基础上，最高位(即第1位)变成0，次高位(即第2位)变换为1，其余位不变，即C′₂为010…00；若CLKIN和CLKOUT的相位差在鉴相器43的鉴相精度以内，即相位对齐，则如图6所示，鉴相器43的PD_OUTP和PD_OUTN均为0，输入到或非门后，DLL的LOCK信号变成1，判定为DLL锁定，此时锁定信号控制逻辑控制单元41中的D触发器3翻转，将当前C_i的值锁存，即100…00；

上述二进制控制信号C₂或C′₂再次输送至多路选通器42；以输入至多路选通器42的是二进制控制信号C₂为例，多路选通器42从延迟时钟1至延迟时钟2^N中选择延迟时钟(2^N-1+2^N)/2作为输入端，即对CLKIN延迟(2^N-1+2^N)*t/2作为CLKOUT，鉴相器43将该CLKOUT与CLKIN做鉴相；若CLKIN的相位仍滞后于CLKOUT，则说明延迟(2^N-1+2^N)*t/2还不够，PD_OUTP输出高电平，PD_OUTN输出低电平，PD_OUTP和PD_OUTN经过锁存器45后的输出DIN为1，送至逻辑控制单元41，逻辑控制单元41生成二进制控制信号C₃，即在C₂的基础上，次高位(即第2位)保留为1,次高位的后一位(即第3位)变换为1，其余位不变，C₃为111…00；二进制控制信号C₃再次输送至多路选通器42，多路选通器42从延迟时钟1至延迟时钟2^N中选择延迟时钟[(2^N-1+2^N)/2+2^N]/2作为输入端，即对CLKIN延迟[(2^N-1+2^N)/2+2^N]*t/2作为CLKOUT，依此类推；若CLKIN的相位超前于CLKOUT，则说明延迟(2^N-1+2^N)*t/2过大，PD_OUTP输出低电平，PD_OUTN输出高电平，PD_OUTP和PD_OUTN经过锁存器45后的输出DIN为0，送至逻辑控制单元41，逻辑控制单元41生成二进制控制信号C′₃，即在C₂的基础上，次高位(即第2位)变换为0,次高位的后一位(即第3位)变换为1，其余位不变，C′₃为101…00；二进制控制信号C′₃再次输送至多路选通器42，多路选通器42从延迟时钟1至延迟时钟2^N中选择延迟时钟[(2^N-1+2^N)/2+2^N-1]/2作为输入端，即对CLKIN延迟[(2^N-1+2^N)/2+2^N-1]*t/2作为CLKOUT，依此类推；若CLKIN和CLKOUT的相位差在鉴相器43的鉴相精度以内，即相位对齐，则鉴相器43的PD_OUTP和PD_OUTN均为0，输入到或非门后，DLL的LOCK信号变成1，判定为DLL锁定，此时锁定信号控制逻辑控制单元41中的D触发器3翻转，将当前C₂的值锁存，即110…00；依此类推。

本发明采用二分式逐次逼近的方式来实现对齐，相比现有技术中逐个增加或减少单位延迟时间的方式，由最多需要2^N个时钟周期降至最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。本发明还设计了二进制控制信号C_i的生成机制，根据本发明设计的机制，所生成的二进制控制信号C_i，在延迟T_i后得到的输出时钟与输入时钟没有对齐的情况下，能够准确的控制延迟线的延迟时间，实现上述二分式逐次逼近的对齐方式。相应地，本发明设计的逻辑控制单元的电路结构仅由少量的触发器即可实现，其输出直接控制延迟线，较现有的由移位寄存器、格雷码转换器、格雷码译码器构成的逻辑控制单元相比，结构更简单，实现技术难度小、风险低。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (18)

1.一种时钟延迟方法，其特征在于，包括：

步骤一、通过延迟线将输入时钟延迟T_i，得到输出时钟；

步骤二、比较所述输入时钟和输出时钟，若所述输入时钟滞后于输出时钟，则回到步骤一,重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，若所述输入时钟超前于输出时钟，则回到步骤一,重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间。

2.如权利要求1所述的时钟延迟方法，其特征在于，T_i的初始值T₁为T/2。

3.如权利要求2所述的时钟延迟方法，其特征在于，所述延迟线包括2^N个延迟单元，每个延迟单元的延迟时间为t，T为2^N*t，T₁为2^N-1*t。

4.如权利要求3所述的时钟延迟方法，其特征在于，步骤一包括：

根据预设规则生成包括N位字节的二进制控制信号C_i；

根据生成的二进制控制信号C_i,控制所述延迟线将输入时钟延迟T_i。

5.如权利要求4所述的时钟延迟方法，其特征在于，步骤一包括：

初始时，生成二进制控制信号C₁，二进制控制信号C₁的最高位为1，其余位为0；根据该二进制控制信号C₁，控制所述延迟线将输入时钟延迟T₁。

6.如权利要求5所述的时钟延迟方法，其特征在于，步骤一还包括：

若步骤二中所述输入时钟滞后于输出时钟，则重新生成二进制控制信号C_i+1，二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；根据重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1；

若步骤二中所述输入时钟超前于所述输出时钟，则重新生成二进制控制信号C′_i+1，二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；根据重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1；

其中，二进制控制信号C_i从最高位到最低位按照1至N编号，i的取值范围为1至N-1。

7.一种时钟延迟装置，其特征在于，包括：

延迟处理单元，用于通过延迟线将输入时钟延迟T_i，得到输出时钟；在比较处理单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新通过延迟线将所述输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；在比较处理单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新通过所述延迟线将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

比较处理单元，用于比较所述输入时钟和输出时钟。

8.如权利要求7所述的时钟延迟装置，其特征在于，T_i的初始值T₁为T/2。

9.如权利要求8所述的时钟延迟装置，其特征在于，所述延迟线包括2^N个延迟单元，每个延迟单元的延迟时间为t，T为2^N*t，T₁为2^N-1*t。

10.如权利要求9所述的时钟延迟装置，其特征在于，延迟处理单元包括：

控制信号生成模块，用于根据预设规则生成包括N位字节的二进制控制信号C_i；

延迟处理子单元，用于根据控制信号生成模块生成的二进制控制信号C_i,控制所述延迟线将输入时钟延迟T_i。

11.如权利要求10所述的时钟延迟装置，其特征在于，

控制信号生成模块具体用于初始时生成二进制控制信号C₁，二进制控制信号C₁的最高位为1，其余位为0；

延迟处理子单元具体用于根据控制信号生成模块生成的二进制控制信号C₁，控制所述延迟线将输入时钟延迟T₁。

12.如权利要求11所述的时钟延迟装置，其特征在于，

控制信号生成模块还用于在比较处理单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新生成二进制控制信号C_i+1，二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；在比较处理单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新生成二进制控制信号C′_i+1，二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；

延迟处理子单元还用于根据控制信号生成模块重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1；根据控制信号生成模块重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1；

其中，二进制控制信号C_i从最高位到最低位按照1至N编号，i的取值范围为1至N-1。

13.一种延迟锁相环，其特征在于，包括：

逻辑控制单元，用于根据预设规则生成二进制控制信号C_i；在鉴相单元的比较结果为所述输入时钟滞后于输出时钟的条件下，重新生成二进制控制信号C_i+1；在鉴相单元的比较结果为所述输入时钟超前于输出时钟的条件下，重新生成二进制控制信号C′_i+1；

延迟线控制单元，用于根据逻辑控制单元生成的二进制控制信号C_i,控制延迟线将输入时钟延迟T_i，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C_i+1控制所述延迟线重新将输入时钟延迟T_i+1，T_i+1为(T_i+T_x)/2，得到输出时钟；根据逻辑控制单元重新生成的二进制控制信号C′_i+1控制所述延迟线重新将输入时钟延迟T′_i+1，T′_i+1为(T_y+T_i)/2，得到输出时钟；直到所述输入时钟和输出时钟对齐，输出与所述输入时钟对齐的输出时钟；其中，T_x为T₁至T_i以及T中,比T_i大且距离T_i最近的一个，T_y为T₁至T_i以及0中比T_i小且距离T_i最近的一个，T为所述延迟线的最大延迟时间；

鉴相单元，用于比较所述输入时钟和输出时钟，将比较结果输出至逻辑控制单元。

14.如权利要求13所述的延迟锁相环，其特征在于，T_i的初始值T₁为T/2。

15.如权利要求14所述的延迟锁相环，其特征在于，所述延迟线包括2^N个延迟单元，每个延迟单元的延迟时间为t，T为2^N*t，T₁为2^N-1*t。

16.如权利要求15所述的延迟锁相环，其特征在于，

逻辑控制单元具体用于初始时生成包括N位字节的二进制控制信号C₁，二进制控制信号C₁的最高位为1，其余位为0；

延迟线控制单元具体用于根据逻辑控制单元生成的二进制控制信号C₁，控制所述延迟线将输入时钟延迟T₁。

17.如权利要求16所述的延迟锁相环，其特征在于，

二进制控制信号C_i+1相比二进制控制信号C_i第i位保持为1，第i+1位变换为1，其余位不变；

二进制控制信号C′_i+1相比二进制控制信号C_i第i位变换为0，第i+1位变换为1，其余位不变；

其中，二进制控制信号C_i从最高位到最低位按照1至N编号，i的取值范围为1至N-1。

18.一种数字时钟管理单元，其特征在于，包括如权利要求1至12任一项所述的时钟延迟装置，或者包括如权利要求13至17任一项所述的延迟锁相环。