TWI442704B - 用以在一特定時間間隔過程中計數輸入脈衝之裝置 - Google Patents

Description

用以在一特定時間間隔過程中計數輸入脈衝之裝置

本發明一般係關於一種用以計數輸入脈衝的裝置，特別是，關於具有時脈緣回復功能的脈衝計數器。

在數位系統中，漣波計數器(ripple counter)廣泛地用於像是資料識別及位元資料流控制。在多數數位系統中使用的漣波計數器包含許多的D型正反器(DFF)，以在特定時間間隔過程中計數時脈。藉由時脈的計數，數位系統識別經由指定接腳所輸入或輸出的位元數量。舉例來說，2005年2月8日核准之Nguyen所申請的美國專利6,853,698揭露了一種漣波計數器電路，其包含串聯連接的D型正反器，用以計數輸入時脈脈衝。

傳統的漣波計數器具有建立(setup)及保持(hold)時間。在輸入時脈的脈衝寬度小於其建立及保持時間所指定之臨界期間的情況下，漣波計數器的運作可能不正確。

根據本發明一方面，提供了一種用以在一特定時間間隔過程中計數輸入脈衝之裝置。此裝置包含用以輸入閘控及產生一時脈緣回復輸出信號的一輸入閘控電路，以及用以計數包含於時脈緣回復輸出信號中之脈衝的一計數器電路。輸入閘控電路產生時脈緣回復輸出信號，以回應一時脈信號及一輸入閘控信號。時脈信號包含具有第一及第二方向緣之輸入脈衝。緣之第二方向與第一方向相反。於輸入閘控信號於一致能狀態且當閘控信號自致能狀態轉換至一去能狀態時，針對所發生之時脈信號之每一個第一及第二方向緣，時脈緣回復輸出信號包含一個別完整時脈脈衝。

舉例來說，輸入閘控電路包含時脈閘控電路，用以使用輸入閘控信號以閘控時脈信號，以產生一閘控時脈信號。當輸入閘控信號在時脈信號之一時脈脈衝過程中轉換至一去能狀態時，閘控時脈信號包含一短時脈脈衝。

輸入閘控電路可更包含一組合邏輯電路，用以針對在對應時脈信號之第一方向緣之閘控時脈信號中的每一轉換而產生在時脈緣回復輸出信號中的一第一方向緣，以及用以針對時脈信號的每一第二方向緣而產生在時脈緣回復輸出信號中的一第二方向緣。

舉例來說，時脈閘控電路包含一閂鎖電路及一閘控邏輯電路。時脈閘控電路閂鎖輸入閘控信號之邏輯狀態，以回應時脈信號。藉由閂鎖電路，產生一閂鎖輸出信號。為回應閂鎖輸出信號、輸入閘控信號、及時脈信號，閘控邏輯電路產生閘控時脈信號。

組合邏輯電路可包含一閂鎖，其具有設定及重設輸入。設定輸入接收時脈信號，而重設輸入接收閘控時脈信號。由閂鎖產生之時脈緣回復輸出信號包含時脈信號的完整脈衝，即使閘控信號自致能狀態轉換至去能狀態。

根據本發明另一方面，提供了一種用以計數輸入脈衝之方法。此方法包含：接收包含輸入脈衝及輸入閘控信號的一時脈信號；執行時脈信號之輸入脈衝的時脈緣回復，以產生包含閘控時脈脈衝及時脈緣回復脈衝的一時脈緣回復輸出信號；以及以一計數器電路計數包含於時脈緣回復輸出信號中之脈衝，其中計數器電路具有串聯地連接之複數個正反器(FF)電路，計數器電路具有反饋迴圈，複數個FF電路包含用以接收時脈緣回復輸出信號作為時脈來源的一第一FF電路，複數個FF電路中剩下的每一個FF電路從先前FF電路的輸出取得時脈來源。

熟此技藝者參考以下對本發明特定實施例的描述並結合所附圖式，將可更明白本發明的其他方面及特徵。

以下本發明之範例實施例的詳細描述，係參考亦為本發明之一部份的附隨圖式，其係顯示用以說明可實施本發明之特定範例實施例。這些實施例已足夠詳細地描述，使熟此技藝者能夠實施本發明，且可了解到，可使用其他實施例，且可在不偏離本發明範疇下做出邏輯、電性、及其他改變。因此，以下的詳細描述並非用以限制本發明，且本發明之範疇係由後附之申請專利範圍所界定。

參考圖1A及1B，其為漣波計數器的簡化圖。圖1A顯示一漣波計數器，供計數在特定時間間隔過程中的時脈脈衝。圖1B顯示圖1A中所指的信號。

參考圖1A及1B，輸入閘控信號111代表時間間隔Tc(即特定的時間間隔)，而具有時脈脈衝的時脈信號113係饋入輸入控制閘115，其接著提供閘控時脈信號117至一漣波計數器119。因此，當輸入閘控信號111在時間間隔Tc過程中為“高”時，漣波計數器119計數閘控時脈信號117的脈衝。漣波計數器119中的計數係根據時脈轉換而執行。根據輸入閘控信號111及時脈信號113之時序，在閘控時脈信號117的端點處可能有短時脈脈衝。在此顯示了閘控時脈信號117之第六個脈衝的情況。漣波計數器119可適當地或不依據時脈的脈衝寬度而操作。

在多數數位系統中所使用的漣波計數器包含序列元件，像是D型正反器(DFF)。序列元件(如D型正反器)係設定時序限制，其必須被觀察是否正確地運作。其中的兩個時序限制為建立(setup)及保持(hold)時間，其指示資料輸入在上升的時脈緣之前與之後所分別必須維持不變的時間量。缺乏觀察這些限制可能導致元件的非預期行為。時脈113與輸入閘控信號111之間的重疊120小於系統規格中所定義的最小保持時間。在某些實施中，重疊120根據PVT(製程/電壓/溫度)變化而產生變動。理想上，閘控時脈信號的最後時脈脈衝(圖1B的閘控時脈信號117之第6個時脈脈衝)應具有與任何其他脈衝相同的脈衝寬度。在圖1A及1B的範例中，在輸入閘控信號111與時脈113之間只有小量的時序差幅來避免這類的故障發生。

習知的計數器並沒有對時脈及資料輸入間的不匹配提供清楚的解決方法。因為這個問題，輸入閘控信號及時脈需要具有足夠的時序差幅以完全地覆蓋每一時脈轉換，其用以避免由輸入閘控信號的轉換所引起的任何時脈跳動(glitch)。

圖2A及2B顯示所需的時脈信號，供漣波計數器處理。在圖2A中，在輸入閘控信號202轉換到致能狀態(即邏輯“高”)後，輸入閘控信號202的後緣211與時脈信號200的第6個時脈脈衝重疊。閘控時脈信號204具有第六脈衝之完整的時脈脈衝。在圖2B中，在輸入閘控信號208轉換到致能狀態後，輸入閘控信號208的後緣221與時脈信號206的第5時脈脈衝重疊。閘控時脈信號210具有第5脈衝之完整的時脈脈衝。也可能發生輸入閘控信號208的前緣223與時脈信號206的一脈衝重疊的情況。然而，電路係阻止自這樣的重疊產生脈衝。

所需要的是，回復在時脈後緣側上之每一時脈脈衝的完整高狀態，且提供至數位邏輯系統中所使用的漣波計數器，使得漣波計數器正確地運作。

圖3根據本發明一實施例而顯示一脈衝計數器，其具有時脈緣回復功能。其它的邏輯電路係包含用以獲得漣波計數器的起始點，作為漣波計數器的初始設定。

參考圖3，輸入閘控信號311、時脈信號313、及輸入重設信號315係饋入時脈緣回復邏輯電路320，其執行輸入閘控的功能。時脈緣回復邏輯電路320產生緣回復輸出信號317，其藉由延遲元件340而延遲。時脈信號311包含複數個脈衝。每一脈衝具有一寬度，其由第一方向或上升緣以及第二方向或下降緣所表示。延遲元件340提供一延遲時脈信號321至漣波計數器310及旗標產生器330。漣波計數器310提供N個計數輸出信號323至旗標產生器330。N為大於1的整數。在此實施例中，N為3且輸出信號324－0、324－1、及324－2之群組係包含於計數輸出信號323中。雖然圖3顯示漣波計數器310，較常見為可提供延遲時脈信號321至任何脈衝計數電路。在描述性範例中，旗標產生器330係操作以產生計數狀態指示信號341，其係針對後續電路(圖未示)而使用，以尋找其邏輯點。更一般地，任何邏輯操作尋找電路係操作用以處理計數器輸出，而產生定義邏輯點的一或更多信號。

輸入閘控信號311、時脈信號313、以及輸入重設信號315及指令改變旗標信號331係饋入重設控制邏輯電路350，其接著提供重設控制信號333至重設邏輯電路370。回應重設控制信號333及輸入重設信號315，重設邏輯電路370提供受控的重設信號335至漣波計數器310。回應延遲的時脈信號321及輸出信號324－0、324－1、及324－2之群組，旗標產生器330提供計數狀態指示信號341。在所描述的範例中，假設重設輸入315為硬重設(hard reset)，其例如在一特定重設接腳，而指令改變旗標信號331係包含每次接收到新指令時內部所產生的重設。一或兩個重設可包含於所給定的實施例中。

在操作中，於輸入閘控信號311在致能狀態時，針對所發生之時脈313的每一上升緣，時脈緣回復邏輯電路320產生包含完整時脈脈衝的緣回復輸出信號317。漣波計數器310係連接以計數來自延遲元件340之延遲時脈信號321所包含的脈衝。延遲元件340係嵌入以調整緣回復輸出信號317與受控重設信號335信號之間的信號時序。在描述性實施例中，漣波計數器310係作用以計數在延遲時脈信號321中的脈衝。漣波計數器310計數八個脈衝(從零到七計數)，再重零開始。此動作持續直到受控重設信號335將其重設。

重設控制邏輯電路350控制電路的重設操作。在一特定的實施中，重設控制邏輯電路350操作以產生重設控制信號333，以回應輸入重設信號315、輸入閘控信號311、時脈信號313、及指令改變旗標信號331。重設控制邏輯電路350的特定電路將於以下參考圖7A及7B而描述。

重設邏輯電路370從重設控制信號333產生受控的重設信號335，使得受控重設信號335只在輸入重設信號315於致能狀態時產生。

旗標產生器電路330係作用以在每次漣波計數器310計數達8時產生計數狀態指示信號341。

圖4A顯示針對時脈緣回復之時脈緣回復邏輯電路320的示範性實施之詳細電路。輸入閘控信號311之最後邊緣(或後緣)的部份重疊時脈透過時脈緣回復邏輯電路320而回復。然而，與輸入閘控信號311之上升緣(或前緣)部分重疊的時脈脈衝將被忽略，因其並不包含於計數數量中。時脈緣回復邏輯電路320具有時脈閘控電路488，用以使用輸入閘控信號311來閘控時脈信號313，以產生閘控時脈信號417，當輸入閘控信號在時脈脈衝期間轉換至去能狀態時，閘控信號具有不完整的脈衝。組合邏輯電路489也同樣顯示於圖中，其針對在對應時脈信號上升緣的閘控時脈信號中的每一轉換而產生一上升緣於內部時脈信號中，且針對每一時脈下降緣而產生一下降緣於內部時脈信號中。現在將參考圖4A之詳細範例而進一步地描述時脈閘控電路488及組合邏輯電路489的特定實施。更一般地，將瞭解到任何可達到上述功能的電路皆可使用。

在所述的特定範例中，時脈閘控電路488具有DFF 411，其接收輸入閘控信號311至其D輸入、接收時脈信號313至其時脈輸入CK、及接收重設輸入重設信號315至其R輸入。當輸入重設信號315於“低”狀態時，重設DFF 411。DFF 411自其Q輸出產生Q輸出信號413。Q輸出信號413、輸入閘控信號311、及時脈信號313係饋入NAND閘415的個別輸入，其接著提供輸出信號作為閘控時脈信號417。DFF 411作用為一閂鎖，其保持高邏輯狀態，直到時脈脈衝饋入其時脈輸入CK。

組合邏輯電路489包含兩個NAND閘，其連接以形成設定－重設(SR)閂鎖組態。閘控時脈信號417饋入NAND閘419的一輸入，其形成組合邏輯電路489的部份。NAND閘419產生輸出邏輯信號做為緣回復輸出信號317，其作用為一緣回復輸出。輸出信號317、時脈信號313、及輸入重設信號315係饋入NAND閘423，其接著提供組合的邏輯信號425至NAND閘419的第二輸入。來自NAND閘419的緣回復輸出信號317係藉由延遲元件340而延遲，且提供了延遲時脈信號321。

圖4A之電路的操作將藉由參考圖4B的範例而描述，其顯示在時脈緣回復邏輯電路320中的一組範例。特別是，圖4B顯示輸入重設信號315、時脈信號313、輸入閘控信號311、DFF 411的Q輸出信號413、閘控時脈信號417、組合邏輯信號425、緣回復輸出信號317、及延遲時脈信號321之每一個的示範性信號。針對所描述的特定範例，可看出在輸入閘控信號311為高的期間，其在此期間開始處與一時脈脈衝部份重疊、與兩個完整脈衝完全地重疊、且在期間結束處與一時脈脈衝部份重疊。

首先，輸入重設信號315係作用以致能整體電路。輸入重設信號315在448處轉換至高。在輸入閘控信號311在450處轉換至“高”後(即閘控信號脈衝的前緣)，在時脈313的下一個上升緣460，DFF 411的Q輸出信號413在452處轉換至“高”。在輸入閘控信號311在454處轉換至低後(閘控信號脈衝的後緣)，在時脈313的下一個上升緣492，DFF 411的Q輸出信號413在456處轉換至低。當輸入閘控信號311及Q輸出信號413均為高時，NAND閘415的閘控時脈信號417將為時脈313的反相。因此，閘控時脈信號417在458處具有對應時脈313上升緣460的下降緣，且時脈313的上升緣462及464導致閘控時脈信號417的下降緣466及468。

NAND閘419及NAND閘423以/SR閂的形式連接，包含閘控時脈信號417作為設定(/S)輸入以及輸入重設信號315作為重設(/R)輸入，並包含時脈信號313作為額外/R輸入。只要輸入重設信號315為高，時脈信號313係作用為/SR閂的/R輸入。

當時脈信號313降至低，SR閂鎖重設，且緣回復輸出信號317降至低。換言之，緣回復輸出信號317具有下降緣，其係跟隨著實際時脈信號313。特別地，緣回復輸出信號317具有下降緣470、472、474，其係跟隨時脈輸入信號313的下降緣476、478、480。

類似地，NAND閘415的閘控時脈信號417作用為SR閂鎖的S輸入。因此，當閘控時脈信號417在458、466、486處降至低時，SR閂鎖將設定，且緣回復輸出信號317分別在482、484、486處升至高。換句話說，緣回復輸出信號317具有隨閘控時脈信號417的下降緣而變動的上升緣，其依次對應實際時脈313的上升緣。

特別地，在時脈信號313於464處升至高後，當輸入閘控信號311於後緣454降至低時，需要時脈緣回復。回應時脈信號313於464處的高轉換，閘控時脈信號417於468處降至低。緣回復輸出信號317於486處升至高，且組合邏輯信號425於494處降至低。接著，輸入閘控信號311於454處降至低，且閘控時脈信號417於496處升至高。然而，因為組合邏輯信號425已經為低，緣回復輸出信號317維持其高狀態。之後，時脈信號313於480處降至低，且組合邏輯信號425於498處升至高。因為閘控時脈信號417已經為高，緣回復信號317於474處降至低。因此，在時脈脈衝過程中，輸入閘控信號轉換到去能狀態，具有完整時脈脈衝寬度的脈衝出現於緣回復輸出信號317。可看出現在緣回復輸出信號317包含三個完整脈衝，一個對應輸入閘控信號311為高的週期過程中之時脈信號313的每個上升緣。接著，來自NAND閘419的緣回復輸出信號317係饋入延遲元件340，且延遲時脈信號321於此提供。使用延遲時脈信號321下，可達到較佳時脈計數，而無任何跳動發生。

圖5A顯示漣波計數器310的詳細電路。在描述性範例中，漣波計數器310為一傳統的漣波計數器，包含N個DFF，其中N為大於1的整數。在特定的範例中，N為3，且漣波計數器310具有三個DFF 511－1、511－2、511－3。三個DFF 511－1、511－2、511－3的每一個在其Q輸出到D輸入之間具有個別的反饋反相器513－1、513－2、及513－3。由緣回復電路產生的延遲時脈信號321係連接至第一DFF 511－1的時脈輸入CK。DFF 511－1及511－2的Q輸出係連接以分別透過反相器515－1及515－2而分別提供時脈輸入信號517－1及517－2至下一DFF 511－2及511－3的輸入CK，使得DFF 511－2及511－3每一個從先前的DFF獲得時脈來源。輸入重設信號315及重設控制信號333係饋入重設邏輯電路370，其包含NAND閘352及反相器354而形成一AND邏輯電路。重設控制信號333由重設控制邏輯電路(描述於後)而內部地產生。來自重設邏輯電路370的受控重設信號335係提供至漣波計數器310的DFF 511－1、511－2、511－3之重設輸入R。當受控重設信號335在“低”狀態時，重設每一個DFF 511－1、511－2、511－3。使用漣波計數器310，可完成高達8的計數操作。此情況的計數器輸出係指示於323處，且包含先前在圖3描述中所識別的輸出信號324－0、324－1、及324－2。更常見地，對N DFF的實施來說，將完成高達2^N 的計數操作。

圖5B顯示漣波計數器310中的信號。這些包含延遲時脈信號321及計數器輸出信號324－0、324－1、及324－2。計數器輸出信號324－0、324－1、及324－2狀態的十進位表示也同樣顯示在520。在描述性範例中，延遲時脈信號321具有被計數的連續時脈脈衝。更一般地，延遲時脈信號321可具有時脈脈衝群(根據上述輸入閘控信號的長度)。漣波計數器310針對每一個這類的時脈脈衝增量，且其計數到8所花的時間將根據接收8個這類的時脈脈衝所花的時間而改變。

圖6A顯示圖3的旗標產生器330之詳細電路範例。旗標產生器330的目的為在閘控時脈的八個時脈循環後產生一輸出(較常見為在閘控時脈的2^N 個時脈循環後)。參考圖6A，延遲時脈信號321由延遲元件611進一步地延遲，且進一步的延遲信號由反相器613反相。反相的信號615饋入2輸入NOR閘619的一輸入。包含於計數輸出信號323的輸出信號324－0、324－1、及324－2之群組係饋入NAND閘621，且其輸出邏輯信號623係饋入NOR閘619的其他輸入，以提供計數狀態指示信號341。

圖6B顯示在旗標產生器330中的信號，包含延遲時脈信號321、計數信號324－0、324－1、及324－2、輸出邏輯信號623、延遲反相時脈信號615、及計數狀態指示信號341。參考圖6A及6B，當三個計數信號324－0、324－1、及324－2為高(表示已經計數八個循環)，NAND閘621的輸出邏輯信號623在最後循環期間將降為低。在描述性範例中，這與NOR閘619中的延遲反相時脈信號615結合，結果為計數狀態指示信號341只有在延遲時脈信號321之最後時脈循環的後半才升高，如圖所示。計數狀態指示信號341係發佈作為後續邏輯操作的旗標，以了解八個循環何時發生。舉例來說，若後續邏輯在位元組寬度基礎下操作，此旗標可用以指示何時到下一操作。使用此旗標，後續邏輯開始關於在數位邏輯系統(圖未示)中之閂鎖與時序控制的操作。NOR閘619係連接在延遲元件611及反相器613之後，以避免信號競賽所造成的任何跳動。延遲元件611的延遲量係根據每一邏輯閘的最大頻率及元件效能而決定。

圖7A顯示重設控制邏輯電路350的詳細電路範例。此實施的重設控制邏輯電路包含重設致能電路702，其產生重設致能信號743，以針對指令改變信號331上之一指令後的一段期間及在輸入重設信號315上一重設後的一段期間致能重設。內部重設產生電路704也同樣顯示於圖中，其在由重設致能信號743致能時運作，以在輸入閘控信號311的正轉移及後續之時脈313的正轉移後產生內部重設脈衝於重設控制信號333上。

重設致能電路702及內部重設產生電路704的特定實施細節將描述於下。再次參考圖7A，輸入閘控信號311、時脈信號313及輸入重設信號315分別饋入DFF 711的D輸入、時脈輸入CK、及重設輸入R。DFF 711的Q輸出信號712饋入NAND閘713。Q輸出信號712由反相器715反相，且反相信號716伴隨著反相器715的時間延遲而饋入NAND閘713。指令改變旗標信號331由反相器721反相，且反相的信號饋入NAND閘723。輸入重設信號315饋入延遲元件731，其延遲信號t1的時間。延遲t1的信號饋入脈衝產生器733。回應延遲信號，脈衝產生器733產生具有脈衝寬度t2的脈衝信號734。脈衝信號由反相器735反相，且反相信號(重設脈衝信號)737係饋入NAND閘723。輸入重設信號315也饋入另一NAND閘725，其具有饋入NAND閘723的輸出信號741。NAND閘723的輸出信號(重設致能信號743)饋入NAND閘725及713。NAND閘713的輸出信號745饋入NAND閘751。NAND閘751的輸出信號752、時脈信號313、及輸入重設信號315饋入NAND閘753，其接著提供輸出信號755至NAND閘751。NAND閘751輸出邏輯重設信號752，其由反相器757反相，且反相的信號係提供作為重設控制信號333。重設控制信號333饋入脈衝產生器761，其所產生的輸出信號由反相器763反相以提供一反相的脈衝信號(重設脈衝信號)765至NAND閘725。NAND閘723及725係連接以形成具有輸出(重設致能信號743)的/SR閂鎖。類似地，NAND閘751及753係連接為具有邏輯重設信號752的SR閂鎖組態。

圖7B顯示在重設控制邏輯電路350中的信號。這些信號包含時脈信號313、輸入閘控信號311、輸入重設信號315、指令改變旗標信號331、DFF 711的Q輸出信號712、反相信號716、反相信號(重設脈衝信號)737、重設致能信號743、NAND閘713的輸出信號745、NAND閘753的輸出信號755、重設控制信號333、來自反相器763的反相脈衝信號(重設脈衝信號)765、及NAND閘725的輸出信號741。

參考圖7A及7B，根據“輸入”高轉移係表示新操作的開始，而指令改變旗標係指示宣告新指令。只有新指令宣告可重設重複八個循環時間的漣波計數器。輸入閘控信號311只控制時脈計數，直到新指令從產生輸入閘控信號311的先前邏輯系統發佈。重設致能信號743藉由初始“重設”操作致能，而指令改變信號331指示自先前邏輯系統產生的新指令之開始。在重設致能信號743的高狀態過程中，輸入閘控信號311高狀態變成有效。

當輸入重設信號315升至高，藉由延遲元件731、脈衝產生器733、及反相器735的操作，產生一脈衝於反相信號737中。這類脈衝的範例係顯示於780處，其隨著輸入重設信號315上的上升緣781而動。來自NAND閘723的重設致能信號743隨著在反相信號737上的這樣一個脈衝(標示為782)而上升至高。

此外，重設致能信號743上的上升緣也隨著指令改變旗標信號331上的上升緣而動。這類的範例顯示為隨指令改變旗標脈衝786而動的上升緣784。

DFF 711的Q輸出信號712及其饋入NAND閘713的反相信號716(相較於信號712係稍微地延遲)係結合以產生在輸出信號745中的脈衝。當信號712升至高且重設致能信號743此時也同樣為高時，脈衝維持信號712之脈衝及反相信號716之脈衝間的延遲期間。反相器715所延遲的量可藉由使用可變的奇數個反相器而微調，以產生信號716”之脈衝。在圖7B中，脈衝787在從動於輸入重設信號315的上升緣781之重設致能信號743為主動的期間顯示於信號745上，而脈衝788在從動於指令改變旗標信號331的輸入脈衝786之重設致能信號743為主動期間顯示於信號745上。

出現於來自NAND閘713的輸出信號745之每一脈衝的向下轉換係作用為SR閂鎖的一設定輸入，並導致邏輯重設信號752的上升緣及重設控制信號333的對應下降緣。特別地，下降緣790、792對應脈衝787、788。從動於每次的SR閂鎖設定之時脈信號313的下一個下降緣係作為SR閂的重設輸入，並導致邏輯重設信號752的下降緣及重設控制信號333的對應上升緣。特別地，重設控制信號333的上升緣794、796對應時脈信號313的下降緣798、800。重設控制信號333係作用為漣波計數器333的主要重設。

重設控制信號333的每一上升緣導致邏輯重設信號752中的對應脈衝及在反相脈衝信號(重設脈衝信號)765中的對應負脈衝，作為脈衝產生器761及反相器763的結果。反相脈衝信號765中的負脈衝802、804係顯示為隨重設控制信號333的上升緣794、796而動。

反相脈衝信號765係操作為由NAND閘723、725組成之SR閂鎖的重設(/reset)輸入。因此，在反相脈衝信號765中的每一脈衝係重設閂鎖，且使重設致能信號743轉換至低。可看出，重設致能信號743的下降緣806、808對應反相脈衝信號765中的脈衝802、804。結果為在重設之後，來自由NAND閘723、725所組成之SR閂的重設致能信號743直到重設控制信號333中的脈衝已經完成後才重設。因此，在重設控制信號333中的單一脈衝初始化將重設的漣波計數器。只要重設致能信號743係重設，即使DFF 711的Q輸出信號712及其反相信號716再一次轉換，重設控制信號333仍維持在高。

在上述的條件下，漣波計數器係重設，以回應輸入重設信號315及重設控制信號333。

在所述的實施例中，執行了選擇性重設操作。在數位邏輯系統中可能發生多種輸入條件。使用重設控制邏輯350下，只有特定條件會對漣波計數器產生重設信號。反饋漣波操作藉由邊緣偵測脈衝產生器來確保不會與後續時脈或脈衝產生重疊或時序違反。雖然提供了特定電路來達成此結果，但應了解重設控制邏輯可使用不同的邏輯而以類似方式實施。

在上述實施例中，信號為主動“高”邏輯信號。信號的邏輯“高”及“低”狀態可分別由高及低的供應電壓VDD及VSS表示。然而，根據設計上的偏好，信號可為主動“低”信號。信號的邏輯“高”及“低”狀態可分別由低及高的供應電壓VSS及VDD表示。此外，裝置操作的電壓可為來自“高”及“低”供應電壓VDD及VSS的電壓。

舉例來說，參考圖4B，輸入閘控信號311可為主動低邏輯信號。定義特定閘控間隔的前緣450及後緣454可分別為下降或上升緣。在這樣的電路組態中，具有後緣及上升緣的時脈信號之重疊脈衝可完全地回復。

在上述實施例中，為了簡化起見，裝置元件及電路係如圖式所示彼此連接。在本發明實際應用中，脈衝計數器設備、電路、元件、裝置等可彼此直接地連接。或者，電路、元件、裝置等可透過脈衝計數器操作所需的其他電路、元件、裝置等而彼此間接地連接。因此，在脈衝計數器設備的實際組態中，電路、元件、裝置等可彼此耦合(直接或間接地連接)。

上述之本發明實施例僅做為範例。熟此技藝者可在不偏離本發明範疇下對特定實施例做出變更、修改、及變化，而本發明的範疇僅由後附之申請專利範圍所界定。

111．．．輸入閘控信號

113．．．時脈信號

115．．．入輸入控制閘

117．．．閘控時脈信號

119．．．漣波計數器

120．．．重疊

200．．．時脈信號

202．．．輸入閘控信號

204．．．閘控時脈信號

206．．．時脈信號

208．．．輸入閘控信號

210．．．閘控時脈信號

211．．．後緣

221．．．後緣

223．．．前緣

310．．．漣波計數器

311．．．輸入閘控信號

313．．．時脈信號

315．．．輸入重設信號

317．．．緣回復輸出信號

320．．．時脈緣回復邏輯電路

321．．．延遲時脈信號

323．．．計數輸出信號

324－0．．．輸出信號

324－1．．．輸出信號

324－2．．．輸出信號

330．．．旗標產生器

331．．．指令改變旗標信號

333．．．重設控制信號

335．．．受控重設信號

340．．．延遲元件

341．．．計數狀態指示信號

350．．．重設控制邏輯電路

352．．．NAND閘

354．．．反相器

370．．．重設邏輯電路

411．．．DFF

413．．．Q輸出信號

415．．．NAND閘

417．．．閘控時脈信號

419．．．NAND閘

423．．．NAND閘

425．．．邏輯信號

448．．．上升緣

450．．．上升緣

452．．．上升緣

454．．．下降緣

456．．．下降緣

458．．．下降緣

460．．．上升緣

462．．．上升緣

464．．．上升緣

466．．．下降緣

468．．．下降緣

470．．．下降緣

472．．．下降緣

474．．．下降緣

476．．．下降緣

478．．．下降緣

480．．．下降緣

482．．．上升緣

484．．．上升緣

486．．．上升緣

488．．．時脈閘控電路

489．．．組合邏輯電路

492．．．上升緣

494．．．下降緣

496．．．上升緣

498．．．上升緣

511－1．．．DFF

511－2．．．DFF

511－3．．．DFF

513－1．．．反饋反相器

513－2．．．反饋反相器

513－3．．．反饋反相器

515－1．．．反相器

515－2．．．反相器

517－1．．．時脈輸入信號

517－2．．．時脈輸入信號

520．．．表示

611．．．延遲元件

613．．．反相器

615．．．信號

619．．．NOR閘

621．．．NAND閘

623．．．輸出邏輯信號

702．．．重設致能電路

704．．．內部重設產生電路

711．．．DFF

712．．．Q輸出信號

713．．．NAND閘

715．．．反相器

716．．．反相信號

721．．．反相器

723．．．NAND閘

725．．．NAND閘

731．．．延遲元件

733．．．脈衝產生器

734．．．脈衝信號

735．．．反相器

737．．．反相信號

741．．．輸出信號

743．．．重設致能信號

745．．．輸出信號

751．．．NAND閘

752．．．邏輯重設信號

753．．．NAND閘

755．．．輸出信號

757．．．反相器

761．．．脈衝產生器

763．．．反相器

765．．．反相脈衝信號

780．．．下降緣

781．．．上升緣

782．．．脈衝

784．．．上升緣

786．．．脈衝

787．．．脈衝

788．．．脈衝

790．．．下降緣

792．．．下降緣

794．．．上升緣

796．．．上升緣

798．．．下降緣

800．．．下降緣

802．．．負脈衝

804．．．負脈衝

806．．．下降緣

808．．．下降緣

本發明的實施例係參考圖式而描述，其僅作為範例，其中：圖1A顯示用於一數位系統的一簡化漣波計數器；圖1B顯示在圖1A中所示之漣波計數器中的時脈信號；圖2A顯示理想時脈信號的範例；圖2B顯示理想時脈信號的的另一範例；圖3根據本發明一實施例顯示一脈衝計數器的方塊圖；圖4A顯示圖3所示之時脈緣回復邏輯電路的示範性實施；圖4B為針對圖4A所示之時脈緣回復邏輯電路的信號時序圖；圖5A為圖3所示之漣波計數器的範例性實施；圖5B為圖5A所示之漣波計數器的信號時序圖；圖6A為圖3所示之旗標產生器的範例性實施；圖6B為圖6A所示之旗標產生器的信號時序圖；圖7A為圖3所示之重設控制邏輯電路的範例性實施；以及圖7B為圖7A所示之重設控制邏輯電路的信號時序圖。

310．．．漣波計數器

311．．．輸入閘控信號

313．．．時脈信號

315．．．輸入重設信號

317．．．緣回復輸出信號

320．．．時脈緣回復邏輯電路

321．．．延遲時脈信號

323．．．計數輸出信號

324－0．．．輸出信號

324－1．．．輸出信號

324－2．．．輸出信號

330．．．旗標產生器

331．．．指令改變旗標信號

333．．．重設控制信號

335．．．受控重設信號

340．．．延遲元件

341．．．計數狀態指示信號

350．．．重設控制邏輯電路

352．．．NAND閘

354‧‧‧反相器

370‧‧‧重設邏輯電路

Claims (18)

1. 一種用以在一特定時間間隔過程中計數輸入脈衝之裝置，包含：一輸入閘控電路，用以執行輸入閘控及產生一時脈緣回復輸出信號，以回應一時脈信號及一輸入閘控信號，該時脈信號包含具有第一及第二方向緣之該輸入脈衝，該緣之該第二方向與該第一方向相反，於該輸入閘控信號於一致能狀態且當該輸入閘控信號自該致能狀態轉換至一去能狀態時，針對所發生之該時脈信號之每一個該第一及第二方向緣，該時脈緣回復輸出信號包含一個別完整時脈脈衝；以及一計數器電路，用以計數包含於該時脈緣回復輸出信號中之該脈衝。
2. 如請求項1所述之裝置，其中該輸入閘控電路包含：一時脈閘控電路，用以使用該輸入閘控信號以閘控該時脈信號，以產生一閘控時脈信號，當該輸入閘控信號在該時脈信號之一時脈脈衝過程中轉換至一去能狀態時，該閘控時脈信號包含一短時脈脈衝。
3. 如請求項2所述之裝置，其中該輸入閘控電路更包含：一組合邏輯電路，用以針對在對應該時脈信號之一第一方向緣之該閘控時脈信號中的每一轉換而產生該第一方向緣於該時脈緣回復輸出信號，以及用以針對該時脈信號的每 一第二方向緣而產生一第二方向緣於該時脈緣回復輸出信號。
4. 如請求項3所述之裝置，其中該時脈閘控電路包含：一閂鎖電路，用以閂鎖該輸入閘控信號之該邏輯狀態，以回應該時脈信號，藉此產生一閂鎖輸出信號；以及一閘控邏輯電路，用以產生該閘控時脈信號，以回應該閂鎖輸出信號、該輸入閘控信號、及該時脈信號。
5. 如請求項4所述之裝置，其中該組合邏輯電路包含：一閂鎖，具有用以接收該時脈信號之一設定輸入，以及用以接收該閘控信號之一重設輸入。
6. 如請求項1所述之裝置，更包含：一重設控制邏輯電路，用以控制該計數器電路之一重設操作。
7. 如請求項6所述之裝置，其中該重設控制邏輯電路包含：一重設產生電路，用以產生一重設控制信號，以回應該輸入閘控信號、該時脈信號、一重設信號、及一指令改變信號。
8. 如請求項7所述之裝置，其中該重設控制邏輯電路更包含： 一重設致能電路，用以產生一重設致能信號，針對在該指令信號上的一指令後的一期間以及在至該重設信號上的一致能狀態之一轉換後的一期間，致能重設。
9. 如請求項8所述之裝置，其中該重設產生電路包含：一內部重設產生電路，用以在藉由該重設致能信號致能時，在該輸入閘控信號上的一正轉換及該時脈的一後續正轉換後，產生一內部重設脈衝。
10. 如請求項9所述之裝置，其中該內部重設產生電路包含：一輸入閘控信號延遲電路，用以延遲該輸入閘控信號，以提供一延遲輸入閘控信號；以及一邏輯電路，用以邏輯地結合該重設致能信號及該延遲輸入閘控信號，以提供該重設控制信號。
11. 如請求項10所述之裝置，其中該輸入閘控信號延遲電路包含：一D型正反器，用以接收該輸入閘控信號為D輸入以及時脈信號為時脈輸出，以及用以產生一Q輸出；以及一反相器電路，用以在一處理延遲後，產生該Q輸出之一延遲反相，該Q輸出及該Q輸出之該延遲反相係一起輸入至該邏輯電路，用以邏輯地結合該重設致能信號及該延遲輸入閘控信號，以提供該重設控制信號。
12. 如請求項11所述之裝置，其中該反相器電路包含：一奇數反相器，產生該Q輸出之該延遲反相，每一該反相器提供一信號延遲。
13. 如請求項8所述之裝置，其中該重設致能電路包含：一延遲電路，用以延遲該重設信號，以提供一延遲重設信號；以及一脈衝產生器，用以產生一脈衝信號，以回應該延遲重設信號，而提供一重設脈衝信號。
14. 如請求項13所述之裝置，其中該重設致能電路更包含：一第二脈衝產生器，用以產生一第二脈衝信號，以回應該重設控制信號，該第二脈衝信號係提供用以自行產生該重設控制信號。
15. 如請求項14所述之裝置，其中該重設致能電路更包含：一邏輯電路，用以邏輯地結合該第二脈衝信號及該重設脈衝信號。
16. 如請求項1所述之裝置，其中該計數器電路包含：複數個正反器(FF)電路，其係串聯地連接以計數包含於該時脈緣回復輸出信號中之該脈衝，該計數器電路具有反饋迴圈，該複數個FF電路包含用以接收該時脈緣回復輸出信 號作為時脈來源的一第一FF電路，該複數個FF電路中剩下的每一個FF電路從該先前FF電路的一輸出取得時脈來源，每一該FF電路提供一輸出信號。
17. 如請求項16所述之裝置，更包含：一邏輯操作尋找電路，用以尋找該計數電路之該邏輯操作的一點，以回應該時脈緣回復輸出信號及來自該複數個FF電路之輸出信號。
18. 如請求項17所述之裝置，其中該邏輯操作尋找電路包含：一旗標產生電路，用以發佈一旗標，以回應該時脈緣回復輸出信號及來自該複數個FF電路之該輸出信號，該旗標係針對一下一邏輯系統，以開始有關閂鎖及其時序控制的操作。