KR101706016B1 - Power Clock Counter 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 - Google Patents

Power Clock Counter 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 Download PDF

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Abstract

교류 및 직류 전원의 고 전압에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에서, 별도의 통상 변압 회로의 구성이 없으며, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 한다. 따라서, 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하고, 고 전압 공급 전원 영역까지 프리 전압(free voltage) 동작 구현을 특징으로 하는 전력 공급 장치이다.
또한, 임계 과전류가 개시되었을 때 일정 주기 후에 회로를 차단하거나 복구할 때 과전류 Sensor 신호가 발생하면 그 신호가 Counter 활성화 신호인 CNT_EN으로 사용되어 전원 Pulse Counter부의 Count 동작 개시 시점으로 동작한다.

Description

Power Clock Counter 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치 {A power supply circuit system using a negative threshold five-terminal NMOS FET device for Power Clock Counter}
Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성된다.
S_OUT 신호 입력 Transistor는 Sensor부의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.
S_REF 신호 입력 Offset 생성 Transistor는 Sensor부의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.
상기 Offset 생성 Transistor는 상기 S_OUT 신호 입력 Transistor와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Transistor와 차이가 나도록 하는 것을 특징으로 한다.
전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복하는 증폭 회로에 관련된 기술이다.
또한, 임계 과전류가 개시되었을 때 일정 주기 후에 회로를 차단하거나 복구할 때 과전류 Sensor 신호가 발생하면 그 신호가 Counter 활성화 신호인 CNT_EN으로 사용되어 전원 Pulse Counter부의 Count 동작 개시 시점으로 동작한다.
고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(104)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하는 동작을 특징으로 하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
또한, 자동차 전원과 같은 직류 전원의 전압을 저 전압으로 변환시에도 상기와 같은 동일한 특성의 회로가 요구된다.
최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.
각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다.
이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.
전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치하여야 한다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다.
둘째, 음의 문턱 전압(negative threshold Vt) 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor)) 임계 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 구현이 가능하게 하는 특징을 갖는다.
셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor)) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능하게 하는 특징을 갖는다.
넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능하게 하는 특징을 갖는다.
다섯째, 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능하게 하는 특징을 갖는다.
여섯째, Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.
일곱째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.
여덟째, 임계 과전류가 개시되었을 때 일정 주기 후에 회로를 차단하거나 복구할 때 과전류 Sensor 신호가 발생하면 그 신호가 Counter 활성화 신호인 CNT_EN으로 사용되어 전원 Pulse Counter부의 Count 동작 개시 시점으로 동작되는 특징을 갖는다.
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다.
또한 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 한다.
교류 및 직류 전원에서 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 음의 문턱 전압(negative threshold voltage) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-Sub)의 5-단자로 구성됨을 특징으로 한다. 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한 Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.
S_OUT 신호 입력 Mirror Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.
S_REF 신호 입력 Offset 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.
상기 S_OUT 신호 입력 Mirror Transistor (706)와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Mirror Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다.
둘째, 고 전압의 교류 및 직류 전원의 입력 전압은 넓은 전압 범위에 걸쳐서 동작해야 하기 때문에 모든 전압 동작 범위에서 동일한 출력 전압 특성을 유지할 수 있는 동작 특성이 요구되는데, 본 발명은 이러한 동작 특성을 만족할 수 있는 고 전압(약 1000V 이상) 공급 전원 영역까지 프리 전압(free voltage) 동작 특성을 나타냄을 특징으로 하는 효과를 제공한다.
셋째, 음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS(N-type metal oxide semiconductor) 전계 효과 트랜지스터(FET(field effect transistor))의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 소자를 포함함을 특징으로 하여 회로의 동작 특성에서 안정적 동작 구현이 가능할 수 있도록 하는 효과를 제공한다.
넷째, 자동차 전원과 같은 직류 전원의 전압을 저 전압의 직류 전압으로 변환시에도 동일한 회로를 이용하여 구현이 가능함을 특징으로 하는 효과를 제공한다.
다섯째 전원서지, 낙뇌서지, 및 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor) 기능의 구현이 가능함을 특징으로 하는 효과를 제공한다.
여섯째, Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성됨을 특징으로 하는 효과를 제공한다.
일곱째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 하는 효과를 제공한다.
여덟째, 임계 과전류가 개시되었을 때 일정 주기 후에 회로를 차단하거나 복구할 때 과전류 Sensor 신호가 발생하면 그 신호가 Counter 활성화 신호인 CNT_EN으로 사용되어 전원 Pulse Counter부의 Count 동작 개시 시점으로 동작되는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 구성도.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 전력 공급 단자 합성 구성도.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 동작 파형도.
도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 구성도.
도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 동작 파형도.
도 9는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전원 Pulse Counter부 회로 구성도.
도 10은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전원 Pulse Counter부 회로의 동작 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 통상의 변압 회로와 제너 다이오드(Zener diode)를 이용한 전압 변환 회로의 구성도이다.
교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다.
정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.
한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다.
정류 회로(102)의 출력 단자(103)는 최종 출력 제1 전력 공급 단자(105)로 사용된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)에 일정 전류를 흐르게 하여 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다. 따라서 대기 혹은 동작 전원 공급 상태에서 일정한 대기 혹은 동작 공급 전력의 손실이 발생하게 된다.
도 2는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 단자 구성도이다.
음의 문턱 전압(negative threshold Vt) 즉, 음의 게이트 소스간의 전압(negative Vgs) 특성을 갖는 디플리션 엔모스(depletion NMOS) 전계 효과 트랜지스터(FET: field effect transistor)의 구성, 즉, 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 구성을 포함함을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)는 드레인(drain:D), 게이트(gate:G), 소스(source:S), 분리된 바디(isolated body:B) 및 P-기판(P-substrate: P-sub)의 5-단자로 구성됨을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
상기의 P-type인 분리된 바디(isolated body:B) 단자는 분리된(isolated) 소자 구조를 가지며, 설계적 선택 방법에 따라 다음과 같이 0V의 접지 전압 전압을 공급하기 위한 공통의 접지 단자에 연결하는 첫 번째 방법과 상기 소스(source:S) 단자에 연결되어 출력 단자로 사용되는 두 번째 연결 방법이 가능하다.
좀더 상세 설명하면,
첫 번째 방법으로써, 상기 게이트(gate:G) 단자, 상기 분리된 바디(isolated body:B) 단자, 및 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
다른 두 번째 선택 방법으로써, 상기 게이트(gate:G) 단자 및 상기 P-기판(P-substrate: P-sub) 단자는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결되고, 상기 분리된 바디(isolated body:B) 단자는 상기 소스(source:S) 단자에 연결되어 표시하고 출력 단자로 사용된다.
상기 게이트(gate:G) 단자는 별도의 제어 전압이 공급될 수도 있음을 특징으로 한다.
상기 드레인(drain:D) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 공급 전원에 연결하기 위한 단자 구성이다. 드레인(drain:D) 단자는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
또한, 상기 드레인(drain:D) 단자 영역은 상기 분리된 바디(isolated body:B) 단자와 상기 소스(source:S) 단자 영역을 감싸서 상기 드레인(drain:D) 단자 영역 내부에 포함하는 것을 특징으로 한다.
상기 드레인(drain:D) 단자 영역은 P-기판 (P-substrate: P-sub) 단자에 직접 접하면서 PN 바리스터(Varistor) 구조를 형성함을 특징으로 한다.
상기 PN 바리스터(Varistor)는 보호하고자 하는 상기 드레인(drain:D) 단자 영역에 병렬로 연결 구조로 사용된다. 일정한 전압 이하에서는 상기 PN 바리스터(Varistor)가 부도체로 작용을 하기 때문에 회로에 아무 영향을 주지 않지만, 일정량 이상의 전압이 가해지게 되면 병렬로 연결되어있는 PN 바리스터(Varistor)가 도체로 변하게 되어서 전기를 P-기판 (P-substrate: P-sub) 단자로 방출하게 됨으로써 소자를 써지로부터 보호하게 되는 것이다.
상기 PN 바리스터(Varistor) 구조의 추가 동작 특성은 다음과 같다.
바리스터(Varistor)란 variable resistor란 말의 준말이며, 때로는 VDR(Voltage-Dependent Resistors)라고 불리기도 한다. PN 바리스터(Varistor)의 역할은 위의 이름에서도 예상할 수 있듯이 입력되는 전압에 따라 저항을 달리하는 반도체 소자이다.
일반적인 PN 바리스터(Varistor)의 특징은 비직선적인 I-V 그래프에서 나타나는데, 어느 일정한 항복 전압 이전까지는 전기에 대한 부도체로 작용을 하다가 항복 전압 이후에는 도체의 성질을 나타낸다.
저전압을 사용하는 저전압 마이크로프로세서가 적용된 시스템이나 기기에 낙뢰나 스위치 개폐시 발생하는 서지(surge)가 침입하게 되면 시스템의 정지, 장비의 소손 및 열화, 데이터 전송의 오류, 통신 에러, 원인 불명의 전체적인 시스템 운용불능 등의 장애발생이 순간적으로 일어날 수 있다는 것이 반도체를 이용한 시스템의 큰 약점으로 나타나게 되는데 이러한 약점을 보호하기 위해 PN 바리스터(Varistor)가 필요하다.
상기 소스(source:S) 단자는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 목표 출력 전력 공급 전압을 얻기 위한 출력 단자로 사용됨을 특징으로 한다. 상기 소스(source:S) 단자는 상기 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
도 3은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 동작 특성도이다.
게이트(gate:G) 단자와 소스(source:S) 단자 사이의 전압인 Vgs와 드레인(drain:D) 단자와 소스(source:S) 단자 사이의 전류인 Ids의 전압 전류 특성 곡선에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 문턱 전압 값은 음의 값(VT)을 가짐을 특징으로 한다.
도 4는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 구성도이다.
본 발명의 정류 및 전력 공급회로는 교류 입력 전원을 직류 출력 전력으로 변환하는 회로 영역이다. 또한, 직류 입력 전원을 직류 출력 전력으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다.
즉, 직류 전원의 극성에 상관 없이 연결하여 직류 전원으로 변환하는 용도에서도 사용이 가능함을 특징으로 한다.
본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 입력 전원(400)과 2개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460)과 제2 반파 정류 전력 발생기(470) 회로 영역으로 구성된다.
단상 입력 전원(400)의 2개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 각각 연결된다.
상기의 제1 반파 정류 전력 발생기(460)와 제2 반파 정류 전력 발생기(470)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.
단상 입력 전원(400)의 2개 입력 단자 중에서 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 회로 영역 내에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 드레인(drain:D) 단자(404)에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 연결 구성은 다음과 같다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-기판(P-substrate:P-sub) 단자(406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 게이트(gate:G) 단자(405)는 REF1 단자에 연결된다.
상기 REF1 단자는 저항 R1(442)와 제너 다이오드(Zener diode)(440)의 직렬 연결 구성에서 중간 단자(441)의 단자와 연결된다.
상기 저항 R1(442)의 전원 단자는 제1 입력 단자(401)에 연결된다.
상기 제너 다이오드(Zener diode)(440)의 전원 단자는 접지 단자에 연결된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(440)에 일정 전류를 흐르게 하여 REF1 단자의 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 소스(source:S) 단자(407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D1의 P-형 단자에 연결된다. 상기 출력 PN diode인 D1의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제1 전력 공급 단자(408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.
한편 단상 입력 전원(400)의 2개 입력 단자 중에서 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 회로 영역 내에서 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 드레인(drain:D) 단자(1404)에 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 연결 구성은 다음과 같다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-기판(P-substrate:P-sub) 단자(1406)는 0V의 접지 전압을 공급하기 위한 공통의 접지 단자에 각각 연결된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 게이트(gate:G) 단자(1405)는 REF2 단자에 연결된다.
상기 REF2 단자는 저항 R2(1442)와 제너 다이오드(Zener diode)(1440)의 직렬 연결 구성에서 중간 단자(1441)의 단자와 연결된다.
상기 저항 R2(1442)의 전원 단자는 제2 입력 단자(402)에 연결된다.
상기 제너 다이오드(Zener diode)(1440)의 전원 단자는 접지 단자에 연결된다.
이때 대기 혹은 동작 전원 공급 상태에서 제너 다이오드(Zener diode)(1440)에 일정 전류를 흐르게 하여 REF2 단자의 출력 전압에서 정 전압의 출력 전압 특성을 확보하게 된다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 소스(source:S) 단자(1407)는 엔형(n-type)의 반도체 특성을 갖는 반도체 도핑(doping) 영역으로 출력 PN diode인 D2의 P-형 단자에 연결된다. 상기 출력 PN diode인 D2의 N-형 단자는 목표 출력 전력 공급 전압을 얻기 위한 출력 단자인 제2 전력 공급 단자(1408)로 사용됨을 특징으로 한다.
상기 소스(source:S) 단자(1407)는 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 P-type 분리된 바디(isolated body:B) 단자와 공통으로 연결되어 출력 단자로 사용될 수도 있고, 상기 소스(source:S) 단자(1407)만을 이용하여 출력 단자로 사용될 수도 있는 선택 사양 특성을 갖는다.
상기 드레인(drain:D) 단자(1404)는 약 1000V 이상의 고 전압, 즉, 프리 전압(free voltage) 인가가 가능한 것을 특징으로 한다.
상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, -1V, -2V, -3V, -4V 등의 음의 값을 갖는 것을 특징으로 한다.
또한, 상기 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)(1403)의 문턱 전압(Vt:Vgs)은 예를 들어, +1V, +2V, +3V, +4V 등의 양의 값을 갖는 것을 특징으로 할 수도 있는 선택 사양을 갖는다.
도 5는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 전력 공급 단자 합성 구성도이다.
본 발명의 정류 및 전력 공급회로는 전원 입력을 위한 입력 전원(400)과 2개의 반파 정류 전력 발생기 회로 영역에 해당하는 제1 반파 정류 전력 발생기(460)과 제2 반파 정류 전력 발생기(470) 회로 영역으로 구성된다.
단상 입력 전원(400)의 2개 입력 단자인 제1 입력 단자(401)는 제1 반파 정류 전력 발생기(460)의 입력 단자에 연결되고, 제2 입력 단자(402)는 제2 반파 정류 전력 발생기(470)의 입력 단자에 각각 연결된다.
상기의 제1 반파 정류 전력 발생기(460)와 제2 반파 정류 전력 발생기(470)의 각각의 회로 영역내의 회로 구성은 동일함을 특징으로 한다.
따라서, 제1 반파 정류 전력 발생기(460)의 출력 전력 공급 단자인 제1 전력 공급 단자(408)와 제2 반파 정류 전력 발생기(470)의 출력 전력 공급 단자인 제2 전력 공급 단자(1408)의 신호를 서로 연결하여 합성 전력 공급 단자(508)를 구성한다.
상기 합성 전력 공급 단자(508)와 부하 (512) 사이에 과전류 Sensor부 (510)를 구성하여 부하 (512)에 흐르는 전류 level을 감지한다.
과전류 Sensor부 (510)는 한 예로써 Sensor 저항 소자 R510으로 구성된다. Sensor 저항 소자 R510에 흐르는 부하 전류 level 에 따라서 Sensor 저항 소자 R510의 양쪽 단자 전압 차는 변동을 하게 된다. 즉, 저항의 양쪽 단자 전압 S_REF 와 S_OUT 의 전압 차는 변동을 하게 된다. 이렇게 감지된 전압 차가 임계 전압 즉 문턱 전압 (Threshold) 값을 초과하면 부하 (512)에 공급되는 전류를 차단하여 전원 공급회로를 보호하게 된다. 부하 (512)에 공급되는 전류를 차단한 후 일정 주기 시간이 지나면 다시 Sensor 저항 소자 R510에 흐르는 부하 전류 level을 감지한다. 만약 감지된 전압 차가 임계 전압 즉 문턱 전압 (Threshold) 값을 초과하지 않으면 부하 (512)에 공급되는 전류를 복구하여 전원 공급을 다시 시작하게 된다.
이와 같이 부하 (512) 에 흐르는 전류를 주기적으로 감지하여 전원 공급 차단과 재 공급하는 것을 특징으로 한다.
상기 부하 (512) 에는 별도의 제3 부하 전력 발생기 (520) 의 전력이 동시에 공급된다. 정상 동작 상태에서는 상기 부하 (512)에 정상 전압이 형성되어 상기 과전류 Sensor부 (510)에 흐르는 전류가 없어 S_OUT 전압과 S_REF 사이의 전압 차가 없도록 한다.
상기 부하 (512) 과전류가 흐르면 부하 (512)에 임계 전압 보가 낮은 전압이 형성되어 상기 과전류 Sensor부 (510)에 흐르는 전류가 흘러 S_OUT 전압과 S_REF 사이의 전압 차가 임계 전압 이상 형성되도록 한다.
또한, 다른 방법의 예로써 상기 과전류 Sensor부 (510)는 별도의 자기장 이용한 Hall effect sensor 와 자기 coil sensor를 이용하여 부하 전류를 감지할 수 있다.
제3 부하 전력 발생기 (520)의 전력은 Circuit Breaker Trip 제어부 (526)에 의해 부하 (512) 구동 전류가 공급되거나 차단되도록 한다.
Circuit Breaker Trip 제어부 (526)는 구동 switch (522)에 의해 Trip 구동 전류가 공급되거나 차단되도록 한다.
구동 switch (522)는 SCR, GTO, BJT, MOS transistor 등을 포함한다.
예로써 SCR switch 를 적용 한 경우 Gate 단자는 gate control 회로인 G_CON (524)에 의해 공급 (ON) 혹은 차단 (OFF)이 제어된다.
도 6은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전파 정류 변환 회로의 동작 파형도이다.
상기 입력전원(400)은 제1 반파와 제2 반파의 교류 파형으로 구성되고, 제1 반파 정류 전력 발생기(460) 혹은 제2 반파 정류 전력 발생기(470) 회로 영역내의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)의 드레인(drain:D) 단자에 입력된다.
상기 소스(source:S) 단자(407)의 제1 전력 공급 단자(408)의 전압은 상기 REF1 단자의 전압에 문턱 전압(Vt:Vgs)의 절대값인 양의 전압 값을 합성한 값으로 출력 공급 전압 값을 갖는 것을 특징으로 한다.
상기 REF1 단자의 전압은 상기 제너 다이오드(Zener diode)(440)의 설정 전압 값과 동일함을 특징으로 한다.
상기 소스(source:S) 단자(1407)의 제2 전력 공급 단자(1408)의 전압은 상기 REF2 단자의 전압에 문턱 전압(Vt:Vgs)의 절대값인 양의 전압 값을 합성한 값으로 출력 공급 전압 값을 갖는 것을 특징으로 한다.
상기 REF2 단자의 전압은 상기 제너 다이오드(Zener diode)(1440)의 설정 전압 값과 동일함을 특징으로 한다.
상기 합성 전력 공급 단자(508)의 전압은 상기 제1 전력 공급 단자(408)의 전압과 상기 제2 전력 공급 단자(1408)의 전압 값을 합한 전압 값을 갖는 것을 특징으로 한다.
도 7은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 구성도이다.
Offset-생성 strong-ARM Latch 증폭 회로의 Block 구성은 Offset-생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.
상기 Offset-생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_OUT 신호 입력 Mirror Transistor (706), S_REF 신호 입력 Offset 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성된다.
상기의 출력 단자인 상기 out+ 단자 혹은 out- 단자는 상기 gate control 회로인 G_CON (524)의 입력 신호로 사용된다.
따라서 상기 out+ 단자 혹은 out- 단자는 상기 gate control 회로인 G_CON (524)의 제어 신호로 입력 되어 사용된다.
상기 precharge transistor (703) 와 precharge transistor (704)는 out- 단자와 out+ 단자를 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.
Latch 증폭부 (705)는 out- 단자와 out+ 단자를 증폭시키기 위한 회로이다.
S_OUT 신호 입력 Mirror Transistor (706)는 Sensor부 (702)의 S_OUT 신호를 입력 시키기 위한 Transistor 소자이다.
상기 S_OUT 신호 입력 Mirror Transistor (706)는 복수개의 Mirror Transistor 로 구성된다.
S_REF 신호 입력 Offset 생성 Transistor (707)는 Sensor부 (702)의 S_REF 신호를 입력 시키기 위한 Transistor 소자이다.
S_REF 신호 입력 Offset 생성 Transistor (707)는 복수개의 Offset 전류 특성의 Transistor로 구성된다.
상기 복수개의 Offset 전류 특성의 Transistor는 각각 Gate Width 혹은 Gate Length 특성이 각각 달리 설정되어 있어서 각각 복수개의 전류 특성을 보임을 특징으로 한다.
반면에 상기 복수개의 Mirror Transistor는 모두 동일한 전류 특성의 Transistor로 구성된다.
상기 복수개의 Mirror 전류 특성의 Transistor는 각각 Gate Width 혹은 Gate Length 특성이 모두 동일하게 설정되어 있어서 모두 동일한 전류 특성을 보임을 특징으로 한다.
상기 Offset 생성 Transistor (707)는 상기 S_OUT 신호 입력 Mirror Transistor (706)와 다른 정해진 값의 Offset 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_OUT 신호 입력 Mirror Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
Decoder부 (709)는 상기 Offset 생성 Transistor (707)의 offset 생성 변수를 선택하기 위한 회로이다.
즉, 상기 Decoder부 (709)는 상기 Offset 생성 Transistor (707)에 복수개의 전류 특성 parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 parameter 값을 선택하도록 하는 회로 구성이다.
Mirror Decoder부 (710)는 상기 Mirror Transistor (706)의 Mirror 변수를 선택하기 위한 회로이다.
즉, 상기 Mirror Decoder부 (710)는 상기 Mirror Transistor (706)에 복수개의 Mirror 전류 특성 parameter를 구성한 후 Decoder의 선택 신호에 의해 그 중 한 개의 Mirror parameter 값을 선택하도록 하는 회로 구성이다.
위와 같이 Mirror 특성의 회로를 구현함으로써 양쪽 입력 단에서 기생 특성 성분을 동일하게 구현하여 동일한 동작 전류 특성을 구현함을 목적으로 한다.
상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다.
상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.
한 예로써 CLK 주파수는 100 KHz 혹은 그 외의 다른 주파수로 설정할 수 있다.
상기 Sensor부 (702)는 과전류 Sensor부 (510), 온도 Sensor, 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.
과전류 Sensor부 (510)는 부하 (512) 에 흐르는 과전류를 감지하여 일정 임계 전류 (Threshold Current)를 초과하면 부하 (512)에 흐르는 전류를 차단한다.
상기 CLK 발생부 (701)의 주기에 의해 일정 시간 후에 다시 과전류 여부를 감지하여 일정 임계 전류 (Threshold Current)를 초과하면 부하 (512)에 흐르는 전류를 차단하고, 일정 임계 전류 (Threshold Current)를 초과하지 않으면 부하 (512)에 흐르는 전류를 복구한다.
이와 같이 상기 CLK 발생부 (701)의 주기에 맞추어 과전류 감지 동작을 일정 주기로 반복하게 된다.
도 8은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 Offset-생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.
상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Offset-생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.
한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Offset-생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.
본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.
도 9는 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전원 Pulse Counter부 회로 구성도이다.
상기의 합성 전력 공급 단자 (508) 의 전원은 정류 diode 인 D901 를 통해서 Counter Power 공급 단자 (904)에 공급된다.
상기 Counter Power 공급 단자 (904)는 평활 Capacitor 인 C903 에 의해 일정한 전원 전압으로 평활 된다.
상기 Counter Power 공급 단자 (904)의 전압은 전원 Pulse Counter부 (905)의 전원 공급 단인 VCC 에 연결된다.
또한, 상기의 합성 전력 공급 단자 (508) 의 전원은 정류 diode 인 D902 를 통해서 Counter Clock 공급 단자 (906)에 공급된다.
상기 Counter Clock 공급 단자 (906)는 평활 Capacitor를 구성하지 않아 상기의 합성 전력 공급 단자 (508) 의 전원 파형을 그대로 유지하게 된다.
상기 Counter Clock 공급 단자 (906)는 전압은 전원 Pulse Counter부 (905)의 Clock 공급 단인 CLK 에 연결된다.
전원 Pulse Counter부 (905)는 전원 공급 파형을 Count 하는 회로 구성이다.
즉, 전원 공급 파형을 기준으로 정해진 Cycle 동안 동작을 활성화 시키거나 비활성화 시키는 목적으로 사용된다.
전원 Pulse Counter부 (905)의 Count 동작 개시 시점은 EN 신호인 CNT_EN에 의해 개시된다.
한 예로써, 본 발명의 임계 과전류가 개시되었을 때 일정 주기 후에 회로를 차단하거나 복구할 때 과전류 Sensor 신호가 발생하면 그 신호가 Counter 활성화 신호인 CNT_EN으로 사용되어 전원 Pulse Counter부 (905)의 Count 동작 개시 시점으로 동작한다.
도 10은 본 발명의 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)를 이용한 전원 Pulse Counter부 회로의 동작 파형도이다.
입력 전원이 sine 파 혹은 삼각파일 경우에 합성 전력 공급 단자 (508)의 전원 발생 pulse 파형은 입력 전원의 주파수에 대응되는 전파 정류 pulse 파형이 형성된다.
상기 Counter Power 공급 단자 (904)는 평활 Capacitor 인 C903 에 의해 일정한 전원 전압으로 평활 되어 DC 파형이 된다.
상기 Counter Clock 공급 단자 (906)는 평활 Capacitor를 구성하지 않아 상기의 합성 전력 공급 단자 (508) 의 전원 pulse 파형을 그대로 유지하게 된다.
100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 제1 전력 공급 단자
400 입력 전원
401 제1 입력 단자
402 제2 입력 단자
403 음의 문턱전압 5-단자 엔모스 트랜지스터 소자(negative threshold 5-terminal NMOS FET)
404 드레인(drain:D) 단자
405 게이트(gate:G) 단자
406 P-기판(P-substrate:P-sub) 단자
407 소스(source:S) 단자
408 제1 전력 공급 단자

Claims (1)

  1. 전원 Pulse Counter 회로 장치의 구성에 있어서,
    합성 전력 공급 단자(508); 및
    Counter Power 공급 단자 (904); 및
    전원 Pulse Counter부 (905); 및
    Counter Clock 공급 단자 (906); 및
    정류 diode 인 D901; 및
    정류 diode 인 D902; 및
    평활 Capacitor 인 C903의 구성에서,
    상기의 합성 전력 공급 단자 (508) 의 전원은 상기 정류 diode 인 D901 를 통해서 상기 Counter Power 공급 단자 (904)에 공급되고,
    상기 Counter Power 공급 단자 (904)는 상기 평활 Capacitor 인 C903 에 의해 일정한 전원 전압으로 평활 되고,
    상기 Counter Power 공급 단자 (904)의 전압은 상기 전원 Pulse Counter부 (905)의 전원 공급 단인 VCC 에 연결되고,
    상기의 합성 전력 공급 단자 (508) 의 전원은 상기 정류 diode 인 D902 를 통해서 상기 Counter Clock 공급 단자 (906)에 공급되고,
    상기 Counter Clock 공급 단자 (906)는 평활 Capacitor를 구성하지 않아 상기의 합성 전력 공급 단자 (508) 의 전원 파형을 그대로 유지하고,
    상기 Counter Clock 공급 단자 (906)는 상기 전원 Pulse Counter부 (905)의 Clock 공급 단인 CLK 에 연결되고,
    상기 전원 Pulse Counter부 (905)는 전원 공급 파형을 Count 하고,
    상기 전원 Pulse Counter부 (905)의 Count 동작 개시 시점은 EN 신호인 CNT_EN에 의해 개시되는 것을 특징으로 하는 전원 Pulse Counter 회로 장치.
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