KR101374916B1

KR101374916B1 - 클럭 에지 복원을 갖는 펄스 카운터

Info

Publication number: KR101374916B1
Application number: KR1020097003298A
Authority: KR
Inventors: 홍 범 편
Original assignee: 모사이드 테크놀로지스 인코퍼레이티드
Priority date: 2006-07-31
Filing date: 2007-07-06
Publication date: 2014-03-14
Also published as: JP2009545262A; JP5355401B2; EP2050191A1; WO2008014594A1; KR20090035592A; US7742551B2; TW200826496A; ES2437586T3; EP2050191A4; US20080025457A1; EP2050191B1; TWI442704B

Abstract

특정의 시간 간격 동안 입력 펄스를 카운트하기 위한 장치 및 방법이 제공된다. 클럭 에지 복원 출력 신호가, 상기 입력 펄스를 포함하는, 입력 게이팅 신호, 및 클럭 신호에 응답하여 생산된다. 상기 클럭 에지 복원 출력 신호는, 상기 입력 게이팅 신호가 인에이블 상태, 및 상기 입력 게이팅 신호가 인에이블 상태에서 디스에이블 상태로 천이할 때 동안 발생하는, 상기 클럭 신호의 상기 입력 펄스의 각 상승 또는 하강 에지에 대한, 개별적인 풀 클럭 펄스를 포함한다. 카운터 회로는 상기 클럭 에지 복원 출력 신호에 포함된 펄스를 카운트한다.

Description

클럭 에지 복원을 갖는 펄스 카운터 {PULSE COUNTER WITH CLOCK EDGE RECOVERY}

본 발명은 일반적으로 입력 펄스들을 카운트하기 위한 장치 및 특히, 클럭 에지 복원 기능을 갖는 펄스 카운터에 관한 것이다.

디지털 시스템에서, 리플 카운터는 예를 들어, 데이터 인식 및 비트 데이터 스트림의 컨트롤을 위해 폭 넓게 사용된다. 대부분의 디지털 시스템에서 사용되는 리플 카운터는 특정 시간 간격 동안의 클럭들을 카운트하기 위해 다수의 D-타입 플립-플롭(DFF)을 포함한다. 클럭들의 카운트를 가지고, 디지털 시스템은 할당된 핀을 통해 입력 또는 출력되는 비트의 개수를 인식한다. 예를 들어, 입력 클럭 펄스들을 카운트하기 위해 직렬로 연결된 DFF를 포함하는 리플 카운터 회로를 2005년 2월 8일 누옌(Nguyen)에게 등록된 미국 특허 제 6,853,698은 개시하고 있다.

종래의 리플 카운터는 셋업 및 홀드 시간을 가지고 있다. 입력 클럭들의 펄스 폭이 그것의 셋업 및 홀드 시간에 의해 특정된 임계 시간 주기보다 좁은 경우, 리플 카운터는 부정확하게 기능할 수 있다.

본 발명의 한 국면에 따르면, 특정 시간 간격 동안의 입력 펄스들을 카운트하기 위한 장치가 제공된다. 상기 장치는 입력 게이팅 및 클럭 에지 복원 출력 신호의 생성을 위한 입력 게이팅 회로와, 상기 클럭 에지 복원 출력 신호에 포함된 펄스들을 카운트하기 위한 카운터 회로를 포함한다. 상기 입력 게이팅 회로는 클럭 신호 및 입력 게이팅 신호에 응답하여 상기 클럭 에지 복원 출력 신호를 생성한다. 상기 클럭 신호는 제 1 및 제 2 방향의 에지를 가지는 입력 펄스들을 포함한다. 상기 에지의 제 2 방향은 제 1 방향의 반대이다. 상기 클럭 에지 복원 출력 신호는, 상기 입력 게이팅 신호가 인에이블(enable) 상태일 동안 및 상기 게이팅 신호가 인에이블 상태에서 디스에이블(disable) 상태로 천이할 때 발생하는 클럭 신호의 상기 제 1 및 제 2 방향 에지 중 하나의 각각 대한 개별적인 풀(full) 클럭 펄스를 포함한다.

예를 들어, 상기 입력 게이팅 회로는 게이트된 클럭 신호를 생성하기 위해 상기 입력 게이팅 신호를 사용하는 클럭 신호를 게이팅하기 위한 클럭 게이팅 회로를 포함한다. 상기 게이트된 클럭 신호는 상기 입력 게이팅 신호가 상기 클럭 신호의 클럭 펄스 동안 디스에이블 상태로 천이할 때 짧은 클럭 펄스를 포함한다.

상기 입력 게이팅 회로는, 클럭 신호의 제 1 방향 에지에 대응하는 상기 게이트된 클럭 신호에서, 각각의 천이를 위한 상기 클럭 에지 복원 출력 신호에서의 제 1 방향 에지를 생성하고, 또한 클럭 신호의 각각의 제 2 방향 에지를 위한 상기 클럭 에지 복원 출력 신호에서 제 2 방향 에지를 생성하기 위한 조합 논리 회로를 더 포함할 수 있다.

예를 들어, 상기 클럭 게이팅 회로는 래치 회로 및 게이팅 논리 회로를 포함한다. 상기 클럭 게이팅 회로는 클럭 신호에 응답하여 입력 게이팅 신호의 논리 상태를 래치한다. 상기 래치 회로에 의해, 래치 출력 신호가 생성된다. 상기 래치 출력 신호, 입력 게이팅 신호, 및 클럭 신호에 응답하여, 상기 게이팅 논리 회로는 상기 게이트된 클럭 신호를 생성한다.

상기 조합 논리 회로는 세트 및 리셋 입력을 가지는 래치를 포함할 수 있다. 세트 입력은 클럭 신호를 수신하고, 리셋 입력은 게이트된 클럭 신호를 수신한다. 게이팅 신호가 인에이블 상태에서 디스에이블 상태로 천이할지라도, 래치에 의해 생성된 클럭 에지 복원 출력 신호는 클럭 신호의 풀 펄스를 포함한다.

본 발명의 다른 국면에 따르면, 입력 펄스들을 카운트하기 위한 방법이 제공된다. 상기 방법은: 입력 펄스 및 입력 게이팅 신호를 포함하는 클럭 신호를 수신하는 동작; 게이트된 클럭 펄스 및 클럭 에지 복원된 펄스를 포함하는 클럭 에지 복원 출력 신호를 생성하기 위해 상기 클럭 신호의 상기 입력 펄스의 클럭 에지 복원을 수행하는 동작; 및 직렬 연결된 복수의 플립-플롭(FF)회로를 가지는 카운터 회로로 상기 클럭 에지 복원 출력 신호에 포함된 펄스를 카운트하는 동작을 포함하며, 상기 카운터 회로는 피드백 루프를 가지며, 상기 복수의 플립-플롭(FF)회로는 클럭 소스로서 상기 클럭 에지 복원 출력 신호를 수신하기 위한 제 1 FF회로를 포함하고, 상기 복수의 FF회로의 나머지 각각의 FF회로는 이전의 FF회로의 출력으로부터 클럭 소스를 취한다.

본 발명의 다른 국면 및 특징들은 첨부한 도면과 함께 본 발명의 실시예에 대한 이후의 설명을 통해 당업자에게 명확해질 것이다.

본 발명의 실시예들은, 오직 예로서만, 첨부된 도면을 참조하여 기술될 것인 바:

도 1A는 디지털 시스템에서 사용되는 단순화된 리플 카운터를 묘사하고 있다;

도 1B는 상기 도 1A에 도시된 리플 카운터에서 찾아진 클럭 신호를 묘사하고 있다;

도 2A는 원하는 클럭 신호를 묘사하고 있다;

도 2B는 원하는 클럭 신호의 다른 예를 묘사하고 있다;

도 3은 본 발명의 실시에 따른 펄스 카운터의 블럭 다이어그램이다;

도 4A는 도 3에 도시된 클럭 에지 복원 논리 회로의 구현 예를 도시하고 있다;

도 4B는 도 4A에 도시된 클럭 에지 복원 논리 회로를 위한 신호의 타이밍 다이어그램이다;

도 5A는 도 3에 도시된 리플 카운터의 구현 예이다;

도 5B는 도 5A에 도시된 리플 카운터를 위한 신호의 타이밍 다이어그램이다;

도 6A는 도 3에 도시된 플래그 생성기의 구현 예이다;

도 6B는 도 6A에 도시된 플래그 생성기를 위한 신호의 타이밍 다이어그램이다;

도 7A는 도 3에 도시된 리셋 컨트롤 논리 회로의 구현 예이다; 그리고

도 7B는 도 7A에 도시된 리셋 컨트롤 논리 회로를 위한 신호의 타이밍 다이어그램이다.

본 발명의 실시예에 대한 이하의 상세한 설명에서, 이 문서의 일부를 형성하고, 본 발명이 실행될 수 있는 특정 실시예에 대한 묘사의 방법으로 도시되고 있는 첨부된 도면으로의 참조가 이루어진다. 상기 실시예들은 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술되고, 다른 실시예들이 활용될 수 있으며, 논리적, 전기적 등의 변형이 본 발명의 범위를 벗어나지 않는 범위에서 이루어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 받아들여지지 않으며, 본 발명의 범위는 특허청구범위에 의해 정의된다.

리플 카운터의 단순화된 기술(記述)이 도 1A 및 도 1B에 대한 참조와 함께 표현되어 있다. 도 1A는 특성 시간 간격 동안의 클럭 펄스를 카운트하기 위한 리플 카운터를 도시하고 있다. 도 1B는 도 1A에서 참조된 신호를 도시하고 있다.

도 1A 및 도 1B를 참조하여, 시간 간격 Tc(즉, 특정 시간 간격)을 나타내는 입력 게이팅 신호(111), 및 클럭 펄스를 가지고 있는 클럭 신호(113)가 입력 컨트롤 게이트(115)로 공급되고, 이어서 입력 컨트롤 게이트(115)는 게이트된 클럭 신호(117)를 리플 카운터(119)에 제공한다. 따라서, 입력 게이팅 신호(111)가 시간 간격 Tc 동안 "하이(high)"인 동안에, 리플 카운터(119)가 게이트된 클럭 신호(117)의 펄스를 카운트한다. 리플 카운터(119)에서의 카운트는 클럭 천이에 기초 하여 수행된다. 클럭 신호(113) 및 입력 게이팅 신호의 타이밍에 따라, 게이트된 클럭 신호(117)의 끝에 짧은 클럭 펄스가 있을 수 있다. 이것은 게이트된 클럭 신호(117)의 제 6 펄스에 대한 케이스를 도시하고 있다. 리플 카운터(119)는 적절하게, 또는 클럭의 펄스 폭에 의존하지 않고 동작할 수 있다.

대부분의 디지털 시스템에서 사용되는 리플 카운터는 D-타입 플립-플롭(DFF) 같은 순차적 구성요소들을 포함한다. DFF 같은 순차적 구성요소들은 그것들이 정확히 동작하려 한다면 반드시 준수되어야 할 세트 타이밍 제한들을 가진다. 이것들 중 두 가지는, 클락 에지의 상승 전과 후 각각에 있어서 데이터 입력이 변하지 않아야 할 시간의 양을 특정하는 셋업 및 홀드 시간이다. 이 제한들을 준수하는 것의 실패는 구성요소들로부터의 예상 밖의 행동을 초래할 수 있다. 클럭(113)과 입력 게이팅 신호(111) 사이의 오버랩(120)은 시스템 사양에서 정의된 최소 홀드 시간보다 작다. 몇몇 구현들에서는, 오버랩(120)은 PVT(공정/전압/온도) 변수들에 의존하여 변동한다. 이상적으로는, 게이트된 클럭 신호의 최종 클럭 펄스(도 1B의 게이트된 클럭 신호(117)에 대한 제 6 클럭 펄스)는 다른 것들과 같은 펄스 폭을 가져야 한다. 도 1A 및 1B의 실시예에서, 기능 불량이 일어나는 것을 방지하기 위해 입력 게이팅 신호(111)와 클럭(113) 사이에 작은 타이밍 차이(margin)만 있다.

종래 알려진 카운터들은 클럭과 데이터 입력 사이의 불일치(mismatch)에 대한 명확한 솔루션을 제공하지 않는다. 이 문제 때문에, 입력 게이팅 신호와 클럭은, 입력 게이팅 신호의 천이에 의해 발생하는 임의의 클럭 글리치(clock glitch)를 피하기 위해 포함하기를 원하는 클럭 천이들 각각을 전체적으로 커버하기 위한 충분한 타이밍 차이를 가져야 한다.

도 2A 및 2B는 리플 카운터에 의한 프로세싱을 위한 원하는 클럭 신호들을 도시하고 있다. 도 2A에서, 입력 게이팅 신호(202)의 트레일링 에지(211)는, 입력 게이팅 신호(202)가 인에이블 상태(즉, 논리적 "하이")로 천이된 후, 클럭 신호(200)의 제 6 클럭 펄스와 오버랩된다. 게이트 된 클럭 신호(204)는 제 6 펄스의 풀 클럭 펄스를 가진다. 도 2B에서 입력 게이팅 신호(208)의 트레일링 에지(221)는, 입력 게이팅 신호(208)가 인에이블 상태로 천이 된 후, 클럭 신호(206)의 제 5 클럭 펄스와 오버랩된다. 게이트된 클럭 신호(210)는 제 5 펄스의 풀 클럭 펄스를 가진다. 입력 게이팅 신호(208)의 프론트 에지(223)가 클럭 신호(206)의 펄스와 오버랩되는 경우가 있을 수 있다. 그러나, 회로는 이와 같은 오버랩으로부터 펄스를 생성하는 것이 금지된다.

리플 카운터가 적절히 동작할 수 있도록, 클럭의 트레일링 에지 쪽에서의 각 클럭 펄스의 풀 하이 상태가 복원되고, 디지털 논리 시스템에서 사용되는 리플 카운터에 제공된다.

도 3은 클럭 에지 복원 기능이 있는 본 발명의 한 실시예에 따른 펄스 카운터를 도시하고 있다. 리플 카운터의 초기 셋팅에 따른 리플 카운터의 시작 포인트를 얻기 위해 다른 논리 회로소자들이 포함된다.

도 3을 참조하여, 입력 게이팅 신호(311), 클럭 신호(313), 및 입력 리셋 신호(315)가 입력 게이팅의 기능을 수행하는 클럭 에지 복원 논리 회로(320)에 공급된다. 클럭 에지 복원 논리 회로(320)는 지연 요소(340)에 의해 지연된 에지 복원 출력 신호(317)를 생성한다. 클럭 신호(311)는 복수의 펄스를 포함한다. 각 펄스는 제 1 방향 또는 상승 에지, 및 제 2 방향 또는 하강 에지에 의해 나타나는 폭을 가지고 있다. 지연 요소(340)는 리플 카운터(310) 및 플래그 생성기(330)에 지연된 클럭 신호(321)를 제공한다. 리플 카운터(310)는 플래그 생성기(330)에 N개의 카운팅 출력 신호(323)를 제공한다. N은 1보다 큰 정수이다. 이 실시예에서, N은 3이며 출력 신호들의 그룹인 324-0, 324-1, 및 324-2는 카운팅 출력 신호(323)에 포함된다. 도 3이 리플 카운터(310)를 도시하고 있지만, 더욱 일반적으로는 지연된 클럭 신호(321)는 어느 펄스 계수 회로에도 제공될 수 있다. 묘사된 실시예에서, (도시되지 않은) 순차 회로들에 사용되는 카운팅 상태 지표 신호(341)를 제공하기 위해 플래그 생성기(330)가 동작하여 그들의 논리의 포인트를 찾는다. 더욱 일반적으로는, 논리의 포인트를 정의하는 하나 이상의 신호를 생성하기 위해, 카운터 출력을 프로세스 하도록 동작하는 임의의 논리 동작 발견 회로가 고려될 수 있다.

명령 변경 플래그 신호(331)뿐만 아니라 입력 게이팅 신호(311), 클럭 신호(313), 및 입력 리셋 신호(315)가 리셋 컨트롤 논리 회로(350)에 공급되고, 이어서 리셋 컨트롤 논리 회로(350)는 리셋 컨트롤 신호(333)를 리셋 논리 회로(370)에 제공한다. 리셋 컨트롤 신호(333) 및 입력 리셋 신호(315)에 응답하여, 리셋 논리 회로(370)는 컨트롤된 리셋 신호(335)를 리플 카운터(310)에 제공한다. 지연된 클럭 신호(321), 및 출력 신호의 그룹인 324-0,324-1, 및 324-2에 응답하여, 플래그 생성기(330)가 카운팅 상태 지표 신호(341)를 제공한다. 묘사된 실시예에서, 명령 변경 플래그 신호(331)가 새로운 명령이 수신될 때마다 내부적으로 생성된 리셋을 포함하는 동안, 리셋 입력(315)은, 특정 리셋 핀에서의 예에서, 하드 리셋(hard reset)이라고 가정된다. 하나 또는 두개의 리셋들이, 주어진 실시예에 포함될 수 있다.

동작에서, 입력 게이팅 신호(311)가 인에이블 상태인 동안 발생하는 클럭(313)의 각 상승 에지에 대한 풀 클럭 펄스를 포함하는 에지 복원 출력 신호(317)를 클럭 에지 복원 논리 회로(320)가 제공한다. 리플 카운터(310)는, 지연 요소(340)로부터 지연된 클럭 신호(321)에 포함된 펄스들을 카운트하기 위해 연결되어 있다. 에지 복원 출력 신호(317)와 컨트롤된 리셋 신호(335) 사이의 신호 타이밍을 조정하기 위해 지연 요소(340)가 삽입되어 있다. 묘사된 실시예에서, 리플 카운터(310)는 지연된 클럭 신호(321)에서의 펄스를 카운트하기 위한 기능을 한다. 상기 리플 카운터는 (0에서 7까지 카운트하는 것에 의해) 8 펄스를 카운트하고 다시 0에서 시작한다. 상기 리플 카운터는 컨트롤된 리셋 신호(335)에 의해 그것이 리셋 될 때까지 계속 카운트한다.

리셋 컨트롤 논리 회로(350)는 회로의 리셋 동작을 컨트롤한다. 특정 구현에서, 리셋 컨트롤 논리 회로(350)는, 입력 리셋 신호(315), 입력 게이팅 신호(311), 클럭 신호(313), 및 명령 변경 플래그 신호(331)에 응답하여, 리셋 컨트롤 신호(333)를 생성하기 위해 동작한다. 리셋 컨트롤 논리 회로(350)의 특정 회로가 도 7A 및 7B를 참조하여 이하에 설명될 것이다.

리셋 논리 회로(370)는, 입력 리셋 신호(315)가 인에이블 상태일 때에만 컨트롤 된 리셋 신호(335)가 생성되도록, 리셋 컨트롤 신호(333)로부터 컨트롤 된 리 셋 신호(335)를 생성한다.

플래그 생성기 회로(330)는 리플 카운터(310)가 8까지 카운트할 때마다 카운팅 상태 지표 신호(341)를 생성하는 기능을 한다.

도 4A는 클럭 에지 복원을 위한 클럭 에지 복원 논리 회로(320)의 구현 예의 상세한 회로를 도시하고 있다. 클럭 에지 복원 논리 회로(320)을 통해, 입력 게이팅 신호(311)의 최종 에지(또는 트레일링 에지)에서의 부분적으로 오버랩된 클럭이 복원된다. 그러나, 카운팅 숫자에 포함되지 않을 것이기 때문에, 입력 게이팅 신호(311)의 상승 에지(또는 프론트 에지)와 부분적으로 오버랩하는 클럭 펄스는 무시된다. 게이트 된 클럭 신호(417)를 생성하기 위해 입력 게이팅 신호(311)를 사용하는 클럭 신호(313)를 게이팅하기 위한 클럭 게이팅 회로(417)를 에지 복원 논리 회로(320)가 가지고 있으며, 상기 게이트된 신호는, 클럭 펄스 동안 입력 게이팅 신호가 디스에이블 상태로 천이할 때 불완전한 펄스를 포함한다. 또한, 클럭 신호의 상승 에지에 대응하는 게이트된 클럭 신호에서의 각 천이를 위한 내부 클럭 신호에서의 상승 에지를 생성하고, 또한 클럭의 각 하강 에지를 위한 내부 클럭 신호에서의 하강 에지를 생성하는 조합 논리 회로(489)가 도시된다. 도 4A의 상세한 실시예를 더 참조하여, 클럭 게이팅 회로(488) 및 조합 논리 회로(489)의 특정 구현들이 기술될 것이다. 더욱 일반적으로는, 상기 기술된 기능성을 달성하는 어느 회로라도 쓰일 수 있다.

묘사된 특정 실시예에서, 클럭 게이팅 회로(488)는 D 입력에 입력 게이팅 신호(311)를 수신하고, 클럭 입력(CK)에 클럭 신호(313)를 수신하여, R 입력에 입력 리셋 신호(315)를 수신하는 DFF(411)를 가진다. DFF(411)는 입력 리셋 신호(315)가 "로우(low)" 상태일 때 리셋 된다. DFF(411)은 그것의 Q 출력으로부터 Q 출력 신호(313)를 생성한다. Q 출력 신호(413), 입력 게이팅 신호(311), 및 클럭 신호(313)는 NAND 게이트(415)의 각각의 입력들에 공급되고, 이어서 NAND게이트(415)는 게이트된 클럭 신호(417)로서 출력 신호를 제공한다. DFF(411)는 클럭 펄스가 그것의 클럭 입력(CK)에 공급될 때까지 하이 논리 상태를 유지하는 래치로서 기능한다.

조합 논리 회로(489)는 세트-리셋(

) 래치 구성을 형성하기 위해 연결된 두 NAND 게이트를 포함한다. 게이트 된 클럭 신호(417)가 조합 논리 회로(489)의 부분을 형성하는 NAND 게이트(419)의 한 입력으로 공급된다. NAND 게이트(419)는, 에지 복원 출력으로서 기능하는 에지 복원 출력 신호(317)로서, 출력 논리 신호를 생성한다. 출력 신호(317), 클럭 신호(313), 및 입력 리셋 신호(315)는, NAND 게이트(423)에 공급되고, 이어서 NAND 게이트(423)는 조합된 논리 신호(425)를 NAND 게이트(419)의 제 2 입력에 제공한다. NAND 게이트(419)로부터의 에지 복원 출력 신호(317)는 지연 요소(340)에 의해 지연되고, 지연된 클럭 신호(321)가 제공된다.

클럭 에지 복원 논리 회로(320)에서의 실시예의 신호의 세트를 도시하는 도 4B의 참조를 통한 실시예의 방법에 의해 도 4A의 회로의 동작이 기술될 것이다. 더욱 구체적으로는, 입력 리셋 신호(315), 클럭 신호(313), 입력 게이팅 신호(311), DFF(411)의 Q 출력 신호(413), 게이트된 클럭 신호(417), 조합된 논리 신호(425), 에지 복원 출력 신호(317), 및 지연된 클럭 신호(321) 각각에 대한 실시예의 신호 를 도 4B가 도시하고 있다. 묘사된 특정 실시예에 대해, 입력 게이팅 신호(311)가 하이인 기간 동안, 이것이 기간의 시작에서 클럭 펄스와 부분적으로 오버랩되며, 두 풀 펄스들과 완전히 오버랩되고, 기간의 끝에서 클럭 펄스와 부분적으로 오버랩된다.

시작하기 위해, 입력 리셋 신호(315)는 전체 회로를 인에이블하도록 기능한다. 입력 리셋 신호(315)가 448에서 하이로 천이한다. 450(즉, 게이팅 신호 펄스의 프론트 에지)에서 입력 게이팅 신호(311)가 "하이"로 천이한 후, DFF(411)의 Q 출력 신호(413)가 452에서 클럭(313)의 다음 상승 에지(460)와 함께 "하이"로 천이한다. 입력 게이팅 신호(311)가 454(게이팅 신호 펄스의 트레일링 에지)에서 로우로 천이한 후, DFF(411)의 Q 출력 신호(413)가 456에서 클럭(313)의 다음 상승 에지(492)와 함께 로우로 천이한다. 입력 게이팅 신호(311) 및 Q 출력 신호(413)가 모두 하이인 동안, NAND 게이트(415)의 게이트된 클럭 신호(417)는 클럭(313)의 반대를 따른다. 그래서, 게이트 된 클럭 신호(417)는 458에서 클럭(313)의 상승 에지(460)에 대응하여 하강 에지를 가지고, 클럭(313)의 상승 에지들(462,464)은 게이트 된 클럭 신호(417)의 하강 에지들(466,468)을 초래한다.

NAND 게이트(419) 및 NAND 게이트(423)는, 세트(/S) 입력으로서의 게이트 된 클럭 신호(417), 리셋(/R) 입력으로서의 입력 리셋 신호(315), 그리고 기타 /R 입력으로서 기능하는 클럭 신호(313)를 가지고

래치의 형태로 연결된다. 입력 리셋 신호(315)가 하이인 한, 클럭 신호(313)는

래치에 대한 /R 입력으로서 기능 한다.

클럭 신호(313)가 로우로 갈 때,

래치는 리셋되며, 에지 복원 출력 신호(317)가 로우로 간다. 달리 말하면, 에지 복원 출력 신호(317)는 실제 클럭 신호(313)를 따르는 하강 에지를 가진다. 구체적으로는, 에지 복원 출력 신호(317)는, 클럭 입력 신호(313)의 하강 에지들(476,478,480)을 따르는 하강 에지들(470,472,474)을 가진다.

비슷하게, NAND 게이트(415)의 게이트된 클럭 신호(417)는

래치의 /S 입력으로서 기능한다. 그래서, 게이트 된 클럭 신호(417)가 458,466,468에서 로우로 갈 때,

래치가 세트되며, 에지 복원 출력 신호(317)는 482,484,486에서 제각기 하이로 간다. 달리 말하면, 에지 복원 출력 신호(317)는, 게이트된 클럭 신호(417)의 하강 에지들을 뒤따르는 상승 에지들을 가지며, 이어서 상기 상승 에지들은 실제 클럭(313)의 상승 에지들에 대응한다.

구체적으로는, 클럭 신호(313)가 464에서 하이로 간 후, 입력 게이팅 신호(311)가 트레일링 에지(454)에서 로우로 갈 때, 클럭 에지 복원이 필요하다. 464에서 클럭 신호(313)의 하이 천이에 응답하여, 게이트된 클럭 신호(417)는 468에서 로우로 간다. 조합된 논리 신호(425)가 494에서 로우로 가는 결과와 함께, 에지 복원 출력 신호(317)는 486에서 하이로 간다. 그러면, 입력 게이팅 신호(311)는 454에서 로우로 가며, 게이트 된 클럭 신호(417)는 496에서 하이로 간다. 그러나, 조합된 논리 신호(425)가 이미 로우이기 때문에, 에지 복원 출력 신호(317)는 하이 상태를 유지한다. 그 후에, 클럭 신호(313)는 480에서 로우로 가며, 조합된 논리 신호(425)는 498에서 하이로 간다. 게이트된 클럭 신호(417)가 이미 하이이기 때문에, 에지 복원 신호(317)는 474에서 로우로 간다. 그래서, 클럭 펄스 동안, 입력 게이팅 신호가 디스에이블 상태로 천이하는 사이에, 풀 클럭 펄스 폭을 가지는 펄스가 에지 복원 출력 신호(317)에 출현한다. 하나가, 입력 게이팅 신호(311)가 하이인 기간 동안, 클럭 신호(313)의 각 상승 에지에 대응하는, 세 풀 펄스들을 에지 복원 출력 신호(317)가 이제 포함하는 것을 볼 수 있다. 그러면, NAND 게이트(419)로부터의 에지 복원 출력 신호(317)가 지연 요소(340)로 공급되고, 지연된 클럭 신호(321)가 그것으로부터 제공된다. 지연된 클럭 신호(321)를 사용하여, 어떤 글리치도 없는 완벽한 클럭 카운팅을 달성할 수 있다.

도 5A는 리플 카운터(310)의 상세한 회로를 도시하고 있다. 묘사된 실시예에서, 리플 카운터(310)는, N은 1보다 큰 정수인 N개의 DFF를 포함하는, 전통적인 리플 카운터이다. 특정 실시예에서, N은 3이며, 리플 카운터(310)는 세 DFF(511-1, 511-2, 511-3)를 가진다. 각 세 DFF(511-1, 511-2, 511-3)는, 그것의 Q 출력으로부터 D 입력으로, 각각의 피드백 인버터(513-1, 513-2, 513-3)를 가진다. 에지 복원 회로에 의해 생성된 지연된 클럭 신호(321)는 제 1 DFF(511-1)의 클럭 입력(CK)에 연결된다. DFF(511-2 및 511-3)가 각각 이전의 DFF로부터 그들의 클럭 소스를 취하도록, 클럭 입력 신호들(517-1 및 517-2)을, 제각기 인버터들(515-1 및 515-2)을 통해, 제각기 다음의 DFF(511-2 및 511-3)의 입력(CK)들에 제공하기 위해 DFF(511-1 및 511-2)의 Q 출력들이 연결된다. 입력 리셋 신호(315) 및 리셋 컨트롤 신 호(333)가, AND 논리 회로를 형성하는 인버터(354) 및 NAND 게이트(352)를 포함하는 리셋 논리 회로(370)에 공급된다. 리셋 컨트롤 신호(333)는 이하에서 기술되는 리셋 컨트롤 논리 회로에 의해 내부적으로 생성된다. 리셋 논리 회로(370)로부터의 컨트롤된 리셋 신호(335)는, 리플 카운터(310)의 DFF(511-1, 511-2, 및 511-3)의 리셋 입력들(R)에 제공된다. 컨트롤된 리셋 신호(335)가 "로우" 상태일 때, 각 DFF(511-1, 511-2, 및 511-3)가 리셋된다. 리플 카운터(310)를 사용하여, 카운팅 동작이 8까지 행해진다. 이 경우의 카운터 출력이, 323에 표시되며, 이전의 도 3의 설명에 식별된 바와 같이, 출력 신호들(324-0, 324-1, 및 324-2)을 포함한다. 더욱 일반적으로는, N DFF 구현을 위해서는, 카운팅 동작이 2^N까지 행해진다.

도 5B는 리플 카운터(310)에서의 신호들을 도시한다. 이것들은 지연된 클럭 신호(321)와 카운터 출력 신호들(324-0, 324-1, 및 324-2)을 포함한다. 또한 520에 도시된 것은 카운트 출력 신호들(324-0, 324-1, 및 324-2)의 상태의 십진 표현이다. 묘사된 실시예에서, 지연된 클럭 신호(321)는 카운트된 연속 클럭 펄스들을 가진다. 더욱 일반적으로는, 지연된 클럭 신호(321)는 (상기 기술한 바와 같은 입력 게이팅 신호의 길이에 따라) 클럭 펄스의 버스트를 가질 수 있다. 그러한 각 클럭 펄스에 대한 리플 카운터(310) 증분(increment), 및 8까지 카운트되는 데 걸리는 시간은 8개의 그러한 클럭 펄스가 수신되는 데 걸리는 시간에 따라 달라질 것이다.

도 6A는 도 3의 플래그 생성기(330)의 상세한 회로의 예를 도시한다. 플래그 생성기(330)의 목적은 게이트된 클럭의 8 클럭 순환 후(더욱 일반적으로는, 게이트 된 클럭의 2^N 클럭 순환 후), 출력을 생성하는 것이다. 도 6A를 참조하여, 지연된 클럭 신호(321)가 지연 요소(611)에 의해 더 지연되며, 더 지연된 신호가 인버터(613)에 의해 반전된다. 반전된 신호(615)는 2-입력 NOR 게이트(619)의 한 입력에 공급된다. 카운팅 출력 신호(323)에 포함된 출력 신호 그룹(324-0, 324-1, 및 324-2)이 NAND 게이트(621)에 공급되며, 그것의 출력 논리 신호(623)가, 카운팅 상태 지표 신호(341)를 제공하는 NOR 게이트(619)의 다른 입력에 공급된다.

도 6B는 지연된 클럭 신호(321), 카운트 신호들(324-0, 324-1, 및 324-2), 출력 논리 신호(623), 지연된 반전 클럭 신호(615), 및 카운팅 상태 지표 신호(341)를 포함하는 플래그 생성기(330)에서의 신호들을 도시한다. 도 6A 및 6B를 참조하여, 8 순환이 카운트되었다는 것을 의미하는, 세 카운트 신호들(324-0, 324-1, 및 324-2)이 하이일 때, NAND 게이트(621)의 출력 논리 신호(623)는 마지막 순환 동안 로우로 간다. 묘사된 실시예에서, 이것은, 도시된 바와 같이, 지연된 클럭 신호(321)의 마지막 클럭 순환의 후반을 위해서만 카운팅 상태 지표 신호(341)가 하이로 가는 결과와 함께, NOR 게이트(619)에서 지연된 반전 클럭 신호(615)와 조합된다. 카운팅 상태 지표 신호(341)는, 8 순환들이 일어난 때를 알기 위하여, 순차적 논리 동작을 위한 플래그로서 발행된다. 예를 들어, 순차 논리가 바이트-단위로(bite-wise) 동작하면, 이 플래그는 다음 동작의 때를 표시하기 위해 사용될 수 있다. 이 플래그를 사용하여, 순차 논리는 (도시되지 않은) 디지털 논리 시스템에서, 래치들 및 타이밍 컨트롤과 연관된 동작을 시작한다. 신호 레이싱(racing)에 의한 임의의 글리치 문제를 피하기 위해, NOR 게이트(619)가 지연 요소(611) 및 인버터(613) 뒤에 연결된다. 지연 요소(611)에서의 지연량은, 각 논리 게이트의 디바이스 수행 성능 및 최대 주파수에 따라 결정된다.

도 7A는 리셋 컨트롤 논리 회로(350)의 상세한 회로의 실시예를 도시한다. 이 구현을 위한 리셋 컨트롤 논리 회로는, 명령 변경 신호(331)의 명령을 따르는 기간, 및 입력 리셋 신호(315)의 리셋을 따르는 기간을 위한 리셋을 인에이블 하는 리셋 인에이블 신호(743)를 생성하는 리셋 인에이블 회로(702)를 포함한다. 또한, 리셋 인에이블 신호(743)에 의해 인에이블 될 때, 입력 게이팅 신호(311)의 양의 천이, 및 클럭(313)의 후속의 양의 천이를 따르는 리셋 컨트롤 신호(333)의 내부 리셋 펄스를 생성하기 위해 동작하는 내부 리셋 생성 회로(704)가 도시되어 있다.

리셋 인에이블 회로(702) 및 내부 리셋 생성 회로(704)에 대한 구체적인 상세한 구현이 기술될 것이다. 도 7A를 다시 참조하여, 입력 게이팅 신호(311), 클럭 신호(313), 및 입력 리셋 신호(315)가 DFF(711)의 D 입력, 클럭 입력(CK), 및 리셋 입력(R)에 각각 공급된다. DFF(711)의 Q 출력 신호(712)는 NAND 게이트(713)에 공급된다. Q 출력 신호(712)는 인버터(715)에 의해 반전되고, 반전된 신호(716)는 인버터(715)의 시간 지연을 가지고 NAND 게이트(713)에 공급된다. 명령 변경 플래그 신호(331)는 인버터(721)에 의해 반전되고, 반전된 신호는 NAND 게이트(723)에 공급된다. 입력 리셋 신호(315)는 시간 t1만큼 신호를 지연시키는 지연 요소(731)에 공급된다. t1-지연된 신호는 펄스 생성기(733)에 공급된다. 지연된 신호에 응답하여, 펄스 생성기(733)는 펄스 폭 t2를 가지는 펄스 신호(734)를 생성한다. 펄스 신 호는 인버터(735)에 의해 반전되고, 반전된 신호(리셋 펄스 신호)(737)는 NAND 게이트(723)에 공급된다. 입력 리셋 신호(315)는 또한, NAND 게이트(723)에 공급되는 출력 신호(741)를 가지는, 다른 NAND 게이트(725)에 공급된다. NAND 게이트(723)의 출력 신호(리셋 인에이블 신호(743))는 NAND 게이트(725 및 713)에 공급된다. NAND 게이트(713)의 출력 신호(745)는 NAND 게이트(751)에 공급된다. NAND 게이트(751)의 출력 신호(752), 클럭 신호(313), 및 입력 리셋 신호(315)는, NAND 게이트(753)에 공급되고, 이어서 NAND 게이트(753)는 출력 신호(755)를 NAND 게이트(751)에 제공한다. NAND 게이트(751)는, 인버터(757)에 의해 반전되는 논리 리셋 신호(752)를 출력하고, 반전된 신호가 리셋 컨트롤 신호(333)로서 제공된다. 리셋 컨트롤 신호(333)는 펄스 생성기(761)에 공급되고, 그렇게 생성된 출력 신호는 반전된 펄스 신호(리셋 펄스 신호)(765)를 NAND 게이트(725)에 제공하기 위해, 인버터(763)에 의해 반전된다. 출력(리셋 인에이블 신호(743))과 함께

래치를 형성하기 위해, NAND 게이트들(723 및 725)이 연결되어 있다. 비슷하게, NAND 게이트들(751 및 753)이 논리 리셋 신호(752)와 함께

래치 구성에 연결되어 있다.

도 7B는 리셋 컨트롤 논리 회로(350)에서의 신호들을 도시한다. 이것들은 클럭 신호(313), 입력 게이팅 신호(311), 입력 리셋 신호(315), 명령 변경 플래그 신호(331), DFF(711)의 Q 출력 신호(712), 반전된 신호(716), 반전된 신호(리셋 펄스 신호)(737), 리셋 가능 신호(743), NAND 게이트(713)의 출력 신호(745), NAND 게이트(753)의 출력 신호(755), 리셋 컨트롤 신호(333), 인버터(763)로부터 반전된 펄 스 신호(리셋 펄스 신호)(765), 그리고 NAND 게이트(725)의 출력 신호(741)를 포함한다.

도 7A 및 7B를 참조하면, 입력 게이팅 신호의 "하이"로의 천이는 새로운 명령의 시작을 의미한다. 명령 변경 플래그는 새로운 명령의 어서션(assertion)을 의미한다. 새로운 명령의 어서션은 리플 카운터를 리셋할 수 있다. 입력 게이팅 신호(311)는, 입력 게이팅 신호(311)를 생성하는 이전의 논리 시스템으로부터 새 명령이 발행될 때까지 카운팅을 오직 컨트롤한다. 리셋 인에이블 신호(743)는, 초기의 "리셋" 동작, 및 이전의 논리 시스템으로부터 생성되는 새 명령의 시작을 표시하는 명령 변경 신호(331)에 의해 인에이블된다. 리셋 인에이블 신호(743)의 하이 상태 동안, 입력 게이팅 신호(311)의 하이 상태가 유효하게 된다.

입력 리셋 신호(315)가 하이로 갈 때, 지연 요소(731), 펄스 생성기(733), 및 인버터(735)의 동작에 의해, 반전된 신호(737)에서 펄스가 생성된다. 입력 리셋 신호(315)의 상승 에지(781)를 따르는 780에, 이러한 펄스의 예가 표시되어 있다. NAND 게이트(723)로부터의 리셋 인에이블 신호(743)가, 782에 표시된 바와 같이, 반전된 신호(737)에서의 이러한 펄스를 따라 하이로 간다.

더욱이, 리셋 인에이블 신호(743)에서의 상승 에지는 또한, 명령 변경 플래그 신호(331)의 상승 에지를 따른다. 명령 변경 플래그 펄스(786)를 따르는 상승 에지(784)를 가지고 이것의 예가 도시되어 있다.

NAND 게이트(713)에 공급되는 DFF(711)의 Q 출력 신호(712) 및 그것의 반전 된 신호(신호(712)와 비교하여 약간 지연된 신호)(716)는 조합하여, 출력 신호(745)의 펄스를 생성한다. 상기 펄스는, 신호(712)가 하이로 가고, 동시에 리셋 인에이블 신호(743)가 또한 하이인 경우에만 언제나, 신호(712)의 펄스와 반전된 신호(716)의 펄스 사이의 지연 동안 지속된다. 인버터(715)에 의한 지연은, 신호(716)의 펄스를 생성하기 위해, 다양한 홀수개의 인버터들을 이용하여 섬세하게 조율될 수 있다. 도 7B에서, 입력 리셋 신호(315)의 상승 에지(781)에 이어서, 리셋 인에이블 신호(743)가 활성인 기간 동안, 신호(745)에서의 펄스(787)가 도시되는 한편, 명령 변경 플래그 신호(331)의 입력 펄스(786)에 이어서, 리셋 인에이블 신호(743)가 활성인 기간 동안, 신호(745)에서의 펄스(788)가 도시된다.

NAND 게이트(713)로부터의 출력 신호(745)에 나타난 각 펄스의 하향 천이는,

래치로의 세트 입력으로서 동작하고, 논리 리셋 신호(752)에서 상승 에지와, 논리 컨트롤 신호(333)에서 대응하는 하강 에지를 초래한다. 구체적으로는, 하강 에지들(790, 792)이 펄스들(787, 788)에 대응한다.

가 세트 될 때마다 그때에 이어지는, 클럭 신호(313)의 다음 하강 에지는,

래치로의 리셋 입력으로서 동작하고, 논리 리셋 신호(752)에서 하강 에지와, 논리 컨트롤 신호에서(333) 대응하는 상승 에지를 초래한다. 구체적으로는, 리셋 컨트롤 신호(333)의 상승 에지들(794,796)이, 클럭 신호(313)의 하강 에지들(798, 800)에 대응한다. 리셋 컨트롤 신호(333)는 리플 카운터의 메인 리셋으로서 동작한다.

리셋 컨트롤 신호(333)의 각 상승 에지는, 논리 리셋 신호(752)에서 대응하 는 펄스, 및 펄스 생성기(761)와 인버터(763)의 결과로서의 반전된 펄스 신호(리셋 펄스 신호)(765)에서 대응하는 음의 펄스를 초래한다. 반전된 펄스 신호(765)에서 음의 펄스들(802, 804)이, 리셋 컨트롤 신호(333)의 상승 에지들(794, 796)을 따르는 것으로 도시되어 있다.

반전된 펄스 신호(765)는 NAND 게이트들(723, 725)로 구성된

래치로의 /리셋 입력으로서 동작한다. 결과적으로, 반전된 펄스 신호(765)에서 각 펄스는 래치를 리셋하고, 리셋 인에이블 신호(743)를 로우로 천이시키는 원인이 된다. 리셋 인에이블 신호(743)의 하강 에지들(806, 808)이, 반전된 펄스 신호(765)의 펄스들(802, 804)과 대응하는 것을 볼 수 있다. 그 결과로, 세트 된 후, NAND 게이트들(723, 725)로 구성된

래치로부터의 리셋 인에이블 신호(743)가, 리셋 컨트롤 신호(333)에서의 펄스가 완료된 후 까지, 리셋이 되지 않는다. 그래서, 리셋 컨트롤 신호(333)에서의 하나의 펄스는 리플 카운터가 리셋 되도록 초기화(initiate)할 것이다. 리셋 인에이블 신호(743)가 리셋인 한, 리셋 컨트롤 신호(333)는, DFF(711)의 Q 출력 신호(712) 및 그것의 반전된 신호(716)에서의 추가의 천이에도 불구하고 하이로 남을 것이다.

상기 기능성과 함께, 리플 카운터는, 입력 리셋 신호(315) 및 리셋 컨트롤 신호(333)에 응답하여 리셋된다.

묘사된 실시예와 함께, 선택적인 리셋 동작이 수행된다. 디지털 논리 시스템에서, 여러 입력 상황들이 발생할 수 있다. 리셋 컨트롤 논리(350)를 사용하여, 오 직 특정된 상황만이 리플 카운터에 대한 리셋 신호를 생성한다. 피드백 리플 동작은, 에지 검출 펄스 생성기에 의해, 순차적 클럭 및 펄스 생성을 가지고, 오버랩 또는 타이밍 위반 방지를 보장한다. 이 결과를 달성한 구체적 회로가 제공되는 반면, 리셋 컨트롤 논리는, 다른 논리를 사용하여 비슷한 방식을 수행할 수 있다.

상기 기술된 구현들에서, 신호는 활성의 "하이" 논리 신호다. 신호의 논리 "하이" 및 "로우"상태는, 각각 하이 및 로우 공급 전압 VDD 및 VSS에 의해 나타내질 수 있다. 그러나, 신호는 설계 선택에 따라서 활성의 "로우"일 수 있다. 신호의 논리 "하이" 및 "로우"상태는, 각각 로우 및 하이 공급 전압 VSS 및 VDD에 의해 나타내질 수 있다. 또한, 디바이스 동작에의 전압은, "하이" 및 "로우" 공급 전압 VDD 및 VSS로부터 유도된 전압일 수 있다.

예를 들어, 도 4B의 참조에서, 입력 게이팅 신호(311)는 활성의 로우 논리 신호일 수 있다. 특정의 게이팅 간격을 정의하는, 450에서의 프론트 에지 및 454에서의 트레일링 에지는 각각 하강 및 상승 에지일 수 있다. 이러한 회로 구성에서, 트레링일 및 상승 에지에, 클럭 신호의 오버랩된 펄스가 완전히 복원될 것이다.

상기 기술된 구현들에서, 단순함을 위해, 도면에 도시된 바와 같이 디바이스 요소들 및 회로들이 서로 연결되어 있다. 펄스 카운터 장치로의 본 발명의 구체적인 응용에서, 회로, 요소, 디바이스 등이 서로 직접적으로 연결되어 있다. 마찬가지로, 회로, 요소, 디바이스 등이, 펄스 카운터의 동작에 필요한, 각각의 다른 회로, 요소, 디바이스 등을 통해 서로 간접적으로 연결될 수 있다. 그래서, 실제 펄스 카운터 장치의 구성에서, 회로, 요소, 디바이스 등이 서로 (직접적 또는 간접적 으로 연결되어) 결부된다.

본 발명의 상기 기술된 구현들은 오직 예로만 의도된다. 본 명세서에 첨부된 특허청구범위에 의해서만 정해지는, 본 발명의 범위로부터 벗어나지 않은 채 개조, 변형, 및 변화가 당업자에 의한, 특정한 구현으로 달성될 수 있다.

Claims

특정 시간 간격 동안의 입력 펄스를 카운팅하기 위한 장치로서,

클럭 신호와 입력 게이팅 신호에 응답하여 클럭 에지 복원 출력 신호를 생성하고 입력 게이팅을 수행하기 위한 입력 게이팅 회로 - 상기 클럭 신호는 제 1 및 제 2 방향의 에지를 가지는 입력 펄스를 포함하고, 상기 에지의 상기 제 2 방향은 상기 제 1 방향의 반대이며, 상기 클럭 에지 복원 출력 신호는, 상기 입력 게이팅 신호가 인에이블 상태인 동안 및 상기 입력 게이팅 신호가 상기 인에이블 상태에서 디스에이블 상태로 천이할 때 발생하는 상기 클럭 신호의 상기 제 1 및 제 2 방향 에지 중 어느 하나의 각각에 대한, 각각의 풀 클럭 펄스를 포함한다 - 및

상기 클럭 에지 복원 출력 신호에 포함된 펄스를 카운팅하기 위한 카운터 회로를 포함하는, 입력 펄스 카운팅 장치.
청구항 1에 있어서, 상기 입력 게이팅 회로는 게이트된 클럭 신호를 생성하기 위해 상기 입력 게이팅 신호를 사용하여 상기 클럭 신호를 게이팅하기 위한 클럭 게이팅 회로를 포함하고, 상기 게이트된 클럭 신호는 상기 클럭 신호의 클럭 펄스 동안 상기 입력 게이팅 신호가 디스에이블 상태로 천이할 때 풀 클럭 펄스 폭보다 짧은 클럭 펄스를 포함하는, 입력 펄스 카운팅 장치.
청구항 2에 있어서, 상기 입력 게이팅 회로는 상기 클럭 신호의 제 1 방향 에지에 대응하는 상기 게이트된 클럭 신호에서의 각 천이를 위한 상기 클럭 에지 복원 출력 신호에서의 제 1 방향 에지를 생성하고, 또한, 상기 클럭 신호의 각 제 2 방향 에지를 위한 상기 클럭 에지 복원 출력 신호에서의 제 2 방향 에지를 생성하기 위한 조합 논리 회로를 더 포함하는, 입력 펄스 카운팅 장치.
청구항 3에 있어서, 상기 클럭 게이팅 회로는,

상기 클럭 신호에 응답하여, 상기 입력 게이팅 신호의 논리 상태를 래칭하고, 그것에 의하여 래치 출력 신호를 생성하기 위한 래치 회로, 및

상기 래치 출력 신호, 상기 입력 게이팅 신호, 및 상기 클럭 신호에 응답하여 상기 게이트된 클럭 신호를 생성하기 위한 게이팅 논리 회로를 포함하는, 입력 펄스 카운팅 장치.
청구항 4에 있어서, 상기 조합 논리 회로는 상기 클럭 신호를 수신하기 위한 세트 입력, 및 상기 게이트된 클럭 신호를 수신하기 위한 리셋 입력을 가지는 래치를 포함하는, 입력 펄스 카운팅 장치.
청구항 1에 있어서, 상기 카운터 회로의 리셋 동작을 컨트롤하기 위한 리셋 컨트롤 논리 회로를 더 포함하는, 입력 펄스 카운팅 장치.
청구항 6에 있어서, 상기 리셋 컨트롤 논리 회로는 상기 입력 게이팅 신호, 상기 클럭 신호, 리셋 신호, 및 명령 변경 신호에 응답하여, 리셋 컨트롤 신호를 생성하기 위한 리셋 생성 회로를 포함하는, 입력 펄스 카운팅 장치.
청구항 7에 있어서, 상기 리셋 컨트롤 논리 회로는 상기 명령 변경 신호에서의 명령을 따르는 기간, 및 상기 리셋 신호에서의 인에이블 상태로의 천이를 따르는 기간을 위해 리셋을 인이에블하는 리셋 인에이블 신호를 생성하기 위한 리셋 인에이블 회로를 더 포함하는, 입력 펄스 카운팅 장치.
청구항 8에 있어서, 상기 리셋 생성 회로는 리셋 인에이블 신호에 의해 인에이블될 때, 상기 입력 게이팅 신호의 양의 천이 및 상기 클럭의 후속의 양의 천이를 따르는 내부 리셋 펄스를 생성하기 위한 내부 리셋 생성 회로를 포함하는, 입력 펄스 카운팅 장치.
청구항 9에 있어서, 상기 내부 리셋 생성 회로는,

지연된 입력 게이팅 신호를 제공하기 위해, 상기 입력 게이팅 신호를 지연하기 위한 입력 게이팅 신호 지연 회로, 및

상기 리셋 컨트롤 신호를 제공하기 위해, 상기 리셋 인에이블 신호와 상기 지연된 입력 게이팅 신호를 논리적으로 조합하기 위한 논리 회로를 포함하는, 입력 펄스 카운팅 장치.
청구항 10에 있어서, 상기 입력 게이팅 신호 지연 회로는,

D 입력으로서 상기 입력 게이팅 신호, 및 클럭 입력으로서 클럭 신호를 수신하고, Q 출력을 생성하기 위한 D-타입 플립-플롭, 및

처리 지연 후, 상기 Q 출력의 지연된 반전을 생성하기 위한 인버터 회로를 포함하고,

상기 리셋 컨트롤 신호를 생성하기 위해, 상기 Q 출력과 상기 Q 출력의 지연된 반전은, 상기 리셋 인에이블 신호와 상기 지연된 입력 게이팅 신호를 논리적으로 조합하기 위한 상기 논리 회로로 함께 입력되는, 입력 펄스 카운팅 장치.
청구항 11에 있어서, 상기 인버터 회로는 상기 Q 출력의 지연된 반전을 생성하는 홀수개의 인버터들을 포함하며, 상기 인버터들 각각은 신호 지연을 제공하는, 입력 펄스 카운팅 장치.
청구항 8에 있어서, 상기 리셋 인에이블 회로는,

지연된 리셋 신호를 제공하기 위해, 상기 리셋 신호를 지연하기 위한 지연 회로, 및

리셋 펄스 신호를 제공하기 위해, 상기 지연된 리셋 신호에 응답하여 펄스 신호를 생성하기 위한 펄스 생성기를 포함하는, 입력 펄스 카운팅 장치.
청구항 13에 있어서, 상기 리셋 인에이블 회로는, 상기 리셋 컨트롤 신호에 응답하여 제 2 펄스 신호를 생성하기 위한 제 2 펄스 생성기를 더 포함하며, 상기 제 2 펄스 신호는 상기 리셋 컨트롤 신호의 자기-생성을 위해 제공되는, 입력 펄스 카운팅 장치.
청구항 14에 있어서, 상기 리셋 인에이블 회로는 상기 제 2 펄스 신호를 상기 리셋 펄스 신호와 논리적으로 조합하기 위한 논리 회로를 더 포함하는, 입력 펄스 카운팅 장치.
청구항 1에 있어서, 상기 카운터 회로는, 상기 클럭 에지 복원 출력 신호에 포함된 펄스를 카운트하기 위해 직렬로 결합된 복수의 플립-플롭(FF) 회로를 포함하며, 상기 카운터 회로는 피드백 루프를 가지고, 상기 복수의 FF 회로는 클럭 소스로서 상기 클럭 에지 복원 출력 신호를 수신하기 위한 제 1 FF 회로를 포함하며, 복수의 FF 회로의 나머지 각 FF 회로는 이전의 FF 회로의 출력으로부터 클럭 소스를 취하고, 각 FF 회로는 출력 신호를 제공하는, 입력 펄스 카운팅 장치.
청구항 16에 있어서, 상기 FF 회로로부터의 상기 출력 신호 및 상기 클럭 에지 복원 출력 신호에 응답하여 상기 카운터 회로의 논리 동작의 포인트를 발견하기 위한, 논리 동작 발견 회로를 더 포함하는, 입력 펄스 카운팅 장치.
청구항 17에 있어서, 상기 논리 동작 발견 회로는 상기 FF 회로로부터의 상기 출력 신호 및 상기 클럭 에지 복원 출력 신호에 응답하여, 플래그를 발행하기 위한 플래그 생성 회로를 포함하며, 상기 플래그는, 다음의 논리 시스템이 래치 및 그 안에서의 타이밍 컨트롤과 관련된 동작을 시작하기 위한 것인, 입력 펄스 카운팅 장치.
입력 펄스를 카운팅하는 방법으로서,

입력 게이팅 신호 및 상기 입력 펄스를 포함하는 클럭 신호를 수신하는 동작,

게이트된 클럭 펄스와 클럭 에지 복원된 펄스를 포함하는, 클럭 에지 복원 출력 신호를 생성하기 위해, 상기 클럭 신호의 상기 입력 펄스의 클럭 에지 복원을 수행하는 동작, 및

직렬로 연결된 복수의 플립-플롭(FF) 회로를 가지는 카운터 회로를 가지고 상기 클럭 에지 복원 출력 신호에 포함된 펄스를 카운트하는 동작을 포함하며, 상기 카운터 회로는 피드백 루프를 가지고, 상기 복수의 FF 회로는 클럭 소스로서 상기 클럭 에지 복원 출력 신호를 수신하기 위한 제 1 FF 회로를 포함하고, 상기 복수의 FF 회로의 나머지 각 FF 회로는 이전의 FF 회로의 출력으로부터 클럭 소스를 취하는, 입력 펄스 카운팅 방법.
청구항 19에 있어서, 디지털 논리 시스템에서, 래치 및 타이밍 컨트롤과 관련된 동작을 다음의 논리 시스템이 시작하도록, 상기 다음의 논리 시스템의 논리 동작 포인트를 발견하기 위한 플래그를 발행하는 동작, 및

상기 카운터 회로의 리셋 동작을 컨트롤하는 동작을 더 포함하는, 입력 펄스 카운팅 방법.