JPH04302527A - 計数回路 - Google Patents
計数回路Info
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- JPH04302527A JPH04302527A JP9116591A JP9116591A JPH04302527A JP H04302527 A JPH04302527 A JP H04302527A JP 9116591 A JP9116591 A JP 9116591A JP 9116591 A JP9116591 A JP 9116591A JP H04302527 A JPH04302527 A JP H04302527A
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- Japan
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- flip
- flop
- flops
- stage
- counting
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は計数回路、特に、フリッ
プフロップを用いて所定のクロック信号のパルス数を計
数し、クロック信号の分周を行うのに利用できる計数回
路に関する。
プフロップを用いて所定のクロック信号のパルス数を計
数し、クロック信号の分周を行うのに利用できる計数回
路に関する。
【０００２】
【従来の技術】集積回路において、所定の周波数の信号
を分周する回路は、非常に多用される回路である。この
ような分周回路には、通常、フリップフロップを用いた
計数回路が用いられる。たとえば、所定のクロック信号
を１／Ｎに分周するには、このクロック信号のパルスを
Ｎ個分計数する計数回路を用い、Ｎ個の計数期間を１周
期とする新たな信号を発生させればよい。たとえば、特
開昭６３−３１６５１８号公報には、複数のフリップフ
ロップ多段接続することによりシフトレジスタを構成し
た分周回路が開示されている。
を分周する回路は、非常に多用される回路である。この
ような分周回路には、通常、フリップフロップを用いた
計数回路が用いられる。たとえば、所定のクロック信号
を１／Ｎに分周するには、このクロック信号のパルスを
Ｎ個分計数する計数回路を用い、Ｎ個の計数期間を１周
期とする新たな信号を発生させればよい。たとえば、特
開昭６３−３１６５１８号公報には、複数のフリップフ
ロップ多段接続することによりシフトレジスタを構成し
た分周回路が開示されている。
【０００３】
【発明が解決しようとする課題】従来の一般的な計数回
路では、Ｎ個のパルスを計数するためには、（Ｎ−１）
個のフリップフロップが必要になる。したがって、この
ような計数回路を半導体集積回路として組み込むと、半
導体チップ上の大きな領域を占有することになり、コス
ト高になるという問題が生じる。
路では、Ｎ個のパルスを計数するためには、（Ｎ−１）
個のフリップフロップが必要になる。したがって、この
ような計数回路を半導体集積回路として組み込むと、半
導体チップ上の大きな領域を占有することになり、コス
ト高になるという問題が生じる。
【０００４】そこで本発明は、必要なフリップフロップ
の数を低減させることができる計数回路を提供すること
を目的とする。
の数を低減させることができる計数回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明は、所定のクロッ
ク信号のパルスをＮ個分計数する計数回路において、Ｎ
≦２ｎを満たす整数ｎ個のＤ型フリップフロップを用意
し、各フリップフロップごとに、それぞれの反転出力端
子ＱＮとＤ入力端子とを互いに接続し、第１段目のフリ
ップフロップのクロック入力端子に前記クロック信号を
与え、第ｉ段目（２≦ｉ≦ｎ）のフリップフロップのク
ロック入力端子と、第（ｉ−１）段目のフリップフロッ
プの反転出力端子ＱＮと、をそれぞれ互いに接続し、Ｎ
を２進数表示したときに、ビット「１」が現れる桁位置
ｋ（最下位ビットを桁位置１と数える）を求め、第ｋ段
目のフリップフロップの正出力端子Ｑが出力する論理値
の論理積をとる回路と、この論理積をラッチする回路と
、を更に設け、この論理積により各フリップフロップを
リセットするようにし、リセット時から次のリセット時
までの間にクロック信号のＮ個分を計数できるようにし
たものである。
ク信号のパルスをＮ個分計数する計数回路において、Ｎ
≦２ｎを満たす整数ｎ個のＤ型フリップフロップを用意
し、各フリップフロップごとに、それぞれの反転出力端
子ＱＮとＤ入力端子とを互いに接続し、第１段目のフリ
ップフロップのクロック入力端子に前記クロック信号を
与え、第ｉ段目（２≦ｉ≦ｎ）のフリップフロップのク
ロック入力端子と、第（ｉ−１）段目のフリップフロッ
プの反転出力端子ＱＮと、をそれぞれ互いに接続し、Ｎ
を２進数表示したときに、ビット「１」が現れる桁位置
ｋ（最下位ビットを桁位置１と数える）を求め、第ｋ段
目のフリップフロップの正出力端子Ｑが出力する論理値
の論理積をとる回路と、この論理積をラッチする回路と
、を更に設け、この論理積により各フリップフロップを
リセットするようにし、リセット時から次のリセット時
までの間にクロック信号のＮ個分を計数できるようにし
たものである。
【０００６】
【作 用】本発明に係る計数回路によれば、第ｉ段目
のフリップフロップの出力は、クロック信号の２（ｉ−
１）周期ごとに反転することになり、所定段数目のフリ
ップフロップの出力を取り出すことにより、所望の値の
計数処理が可能になる。このような構成では、整数Ｎを
計数するために、Ｎ≦２ｎを満たす整数ｎ個のフリップ
フロップを用意すればよいので、（Ｎ−１）個のフリッ
プフロップを必要とした従来の計数回路に比べ、必要な
フリップフロップの数が大幅に減ることになる。
のフリップフロップの出力は、クロック信号の２（ｉ−
１）周期ごとに反転することになり、所定段数目のフリ
ップフロップの出力を取り出すことにより、所望の値の
計数処理が可能になる。このような構成では、整数Ｎを
計数するために、Ｎ≦２ｎを満たす整数ｎ個のフリップ
フロップを用意すればよいので、（Ｎ−１）個のフリッ
プフロップを必要とした従来の計数回路に比べ、必要な
フリップフロップの数が大幅に減ることになる。
【０００７】
【実施例】以下、本発明を図示する実施例に基づいて説
明する。本発明によれば、整数Ｎを計数するためには、
Ｎ≦２ｎを満たす整数ｎ個のＤ型フリップフロップを用
意する。ここでは、Ｎ＝１０の場合を例にとった実施例
を説明する。Ｎ＝１０の場合、１０≦２ｎを満たす整数
ｎの最小値はｎ＝４であるから、４つのＤ型フリップフ
ロップを用意すればよいことになる。従来の計数回路で
は、９個のフリップフロップを用意する必要があり、本
発明では必要なフリップフロップの数が大幅に減少する
ことがわかる。
明する。本発明によれば、整数Ｎを計数するためには、
Ｎ≦２ｎを満たす整数ｎ個のＤ型フリップフロップを用
意する。ここでは、Ｎ＝１０の場合を例にとった実施例
を説明する。Ｎ＝１０の場合、１０≦２ｎを満たす整数
ｎの最小値はｎ＝４であるから、４つのＤ型フリップフ
ロップを用意すればよいことになる。従来の計数回路で
は、９個のフリップフロップを用意する必要があり、本
発明では必要なフリップフロップの数が大幅に減少する
ことがわかる。
【０００８】図１は、４つのＤ型フリップフロップ１〜
４によって、整数「１０」を計数する回路を示す回路図
である。本発明の計数回路では、すべてのフリップフロ
ップは、それぞれの反転出力端子ＱＮとＤ入力端子とが
互いに接続される。そして、第１段目のフリップフロッ
プ１のクロック入力端子にクロック信号が与えられる。 第２段目以降のフリップフロップ２〜４のクロック入力
端子には、それぞれ前段のフリップフロップの反転出力
ＱＮが与えられる。
４によって、整数「１０」を計数する回路を示す回路図
である。本発明の計数回路では、すべてのフリップフロ
ップは、それぞれの反転出力端子ＱＮとＤ入力端子とが
互いに接続される。そして、第１段目のフリップフロッ
プ１のクロック入力端子にクロック信号が与えられる。 第２段目以降のフリップフロップ２〜４のクロック入力
端子には、それぞれ前段のフリップフロップの反転出力
ＱＮが与えられる。
【０００９】各フリップフロップの正出力端子Ｑが出力
する論理値は、計数すべき数値に基づいて選択的に用い
られる。すなわち、計数すべき数値Ｎを２進数表示した
ときに、ビット「１」が現れる桁位置ｋ（最下位ビット
を桁位置１と数える）を求め、第ｋ段目のフリップフロ
ップの正出力端子Ｑが出力する論理値だけが用いられ、
その論理積が演算される。この実施例では、計数すべき
数値「１０」を２進数表示すると、「１０１０」である
から、第２段目のフリップフロップ２と第４段目のフリ
ップフロップ４との正出力端子Ｑが出力する論理値につ
いての論理積を求めるために、ＡＮＤゲート５が設けら
れている。
する論理値は、計数すべき数値に基づいて選択的に用い
られる。すなわち、計数すべき数値Ｎを２進数表示した
ときに、ビット「１」が現れる桁位置ｋ（最下位ビット
を桁位置１と数える）を求め、第ｋ段目のフリップフロ
ップの正出力端子Ｑが出力する論理値だけが用いられ、
その論理積が演算される。この実施例では、計数すべき
数値「１０」を２進数表示すると、「１０１０」である
から、第２段目のフリップフロップ２と第４段目のフリ
ップフロップ４との正出力端子Ｑが出力する論理値につ
いての論理積を求めるために、ＡＮＤゲート５が設けら
れている。
【００１０】ＡＮＤゲート５の出力端子Ａには、計数完
了を示す論理値が得られるが、この論理値を保持するた
め、この実施例では、２つのＮＯＲゲート６，７から構
成されるラッチ回路を接続している。したがって、実際
の出力は、このラッチ回路の出力端子Ｂから取り出され
る。また、この出力端子Ｂは、すべてのフリップフロッ
プのリセット端子Ｒに接続されており、出力端子Ｂに出
力される論理値に基づいて、すべてのフリップフロップ
がリセットされる。更に、ラッチ回路を構成する一方の
ＮＯＲゲート７には、インバータ８によって反転された
クロック信号が与えられており、このクロック信号によ
りラッチ回路はリセットされる。
了を示す論理値が得られるが、この論理値を保持するた
め、この実施例では、２つのＮＯＲゲート６，７から構
成されるラッチ回路を接続している。したがって、実際
の出力は、このラッチ回路の出力端子Ｂから取り出され
る。また、この出力端子Ｂは、すべてのフリップフロッ
プのリセット端子Ｒに接続されており、出力端子Ｂに出
力される論理値に基づいて、すべてのフリップフロップ
がリセットされる。更に、ラッチ回路を構成する一方の
ＮＯＲゲート７には、インバータ８によって反転された
クロック信号が与えられており、このクロック信号によ
りラッチ回路はリセットされる。
【００１１】続いて、図２に示すタイミングチャートに
基づいて、この計数回路の動作を説明する。クロック信
号ＣＬＫは、図のように一定周期をもった矩形波である
。図では、説明の便宜上、このクロック信号ＣＬＫの各
パルスに、０，１，２，３，…なる数字を付して示して
ある。第１段目のフリップフロップ１のクロック入力端
子に、このようなクロック信号ＣＬＫが与えられると、
Ｄ型フリップフロップ特有の動作により、正出力端子Ｑ
から出力される信号は、図の信号Ｑ１のようになる。ま
た、反転出力端子ＱＮから出力される信号は、ちょうど
この信号Ｑ１を反転させたものとなる。結局、Ｄ型フリ
ップフロップを１段通すことにより、クロック信号は１
／２に分周されたことになる。したがって、第２〜４段
目のフリップフロップ２〜４において、正出力端子Ｑか
ら出力される信号は、図の信号Ｑ２〜Ｑ４のようになる
。
基づいて、この計数回路の動作を説明する。クロック信
号ＣＬＫは、図のように一定周期をもった矩形波である
。図では、説明の便宜上、このクロック信号ＣＬＫの各
パルスに、０，１，２，３，…なる数字を付して示して
ある。第１段目のフリップフロップ１のクロック入力端
子に、このようなクロック信号ＣＬＫが与えられると、
Ｄ型フリップフロップ特有の動作により、正出力端子Ｑ
から出力される信号は、図の信号Ｑ１のようになる。ま
た、反転出力端子ＱＮから出力される信号は、ちょうど
この信号Ｑ１を反転させたものとなる。結局、Ｄ型フリ
ップフロップを１段通すことにより、クロック信号は１
／２に分周されたことになる。したがって、第２〜４段
目のフリップフロップ２〜４において、正出力端子Ｑか
ら出力される信号は、図の信号Ｑ２〜Ｑ４のようになる
。
【００１２】いま、出力端子Ｂに図の信号Ｂに示すよう
なリセット信号が出力されたものと仮定する。したがっ
て、フリップフロップ１〜４は、時刻ｔ１においてリセ
ットされ、動作を開始する。ここで、ＡＮＤゲート５の
動作に着目すると、第２段目のフリップフロップ２の正
出力端子Ｑおよび第４段目のフリップフロップ４の正出
力端子Ｑの両方が論理“１”を出力した場合に、ＡＮＤ
ゲート５の出力が論理“１”となることがわかる。図２
のタイムチャートにおいて、このような現象が起こるの
は、時刻ｔ２である。したがって、ＡＮＤゲート５の出
力端子Ａに出力される信号は、図２の信号Ａに示すよう
に、時刻ｔ２において立ち上がる信号となる。時刻ｔ２
において端子Ａの論理値が反転すると、同時に端子Ｂの
論理値も反転することになる。したがって、信号Ｂとし
て示したリセット信号は、時刻ｔ２で立ち下がる。これ
により、すべてのフリップフロップはリセットされ、信
号Ｑ１〜Ｑ４はいずれも論理“０”となる。ただし、Ｎ
ＯＲゲート６，７で構成されるラッチ回路は、このとき
の論理値“０”を維持し、このラッチ回路の出力はイン
バータ８で反転されたクロック信号によって、時刻ｔ３
において論理値“１”へと立ち上がる。
なリセット信号が出力されたものと仮定する。したがっ
て、フリップフロップ１〜４は、時刻ｔ１においてリセ
ットされ、動作を開始する。ここで、ＡＮＤゲート５の
動作に着目すると、第２段目のフリップフロップ２の正
出力端子Ｑおよび第４段目のフリップフロップ４の正出
力端子Ｑの両方が論理“１”を出力した場合に、ＡＮＤ
ゲート５の出力が論理“１”となることがわかる。図２
のタイムチャートにおいて、このような現象が起こるの
は、時刻ｔ２である。したがって、ＡＮＤゲート５の出
力端子Ａに出力される信号は、図２の信号Ａに示すよう
に、時刻ｔ２において立ち上がる信号となる。時刻ｔ２
において端子Ａの論理値が反転すると、同時に端子Ｂの
論理値も反転することになる。したがって、信号Ｂとし
て示したリセット信号は、時刻ｔ２で立ち下がる。これ
により、すべてのフリップフロップはリセットされ、信
号Ｑ１〜Ｑ４はいずれも論理“０”となる。ただし、Ｎ
ＯＲゲート６，７で構成されるラッチ回路は、このとき
の論理値“０”を維持し、このラッチ回路の出力はイン
バータ８で反転されたクロック信号によって、時刻ｔ３
において論理値“１”へと立ち上がる。
【００１３】結局、信号Ｂとして示すリセット信号の１
周期は、クロック信号ＣＬＫのパルスを１０個分計数す
るのに必要な時間に等しくなり、１／１０分周信号とし
て利用することができる。以上は、計数すべき数値を「
１０」とした例であるが、これをたとえば、「１１」と
するには、その２進数表示が「１０１１」となるので、
図１の回路において、更に、第１段目のフリップフロッ
プ１の正出力端子Ｑを、ＡＮＤゲート５の入力端子に接
続してやればよい。信号Ａは、３つのフリップフロップ
１，２，４の正出力端子Ｑの論理値がいずれも論理“１
”になる時刻ｔ４において立ち上がることになり、クロ
ック信号ＣＬＫのパルスを１１個分計数することができ
る。このように、フリップフロップの接続段数および配
線を変えることにより、所望の整数値Ｎを計数すること
が可能であり、１／Ｎ分周回路を容易に実現することが
できる。
周期は、クロック信号ＣＬＫのパルスを１０個分計数す
るのに必要な時間に等しくなり、１／１０分周信号とし
て利用することができる。以上は、計数すべき数値を「
１０」とした例であるが、これをたとえば、「１１」と
するには、その２進数表示が「１０１１」となるので、
図１の回路において、更に、第１段目のフリップフロッ
プ１の正出力端子Ｑを、ＡＮＤゲート５の入力端子に接
続してやればよい。信号Ａは、３つのフリップフロップ
１，２，４の正出力端子Ｑの論理値がいずれも論理“１
”になる時刻ｔ４において立ち上がることになり、クロ
ック信号ＣＬＫのパルスを１１個分計数することができ
る。このように、フリップフロップの接続段数および配
線を変えることにより、所望の整数値Ｎを計数すること
が可能であり、１／Ｎ分周回路を容易に実現することが
できる。
【００１４】
【発明の効果】以上のとおり、本発明に係る計数回路に
よれば、整数Ｎを計数するために、Ｎ≦２ｎを満たす整
数ｎ個のフリップフロップを用意すればすむので、（Ｎ
−１）個のフリップフロップを必要とした従来の計数回
路に比べ、必要なフリップフロップの数を大幅に減少さ
せることができる。
よれば、整数Ｎを計数するために、Ｎ≦２ｎを満たす整
数ｎ個のフリップフロップを用意すればすむので、（Ｎ
−１）個のフリップフロップを必要とした従来の計数回
路に比べ、必要なフリップフロップの数を大幅に減少さ
せることができる。
【図１】整数「１０」を計数する計数回路に本発明を適
用した一実施例を示す回路図である。
用した一実施例を示す回路図である。
【図２】図１に示す回路の動作を説明するタイミングチ
ャートである。
ャートである。
１…第１段目のフリップフロップ
２…第２段目のフリップフロップ
３…第３段目のフリップフロップ
４…第４段目のフリップフロップ
５…ＡＮＤゲート
６，７…ＮＯＲゲート
８…インバータ
Ａ…端子Ａに出力される信号
Ｂ…端子Ｂに出力される信号
ＣＬＫ…クロック信号
Claims (1)
- 【請求項１】 所定のクロック信号のパルスをＮ個分
計数する計数回路であって、Ｎ≦２ｎを満たす整数ｎ個
のＤ型フリップフロップを用意し、各フリップフロップ
ごとに、それぞれの反転出力端子ＱＮとＤ入力端子とを
互いに接続し、第１段目のフリップフロップのクロック
入力端子に前記クロック信号を与え、第ｉ段目（２≦ｉ
≦ｎ）のフリップフロップのクロック入力端子と、第（
ｉ−１）段目のフリップフロップの反転出力端子ＱＮと
、をそれぞれ互いに接続し、Ｎを２進数表示したときに
、ビット「１」が現れる桁位置ｋ（最下位ビットを桁位
置１と数える）を求め、第ｋ段目のフリップフロップの
正出力端子Ｑが出力する論理値の論理積をとる回路と、
この論理積をラッチする回路と、を更に設け、前記論理
積により各フリップフロップをリセットするようにし、
リセット時から次のリセット時までの間にクロック信号
のＮ個分を計数できるようにしたことを特徴とする計数
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116591A JPH04302527A (ja) | 1991-03-29 | 1991-03-29 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116591A JPH04302527A (ja) | 1991-03-29 | 1991-03-29 | 計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302527A true JPH04302527A (ja) | 1992-10-26 |
Family
ID=14018870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9116591A Pending JPH04302527A (ja) | 1991-03-29 | 1991-03-29 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008014594A1 (en) * | 2006-07-31 | 2008-02-07 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
-
1991
- 1991-03-29 JP JP9116591A patent/JPH04302527A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008014594A1 (en) * | 2006-07-31 | 2008-02-07 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| EP2050191A1 (en) * | 2006-07-31 | 2009-04-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| JP2009545262A (ja) * | 2006-07-31 | 2009-12-17 | モサイド・テクノロジーズ・インコーポレーテッド | クロックエッジ復元を有するパルスカウンタ |
| US7742551B2 (en) | 2006-07-31 | 2010-06-22 | Mosaid Technologies Incorporated | Pulse counter with clock edge recovery |
| EP2050191A4 (en) * | 2006-07-31 | 2012-09-05 | Mosaid Technologies Inc | PULSE COUNTER WITH RECIPROCATED FLUID RECOVERY |
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