JPH0763135B2 - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPH0763135B2 JPH0763135B2 JP61210246A JP21024686A JPH0763135B2 JP H0763135 B2 JPH0763135 B2 JP H0763135B2 JP 61210246 A JP61210246 A JP 61210246A JP 21024686 A JP21024686 A JP 21024686A JP H0763135 B2 JPH0763135 B2 JP H0763135B2
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- JP
- Japan
- Prior art keywords
- data
- clock
- circuit
- output
- terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に、CMOS形式の同期
式フリップフロップ回路を多数有する半導体集積論理回
路に関する。
式フリップフロップ回路を多数有する半導体集積論理回
路に関する。
従来、この種のフリップフロップ回路の一例を第４図に
示す。
示す。
本フリップフロップ回路においては、第５図に示すタイ
ムチャートからわかるように、データDATAの論理レベル
が出力Ｑの論理レベルと同じ場合にはクロックCLKが入
力しても出力Ｑの論理レベルは変化しない。しかしなが
ら、本回路ではフリップフロップ回路の一部がクロック
CLKの変化によって動作する。
ムチャートからわかるように、データDATAの論理レベル
が出力Ｑの論理レベルと同じ場合にはクロックCLKが入
力しても出力Ｑの論理レベルは変化しない。しかしなが
ら、本回路ではフリップフロップ回路の一部がクロック
CLKの変化によって動作する。
上述したごとく、従来の時にCMOS形式のフリップフロッ
プ回路は、出力に変化が現われない場合においてもフリ
ップフロップ回路の一部が動作するため、クロックの変
化によって電力が消費されることになるが、CMOS回路で
は周波数の高い場合、この本来無駄な消費電力は大きく
なり、CMOS回路の特徴である低消費電力化が実現できな
い欠点があった。
プ回路は、出力に変化が現われない場合においてもフリ
ップフロップ回路の一部が動作するため、クロックの変
化によって電力が消費されることになるが、CMOS回路で
は周波数の高い場合、この本来無駄な消費電力は大きく
なり、CMOS回路の特徴である低消費電力化が実現できな
い欠点があった。
データ入力端子、データ出力端子およびクロック端子を
有し、前記クロック端子へ供給されるクロックに応答し
て前記データ入力端子のデータを取り込み当該データを
前記データ出力端子から出力するとともに保持するフリ
ップフロップにおいて、前記データ入力端子に供給され
るデータと前記データ出力端子から出力されているデー
タを比較し両者が一致している時は第１の論理レベルを
とり不一致の時は第２の論理レベルをとり比較出力を発
生する第１のゲート手段と、前記クロックの前記クロッ
ク端子への供給経路に直列に挿入され、前記クロックの
うち前記比較出力が前記第２の論理レベルの時に生じた
ものについては前記クロック端子への伝達を許可し、前
記比較出力が前記第１の論理レベルの時に生じたものに
ついては前記クロック端子への伝達を禁止する第２のゲ
ート手段とを設けたことを特徴とする。
有し、前記クロック端子へ供給されるクロックに応答し
て前記データ入力端子のデータを取り込み当該データを
前記データ出力端子から出力するとともに保持するフリ
ップフロップにおいて、前記データ入力端子に供給され
るデータと前記データ出力端子から出力されているデー
タを比較し両者が一致している時は第１の論理レベルを
とり不一致の時は第２の論理レベルをとり比較出力を発
生する第１のゲート手段と、前記クロックの前記クロッ
ク端子への供給経路に直列に挿入され、前記クロックの
うち前記比較出力が前記第２の論理レベルの時に生じた
ものについては前記クロック端子への伝達を許可し、前
記比較出力が前記第１の論理レベルの時に生じたものに
ついては前記クロック端子への伝達を禁止する第２のゲ
ート手段とを設けたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す基本回路図であ
る。
る。
第１図を参照すると、本実施例は排他的論理和回路A,NA
NDゲートB,フリップフロップＣおよび微分回路Ｄにより
構成されている。
NDゲートB,フリップフロップＣおよび微分回路Ｄにより
構成されている。
排他的論理和回路ＡはデータDATAの出力Ｑに対する変化
を検出する検出回路で、データDATAが出力Ｑのレベルと
異なるときのみ“1"レベルを出力する。NANDゲートＢお
よび微分回路Ｄはコントロール回路を構成し、排他的論
理和回路Ａから出力する信号ａによって、データDATAが
変化したときのみクロックCLKの信号を有効とする。
を検出する検出回路で、データDATAが出力Ｑのレベルと
異なるときのみ“1"レベルを出力する。NANDゲートＢお
よび微分回路Ｄはコントロール回路を構成し、排他的論
理和回路Ａから出力する信号ａによって、データDATAが
変化したときのみクロックCLKの信号を有効とする。
クロックCLKが読み込まれてデータDATAが出力Ｑに現わ
れると、データDATAと出力Ｑが同レベルになるので、排
他的論理和回路Ａは“0"レベルに戻る。これによってク
ロックCLKは信号ａ（“0"レベル）によってクランプさ
れ、再びデータDATAが変化するまでNANDゲートＢを通過
することはできないことになる。
れると、データDATAと出力Ｑが同レベルになるので、排
他的論理和回路Ａは“0"レベルに戻る。これによってク
ロックCLKは信号ａ（“0"レベル）によってクランプさ
れ、再びデータDATAが変化するまでNANDゲートＢを通過
することはできないことになる。
第２図に本実施例のタイミングチャートを示す微分回路
ＤおよびNANDゲートＢはクロックCLKの立ち上がり時に
のみ幅の狭いパルスｂを発生させる。
ＤおよびNANDゲートＢはクロックCLKの立ち上がり時に
のみ幅の狭いパルスｂを発生させる。
第２図のタイムチャートに示すように、データDATAが変
化すると、今まで保持されていたフリップフロップＣの
出力ＱとデータDATAが異なることになる。このため、排
他的論理和回路Ａは“1"レベルを出力する。
化すると、今まで保持されていたフリップフロップＣの
出力ＱとデータDATAが異なることになる。このため、排
他的論理和回路Ａは“1"レベルを出力する。
データDATAが読み込まれると、出力ＱとデータDATAは同
値になるので出力ａは“0"レベルとなり、パルスｂも
“0"レベルに保たれる。このパルスｂの“0"レベルは、
次にデータDATAが変化するまで保たれる。再びデータDA
TAが変化すると、前に述べたようにクロックCLKが有効
となり、フリップフロップＣにパルスｂが入力され前述
したような動作を行う。
値になるので出力ａは“0"レベルとなり、パルスｂも
“0"レベルに保たれる。このパルスｂの“0"レベルは、
次にデータDATAが変化するまで保たれる。再びデータDA
TAが変化すると、前に述べたようにクロックCLKが有効
となり、フリップフロップＣにパルスｂが入力され前述
したような動作を行う。
第３図は本発明の第２の実施例を示したものである。
本実施例は、排他的論理和回路A,フリップフロップＦお
よび論理積回路Ｈから成る基本回路を４個用いて４ビッ
トバイナリーカウンターを構成したものであり、基本回
路の動作は第１の実施例と同様である。
よび論理積回路Ｈから成る基本回路を４個用いて４ビッ
トバイナリーカウンターを構成したものであり、基本回
路の動作は第１の実施例と同様である。
この実施例においては、バイナリーカウンターの上位桁
に当るフリップフロップほどデータの変化の頻度がクロ
ック信号変化に比して少ない。Q4，Q3，Q2，Q1の変化の
頻度を比較すると、1:2:4:8であるので、Q4，Q3，Q2，Q
1の順で消費電力低減の効果を期待できる。
に当るフリップフロップほどデータの変化の頻度がクロ
ック信号変化に比して少ない。Q4，Q3，Q2，Q1の変化の
頻度を比較すると、1:2:4:8であるので、Q4，Q3，Q2，Q
1の順で消費電力低減の効果を期待できる。
クロックパルス発生のための微分回路Ｅは各フリップフ
ロップ回路毎に設ける必要はなく共通に使用されるため
ここでの消費電力の増大の影響は小さい。
ロップ回路毎に設ける必要はなく共通に使用されるため
ここでの消費電力の増大の影響は小さい。
以上説明したように、本発明はフリップフロップ回路の
データが変化したときのみクロックを有効とする構成を
採ったため、フリップフロップ回路のクロックの変化回
数を減らすことができるようになった。特に、低消費電
力を要求されるCMOS回路で顕著な効果が期待できる。
データが変化したときのみクロックを有効とする構成を
採ったため、フリップフロップ回路のクロックの変化回
数を減らすことができるようになった。特に、低消費電
力を要求されるCMOS回路で顕著な効果が期待できる。
第１図は本発明の第１の実施例、第２図は本実施例のタ
イミングチャートおよび第３図は本発明の第２の実施
例、第４図は従来例および第５図はそのタンミングチャ
ートをそれぞれ示す。 Ａ……排他的論理和回路、Ｂ……NANDゲート、C,F……
フリップフロップ、D,E……微分回路、Ｈ……論理積回
路。
イミングチャートおよび第３図は本発明の第２の実施
例、第４図は従来例および第５図はそのタンミングチャ
ートをそれぞれ示す。 Ａ……排他的論理和回路、Ｂ……NANDゲート、C,F……
フリップフロップ、D,E……微分回路、Ｈ……論理積回
路。
Claims (1)
- 【請求項１】データ入力端子、データ出力端子およびク
ロック端子を有し、前記クロック端子へ供給されるクロ
ックに応答して前記データ入力端子のデータを取り込み
当該データを前記データ出力端子から出力するとともに
保持するフリップフロップにおいて、前記データ入力端
子に供給されるデータと前記データ出力端子から出力さ
れているデータを比較し両者が一致している時は第１の
論理レベルをとり不一致の時は第２の論理レベルをとる
比較出力を発生する第１のゲート手段と、前記クロック
の前記クロック端子への供給経路に直列に挿入され、前
記クロックのうち前記比較出力が前記第２の論理レベル
の時に生じたものについては前記クロック端子への伝達
を許可し、前記比較出力が前記第１の論理レベルの時に
生じたものについては前記クロック端子への伝達を禁止
する第２のゲート手段とを設けたことを特徴とする半導
体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210246A JPH0763135B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210246A JPH0763135B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365711A JPS6365711A (ja) | 1988-03-24 |
| JPH0763135B2 true JPH0763135B2 (ja) | 1995-07-05 |
Family
ID=16586203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210246A Expired - Fee Related JPH0763135B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763135B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949397A (en) | 1994-08-16 | 1999-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Peripheral driver circuit of Liquid crystal electro-optical device |
| US5557225A (en) * | 1994-12-30 | 1996-09-17 | Intel Corporation | Pulsed flip-flop circuit |
| JP4497708B2 (ja) * | 2000-12-08 | 2010-07-07 | 三菱電機株式会社 | 半導体装置 |
| KR100532477B1 (ko) * | 2003-10-24 | 2005-12-01 | 삼성전자주식회사 | 입력 신호의 트랜지션 구간에서 안정적으로 동작하는 패스게이트 회로와 이를 구비하는 셀프 리프레쉬 회로 및 패스게이트 회로의 제어방법 |
| KR100571647B1 (ko) * | 2005-03-31 | 2006-04-17 | 주식회사 하이닉스반도체 | 반도체 장치의 데이터 래치회로 |
| EP2234272A3 (en) | 2009-03-23 | 2015-09-30 | Oticon A/S | Low-power dual-edge-triggered storage cell with scan test support and clock gating circuit therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975739A (ja) * | 1982-10-25 | 1984-04-28 | Fujitsu Ltd | デイジタル装置の省電力化方式 |
-
1986
- 1986-09-05 JP JP61210246A patent/JPH0763135B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365711A (ja) | 1988-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |