JPH04358397A

JPH04358397A - 半導体記憶装置

Info

Publication number: JPH04358397A
Application number: JP3132849A
Authority: JP
Inventors: Takashi Ozawa; 敬小澤; Isao Fukushi; 功福士
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1991-06-04
Filing date: 1991-06-04
Publication date: 1992-12-11
Anticipated expiration: 2015-05-22
Also published as: JP3044634B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、ＳＴＲＡＭ（Ｓｅｌｆ−Ｔｉｍｅｄ　ＲＡＭ）に
おける書込パルス発生回路に関する。近年、コンピュー
タ等の情報処理装置の高性能化に伴って、システムのサ
イクル・タイムの短縮化がより一層要求され、クロック
で制御される同期式のＳＴＲＡＭが提供されている。こ
のようなＳＴＲＡＭ　において、安定した書き込み動作
を行える書込パルス発生回路が要望されている。

【０００２】

【従来の技術】近年、コンピュータ等の情報処理装置の
高性能化に伴って、システムのサイクル・タイムの短縮
化が可能なＳＴＲＡＭ　が提供されている。図６は　Ｓ
ＴＲＡＭの基本的な構成を示すブロック図である。同図
において、参照符号１０１　は書込パルス発生回路，１
０２は入力データ保持回路，１０３はＲＡＭ　回路ブロ
ック，１０４は出力データ保持回路，１０５はクロック
回路である。

【０００３】図６に示されるように、　ＳＴＲＡＭは、
　ＲＡＭ回路ブロック１０３，　ＲＡＭ回路ブロック１
０３　の入力に設けられ入力信号を一時的に保持する入
力データ保持回路１０２，　ＲＡＭ回路ブロック１０３
　の出力に設けられ出力信号を一時的に保持する出力デ
ータ保持回路１０４，入力データ保持回路１０２　およ
び出力データ保持回路１０４　におけるデータの取り込
みおよび保持を制御するクロック回路１０５，および，
　所定の書込パルスを所定のタイミングで発生する書込
パルス発生回路１０１　を備えている。図６において、
参照符号　ＡＤＤはアドレス入力，ＤＩＮはデータ入力
，＃ＣＳはチップセレクト信号，＃ＷＥはライトイネイ
ブル信号，ＣＬＫはクロック入力，　そして，Ｄｏｕｔ
　はデータ出力を示している。ここで、入力データ保持
回路１０２および出力データ保持回路１０４　は、ラッ
チ回路、または、レジスタ回路で構成されている。また
、クロック回路１０５　は、入力データ保持回路１０２
，出力データ保持回路１０４　および書込パルス発生回
路１０１　に対してそれぞれ適切なタイミングのクロッ
クを供給するもので、例えば、必要とするタイミングの
クロックを得ることのできる遅延回路で構成されている
。

【０００４】ところで、　ＳＴＲＡＭは、入力信号にス
キューがあってもクロック・エッジで同期をとるため実
質的にスキューが無いものと見做すことができ、また、
　ＳＴＲＡＭ内で書込パルスを作成するため外部の入力
信号が冗長であっても問題を生じることないため、大幅
なサイクル・タイムの改善（短縮）を行うことができる
。すなわち、通常のＲＡＭにおいては、データの書き込
みはＲＡＭの外から書込パルスを与える必要があり、書
き込み時に該書込パルスとその他の入力信号との間に或
る程度の余裕を持ってタイミングを設定する必要がある
。そのため、通常のＲＡＭは、サイクル・タイムを短縮
することが困難になっている。

【０００５】これに対して、　ＳＴＲＡＭでは、入力端
子および入出力端子に、クロックで制御されるレジスタ
またはラッチが設けられており、入力データのスキュー
をなくすことができると共に、該　ＳＴＲＡＭに内蔵さ
れた書込パルス発生回路１０１　により書込パルスを発
生するため必要最小限の余裕を持たせるだけで各信号の
タイミングを設定することができる。その結果、　ＳＴ
ＲＡＭは、サイクル・タイムを短縮して高速化すること
が可能となる。この　ＳＴＲＡＭにおけるサイクル・タ
イムの短縮は、デバイスが高速になるほど顕著な効果と
して現れることになる。

【０００６】図７は従来の半導体記憶装置の一例を示す
ブロック回路図であり、図６における書込パルス発生回
路１０１　の従来例を示すものである。書込パルス発生
回路（１０１）　は、クロックＣＬＫ　からパルスを発
生するようになっており、クロックＣＬＫ　を遅延時間
の異なる２つの遅延回路１１，１２　に入力し、これら
遅延回路１１，１２　の出力の論理和または論理積をと
って書込パルスを発生させている。すなわち、図７に示
されるように、クロック入力３に供給されたクロックＣ
ＬＫ　を遅延時間ｔｄ１　の第１の遅延回路１１および
遅延時間ｔｄ２　の第２の遅延回路１２に入力し、これ
ら第１および第２の遅延回路１１，１２　の出力をＮＡ
ＮＤ回路１３および　ＮＯＴ回路（インバータ）１４　
を介して出力するようになっている。これにより、（ｔ
ｄ２−ｔｄ１）のパルス幅を有する書込パルスを発生す
るようになっている。

【０００７】図８は図７の半導体記憶装置の動作を説明
するためのタイミング図である。同図に示されるように
、クロック入力３にクロックＣＬＫ　のポジパルス（高
レベルパルス）が入力されたとすると、第１の遅延回路
１１の出力Ａには、遅延時間ｔｄ１　遅れてポジパルス
が出力される。一方、第２の遅延回路１２の出力Ｂには
、遅延時間ｔｄ２　遅れてネガパルス（低レベルパルス
）が出力される。ここで、遅延時間　ｔｄ１＜ｔｄ２　
とする。

【０００８】そして、遅延回路１１の出力Ａおよび遅延
回路１２の出力Ｂが共に高レベル“Ｈ”となる時間（ｔ
ｄ２−ｔｄ１）をパルス幅とするネガパルスが、出力Ａ
が立ち上がってからＮＡＮＤ回路１３の遅延時間ｔｄ３
　後に出力（Ｃ）され、さらに、　ＮＯＴ回路１４で反
転され、該　ＮＯＴ回路１４の遅延時間ｔｄ４　後にポ
ジパルスとなって出力ＯＵＴ　から出力される。

【０００９】

【発明が解決しようとする課題】上述したように、図７
に示す従来の書込パルス発生回路は、クロックＣＬＫ　
を２つの遅延回路１１，１２　の遅延時間の差により、
時間（ｔｄ２−ｔｄ１）をパルス幅とする書込パルスを
発生させるようになっている。従って、クロックＣＬＫ
　のパルス幅よりも長いパルス幅の書込パルスを発生す
ることができなかった。

【００１０】ところで、　ＳＴＲＡＭのサイクル・タイ
ム内での、クロックＣＬＫ　のデューティ比（ＣＬＫの
高レベル”Ｈ”　の幅と低レベル”Ｌ”　の幅の比）は
、ＲＡＭ回路ブロック（１０３）における書き込み動作
に充分なパルス幅を有する書込パルスを生成し得るよう
に最小パルス幅等が制限されている。しかし、近年の高
速化に伴うサイクル・タイムの短縮につれてクロックＣ
ＬＫ　も高速化され、一定のデューティ比を有するクロ
ックＣＬＫ　を発生するのが困難になってきている。す
なわち、クロックＣＬＫ　のデューティ比がばらつく結
果、例えば、書込パルス発生回路により生成された書込
パルスのパルス幅が短くなって、正常な書込動作を行わ
せることが困難になることがあった。

【００１１】本発明は、上述した従来の半導体記憶装置
（ＳＴＲＡＭの書込パルス発生回路）が有する課題に鑑
み、クロックのデューティ比、すなわち、クロック信号
のパルス幅に依存しないパルス幅を有する書込パルスを
発生して正常な書込動作が可能なＳＴＲＡＭの提供を目
的とする。

【００１２】

【課題を解決するための手段】図６はＳＴＲＡＭの構成
を示すブロック図であり、図１は本発明に係る半導体記
憶装置の原理を示すブロック図である。本発明によれば
、ＲＡＭ回路ブロック１０３　と、該ＲＡＭ回路ブロッ
ク１０３　の入力および出力に設けられ入出力信号を一
時的に保持する入力データ保持回路１０２および出力デ
ータ保持回路１０４　と、該入力および出力データ保持
回路１０２，１０４　におけるデータの取り込みおよび
保持を制御するクロック回路１０５　と、所定の書込パ
ルスを所定のタイミングで発生する書込パルス発生回路
１０１　とを具備する半導体記憶装置であって、前記書
込パルス発生回路１０１　はエッジトリガ型レジスタ１
および所定の遅延時間ｔｄ０２を有する遅延回路２を備
え、該エッジトリガ型レジスタ１の出力６；Ｑ　または
反転出力７；ＸＱが前記遅延回路２を経由してリセット
またはセット端子５，ｒｅｓｅｔ　に供給され、該書込
パルス発生回路１０１　は、外部から供給されるクロッ
ク３，ＣＬＫ　のエッジから該クロック３，ＣＬＫ　の
パルス幅に係わらず所定のパルス幅の書込パルスを発生
するようにしたことを特徴とする半導体記憶装置が提供
される。

【００１３】

【作用】本発明の半導体記憶装置によれば、書込パルス
発生回路１０１　は、リセット機能を有するエッジトリ
ガ型レジスタ１および所定の遅延時間ｔｄ０２を有する
遅延回路２を備えている。そして、エッジトリガ型レジ
スタ１の出力６（Ｑ）　または反転出力７（ＸＱ）は、
遅延回路２を経由してリセットたはセット端子５（ｒｅ
ｓｅｔ）　に供給され、該書込パルス発生回路１０１　
は、外部から供給されるクロックＣＬＫ（３）のエッジ
から該クロックＣＬＫ（３）のパルス幅に係わらず所定
のパルス幅の書込パルスを発生するようになっている。すなわち、本発明の半導体記憶装置によれば、図１に示
されるように、エッジトリガ型レジスタ１の出力６（Ｑ
）　を遅延回路２で所定時間ｔｄ０２だけ遅延してリセ
ット端子５（ｒｅｓｅｔ）に供給するように構成された
ワンショット回路が書込パルス発生回路１０１としてセ
ルフタイムドＲＡＭに内蔵されている。

【００１４】図２は図１の半導体記憶装置の動作を説明
するためのタイミング図である。図１および図２に示さ
れるように、本発明の半導体記憶装置によれば、エッジ
トリガ型レジスタ１は、クロック入力３に供給されるク
ロックＣＬＫ　の立ち上がり時のデータ端子４のデータ
入力Ｄｉｎ（高レベル”Ｈ”　に固定）　を取り込んで
保持し、出力Ｑにデータ入力Ｄｉｎ　に対応するデータ
を出力する。すなわち、まず、クロックＣＬＫ　が低レ
ベル”Ｌ”，データ入力Ｄｉｎ　が“Ｈ”固定，　且つ
，　出力Ｑが“Ｌ”とすると、遅延回路２を経由してリ
セット端子５に供給されるリセット入力ｒｅｓｅｔ　は
“Ｈ”である。

【００１５】次に、クロックＣＬＫ　が“Ｌ”から“Ｈ
”に変化すると、エッジトリガ型レジスタ１はデータ入
力Ｄｉｎ　のレベル（”Ｈ”固定）　を取り込み、エッ
ジトリガ型レジスタ自身の遅延時間ｔｄ０１の後、出力
Ｑに“Ｈ”を出力する。この出力は遅延回路２を経由し
て、該遅延回路２の遅延時間ｔｄ０２の後に、リセット
入力ｒｅｓｅｔ　を“Ｌ”にする。これにより、エッジ
トリガ型レジスタ１はリセットされ、該エッジトリガ型
レジスタ１の遅延時間ｔｄ０３の後に、出力Ｑは“Ｌ”
になる。この出力Ｑ（”Ｌ”）は再び遅延回路２を経由
して、リセット入力ｒｅｓｅｔ　を“Ｈ”にする。この
間の任意の時間にクロックＣＬＫ　を“Ｌ”にすると、
最初の状態に戻る。

【００１６】このように、本発明の半導体記憶装置によ
れば、エッジトリガ型レジスタ１の出力Ｑは、クロック
ＣＬＫ　のパルス幅に依存することなく、遅延回路２と
リセット時のエッジトリガ型レジスタ１の遅延時間の和
に相当するパルス幅を有するパルス（書込パルス）が発
生されることになる。

【００１７】

【実施例】以下、図面を参照して本発明に係る半導体記
憶装置の一実施例を説明する。図３は本発明の半導体記
憶装置の一実施例を示すブロック回路図であり、図６に
示すＳＴＲＡＭにおける書込パルス発生回路１０１　の
構成を示すものである。まず、　ＳＴＲＡＭは、図６に
示されるように、　ＲＡＭ回路ブロック１０３　と、　
ＲＡＭ回路ブロック１０３　に供給された入力信号を一
時的に保持する入力データ保持回路１０２と、　ＲＡＭ
回路ブロック１０３　の出力信号を一時的に保持する出
力データ保持回路１０４　と、入力データ保持回路１０
２　および出力データ保持回路１０４　におけるデータ
の取り込みおよび保持を制御するクロック回路１０５　
と、所定の書込パルスを所定のタイミングで発生する書
込パルス発生回路１０１　を備えている。ここで、入力
データ保持回路１０２　および出力データ保持回路１０
４　は、ラッチ回路またはレジスタ回路により構成され
るのは、前述した通りである。

【００１８】図３に示されるように、本発明の半導体記
憶装置の一実施例としての書込パルス発生回路（１０１
）　は、エッジトリガ型レジスタ１、遅延回路２、およ
び、クロック制御選択回路９を備えている。ここで、図
３において、参照符号３はクロック入力端子（ＣＬＫ）
，４はデータ入力端子（Ｄｉｎ），５はリセット端子（
ｒｅｓｅｔ），６は出力端子（Ｑ），７は反転出力端子
（ＸＱ），　そして，　８はクロック制御選択端子（Ｃ
ＯＮＴ．）　を示している。

【００１９】エッジトリガ型レジスタ１のクロック入力
端子３にはクロックＣＬＫ　が供給されており、データ
端子６のデータ入力Ｄｉｎ　は高レベル“Ｈ”に固定さ
れ、また、出力Ｑは　ＲＡＭ回路ブロック１０３　に対
して書込パルスを出力する出力端子６とされると共に遅
延回路２を介してリセット端子５にリセット入力ｒｅｓ
ｅｔ　として供給されている。また、遅延回路２は、複
数のインバータ２１〜２４およびＮＡＮＤ回路１０で構
成され、該ＮＡＮＤ回路１０の一方の入力にはエッジト
リガ型レジスタ１の出力Ｑが供給されると共に、該ＮＡ
ＮＤ回路１０の他方の入力にはクロック制御選択回路９
の出力が供給されている。ここで、クロック制御選択回
路９はＮＡＮＤ回路で構成され、該ＮＡＮＤ回路の一方
の入力にはクロックＣＬＫ　が供給されると共に、該Ｎ
ＡＮＤ回路の他方の入力にはクロック制御選択端子８を
介してクロック制御選択信号ＣＯＮＴ．　が供給されて
いる。

【００２０】次に、上記実施例の動作を図４および図５
を参照して説明する。図４は図３の半導体記憶装置の通
常の動作を説明するためのタイミング図である。図４に
示されるように、クロック制御選択信号ＣＯＮＴ．　を
低レベル“Ｌ”に固定すると、クロック制御選択回路９
の出力（ノードＥ）は、常に高レベル“Ｈ”に固定され
る。従って、遅延回路２におけるＮＡＮＤ回路１０の他
方の入力が“Ｈ”に固定され、ＮＡＮＤ回路１０の出力
は当該ＮＡＮＤ回路１０の一方の入力に供給されるエッ
ジトリガ型レジスタ１の出力Ｑを反転したものになる。そして、まず、クロックＣＬＫ　が“Ｌ”，　データ入
力Ｄｉｎ　が“Ｈ”固定，　且つ，　出力Ｑが“Ｌ”で
反転出力ＸＱが“Ｈ”とすると、ＮＡＮＤ回路１０およ
びインバータ２１〜２４で構成された遅延回路２を経由
してリセット端子５に供給されるリセット入力ｒｅｓｅ
ｔ　は“Ｈ”になる。

【００２１】次に、クロックＣＬＫ　が“Ｌ”から“Ｈ
”に変化すると、エッジトリガ型レジスタ１はデータ入
力Ｄｉｎ　の“Ｈ”レベルを取り込み、エッジトリガ型
レジスタ自身の遅延時間ｔｄ０１の後、出力Ｑに“Ｈ”
を出力し、且つ、反転出力ＸＱに“Ｌ”を出力する。こ
の“Ｈ”レベルの出力Ｑは、遅延回路２を経由して、該
遅延回路の遅延時間ｔｄ０２の後に、リセット入力ｒｅ
ｓｅｔ　を“Ｌ”にする。これにより、エッジトリガ型レジスタ１はリセットされ
、該エッジトリガ型レジスタ１の遅延時間ｔｄ０３の後
に、出力Ｑは“Ｌ”になる。この出力Ｑ（”Ｌ”）　は
再び遅延回路２を経由して、リセット端子ｒｅｓｅｔ　
を“Ｈ”にする。この間の任意の時間にクロックＣＬＫ
　を“Ｌ”にすると、最初の状態に戻る。

【００２２】以上により、エッジトリガ型レジスタ１の
出力Ｑ（出力端子６）に、クロックＣＬＫ　のパルス幅
に依存せず、遅延回路２の遅延時間ｔｄ０２およびリセ
ット時のエッジトリガ型レジスタ１の遅延時間ｔｄ０３
の和（ｔｄ０２＋ｔｄ０３）　のパルス幅を有するパル
ス（書込パルス）を発生することができる。図５は図３
の半導体記憶装置のテスト時における動作を説明するた
めのタイミング図である。図５に示されるように、クロ
ック制御選択信号ＣＯＮＴ．　を高レベル“Ｈ”に固定
すると、クロック制御選択回路９の出力（ノードＥ）は
、該クロック制御選択回路９の遅延時間ｔｄ０４だけの
遅れを持ってクロックＣＬＫ　を反転したものとなる。従って、遅延回路２におけるＮＡＮＤ回路１０の出力は
、当該ＮＡＮＤ回路１０の両方の入力が共に“Ｈ”のと
きだけ“Ｌ”となる。そして、まず、クロックＣＬＫが
“Ｌ”，　ノードＥが“Ｈ”，　データ入力Ｄｉｎ　が
“Ｈ”固定，　且つ，　出力Ｑが“Ｌ”で反転出力ＸＱ
が“Ｈ”とすると、ＮＡＮＤ回路１０およびインバータ
２１〜２４で構成された遅延回路２を経由してリセット
端子５に供給されるリセット入力ｒｅｓｅｔ　は“Ｈ”
になる。

【００２３】次に、クロックＣＬＫ　が“Ｌ”から“Ｈ
”に変化すると、エッジトリガ型レジスタ１はデータ入
力Ｄｉｎ　の“Ｈ”レベルを取り込み、エッジトリガ型
レジスタ自身の遅延時間ｔｄ０１の後、出力Ｑに“Ｈ”
を出力し、且つ、反転出力ＸＱに“Ｌ”を出力する。こ
のとき、ノードＥはクロック制御選択回路９の遅延時間
ｔｄ０４だけ遅れて“Ｈ”から“Ｌ”に変化する。ここ
で、エッジトリガ型レジスタ１の出力Ｑおよびクロック
制御選択回路９の出力（ノードＥ）は、遅延回路２にお
けるＮＡＮＤ回路１０の入力として供給されているが、
これら出力ＱおよびノードＥが共に“Ｈ”になると、遅
延回路２の出力は、該遅延回路の遅延時間ｔｄ０２の後
に“Ｌ”になり、リセット入力ｒｅｓｅｔ　を“Ｌ”に
する。これにより、エッジトリガ型レジスタ１はリセッ
トされ、該エッジトリガ型レジスタ１の遅延時間ｔｄ０
３の後に、出力Ｑは“Ｌ”になる。この出力Ｑ（”Ｌ”
）　は再び遅延回路２を経由して、リセット端子ｒｅｓ
ｅｔ　を“Ｈ”にする。この間の任意の時間にクロック
ＣＬＫ　を“Ｌ”にすると、最初の状態に戻る。ここで
、クロックＣＬＫ　が高レベルとなっている時間をｔｄ
００とし、ｔｄ００＜ｔｄ０１とすると、エッジトリガ
型レジスタ１の出力Ｑのパルス幅（書込パルスの幅）は
、　（ｔｄ０２＋ｔｄ０３＋ｔｄ０４＋ｔｄ００−ｔｄ
０１）　となる。すなわち、書込パルスの幅にクロック
ＣＬＫ　のパルス幅が含まれることになる。

【００２４】このように、書込パルスの幅にクロックＣ
ＬＫ　が高レベルとなっている時間ｔｄ００を含むよう
にすることにより、例えば、　ＳＴＲＡＭ自体の不良解
析を行う場合に、長いパルス幅を有するクロックＣＬＫ
　を与えて長いパルス幅の書込パルス生成し、該長いパ
ルス幅の書込パルスをＲＡＭ回路ブロック１０３　に供
給することにより不良の原因が書込パルス発生回路に存
在するかどうかを判定することができる。

【００２５】尚、上記実施例では、エッジトリガ型レジ
スタ１の出力Ｑ（６）が使用されているが、エッジトリ
ガ型レジスタ１の反転出力ＸＱ（７）　を使用して書込
パルスを発生することもできる。具体的に、例えば、図
３における遅延回路２のＮＡＮＤ回路１０の一方の入力
にエッジトリガ型レジスタ１の反転出力ＸＱを供給する
と共に、インバータを１つ加える（或いは、取り除く）
ことにより上記実施例と同様な動作を行う書込パルス発
生回路が構成され得る。さらに、上記実施例では、エッ
ジトリガ型レジスタ１のリセット端子ｒｅｓｅｔ（５）
を使用して書込パルス発生回路を構成しているが、エッ
ジトリガ型レジスタ１のセット端子（図３のリセット端
子５に対応）を使用しても同様な書込パルス発生回路を
構成することができるのはいうまでもない。

【００２６】以上説明したように、クロックＣＬＫ　の
パルス幅に依存せずに所定のパルス幅を発生させること
ができるワンショト回路を書込パルス発生回路として内
蔵することにより、安定した書き込み動作が可能なＳＴ
ＲＡＭを実現することができる。また、不良解析等を行
う場合には、クロック制御選択信号を切り換えて、書込
パルスをクロックＣＬＫ　のパルス幅に依存するように
回路を変更することにより、不良の原因が書込パルス発
生回路に存在するかどうかを判定することができるよう
になる。

【００２７】

【発明の効果】以上、詳述したように、本発明の半導体
記憶装置によれば、クロック信号のパルス幅に依存しな
いパルス幅の書込パルスを発生して正常な書込動作を行
わせることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の原理を示すブロ
ック図である。

【図２】図１の半導体記憶装置の動作を説明するための
タイミング図である。

【図３】本発明の半導体記憶装置の一実施例を示すブロ
ック回路図である。

【図４】図３の半導体記憶装置の通常の動作を説明する
ためのタイミング図である。

【図５】図３の半導体記憶装置のテスト時における動作
を説明するためのタイミング図である。

【図６】ＳＴＲＡＭの基本的な構成を示すブロック図で
ある。

【図７】従来の半導体記憶装置の一例を示すブロック回
路図である。

【図８】図７の半導体記憶装置の動作を説明するための
タイミング図である。

【符号の説明】

１…エッジトリガ型レジスタ２…遅延回路３…クロック入力端子４…データ入力端子５…リセット端子（セット端子）６…出力端子７…反転出力端子

Claims

【特許請求の範囲】

【請求項１】　　ＲＡＭ回路ブロック（１０３）　と、
該ＲＡＭ回路ブロックの入力および出力に設けられ入出
力信号を一時的に保持する入力データ保持回路（１０２
）および出力データ保持回路（１０４）　と、該入力お
よび出力データ保持回路におけるデータの取り込みおよ
び保持を制御するクロック回路（１０５）　と、所定の
書込パルスを所定のタイミングで発生する書込パルス発
生回路（１０１）　とを具備する半導体記憶装置であっ
て、前記書込パルス発生回路（１０１）　はエッジトリ
ガ型レジスタ（１）　および所定の遅延時間（ｔｄ０２
）を有する遅延回路（２）　を備え、該エッジトリガ型
レジスタの出力（６；Ｑ）　または反転出力（７；ＸＱ
）が前記遅延回路を経由してリセットまたはセット端子
（５；ｒｅｓｅｔ）　に供給され、該書込パルス発生回
路は、外部から供給されるクロック（３；ＣＬＫ）　の
エッジから該クロックのパルス幅に係わらず所定のパル
ス幅の書込パルスを発生するようにしたことを特徴とす
る半導体記憶装置。
【請求項２】　　前記書込パルス発生回路（１０１）　
は、前記遅延回路（２）　の遅延時間（ｔｄ０２）およ
び前記エッジトリガ型レジスタ（１）　における遅延時
間（ｔｄ０３）により規定されるパルス幅（ｔｄ０２＋
ｔｄ０３）　の書込パルスを発生するようになっている
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】　　前記書込パルス発生回路（１０１）　
は、さらに、クロック制御選択回路（９）　を備え、該
クロック制御選択回路に供給するクロック制御選択信号
（ＣＯＮＴ．）　に応じて、該書込パルス発生回路から
出力される書込パルスのパルス幅を前記クロックのパル
ス幅に依存させるかどうかを制御するようになっている
請求項１の半導体記憶装置。
【請求項４】　　前記遅延回路（２）　は、前記クロッ
クによりスルー／クランプが制御され、前記書込パルス
発生回路から出力される書込パルスを該クロックのパル
ス幅に依存したものとする機能（１０）を有している請
求項３の半導体記憶装置。
【請求項５】　　リセット機能を有するエッジトリガ型
レジスタ（１）　と、所定の遅延時間（ｔｄ０２）を有
する遅延回路（２）　を備え、該エッジトリガ型レジス
タの出力（６；Ｑ）　または反転出力（７；ＸＱ）が前
記遅延回路（２）　を経由してリセットまたはセット端
子（５；ｒｅｓｅｔ）　に供給され、外部から供給され
るクロック（３；ＣＬＫ）　のエッジから該クロックの
パルス幅に係わらず所定幅のパルスを発生するワンショ
ット回路を書込みパルス発生回路として内蔵したことを
特徴とするセルフタイムドＲＡＭ。