JP2788729B2 - 制御信号発生回路 - Google Patents
制御信号発生回路Info
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- JP2788729B2 JP2788729B2 JP63029820A JP2982088A JP2788729B2 JP 2788729 B2 JP2788729 B2 JP 2788729B2 JP 63029820 A JP63029820 A JP 63029820A JP 2982088 A JP2982088 A JP 2982088A JP 2788729 B2 JP2788729 B2 JP 2788729B2
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- signal
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- timing
- control signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シリアルアクセスメモリ等でメモリセルの
配列群を２分して、情報の読出しと情報の読出しの準備
とを交互にさせる切換信号に基づいて、複数の制御信号
をそれぞれ異なる遅延時間の後出力する制御信号発生回
路に関する。
配列群を２分して、情報の読出しと情報の読出しの準備
とを交互にさせる切換信号に基づいて、複数の制御信号
をそれぞれ異なる遅延時間の後出力する制御信号発生回
路に関する。
第３図はこの種の従来の制御信号発生回路を示す構成
図、第４図は第３図の従来例の動作を示すタイムチャー
ト、第５図は第３図の従来例が用いられるシリアルアク
セスメモリを示す構成図、第６図は第５図のシリアルア
クセスメモリの動作を示すタイミングチャート、第７図
（ａ）は第５図の第１または第２のセル群を詳細に示す
構成図、第７図（ｂ）は第７図（ａ）のＸシフトレジス
タXRの１ビットデータ保持回路F1,F2,〜,Fmの１つを示
す回路図である。
図、第４図は第３図の従来例の動作を示すタイムチャー
ト、第５図は第３図の従来例が用いられるシリアルアク
セスメモリを示す構成図、第６図は第５図のシリアルア
クセスメモリの動作を示すタイミングチャート、第７図
（ａ）は第５図の第１または第２のセル群を詳細に示す
構成図、第７図（ｂ）は第７図（ａ）のＸシフトレジス
タXRの１ビットデータ保持回路F1,F2,〜,Fmの１つを示
す回路図である。
RSフリップフロップ10はセット端Ｓに入力する切換信
号SXをラッチして非反転出力端Ｑからタイミング信号Ａ
を出力し、リセット端Ｒに入力するタイミング信号Ｆで
リセットされる。遅延回路21,22,23,24,25はそれぞれタ
イミング信号A,B,C,D,Eを入力し、タイミング信号B,C,
D,E,Fを出力する。インバータ26,27,28はそれぞれタイ
ミング信号B,D,Eの論理レベルを反転する。オア回路29
はインバータ26の出力とタイミング信号Ｆとのオアをと
り、ワード線ドライブ信号WAとして出力する。アンド回
路30はタイミング信号Ｃとインバータ27の出力とのアン
ドをとり、シフトクロックCKとして出力する。アンド回
路31はタイミング信号Ｃとインバータ28の出力とのアン
ドをとり、プリチャージ信号PBLとして出力する。
号SXをラッチして非反転出力端Ｑからタイミング信号Ａ
を出力し、リセット端Ｒに入力するタイミング信号Ｆで
リセットされる。遅延回路21,22,23,24,25はそれぞれタ
イミング信号A,B,C,D,Eを入力し、タイミング信号B,C,
D,E,Fを出力する。インバータ26,27,28はそれぞれタイ
ミング信号B,D,Eの論理レベルを反転する。オア回路29
はインバータ26の出力とタイミング信号Ｆとのオアをと
り、ワード線ドライブ信号WAとして出力する。アンド回
路30はタイミング信号Ｃとインバータ27の出力とのアン
ドをとり、シフトクロックCKとして出力する。アンド回
路31はタイミング信号Ｃとインバータ28の出力とのアン
ドをとり、プリチャージ信号PBLとして出力する。
次に、この従来例の動作について第４図を参照して説
明する。
明する。
時刻t0にRSフリップフロップ10が切換信号SXを入力す
ると、ハイレベルのタイミング信号Ａを切換信号SXに同
期して出力する。遅延回路21はタイミング信号Ａを入力
し、予め設定された遅延時間だけ遅延させ時刻t1にタイ
ミング信号Ｂとして出力する。同様に遅延回路22,23,2
4,25は時刻t2,t3,t4,t5にそれぞれタイミング信号C,D,
E,Fを出力する。時刻t0においてタイミング信号Ｂがロ
ウレベルであり、インバータ26の出力がハイレベルなの
でオア回路29はワード線ドライブ信号WAをハイレベルに
する。時刻t1にタイミング信号Ｂがハイレベルになり、
タイミング信号Ｆはロウレベルなのでオア回路29はワー
ド線ドライブ信号WAをロウレベルにする。時刻t5になる
と、タイミング信号Ｆがハイレベルになるのでワード線
ドライブ信号WAを再びハイレベルにする。時刻t2,t3の
間タイミング信号Ｃがハイレベル、タイミング信号Ｄが
ロウレベルなので、アンド回路30はシフトクロックCKを
出力する。時刻t2,t4の間タイミング信号Ｃがハイレベ
ル、タイミング信号Ｅがロウレベルなのでアンド回路31
はプリチャージ信号PBLを出力する。時刻t5にはタイミ
ング信号ＦがハイレベルになるのでRSフリップフロップ
10はリセットされ、タイミング信号Ａをロウレベルとす
る。
ると、ハイレベルのタイミング信号Ａを切換信号SXに同
期して出力する。遅延回路21はタイミング信号Ａを入力
し、予め設定された遅延時間だけ遅延させ時刻t1にタイ
ミング信号Ｂとして出力する。同様に遅延回路22,23,2
4,25は時刻t2,t3,t4,t5にそれぞれタイミング信号C,D,
E,Fを出力する。時刻t0においてタイミング信号Ｂがロ
ウレベルであり、インバータ26の出力がハイレベルなの
でオア回路29はワード線ドライブ信号WAをハイレベルに
する。時刻t1にタイミング信号Ｂがハイレベルになり、
タイミング信号Ｆはロウレベルなのでオア回路29はワー
ド線ドライブ信号WAをロウレベルにする。時刻t5になる
と、タイミング信号Ｆがハイレベルになるのでワード線
ドライブ信号WAを再びハイレベルにする。時刻t2,t3の
間タイミング信号Ｃがハイレベル、タイミング信号Ｄが
ロウレベルなので、アンド回路30はシフトクロックCKを
出力する。時刻t2,t4の間タイミング信号Ｃがハイレベ
ル、タイミング信号Ｅがロウレベルなのでアンド回路31
はプリチャージ信号PBLを出力する。時刻t5にはタイミ
ング信号ＦがハイレベルになるのでRSフリップフロップ
10はリセットされ、タイミング信号Ａをロウレベルとす
る。
次に、第３図の制御信号発生回路から出力されるワー
ド線ドライブ信号WA、シフトクロックCK、プリチャージ
信号PBLが供給されるシリアルアクセスメモリについて
第５図、第６図、第７図（ａ），（ｂ）を参照して説明
する。
ド線ドライブ信号WA、シフトクロックCK、プリチャージ
信号PBLが供給されるシリアルアクセスメモリについて
第５図、第６図、第７図（ａ），（ｂ）を参照して説明
する。
シリアルアクセスメモリは第５図に示すように第１、
第２のセル群に２分されており、第１、第２のセル群の
うち一方が準備状態にあるときは他方は読出し状態にあ
り、その切換は切換信号SXにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックCKごとにＸシフトレジスタにより指示され
るワード線に接続されたメモリセルのデータはビット線
とＹセンスアンプを介して読出し線に出力される。Ｘシ
フトレジスタXRは、第７図（ａ）のようにリンク状に接
続された１ビットデータ保持回路F1,F2,〜,Fmを有し、
シフトクロックCKに同期して１ビットデータ保持回路
F1,F2〜,Fmのいずれか１つが保持している論理レベル１
のデータを隣接する１ビットデータ保持回路にシフトす
る。シフトされた論理レベル１のデータを順次入力する
アンド回路N1,N2,〜,Nmは接続されたワード線W1,W2,〜,
Wmを順次ハイレベルにし、ハイレベルにしたワード線
W1,W2,〜,Wmに接続されたメモリセルのデータをプリチ
ャージ回路によりプリチャージされたビット線D,を介
してＹセンスアンプに出力する。１ビットデータ保持回
路F1,F2,〜,Fmはそれぞれ第７図（ｂ）のようにトライ
ステートバッファTS1,TS2,TS3,TS4とインバータNV1,N
V2,NV3,NV4とからなっている。シフトクロックCKがハイ
レベルのときは、トライステートバッファTS1,TS4がオ
ン、トライステートバッファTS2,TS3がオフとなるので
インバータNV1は新しいデータを読込み、インバータN
V3,NV4はインバータNV3が出力していたデータを保持す
る。シフトクロックCKがロウレベルになるとトライステ
ートバッファTS1,TS4がオフ、トライステートバッファT
S2,TS3がオンとなるので、インバータNV1,NV2はインバ
ータNV1が読込んだデータを保持し、インバータNV3はイ
ンバータNV1,NV2が保持しているデータを出力する。つ
まり各１ビットデータ保持回路F1〜FmはクロックCKに同
期してデータを読込み、クロックCKに同期して読込んだ
データを出力することによって１ビットのデータを１シ
フトクロックサイクルでシフトする。
第２のセル群に２分されており、第１、第２のセル群の
うち一方が準備状態にあるときは他方は読出し状態にあ
り、その切換は切換信号SXにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックCKごとにＸシフトレジスタにより指示され
るワード線に接続されたメモリセルのデータはビット線
とＹセンスアンプを介して読出し線に出力される。Ｘシ
フトレジスタXRは、第７図（ａ）のようにリンク状に接
続された１ビットデータ保持回路F1,F2,〜,Fmを有し、
シフトクロックCKに同期して１ビットデータ保持回路
F1,F2〜,Fmのいずれか１つが保持している論理レベル１
のデータを隣接する１ビットデータ保持回路にシフトす
る。シフトされた論理レベル１のデータを順次入力する
アンド回路N1,N2,〜,Nmは接続されたワード線W1,W2,〜,
Wmを順次ハイレベルにし、ハイレベルにしたワード線
W1,W2,〜,Wmに接続されたメモリセルのデータをプリチ
ャージ回路によりプリチャージされたビット線D,を介
してＹセンスアンプに出力する。１ビットデータ保持回
路F1,F2,〜,Fmはそれぞれ第７図（ｂ）のようにトライ
ステートバッファTS1,TS2,TS3,TS4とインバータNV1,N
V2,NV3,NV4とからなっている。シフトクロックCKがハイ
レベルのときは、トライステートバッファTS1,TS4がオ
ン、トライステートバッファTS2,TS3がオフとなるので
インバータNV1は新しいデータを読込み、インバータN
V3,NV4はインバータNV3が出力していたデータを保持す
る。シフトクロックCKがロウレベルになるとトライステ
ートバッファTS1,TS4がオフ、トライステートバッファT
S2,TS3がオンとなるので、インバータNV1,NV2はインバ
ータNV1が読込んだデータを保持し、インバータNV3はイ
ンバータNV1,NV2が保持しているデータを出力する。つ
まり各１ビットデータ保持回路F1〜FmはクロックCKに同
期してデータを読込み、クロックCKに同期して読込んだ
データを出力することによって１ビットのデータを１シ
フトクロックサイクルでシフトする。
上述した従来の制御信号発生回路は、制御信号の出力
タイミングおよび時間幅設定のため遅延回路21,22,〜,2
5を用いており、遅延回路21,22,〜,25を構成している素
子のトランジスタ特性や容量値が製造時の変動を受け易
いため結果的に動作の安定性が低くなるという欠点があ
り、設定すべき時間幅が大きくなるにつれチップ上に多
大な面積を要するという欠点もある。
タイミングおよび時間幅設定のため遅延回路21,22,〜,2
5を用いており、遅延回路21,22,〜,25を構成している素
子のトランジスタ特性や容量値が製造時の変動を受け易
いため結果的に動作の安定性が低くなるという欠点があ
り、設定すべき時間幅が大きくなるにつれチップ上に多
大な面積を要するという欠点もある。
本発明による制御信号発生回路は、第１および第２の
セル群を有するシリアルアクセスメモリを含み前記第１
および第２のセル群の一方が準備状態にあるときに他方
は読み出し状態にあり、その切り替えが切り替え信号に
よって制御されるメモリ回路に使用される制御信号発生
回路であって、基準クロックに同期して前記切り替え信
号を取り込み順にシフトするシフトレジスタと、このシ
フトレジスタの各段の中の選択されたものからの信号を
リセット信号およびセッット信号として受けるRSフリッ
プフロップとによって前記準備状態にあるべきセル群を
準備状態とするに必要なワード線ドライブ信号、シフト
クロックおよびプリチャージ信号を発生することを特徴
とする。
セル群を有するシリアルアクセスメモリを含み前記第１
および第２のセル群の一方が準備状態にあるときに他方
は読み出し状態にあり、その切り替えが切り替え信号に
よって制御されるメモリ回路に使用される制御信号発生
回路であって、基準クロックに同期して前記切り替え信
号を取り込み順にシフトするシフトレジスタと、このシ
フトレジスタの各段の中の選択されたものからの信号を
リセット信号およびセッット信号として受けるRSフリッ
プフロップとによって前記準備状態にあるべきセル群を
準備状態とするに必要なワード線ドライブ信号、シフト
クロックおよびプリチャージ信号を発生することを特徴
とする。
基準クロックに同期したそれぞれタイミングの異なる
タイミング信号をシフトレジスタに出力させ、出力させ
たタイミング信号を用いて制御信号を発生させているの
で、遅延回路のようなアナログ的な変動を発生させるこ
となく制御信号の出力タイミングや時間幅を精度のよい
基準クロックの精度に合わすことができる。
タイミング信号をシフトレジスタに出力させ、出力させ
たタイミング信号を用いて制御信号を発生させているの
で、遅延回路のようなアナログ的な変動を発生させるこ
となく制御信号の出力タイミングや時間幅を精度のよい
基準クロックの精度に合わすことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の制御信号発生回路の一実施例を示す
構成図、第２図は第１図の実施例の動作を示すタイミン
グチャートである。
構成図、第２図は第１図の実施例の動作を示すタイミン
グチャートである。
シフトレジスタ１は１ビットデータ保持回路F1,F2,
〜,F6（以降保持回路F1,F2,〜,F6と記す）を有する。保
持回路F1は基準クロックCLKに同期して切換信号SXを読
込み、タイミング信号φ１として出力し、読込んだ切換
信号SXを次の基準クロックCLKに同期して保持回路F2に
シフトする。保持回路F2,F3,〜,F6はそれぞれ基準クロ
ックCLKに同期してそれぞれ保持回路F1,F2,〜,F5の出力
するデータを読込み、タイミング信号φ２φ3,〜，φ６
を出力する。RSフリップフロップ21はセット端Ｓ、リセ
ット端Ｒにそれぞれタイミングφ６、φ１を入力し、非
反転出力端Ｑの出力をワード線ドライブ信号WAとして出
力する。RSフリップフロップ22はセット端Ｓ、リセット
端Ｒにそれぞれタイミング信号φ2,φ３を入力し、非反
転出力端Ｑの出力をシフトクロックCKとして出力する。
RSフリップフロップ23はセット端Ｓ、リセット端Ｒにそ
れぞれタイミング信号φ3,φ５を入力し、非反転出力端
Ｑの出力をプリチャージ信号PBとして出力する。次に本
実施例の動作について第２図を参照して説明する。
〜,F6（以降保持回路F1,F2,〜,F6と記す）を有する。保
持回路F1は基準クロックCLKに同期して切換信号SXを読
込み、タイミング信号φ１として出力し、読込んだ切換
信号SXを次の基準クロックCLKに同期して保持回路F2に
シフトする。保持回路F2,F3,〜,F6はそれぞれ基準クロ
ックCLKに同期してそれぞれ保持回路F1,F2,〜,F5の出力
するデータを読込み、タイミング信号φ２φ3,〜，φ６
を出力する。RSフリップフロップ21はセット端Ｓ、リセ
ット端Ｒにそれぞれタイミングφ６、φ１を入力し、非
反転出力端Ｑの出力をワード線ドライブ信号WAとして出
力する。RSフリップフロップ22はセット端Ｓ、リセット
端Ｒにそれぞれタイミング信号φ2,φ３を入力し、非反
転出力端Ｑの出力をシフトクロックCKとして出力する。
RSフリップフロップ23はセット端Ｓ、リセット端Ｒにそ
れぞれタイミング信号φ3,φ５を入力し、非反転出力端
Ｑの出力をプリチャージ信号PBとして出力する。次に本
実施例の動作について第２図を参照して説明する。
時刻t0,t1間に切換信号SXが出力されると、それまで
それぞれ読出し状態、準備状態であった第１、第２のセ
ル群は時刻t1より準備状態、読出し状態に変る。そして
準備状態のための制御信号WA,CK,PBLが以下に述べるよ
うに出力される。
それぞれ読出し状態、準備状態であった第１、第２のセ
ル群は時刻t1より準備状態、読出し状態に変る。そして
準備状態のための制御信号WA,CK,PBLが以下に述べるよ
うに出力される。
保持回路F1は時刻t1に基準クロックCKに同期して切換
信号SXを読込み、時刻t2には保持回路F2にシフトされ、
時刻t3,t4,t5t6にはそれぞれ保持回路F3,F4,F5,F6にシ
フトされる。したがって、保持回路F1F2,〜,F6は、順次
基本クロックCLKの１周期ずれたタイミング信号φ1,
φ2,〜，φ６を出力する。RSフリップフロップ21は時刻
t1にタイミング信号φ１によりセットされ、時刻t6にタ
イミング信号φ６でセットされるので時刻t1,t6間でロ
ウレベルのワード線ドライブ信号WAを出力する。RSフリ
ップフロップ22は時刻t2にタイミング信号φ２でセット
され、時刻t3にタイミング信号φ３でリセットされるの
で時刻t2,t3間でハイレベルのシフトクロックCKを出力
する。RSフリップフロップ23は時刻t3にタイミング信号
φ３でセットされ、時刻t5にタイミング信号φ５でリセ
ットされるので時刻t3,t5間でハイレベルのプリチャー
ジ信号PBLを出力する。
信号SXを読込み、時刻t2には保持回路F2にシフトされ、
時刻t3,t4,t5t6にはそれぞれ保持回路F3,F4,F5,F6にシ
フトされる。したがって、保持回路F1F2,〜,F6は、順次
基本クロックCLKの１周期ずれたタイミング信号φ1,
φ2,〜，φ６を出力する。RSフリップフロップ21は時刻
t1にタイミング信号φ１によりセットされ、時刻t6にタ
イミング信号φ６でセットされるので時刻t1,t6間でロ
ウレベルのワード線ドライブ信号WAを出力する。RSフリ
ップフロップ22は時刻t2にタイミング信号φ２でセット
され、時刻t3にタイミング信号φ３でリセットされるの
で時刻t2,t3間でハイレベルのシフトクロックCKを出力
する。RSフリップフロップ23は時刻t3にタイミング信号
φ３でセットされ、時刻t5にタイミング信号φ５でリセ
ットされるので時刻t3,t5間でハイレベルのプリチャー
ジ信号PBLを出力する。
これらの制御信号WA,CK,PBL間のタイミング調整は、
セット端Ｓ、リセット端Ｒに接続するタイミング信号φ
1,φ2,〜，φ６により自由に行なえる。例えば、シフト
クロックCKとプリチャージ信号PBLとの関係を第４図に
示されている場合と同じようにするには、RSフリップフ
ロップ23のセット端Ｓ、リセット端Ｒにそれぞれタイミ
ング信号φ2,φ４を供給すればよいことは明らかであ
る。
セット端Ｓ、リセット端Ｒに接続するタイミング信号φ
1,φ2,〜，φ６により自由に行なえる。例えば、シフト
クロックCKとプリチャージ信号PBLとの関係を第４図に
示されている場合と同じようにするには、RSフリップフ
ロップ23のセット端Ｓ、リセット端Ｒにそれぞれタイミ
ング信号φ2,φ４を供給すればよいことは明らかであ
る。
以上説明したように本発明は、基準クロックに同期し
たそれぞれタイミングの異なるタイミング信号をシフト
レジスタに出力させ、出力させたタイミング信号から制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果が
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
たそれぞれタイミングの異なるタイミング信号をシフト
レジスタに出力させ、出力させたタイミング信号から制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果が
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
第１図は本発明の制御信号発生回路の一実施例を示す構
成図、第２図は第１図の実施例の動作を示すタイムチャ
ート、第３図は従来の制御信号発生回路を示す構成図、
第４図は第３図の従来例の動作を示すタイムチャート、
第５図は第３図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第６図は第５図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第７図
（ａ）は第５図の第１または第２のセル群を詳細に示す
構成図、第７図（ｂ）は第７図（ａ）のＸシフトレジス
タXRの１ビットデータ保持回路F1,F2,〜,Fmの１つを示
す回路図である。 １……シフトレジスタ、 21,22,23……RSフリップフロップ。
成図、第２図は第１図の実施例の動作を示すタイムチャ
ート、第３図は従来の制御信号発生回路を示す構成図、
第４図は第３図の従来例の動作を示すタイムチャート、
第５図は第３図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第６図は第５図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第７図
（ａ）は第５図の第１または第２のセル群を詳細に示す
構成図、第７図（ｂ）は第７図（ａ）のＸシフトレジス
タXRの１ビットデータ保持回路F1,F2,〜,Fmの１つを示
す回路図である。 １……シフトレジスタ、 21,22,23……RSフリップフロップ。
フロントページの続き (56)参考文献 特開 昭62−291215（ＪＰ，Ａ) 特開 昭60−201327（ＪＰ，Ａ) 特開 昭61−142814（ＪＰ，Ａ) 特開 昭61−50285（ＪＰ，Ａ) 特開 平１−182996（ＪＰ，Ａ) 特開 昭59−189722（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１および第２のセル群を有するシリアル
アクセスメモリを含み前記第１および第２のセル群の一
方が準備状態にあるときに他方は読み出し状態にあり、
その切り替えが切り替え信号によって制御されるメモリ
回路に使用される制御信号発生回路であって、基準クロ
ックに同期して前記切り替え信号を取り込み順にシフト
するシフトレジスタと、このシフトレジスタの各段の中
の選択されたものからの信号をリセット信号およびセッ
ット信号として受けるRSフリップフロップとによって前
記準備状態にあるべきセル群を準備状態とするに必要な
ワード線ドライブ信号、シフトクロックおよびプリチャ
ージ信号を発生することを特徴とする制御信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204290A JPH01204290A (ja) | 1989-08-16 |
| JP2788729B2 true JP2788729B2 (ja) | 1998-08-20 |
Family
ID=12286661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029820A Expired - Lifetime JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788729B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771551B1 (ko) * | 2006-10-17 | 2007-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법 |
| JP5418207B2 (ja) * | 2009-12-24 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201327A (ja) * | 1984-03-26 | 1985-10-11 | Citizen Watch Co Ltd | 表示パネル |
| JPS61142814A (ja) * | 1984-12-14 | 1986-06-30 | Mitsubishi Electric Corp | デイジタル遅延装置 |
| JPS62291215A (ja) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-02-09 JP JP63029820A patent/JP2788729B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204290A (ja) | 1989-08-16 |
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