JPS62291215A

JPS62291215A - 半導体装置

Info

Publication number: JPS62291215A
Application number: JP61133653A
Authority: JP
Inventors: Shinichi Ikenaga; 伸一池永; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Yoshinobu Nakagome; 儀延中込; Katsuhiro Shimohigashi; 下東　勝博
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-06-11
Filing date: 1986-06-11
Publication date: 1987-12-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明（産業上の利用分野〕本発明は、半導体装置における制御パルス発生回路に係
り、特に複雑なタイミングの制御パルスを必要とする半
導体装置に好適な制御パルス発生回路に関する。

〔従来の技術〕

第２図は、従来の半導体装置として、代表的なダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）で一般的に用
いられているタイミング概要図である。

例えば、同図のように、ロウアドレスストローブ信号Ｒ
ＡＳが立下がると、一定の遅延（図中７）の後、アドレ
スバッファ駆動信号φ１が立上がる（図中１）、そして
、遅延（図中８）の後、ワード線駆動信号φ２が立上が
り（図中２）、さらに遅延（図中９）の後、センスアン
プ駆動信号φ２が立上がり（図中３）、データの読出し
動作が行なわれる。

その後、ロウアドレスストローブ信号ＲＡＳが立上がる
と、一定の遅延（図中１６）の後、ワード線りリア信号
φ番が立上がる（図中４）、そして、遅延（図中１７）
の後、センスアンプリセット信号φ６が立上がり（図中
５）、さらに遅延（図中１８）の後、データ線プリチャ
ージ信号φＢが立上がり（図中６）、次のサイクルに移
る。

このような、一連の遅延（７〜９，１６〜１８）の設定
は、従来、主に単純なインバータ列によって行なってい
る。特に、ＲＡＳからφ工〜φ３への立下がり遅延（７
〜９）と、φ番〜φＢへの立上がり遅延（１６〜１８）
のように、遅延時間が立下がりと立上がりで異なるよう
なときは、それぞれ異なる遅延回路によってタイミング
を作っていた。

しかしながら、ＤＲＡＭを含め半導体装置は近年、多機
能化・システム化しており、これに伴い制御パルスのタ
イミング数や種類が増大してきている。このような多量
のパルスタイミングが必要な装置に上記遅延回路を用い
た場合、タイミング発生回路の占める面積の増大９回路
の複雑化という問題が生じる。また、長い遅延時間が必
要な半導体装置においては、長大なインバータ列が必要
となり、半導体装置の回路の規模としては、現実的な規
模を超えてしまう。

〔発明が解決しようとする問題点〕

第３図は、システム化の進んだ半導体装置（特願昭５８
−２４２０２１）の−例として発明者等がすでに出願し
ている多値記憶方式を用いたダイナミックメモリ（多値
記憶メモリ）のデータ書込み機能を示す回路図の一部で
あり、第４図（ａ）は、その制御パルスのタイミング図
である。同図（ｂ）は、このパルス列を従来の方法で作
るときのタイミング制御パルスである。第５図は、その
回路ブロックである。

第３図において、２０は２人力ＮＡＮＤゲート。

２１はセンスアンプ、２２は一時記憶回路２３はカウン
タ、２４はワード線、２５はデータ線。

２６はメモリセル、２７はデータ入力端子、２８は一時
記憶回路出力、２９．３０はＰＭＯＳトランジスタ、３
１は２人力ＮＡＮＩ’）ゲート２０の入力ピン、３２は
一時記憶回路ドライバである。ここで、メモリアレーは
１セルだけで他は省略する。

まず、第４図（ａ）を用いて、第３図の簡単なｆｊＪ作
を説明する。第４図中のプリチャージ信号φ１Ｇが１Ｊ
ｌｏ、＃ｌ　　（図中９０）のとき、第３図中のノード
３１−がプリチャージされる。また、第４図中のカウン
タ用クロックが、“ロー（Ｌｏｗ）　　（Ｍ中９１）の
ときに、第３図中のカウンタ２３のカウントをアップす
る。その後、第４図中の一時記憶回路駆動信号φ１２が
“へイＤＩｉｇｈ）”　（図中９２）になると、第３図
中の一時記憶回路ドライバ３２が駆動され、カウンタ２
３の状態と一時記憶回路２２に記憶されていた状態が一
致したときに限り、ノード３１は“Ｈｉｇｈ”にとどま
る、その後、第４図中のデータ線書込み用信号φ１１が
“）Ｔｉｇｈ”　（図中９３）となったとき、第３図中
の２人力ＮＡＮＤゲート２０の出力は“Ｌｏす１′とな
り、ＰＭＯＳトランジスタ３０はＯＮ状態となり、デー
タ入力端子２７の“Ｈｉｇｈ”レベルがデータ線２５を
“Ｈｊｇｈ”にする、この状態のとき、ワード線２４は
“Ｈｉｇｈ”であり、メモリセル２６にデータが書込ま
れる。多値メモリでは、ワード線２４にｍ段状のステッ
プ電圧を印加し、メモリセルに複数の記憶状１ｍ（多値
レベル）をス１〜アさせているので、この多値レベル数
分、この一連のサイクルをくり返す。

第４１４（ｂ）に示したように、従来の方法で同図（ａ
）の制御パルスを作るには、立下がりを制御するＤｉ、
Ｄ２．Ｄ３の３つのタイミング制御パルスと立上がりを
制御するＵｌ、Ｕ２．Ｕ３゜Ｕ４の４つのタイミング制
御パルスの合せて７つのタイミング制御パルスが必要と
なってしまう。

従って、第４図（ａ）の制御パルスを作る回路は。

第５図に示したように、３つの遅延回路から成る立下が
りタイミング制御パルス発生回路８０，４つの遅延回路
から成る立上がりタイミング制御パルス発生回路８１と
、それらを組合せるロジック回路部で構成され、制御パ
ルス発生回路が複雑化してしまう、さらには、多値記憶
方式を用いたダイナミックメモリでは、１００ｎｓ以上
の長い遅延時間が必要であるが、このような場合に従来
のインバータ列によって遅延回路を作ると、遅延回路は
長大なインバータ列となり、制御パルス発生回路の占有
面積は極めて大きなものになってしまい、集積回路の部
分回路としては他の部分に比べまったくバランスがとれ
ず、許容しにくい、特に、ＤＲＡＭやＳＲＡＭのような
半導体記憶装置（メモリ）では、周辺回路の占有面積は
限られており、これらのメモリが多機能化する際に必要
となる種種の遅延回路は、メモリの高機能化、シ人テ１
１化の重大な障害となりかねない。

本発明の目的は、上記半導体装置の多機能化。

システム化に伴い、制御パルス発生回路が複雑化。

大規模化し、占有面積が増大することを防止できる簡素
な制御パルス発生回路を有する半導体装置を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、従来制御パルスが変化するタイミングごと
にそれぞれ遅延回路を設けて制御していたものを、複数
の遅延回路の立上がり、立下がりの両方のタイミングを
組合せて制御し、また遅延回路として、遅延時間の設定
範囲が広く、立上がり遅延と立下がり遅延の時間を独立
に設定できるようにすることによって、遅延回路ブロッ
ク及び論理ブロックの簡素化を可能にすることにより達
成される。

〔作用〕

制御パルス発生回路における遅延回路は、単一の入力に
対し、並列に接続された抵抗素子を有する第１．第２の
反転ゲートと、反転ゲートの各出力に接続した第１．第
２の容量素子、及び出力バッファの高電位側と低電位側
にその反転ゲートの各出力を接続し、第１の反転ゲート
の抵抗素子と第１の容量素子により出力信号の立上がり
の遅延時間を、第２の反転ゲートの抵抗素子と第２の容
量素子により出力信号の立下がりの遅延時間を各各独立
に設定することができる。この遅延回路を用いることに
よって、タイミング制御パルスの立上がりと立下がりの
両方を組合せて使うことが容易にできるようになるので
、従来の方法（単純なインバータ列）で作った制御パル
ス発生回路に比べ、制御パルスの数、及び遅延回路の数
をほぼ半減できる。

〔実施例〕

以下実施例により本発明を説明する。

第１図は、本発明の一実施例であり、第３図に示した回
路を駆動するための制御パルスを発生する回路である。

第１図ａ）中５０は２人力オア（ＯＲ）ゲート、５１は
２人力アンド（Ａ　Ｎ　Ｄ　）ゲートである。同図ｂ）
は入力パルスに対する基準遅延回路の出力のタイミング
を示す概略図である。また、第６図は、このパルスタイ
ミングチャートである。

第６図において、φｏ１〜φＤ４はφ１ｏ〜φｔａのタ
イミング制御パルスであり、４０〜４３は立下がりの遅
延、４４〜４７は立上がりの遅延である。

ここで、第６図中の立下がり遅延４０と立上がり遅延４
４．立下がり遅延４１と立上がり遅延４５、立下がり遅
延４２と立上がり遅延４６．立下がり遅延４３と立上が
り遅延４７はそれぞれ第１図中の遅延回路部における遅
延回路１．遅延回路２．遅延回路３．遅延回路４で作っ
ている。この遅延回路部の出力φｒ）１１　φ０２．φ
ｏ３．φＤ４をロジック回路部に人力して、第３図に示
した回路ブロックを駆動する制御パルスφ１Ｇ１　φ１
１．φ五２゜φ１３を発生させることができろ。第８図
かられかるように、タイミング制御パルスは、従来の方
法で作った場合の７つに比べφ［）１〜φＤ４の４つで
すむ、従って、第４図（ａ）の制御パルスを作る回路は
、第１図に示す如く、４つの遅延回路から成る１つの遅
延回路部とそれぞれのタイミング制御パルスを組合せる
ロジック回路部で構成でき、簡素な回路構成が実現でき
る。ここで、第６図では立下がり遅延と立上がり遅延が
、例えば４１と４５のように異なっているが、これは、
第７図のような回路で実現できる。

第７図は、本発明のタイミング制御パルス発生回路を用
いてい為遅延回路の一実施例を示す図である６図中６０
〜６２はＮＭＯＳトランジスタ。

６３〜６５はＰＭＯＳトランジスタ、６６．６７はそれ
ぞれ抵抗素子としてのＮＭＯ３，ＰＭＯＳトランジスタ
、６８．６９は容量素子としてのＮＭＯ８，ＰＭＯＳト
ラ：／ジｘり、７０．７１はそれぞれ出力段のＮＭＯ８
，ＰＭＱＳ）−ランジスタのゲートのノード、７２は入
力、７３は出力である。

第８図は、第７図で示した遅延回路の各ノードの電圧波
形を示したものである。図中の番号は、第７図の各ノー
ド番号に対応している。第８図に示したパルスの立上が
りの遅延７４と立下−がりの遅延７５のそれぞれの設定
方法を以下に説明する。

まず、立上がりの遅延は、第３反転ゲート型のＰＭＱＳ
）−ランジスタのゲート７１のノード電圧が、このＰＭ
ＯＳトランジスタのしきい電圧以下になるまでの遅延に
よって設定できる。この遅延は、ＮＭＯ８トランジスタ
６６のチャネル抵抗とＰＭＯＳトランジスタ６９のゲー
ト容量との時定数によって制御されるＮＭＯＳトランジ
スタ６゜を通したノード７１の“Ｈｉｇｈ”から”Ｌｏ
ｖ”への放電時間によって作れる。・一方、立下がりの
遅延は、第３反転ゲート型のＮＭＯＳトランジスタのゲ
ート７０のノード電圧が、このＮＭＯＳトランジスタの
しきい電圧以上になるまでの遅延によって設定できる。

この遅延は、ＰＭＯＳトランジスタ６７のチャネル抵抗
とＮＭＯＳトランジスタ６８のゲート容量との時定数に
よって制御されるＰＭＯＳトランジスタ６４を通したノ
ード７０の１４　Ｌ　ｏＷｌｌから“Ｈｉｇｈ　”への
充電時間によって作れる。

以上の如く、パルスの立上がりの遅延を、抵抗素子とし
てのＮＭＯＳトランジスタ６６のチャネル抵抗と容量素
子としてのＰＭＯＳトランジスタ６９のゲート容量とで
決まる放電時間によって。

また立下がりの遅延を、抵抗素子としてのＰＭＯＳトラ
ンジスタ６７のチャネル抵抗と容量素子としてのＮＭＯ
Ｓトランジスタ６８のゲート容量とで決まる充電時間に
よって、それぞれを独立に設定することができる。

第７図から明らかなように、この遅延回路は単一の入力
で遅延出力を与えるものであって、タイミング制御パル
スは他に必要なく、極めて単純で使用価値の高いもので
ある。また、第７図に示した遅延Ｍ路は、チャネル抵抗
とゲート容量を選ぶことによって、長短いずれの遅延も
１つのブロックで実現でき、極めて効率がよい。さらに
、第８図に示したノード電圧波形を見ると、ＰＭＯＳト
ランジスタ６５が“ＯＮ”状態になったとき、すでに第
３反転ゲートのＮＭＯＳトランジスタ６２は“ＯＦＦ”
の状態になっており、ＮＭＯＳトランジスタ６２が“Ｏ
Ｎ”状態になったとき、すでに第３反転ゲートのＰＭＯ
Ｓトランジスタ６５は“ＯＦ　Ｆ　”の状態になってい
るため、電源とアースの間に貫通電流が流れず、よって
消費電力も少ない。

ここで、第７図の第３反転ゲートのＰＭＱＳ。

ＮＭＯＳトランジスタは、出力バッファであるがもし負
荷が重いときには、ＰＮＰ、ＮＰＮのバイポーラトラン
ジスタを用いることもできる。抵抗素子や容量素子は、
ＭＯＳトランジスタを用いなくとも、拡散層抵抗や電極
−絶縁膜−電極の容量（Ｍ−Ｉ−Ｍキャパシタ）などを
使ってもよい。

ただし、ＭＯＳトランジスタは比較的小さい面積で大き
な抵抗を与えることができる点で効果が大きい。

第１図は、これに限らず種々のブロックにより色々な組
合せを作ることによって、多様なパルスができる。

本発明は、一般にマイクロコンピュータなどの半導体装
置に適用できるが、メモリのように周辺回路の面積が限
定されているものには、特に効果がある。

〔発明の効果〕

以上説明したように本発明では、？Ｊ［雑な制御パルス
を多く必要とする半導体装置において遅延回路の立上が
り、立下がりの両方のタイミングを組合せて制御パルス
のタイミングを与え、また遅延回路を、立上がり、立下
がり遅延時間を独立に、かつ広い時間範囲で設定できる
回路とすることにより、制御パルス発生回路の占める面
積の増大。

及び上記回路の複雑化を防ぐことができ、これにより簡
素なタイミングパルス発生回路によって種種の多機能な
半導体装置を実現可能にするものである。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路ブロック図。第２図はダイナミックＲＡＭで一般に用いられているタ
イミング概略図、第３図は多値記憶方式を用いたダイナ
ミックメモリの周辺回路の一部を示す図、第４図（ａ）
はその制御パルスのタイミング図、同図（ｂ）は従来の
方法で作ったと、きのタイミング制御パルス、第５図は
その回路ブロック図、第６図は第１Ｕｆ４の実施例にお
けるパルスタイミングチャート、第７図は本発明の実施
例を示す遅延回路図、第８図は第７図の回路における各
ノードの電圧波形図である。４０〜４３・・・パルスの立下がり遅延、４４〜４７・
・・パルスの立上がり遅延、６６・・・ＮＭＯＳトラン
ジスタによる抵抗素子、６７・・・ＰＭＯ８）−ランジ
スタによる抵抗素子、６８・・・ＮＭＯＳトランジスタ
による容量素子、６９・・・ＰＭＯＳトランジスタによ
る容量素子、７４・・・パルスの立上がり遅延時間、７
５・・・パルスの立下がり遅延時間。＼−，Ｊ− 早　Ｉ　目（α）（ｂつ；、１３．　　隼１句〒へ・ルス発生回に力５ｏ−２入
力ＱＲゲート占１　２入カバＮＤケ゛−ト丁＋−／ＹルスのＩｒか”すｉｔ丁２　・ハ・ルスｆ１立、ヒか°すｊムＥ第　２９も　　・７ドＬスｒ（ソファ夙侶勧イ京号中２１３．ワ
ードや電ｌε重カイ官号ちセ〉スア〉ア極勧イ＝号へ　・ワーＦｐｃ７す子信号へ・・・センス７ン７°’ｌｈ／）信号へ　・デーグ射
（７・リナヤージイ菅号ρ〜７Ｓ−ｒ’Ｍルスの＝下ヘ
ソ瀉」Ｊヒ九−・・ブリナヤーシ゛信号もビデ°−！穐＠込ｋｍ信号や、２．一時虹攬乱烙、堅動傅号中１３’・・カウンタ用クロック２０〜゛２入力ＮＡＮＤケ°−ト２１　′ゼンス了ンフ０２２　・−呵紅僕、ｏｙ各２３・・・カウンタ２６　・メＬリゼル５２、・・−ＩｌｆＩ紅オ艷回＃ＰＦライペ早　４　目
　（すＤｔ−ツ・・Ｌ下富りＣ卑１イ岬すｓａｙルスｕ１べに
゛°皇ｔパワで帛１ａｒｓ八・ルス中Ｏ・入力クロ・ン
ク九〜も３　卸ｌ＃＋ｙルス発生回）各±Ｑブ３た４４・
・２人力６＆り一一ト δ占　　２入７７ＡＮＤす°−ト □時閉や０　入均クロノク

Claims

【特許請求の範囲】１、基準遅延回路が、単一の入力パルスで駆動されて、
該入力パルスに対する遅延出力の立上がりと立下がりが
互いに異なる遅延時間を有し、該基準遅延回路群の出力
信号の論理をとることによつてパルスを発生することを
特徴とする半導体装置。２、特許請求の範囲第１項記載の半導体装置において、
上記基準遅延回路が第１及び第２の遅延機構、及び２つ
のトランジスタより成る出力バッファから成り、上記第
１、第２の遅延機構は各々立上がり、立下がり遅延時間
を与え、該遅延機構を通つたパルスは、前記の２つのト
ランジスタのゲートに独立に加えることによつて、出力
バッファへ伝達されることを特徴とする半導体装置。３、特許請求の範囲第２項記載の半導体装置において、
上記遅延機構がそれぞれ抵抗素子または、直列に接続さ
れたＭＯＳトランジスタを有する第１、第２の反転ゲー
トと、該反転ゲートの出力端子にそれぞれ接続された第
１、第２の容量素子から成り、第１、第２の反転ゲート
に入力パルスが印加され、第１の反転ゲートの出力が出
力バッファの高電位側入力へ、第２の反転ゲートの出力
バッファの低電位側入力へそれぞれ接続され、第１の反
転ゲートの抵抗素子と第１の容量素子によつて出力信号
の立上がりの遅延時間を、第２の反転ゲートの抵抗素子
と第２の容量素子によつて出力信号の立下がりの遅延時
間を設定することを特徴とする半導体装置。