JPH07201188A

JPH07201188A - 半導体装置

Info

Publication number: JPH07201188A
Application number: JP5354064A
Authority: JP
Inventors: Yoshikazu Saito; 良和斉藤; Kazunari Matsuoka; 一成松岡; Yoshiaki Umekawa; 善昭梅川
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04

Abstract

(57)【要約】（修正有）【目的】出力信号の直流レベルを低下させデータ出力
バッファとしての駆動能力を低下させることなく、ＳＲ
ＡＭ等の出力動作にともなうノイズを低減し、その高速
化を図る。【構成】電源電圧と対応する出力端子ＩＯ０との間に
設けられるＰ型の出力ＭＯＳＦＥＴＰ１と、端子ＩＯ０
と回路の接地電位との間のＮ型の出力ＭＯＳＦＥＴＮ１
とを含み、多ビット構成とされるＳＲＡＭ等のデータ出
力バッファを構成するＵＯＢ０に、Ｐ１のゲートと回路
の接地電位との間に並列形態に設けられハイレベル出力
時に順次オン状態とされるＮ型駆動ＭＯＳＦＥＴＮ２〜
Ｎ４を含みその駆動能力が時系列的に大きくされる出力
ＭＯＳＦＥＴ駆動回路ＯＤ１と、回路の電源電圧とＮ１
のゲートとの間に並列形態に設けられロウレベル出力時
に順次オン状態とされるＰ型駆動ＭＯＳＦＥＴＰ５〜Ｐ
７を含みその駆動能力が時系列的に大きくされる駆動回
路ＯＤ２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、多ビット構成とされるスタティック型ＲＡＭ（ラ
ンダムアクセスメモリ）ならびにそのデータ出力バッフ
ァに利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】スタティック型メモリセルが格子状に配
置されてなるメモリアレイをその基本構成要素とするス
タティック型ＲＡＭがある。スタティック型ＲＡＭは、
指定アドレスの保持データを所定ビットずつ読み出すた
めのリードモードを有し、これらの読み出しデータの各
ビットに対応して設けられる所定数の出力回路つまり単
位データ出力バッファからなるデータ出力バッファを備
える。

【０００３】データ出力バッファを備えるスタティック
型ＲＡＭについては、例えば、『ＩＥＥＥＪＯＵＲＮ
ＡＬＯＦＳＯＬＩＤＳＴＡＴＥＣＩＲＣＵＩＴ
Ｏｃｔ．１９９０，Ｖｏｌ．２５，Ｎｏ．５，ｐｐ．
１０５７−１０６２』に記載されている。

【０００４】

【発明が解決しようとする課題】上記スタティック型Ｒ
ＡＭにおいて、データ出力バッファを構成する単位デー
タ出力バッファのそれぞれは、例えば図９の単位データ
出力バッファＵＯＢ０に代表して示されるように、回路
の電源電圧と対応するデータ入出力端子ＩＯ０との間に
設けられるＰチャンネル型の出力ＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）Ｐ９と、データ入出力端子ＩＯ０と回路
の接地電位との間に設けられるＮチャンネル型の出力Ｍ
ＯＳＦＥＴＮ９とを含む。

【０００５】出力ＭＯＳＦＥＴＰ９及びＮ９は、データ
入出力端子ＩＯ０に結合される比較的大きな負荷容量を
高速に駆動しうるべく、比較的大きなコンダクタンスを
有する。また、出力ＭＯＳＦＥＴＰ９は、出力制御信号
ＤＯＣがハイレベルとされかつ対応するデータ入出力バ
スＤＢ０＊（ここで、例えば非反転データ入出力バスＤ
Ｂ０Ｔ及び反転データ入出力ＤＢ０Ｂをあわせてデータ
入出力バスＤＢ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にハイレベルとされるいわ
ゆる非反転信号等についてはその名称の末尾にＴを付し
て表し、それが有効とされるとき選択的にロウレベルと
されるいわゆる反転信号等についてはその名称の末尾に
Ｂを付して表す。以下同様）を介して出力される読み出
しデータが論理“１”（ここで、例えば非反転データ入
出力バスＤＢ０Ｔがハイレベルとされ反転データ入出力
バスＤＢ０Ｂがロウレベルとされる状態を論理“１”と
称し、その逆の状態を論理“０”と称する。以下同様）
とされるとき選択的にオン状態とされ、出力ＭＯＳＦＥ
ＴＮ９は、出力制御信号ＤＯＣがハイレベルとされかつ
対応するデータ入出力バスＤＢ０＊を介して出力される
読み出しデータが論理“０”とされるとき選択的にオン
状態とされる。これにより、データ出力バッファを構成
する各単位データ出力バッファは、出力制御信号ＤＯＣ
のハイレベルを受けて選択的にかつ一斉に動作状態とさ
れ、この単位データ出力バッファの一斉動作にともなっ
て比較的大きな電源ノイズが誘起される。

【０００６】これに対処するため、多ビット化された従
来のスタティック型ＲＡＭでは、例えば図１０に示され
るように、回路の電源電圧と出力ＭＯＳＦＥＴＰ９のソ
ースとの間ならびに出力ＭＯＳＦＥＴＮ９のソースと回
路の接地電位との間に抵抗Ｒ１０及びＲ１１をそれぞれ
設けたり、例えば図１１に示されるように、インバータ
Ｖ７の出力端子と出力ＭＯＳＦＥＴＰ９のゲートとの間
ならびにノアゲートＮＯ２の出力端子と出力ＭＯＳＦＥ
ＴＮ９のゲートとの間に抵抗Ｒ１２及びＲ１３をそれぞ
れ設けたりすることで、データ入出力端子ＩＯ０等にお
ける出力信号のレベル変化を意図的に遅らせる方法や、
例えば図１２に示されるように、単位データ出力バッフ
ァＵＯＢ０〜ＵＯＢ７を２個ずつ群分割し、遅延回路Ｄ
Ｌ３１〜ＤＬ３３によって順次遅延された出力制御信号
を供給することで、これらの単位データ出力バッファを
段階的に動作状態とする方法が採られる。

【０００７】しかし、図１０及び図１１の方法を採った
場合、充分な効果を得るには抵抗Ｒ１０〜Ｒ１３の抵抗
値を充分大きくする必要があるため、データ入出力端子
ＩＯ０等における出力信号の直流レベルが全体的に低下
し、データ出力バッファとしての駆動能力が低下し過ぎ
るという問題が生じる。また、図１２の方法を採った場
合、例えばアドレスアクセス時間のような高速性を要求
される規格が、最も遅く動作状態とされる単位データ出
力バッファＵＯＢ６及びＵＯＢ７により律則され、例え
ば出力活性化時間のように比較的遅い応答性を要求され
る規格が、最も早く動作状態とされる単位データ出力バ
ッファＵＯＢ０及びＵＯＢ１により律則されるため、結
果的にスタティック型ＲＡＭの高速化が制約を受ける。

【０００８】この発明の目的は、出力信号の直流レベル
を低下させデータ出力バッファとしての駆動能力を低下
させることなく、スタティック型ＲＡＭ等の出力動作に
ともなうノイズを低減し、その高速化を図ることにあ
る。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、第１の電源電圧と対応する出
力端子との間に設けられる例えばＰチャンネル型の第１
の出力ＭＯＳＦＥＴと、上記出力端子と第２の電源電圧
との間に設けられる例えばＮチャンネル型の第２の出力
ＭＯＳＦＥＴとをそれぞれ含み、多ビット構成とされる
スタティック型ＲＡＭ等のデータ出力バッファを構成す
る単位データ出力バッファに、第１の出力ＭＯＳＦＥＴ
のゲートと第２の電源電圧との間に実質的に並列形態に
設けられハイレベル出力時に所定の時間をおいて順次オ
ン状態とされる例えばＮチャンネル型の複数の駆動ＭＯ
ＳＦＥＴを含み、その駆動能力が時系列的に大きくされ
る第１の出力ＭＯＳＦＥＴ駆動回路と、第１の電源電圧
と第２の出力ＭＯＳＦＥＴのゲートとの間に実質的に並
列形態に設けられロウレベル出力時に所定の時間をおい
て順次オン状態とされる例えばＰチャンネル型の複数の
駆動ＭＯＳＦＥＴを含み、その駆動能力が時系列的に大
きくされる第２の出力ＭＯＳＦＥＴ駆動回路とを設け
る。

【００１１】

【作用】上記した手段によれば、出力ＭＯＳＦＥＴとし
ての駆動能力を低下させ出力端子における出力信号の直
流レベルを低下させることなく、しかも複数の単位デー
タ出力バッファの動作タイミングをずらすことなく、出
力ＭＯＳＦＥＴを段階的にオン状態とし、出力端子にお
ける出力信号の急峻なレベル変化を抑制することができ
る。この結果、多ビット構成とされるスタティック型Ｒ
ＡＭ等の出力動作にともなうノイズを抑制し、その高速
化を図ることができる。

【００１２】

【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のスタティック型ＲＡＭの
構成及び動作の概要を説明する。なお、図１の各ブロッ
クを構成する回路素子は、特に制限されないが、公知の
ＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。

【００１３】図１において、この実施例のスタティック
型ＲＡＭは、特に制限されないが、ワード線の延長方向
に分割された４個のメモリアレイＡＲＹ０〜ＡＲＹ３を
その基本構成要素とする。これらのメモリアレイには、
後述するマット選択回路ＭＳから、対応する選択駆動信
号ＷＤ０〜ＷＤ３が供給される。

【００１４】メモリアレイＡＲＹ０〜ＡＲＹ３は、図の
水平方向に平行して配置されるｍ＋１本のサブワード線
と、垂直方向に平行して配置されるｎ＋１組の相補ビッ
ト線ならびにこれらのサブワード線及び相補ビット線の
交点に格子状に配置される（ｍ＋１）×（ｎ＋１）個の
スタティック型メモリセルとをそれぞれ含む。また、サ
ブワード線に対応して設けられるｍ＋１個のサブワード
線駆動回路をそれぞれ含み、相補ビット線に対応して設
けられるｎ＋１個のビット線負荷回路をそれぞれ含む。
メモリアレイＡＲＹ０〜ＡＲＹ３を構成するサブワード
線の上層には、これらのメモリアレイを串刺しすべくｍ
＋１本のメインワード線が延長され、その左端はＸアド
レスデコーダＸＤに結合される。

【００１５】メモリアレイＡＲＹ０〜ＡＲＹ３を構成す
るサブワード線は、対応するサブワード線駆動回路にそ
れぞれ結合される。これらのサブワード線駆動回路は、
対応するメインワード線がロウレベルとされかつ対応す
る選択駆動信号ＷＤ０〜ＷＤ３がハイレベルとされるこ
とで、その出力信号線つまりは対応するサブワード線を
択一的にハイレベルの選択状態とする。

【００１６】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０
〜Ｘｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＴＣＳが供給される。ＸアドレスバッファＸＢに
は、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレ
ス信号ＡＸ０〜ＡＸｉが供給される。

【００１７】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０
〜ＡＸｉを取り込み、保持するとともに、これらのＸア
ドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成
し、ＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、内部制御信号ＴＣＳのハイレベル
を受けて選択的に動作状態とされ、Ｘアドレスバッファ
ＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉをデコ
ードして、対応する１本のメインワード線を択一的に回
路の接地電位のようなロウレベルの選択レベルとする。

【００１８】次に、メモリアレイＡＲＹ０〜ＡＲＹ３を
構成する相補ビット線は、その上方において対応するビ
ット線負荷回路に結合され、その下方においてＹスイッ
チＹＳ０〜ＹＳ３の対応するスイッチＭＯＳＦＥＴに結
合される。

【００１９】ＹスイッチＹＳ０〜ＹＳ３は、メモリアレ
イＡＲＹ０〜ＡＲＹ３の相補ビット線に対応して設けら
れるＮチャンネル型及びＰチャンネル型のスイッチＭＯ
ＳＦＥＴをそれぞれ含む。このうち、Ｎチャンネル型の
スイッチＭＯＳＦＥＴの他方は、図示されない８組の書
き込み用相補共通データ線に８対おきに順次共通結合さ
れる。また、そのゲートは８対ずつ順次共通結合され、
ＹアドレスデコーダＹＤ０〜ＹＤ３から対応する書き込
み用ビット線選択信号がそれぞれ共通に供給される。同
様に、Ｐチャンネル型のスイッチＭＯＳＦＥＴの他方
は、図示されない８組の読み出し用相補共通データ線に
８対おきに順次共通結合される。また、そのゲートは８
対ずつ順次共通結合され、ＹアドレスデコーダＹＤ０〜
ＹＤ３から対応する読み出し用ビット線選択信号がそれ
ぞれ共通に供給される。

【００２０】これにより、ＹスイッチＹＳ０〜ＹＳ３を
構成するＮチャンネル型のスイッチＭＯＳＦＥＴのそれ
ぞれは、対応する書き込み用ビット線選択信号がハイレ
ベルとされることで８対ずつ選択的にオン状態となり、
対応するメモリアレイＡＲＹ０〜ＡＲＹ３の指定される
８組の相補ビット線と書き込み用相補共通データ線との
間を選択的に接続状態とする。同様に、ＹスイッチＹＳ
０〜ＹＳ３を構成するＰチャンネル型のスイッチＭＯＳ
ＦＥＴは、対応する読み出し用ビット線選択信号がハイ
レベルとされることで８対ずつ選択的にオン状態とな
り、対応するメモリアレイＡＲＹ０〜ＡＲＹ３の指定さ
れる８組の相補ビット線と読み出し用相補共通データ線
との間を選択的に接続状態とする。

【００２１】ＹアドレスデコーダＹＤ０〜ＹＤ３には、
ＹアドレスバッファＹＢからｊ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｊが供給されるとともに、タイミング発
生回路ＴＧから内部制御信号ＴＣＳが供給され、マット
選択回路ＭＳから対応するマット選択信号Ｍ０〜Ｍ３が
供給される。ＹアドレスバッファＹＢには、アドレス入
力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜
ＡＹｊが供給される。また、マット選択回路ＭＳには、
ＺアドレスバッファＺＢから２ビットの内部アドレス信
号Ｚ０〜Ｚ１が供給され、タイミング発生回路ＴＧから
内部制御信号ＣＳ及びＴＣＳが供給される。Ｚアドレス
バッファＺＢには、アドレス入力端子ＡＺ０〜ＡＺ１を
介してＺアドレス信号ＡＺ０〜ＡＺ１が供給される。

【００２２】ＺアドレスバッファＺＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｚ０〜ＡＺ１を介して供給されるＺアドレス信号ＡＺ０
〜ＡＺ１を取り込み、保持するとともに、これらのＺア
ドレス信号をもとに内部アドレス信号Ｚ０〜Ｚ１を形成
して、マット選択回路ＭＳに供給する。マット選択回路
ＭＳは、内部制御信号ＣＳのハイレベルを受けて選択的
に動作状態とされ、ＺアドレスバッファＺＢから供給さ
れる内部アドレス信号Ｚ０〜Ｚ１をデコードする。そし
て、内部制御信号ＣＳにほぼ同期して対応するマット選
択信号Ｍ０〜Ｍ３を択一的にハイレベルとし、内部制御
信号ＴＣＳにほぼ同期して対応する前記選択駆動信号Ｗ
Ｄ０〜ＷＤ３を択一的にハイレベルとする。

【００２３】一方、ＹアドレスバッファＹＢは、スタテ
ィック型ＲＡＭが選択状態とされるとき、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、保持するとともに、これら
のＹアドレス信号をもとに内部アドレス信号Ｙ０〜Ｙｊ
を形成して、ＹアドレスデコーダＹＤ０〜ＹＤ３に供給
する。ＹアドレスデコーダＹＤ０〜ＹＤ３は、内部制御
信号ＴＣＳがハイレベルとされかつ対応するマット選択
信号Ｍ０〜Ｍ３がハイレベルとされることで選択的に動
作状態とされ、ＹアドレスバッファＹＢから供給される
内部アドレス信号Ｙ０〜Ｙｊをデコードして、上記書き
込み用又は読み出し用ビット線選択信号を所定の条件で
選択的にハイレベルとする。

【００２４】メモリアレイＡＲＹ０〜ＡＲＹ３の指定さ
れる８組の相補ビット線が選択的に接続状態とされる書
き込み用相補共通データ線は、ライトアンプＷＡ０〜Ｗ
Ａ３の対応する単位ライトアンプの出力端子にそれぞれ
結合される。また、メモリアレイＡＲＹ０〜ＡＲＹ３の
指定される８組の相補ビット線が選択的に接続状態とさ
れる読み出し用相補共通データ線は、センスアンプＳＡ
０〜ＳＡ３の対応する単位センスアンプの入力端子にそ
れぞれ結合される。

【００２５】ライトアンプＷＡ０〜ＷＡ３は、書き込み
用相補共通データ線に対応して設けられる８個の単位ラ
イトアンプをそれぞれ含む。これらの単位ライトアンプ
の入力端子は、対応するデータ入出力バスＤＢ０＊〜Ｄ
Ｂ７＊に結合され、その出力端子は、前述のように、対
応する書き込み用相補共通データ線に結合される。一
方、センスアンプＳＡ０〜ＳＡ３は、読み出し用相補共
通データ線に対応して設けられる８個の単位センスアン
プをそれぞれ含む。これらの単位センスアンプの入力端
子は、前述のように、対応する読み出し用相補共通デー
タ線に結合され、その出力端子は、対応するデータ入出
力バスＤＢ０＊〜ＤＢ７＊に結合される。データ入出力
バスＤＢ０＊〜ＤＢ７＊は、データ入力バッファＩＢの
対応する単位データ入力バッファの出力端子に結合され
るとともに、データ出力バッファＯＢの対応する単位デ
ータ出力バッファの入力端子に結合される。

【００２６】ライトアンプＷＡ０〜ＷＡ３を構成する単
位ライトアンプには、タイミング発生回路ＴＧから図示
されない内部制御信号ＷＰが共通に供給されるととも
に、マット選択回路ＭＳから対応するマット選択信号Ｍ
０〜Ｍ３がそれぞれ共通に供給される。また、センスア
ンプＳＡ０〜ＳＡ３を構成する単位センスアンプには、
タイミング発生回路ＴＧから図示されない内部制御信号
ＲＰが共通に供給されるとともに、マット選択回路ＭＳ
から対応するマット選択信号Ｍ０〜Ｍ３がそれぞれ共通
に供給される。さらに、データ出力バッファＯＢには、
タイミング発生回路ＴＧから出力制御信号ＤＯＣが供給
される。

【００２７】データ入力バッファＩＢは、スタティック
型ＲＡＭがライトモードで選択状態とされるとき、対応
するデータ入出力端子ＩＯ０〜ＩＯ７を介して供給され
る書き込みデータを取り込み、データ入出力バスＤＢ０
＊〜ＤＢ７＊を介してライトアンプＷＡ０〜ＷＡ３の対
応する単位ライトアンプに伝達する。このとき、ライト
アンプＷＡ０〜ＷＡ３の各単位ライトアンプは、内部制
御信号ＷＰがハイレベルとされかつ対応するマット選択
信号Ｍ０〜Ｍ３がハイレベルとされることで選択的に動
作状態とされ、データ入力バッファＩＢから対応するデ
ータ入出力バスＤＢ０＊〜ＤＢ７＊を介して供給される
書き込みデータを所定の相補書き込み信号とした後、対
応する書き込み用相補共通データ線を介してメモリアレ
イＡＲＹ０〜ＡＲＹ３の選択された８個のメモリセルに
書き込む。

【００２８】一方、センスアンプＳＡ０〜ＳＡ３を構成
する単位センスアンプは、スタティック型ＲＡＭがリー
ドモードで選択状態とされるとき、内部制御信号ＲＰが
ハイレベルとされかつ対応するマット選択信号Ｍ０〜Ｍ
３がハイレベルとされることで選択的に動作状態とさ
れ、メモリアレイＡＲＹ０〜ＡＲＹ３の選択された８個
のメモリセルから対応する読み出し用相補共通データ線
を介して出力される読み出し信号を増幅した後、対応す
るデータ入出力バスＤＢ０＊〜ＤＢ７＊を介してデータ
出力バッファＯＢの対応する単位データ出力バッファに
伝達する。このとき、データ出力バッファＯＢの各単位
データ出力バッファは、出力制御信号ＤＯＣのハイレベ
ルを受けて選択的に動作状態とされ、センスアンプＳＡ
０〜ＳＡ３の対応する単位センスアンプからデータ入出
力バスＤＢ０＊〜ＤＢ７＊を介して出力される読み出し
信号を対応するデータ入出力端子ＩＯ０〜ＩＯ７からス
タティック型ＲＡＭの外部に送出する。なお、データ出
力バッファＯＢの具体的構成及び動作については、後で
詳細に説明する。

【００２９】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ，ライ
トイネーブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢ
をもとに、上記各種の内部制御信号又は出力制御信号を
選択的に形成し、スタティック型ＲＡＭの各部に供給す
る。

【００３０】図２には、図１のスタティック型ＲＡＭに
含まれるデータ出力バッファＯＢの一実施例のブロック
図が示されている。また、図３には、図２のデータ出力
バッファＯＢに含まれる単位データ出力バッファＵＯＢ
０の第１の実施例の回路図が示され、図４及び図５に
は、そのハイレベル出力時及びロウレベル出力時におけ
る一実施例の信号波形図がそれぞれ示されている。これ
らの図をもとに、この実施例のスタティック型ＲＡＭに
含まれるデータ出力バッファＯＢの具体的構成及び動作
ならびにその特徴について説明する。なお、以下の回路
図において、そのチャンネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢
印の付されないＮチャンネル型と区別して示される。

【００３１】図２において、データ出力バッファＯＢ
は、データ入出力バスＤＢ０＊〜ＤＢ７＊ならびにデー
タ入出力端子ＩＯ０〜ＩＯ７に対応して設けられる８個
の単位データ出力バッファＵＯＢ０〜ＵＯＢ７を含む。
これらの単位データ出力バッファの入力端子は、前述の
ように、対応するデータ入出力バスＤＢ０＊〜ＤＢ７＊
にそれぞれ結合され、その出力端子は、対応するデータ
入出力端子ＩＯ０〜ＩＯ７にそれぞれ結合される。単位
データ出力バッファＵＯＢ０〜ＵＯＢ７には、タイミン
グ発生回路ＴＧから出力制御信号ＤＯＣが共通に供給さ
れる。なお、出力制御信号ＤＯＣは、図４及び図５に示
されるように、スタティック型ＲＡＭがチップ選択信号
ＣＳＢのロウレベルを受けて選択状態とされるとき、出
力イネーブル信号ＯＥＢのロウレベルを受けて選択的に
ハイレベルとされる。

【００３２】ここで、データ出力バッファＯＢを構成す
る単位データ出力バッファＵＯＢ０〜ＵＯＢ７は、図３
の単位データ出力バッファＵＯＢ０に代表して示される
ように、回路の電源電圧（第１の電源電圧）と対応する
出力端子つまりはデータ入出力端子ＩＯ０等との間に設
けられるＰチャンネル型の出力ＭＯＳＦＥＴＰ１（第１
の出力ＭＯＳＦＥＴ）と、データ入出力端子ＩＯ０等と
回路の接地電位（第２の電源電圧）との間に設けられる
Ｎチャンネル型の出力ＭＯＳＦＥＴＮ１（第２の出力Ｍ
ＯＳＦＥＴ）とをそれぞれ含む。なお、回路の電源電圧
は、＋５Ｖ（ボルト）のような正の電源電圧とされる。
以下、図３の単位データ出力バッファＵＯＢ０を例に、
単位データ出力バッファの具体的説明を進める。

【００３３】図３において、単位データ出力バッファＵ
ＯＢ０は、出力ＭＯＳＦＥＴＰ１に対応して設けられる
出力ＭＯＳＦＥＴ駆動回路ＯＤ１（第１の出力ＭＯＳＦ
ＥＴ駆動回路）と、出力ＭＯＳＦＥＴＮ１に対応して設
けられる出力ＭＯＳＦＥＴ駆動回路ＯＤ２（第２の出力
ＭＯＳＦＥＴ駆動回路）とを含む。このうち、出力ＭＯ
ＳＦＥＴ駆動回路ＯＤ１は、出力ＭＯＳＦＥＴＰ１のゲ
ートと回路の接地電位との間に並列形態に設けられるＮ
チャンネル型の３個の駆動ＭＯＳＦＥＴＮ２〜Ｎ４を含
み、出力ＭＯＳＦＥＴ駆動回路ＯＤ２は、回路の電源電
圧と出力ＭＯＳＦＥＴＮ１のゲートとの間に並列形態に
設けられるＰチャンネル型の３個の駆動ＭＯＳＦＥＴＰ
５〜Ｐ７を含む。なお、駆動ＭＯＳＦＥＴＮ２〜Ｎ４な
らびにＰ５〜Ｐ７は、比較的小さな同一のコンダクタン
スを持つべく設計される。

【００３４】出力ＭＯＳＦＥＴ駆動回路ＯＤ１の駆動Ｍ
ＯＳＦＥＴＮ２は、ＰチャンネルＭＯＳＦＥＴＰ３とと
もにインバータＶ３を構成する。このインバータＶ３の
入力端子には、インバータＶ２の出力信号つまり内部信
号ｔ１が供給される。また、インバータＶ２の入力端子
は、相補ゲートＧ１を介して反転データ入出力バスＤＢ
０Ｂに結合されるとともに、Ｐチャンネル型のプルアッ
プＭＯＳＦＥＴＰ２を介して回路の電源電圧に結合され
る。相補ゲートＧ１を構成するＮチャンネルＭＯＳＦＥ
ＴならびにプルアップＭＯＳＦＥＴＰ２のゲートには、
出力制御信号ＤＯＣが供給され、相補ゲートＧ１を構成
するＰチャンネルＭＯＳＦＥＴのゲートには、そのイン
バータＶ１による反転信号が供給される。

【００３５】出力ＭＯＳＦＥＴ駆動回路ＯＤ１は、さら
に、その入力端子に内部信号ｔ１を受ける遅延回路ＤＬ
１１と、その入力端子に遅延回路ＤＬ１１の出力信号つ
まり内部信号ｔ２を受ける遅延回路ＤＬ１２とを含む。
内部信号ｔ２は、さらに駆動ＭＯＳＦＥＴＮ３のゲート
に供給され、遅延回路ＤＬ１２の出力信号つまり内部信
号ｔ３は、駆動ＭＯＳＦＥＴＮ４のゲートに供給され
る。なお、遅延回路ＤＬ１１は、その入力端子に供給さ
れる内部信号ｔ１を遅延時間ｔｄ１１だけ遅延して内部
信号ｔ２とし、遅延回路ＤＬ１２は、その入力端子に供
給される内部信号ｔ２を遅延時間ｔｄ１２だけ遅延して
内部信号ｔ３とする。

【００３６】一方、出力ＭＯＳＦＥＴ駆動回路ＯＤ２の
駆動ＭＯＳＦＥＴＰ５は、ＮチャンネルＭＯＳＦＥＴＮ
５とともにインバータＶ６を構成する。このインバータ
Ｖ６の入力端子には、インバータＶ５の出力信号つまり
内部信号ｎ１が供給される。また、インバータＶ５の入
力端子は、インバータＶ４及び相補ゲートＧ２を介して
非反転データ入出力バスＤＢ０Ｔに結合され、インバー
タＶ４の入力端子は、Ｐチャンネル型のプルアップＭＯ
ＳＦＥＴＰ４を介して回路の電源電圧に結合される。相
補ゲートＧ２を構成するＮチャンネルＭＯＳＦＥＴのゲ
ートならびにプルアップＭＯＳＦＥＴＰ４のゲートには
出力制御信号ＤＯＣが供給され、相補ゲートＧ２を構成
するＰチャンネルＭＯＳＦＥＴのゲートには、そのイン
バータＶ１による反転信号が供給される。

【００３７】出力ＭＯＳＦＥＴ駆動回路ＯＤ２は、さら
に、その入力端子に内部信号ｎ１を受ける遅延回路ＤＬ
２１と、その入力端子に遅延回路ＤＬ２１の出力信号つ
まり内部信号ｎ２を受ける遅延回路ＤＬ２２とを含む。
内部信号ｎ２は、さらに駆動ＭＯＳＦＥＴＰ６のゲート
に供給され、遅延回路ＤＬ２２の出力信号つまり内部信
号ｎ３は、駆動ＭＯＳＦＥＴＰ７のゲートに供給され
る。なお、遅延回路ＤＬ２１は、その入力端子に供給さ
れる内部信号ｎ１を遅延時間ｔｄ２１だけ遅延して内部
信号ｎ２とし、遅延回路ＤＬ２２は、その入力端子に供
給される内部信号ｎ２を遅延時間ｔｄ２２だけ遅延して
内部信号ｎ３とする。

【００３８】ところで、スタティック型ＲＡＭは、図４
及び図５に示されるように、チップ選択信号ＣＳＢがハ
イレベルとされることで非選択状態とされる。このと
き、データ入出力バスＤＢ０＊〜ＤＢ７＊の非反転及び
反転信号線はともに回路の電源電圧のようなハイレベル
にプリチャージされ、出力制御信号ＤＯＣはロウレベル
とされる。したがって、データ出力バッファＯＢの単位
データ出力バッファＵＯＢ０〜ＵＯＢ７では、相補ゲー
トＧ１及びＧ２がオフ状態とされ、プルアップＭＯＳＦ
ＥＴＰ２及びＰ４がオン状態とされる。このため、内部
信号ｔ１〜ｔ３がロウレベルとなって内部信号ｔ４はハ
イレベルとなり、内部信号ｎ１〜ｎ３がハイレベルとな
って内部信号ｎ４はロウレベルとなる。これらの結果、
出力ＭＯＳＦＥＴＰ１及びＮ１はともにオフ状態とな
り、データ入出力端子ＩＯ０〜ＩＯ７はいわゆるハイイ
ンピーダンス状態Ｈｚとされる。

【００３９】次に、スタティック型ＲＡＭは、チップ選
択信号ＣＳＢがロウレベルに変化されることで選択状態
とされ、このチップ選択信号の立ち下がりエッジにおい
て図示されないライトイネーブル信号ＷＥＢがハイレベ
ルとされることで選択的にリードモードとされる。アド
レス入力端子ＡＸ０〜ＡＸｉ，ＡＹ０〜ＡＹｊならびに
ＡＺ０〜ＡＺ１には、チップ選択信号ＣＳＢのロウレベ
ル変化に先立って、読み出しアドレスを指定するＸアド
レス信号ＡＸ０〜ＡＸｉ，Ｙアドレス信号ＡＹ０〜ＡＹ
ｊならびにＺアドレス信号ＡＺ０〜ＡＺ１がそれぞれ供
給される。これにより、スタティック型ＲＡＭでは、Ｚ
アドレス信号ＡＺ０〜ＡＺ１つまりマット選択信号Ｍ０
〜Ｍ３により指定される１個のメモリアレイＡＲＹ０〜
ＡＲＹ３において、Ｘアドレス信号ＡＸ０〜ＡＸｉつま
り内部アドレス信号Ｘ０〜Ｘｉにより指定される１本の
サブワード線が選択状態とされ、このサブワード線に結
合されるｎ＋１個のメモリセルの中から、Ｙアドレス信
号ＡＹ０〜ＡＹｊつまり内部アドレス信号Ｙ０〜Ｙｊに
より指定される８個のメモリセルが選択状態とされる。
これらのメモリセルの読み出し信号は、対応するデータ
入出力バスＤＢ０＊〜ＤＢ７＊を介してデータ出力バッ
ファＯＢに伝達される。

【００４０】ここで、メモリアレイＡＲＹ０〜ＡＲＹ３
の選択された８個のメモリセルの読み出し信号がすべて
論理“１”である場合、図４に示されるように、非反転
データ入出力バスＤＢ０Ｔ〜ＤＢ７Ｔはすべてハイレベ
ルのままとされ、反転データ入出力バスＤＢ０Ｂ〜ＤＢ
７Ｂが一斉にロウレベルとされる。このため、単位デー
タ出力バッファＵＯＢ０〜ＵＯＢ７では、出力制御信号
ＤＯＣのハイレベルを受けて相補ゲートＧ１及びＧ２が
伝達状態とされ、まず内部信号ｔ１がハイレベルとなっ
て駆動ＭＯＳＦＥＴＮ２がオン状態とされる。また、遅
延時間ｔｄ１１が経過した時点で、内部信号ｔ２がハイ
レベルとなって駆動ＭＯＳＦＥＴＮ３がオン状態とさ
れ、さらに遅延時間ｔｄ１２が経過した時点で、内部信
号ｔ３がハイレベルとなって駆動ＭＯＳＦＥＴＮ４がオ
ン状態とされる。内部信号ｎ１〜ｎ３は、非反転データ
入出力バスＤＢ０Ｔ〜ＤＢ７Ｔがハイレベルとされるた
めにハイレベルのままとされ、内部信号ｎ４はロウレベ
ルのままとされる。

【００４１】前述のように、駆動ＭＯＳＦＥＴＮ２〜Ｎ
４は、比較的小さな同一のコンダクタンスを持つべく設
計される。したがって、出力ＭＯＳＦＥＴＰ１のゲート
における電位つまり内部信号ｔ４は、まず駆動ＭＯＳＦ
ＥＴＮ２がオン状態となった時点でそのコンダクタンス
に応じた分だけ低下し、さらに駆動ＭＯＳＦＥＴＮ３及
びＮ４がオン状態となった時点でそれぞれのコンダクタ
ンスに応じた分だけ低下する。これにより、出力ＭＯＳ
ＦＥＴ駆動回路ＯＤ１としての駆動能力が時系列的に大
きくされ、これを受けてハイレベル出力用の出力ＭＯＳ
ＦＥＴＰ１が段階的にオン状態とされる。この結果、デ
ータ入出力端子ＩＯ０〜ＩＯ７における出力信号の電位
は、相応する傾斜をもって段階的に上昇し、やがて回路
の電源電圧のようなハイレベルに達する。なお、出力Ｍ
ＯＳＦＥＴＮ１は、内部信号ｎ４がロウレベルとされる
ためにオフ状態のままとされる。

【００４２】一方、メモリアレイＡＲＹ０〜ＡＲＹ３の
選択された８個のメモリセルの読み出し信号がすべて論
理“０”である場合、図５に示されるように、今度は反
転データ入出力バスＤＢ０Ｂ〜ＤＢ７Ｂがすべてハイレ
ベルのままとされ、非反転データ入出力バスＤＢ０Ｔ〜
ＤＢ７Ｔが一斉にロウレベルとされる。このため、単位
データ出力バッファＵＯＢ０〜ＵＯＢ７では、出力制御
信号ＤＯＣのハイレベルを受けて相補ゲートＧ１及びＧ
２が伝達状態とされ、まず内部信号ｎ１がロウレベルと
なって駆動ＭＯＳＦＥＴＰ５がオン状態とされる。ま
た、遅延時間ｔｄ２１が経過した時点で、内部信号ｎ２
がロウレベルとなって駆動ＭＯＳＦＥＴＰ６がオン状態
とされ、さらに遅延時間ｔｄ２２が経過した時点で、内
部信号ｎ３がロウレベルとなって駆動ＭＯＳＦＥＴＰ７
がオン状態とされる。内部信号ｔ１〜ｔ３は、反転デー
タ入出力バスＤＢ０Ｂ〜ＤＢ７Ｂがハイレベルとされる
ためにロウレベルのままとされ、内部信号ｔ４はハイレ
ベルのままとされる。

【００４３】前述のように、駆動ＭＯＳＦＥＴＰ５〜Ｐ
７は、比較的小さな同一のコンダクタンスを持つべく設
計される。したがって、出力ＭＯＳＦＥＴＮ１のゲート
における電位つまり内部信号ｎ４は、まず駆動ＭＯＳＦ
ＥＴＰ５がオン状態となった時点でそのコンダクタンス
に応じた分だけ上昇し、さらに駆動ＭＯＳＦＥＴＰ６及
びＰ７がオン状態となった時点でそれぞれのコンダクタ
ンスに応じた分だけ上昇する。これにより、出力ＭＯＳ
ＦＥＴ駆動回路ＯＤ２としての駆動能力が時系列的に大
きくされ、これを受けてロウレベル出力用の出力ＭＯＳ
ＦＥＴＮ１が段階的にオン状態とされる。この結果、デ
ータ入出力端子ＩＯ０〜ＩＯ７における出力信号の電位
は、相応する傾斜をもって段階的に低下し、やがて回路
の接地電位のようなロウレベルに達する。なお、出力Ｍ
ＯＳＦＥＴＰ１は、内部信号ｔ１がハイレベルとされる
ためにオフ状態のままとされる。

【００４４】以上のように、この実施例のスタティック
型ＲＡＭでは、データ出力バッファＯＢを構成する単位
データ出力バッファＵＯＢ０〜ＵＯＢ７のそれぞれが、
対応するデータ入出力端子ＩＯ０〜ＩＯ７をはさんでト
ーテムポール形態に設けられる出力ＭＯＳＦＥＴＰ１及
びＮ１と、これらの出力ＭＯＳＦＥＴに対応して設けら
れる出力ＭＯＳＦＥＴ駆動回路ＯＤ１及びＯＤ２とを含
む。また、出力ＭＯＳＦＥＴ駆動回路ＯＤ１及びＯＤ２
は、出力ＭＯＳＦＥＴＰ１のゲートと回路の接地電位と
の間あるいは回路の電源電圧と出力ＭＯＳＦＥＴＮ１の
ゲートとの間にそれぞれ並列形態に設けられ所定の時間
をおいて順次オン状態とされる３個の駆動ＭＯＳＦＥＴ
Ｎ２〜Ｎ４ならびにＰ５〜Ｐ７をそれぞれ含み、その駆
動能力はこれらの駆動ＭＯＳＦＥＴのコンダクタンスに
応じて時系列的に大きくされる。これにより、出力ＭＯ
ＳＦＥＴＰ１及びＮ１は、ハイレベル出力時又はロウレ
ベル出力時においてそれぞれ段階的にオン状態となり、
これを受けてデータ入出力端子ＩＯ０〜ＩＯ７における
出力信号のレベルが段階的に変化される。したがって、
この実施例のスタティック型ＲＡＭでは、出力ＭＯＳＦ
ＥＴとしての駆動能力を低下させ出力端子における出力
信号の直流レベルを低下させることなく、しかも複数の
単位データ出力バッファの動作タイミングをずらすこと
なく、データ入出力端子ＩＯ０〜ＩＯ７における出力信
号の急峻なレベル変化を抑制することができ、これによ
って多ビット構成とされるスタティック型ＲＡＭ等の出
力動作にともなうノイズを抑制し、その高速化を図るこ
とができる。

【００４５】図６には、図２のデータ出力バッファＯＢ
に含まれる単位データ出力バッファＵＯＢ０の第２の実
施例の回路図が示されている。なお、この実施例の単位
データ出力バッファＵＯＢ０は、前記図３の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いてのみ説明を追加する。

【００４６】図６において、この実施例の単位データ出
力バッファＵＯＢ０は、出力ＭＯＳＦＥＴ駆動回路ＯＤ
１の駆動ＭＯＳＦＥＴＮ２及びＮ３間ならびに駆動ＭＯ
ＳＦＥＴＮ３及びＮ４間にそれぞれ設けられる抵抗（抵
抗手段）Ｒ１及びＲ２と、出力ＭＯＳＦＥＴ駆動回路Ｏ
Ｄ２の駆動ＭＯＳＦＥＴＰ５及びＰ６間ならびに駆動Ｍ
ＯＳＦＥＴＰ６及びＰ７間にそれぞれ設けられる抵抗
（抵抗手段）Ｒ３及びＲ４とを含む。これらの抵抗は、
例えば後述する拡散抵抗からなり、対応する駆動ＭＯＳ
ＦＥＴＮ２及びＮ３あるいはＰ５及びＰ６のコンダクタ
ンスと合わせて所定のインピーダンスを実現すべく所定
の抵抗値を有する。

【００４７】メモリアレイＡＲＹ０〜ＡＲＹ７の選択さ
れた８個のメモリセルから出力される読み出し信号がす
べて論理“１”とされるとき、データ出力バッファＯＢ
の単位データ出力バッファＵＯＢ０〜ＵＯＢ７では、内
部信号ｔ１のハイレベルを受けてまず出力ＭＯＳＦＥＴ
駆動回路ＯＤ１の駆動ＭＯＳＦＥＴＮ２がオン状態とな
る。このため、出力ＭＯＳＦＥＴＰ１のゲート電位つま
り内部信号ｔ４が、出力ＭＯＳＦＥＴＰ１のゲート容量
と抵抗Ｒ１及びＲ２ならびに駆動ＭＯＳＦＥＴＮ２の合
成インピーダンスとにより決まる時定数に沿って徐々に
低下し、出力ＭＯＳＦＥＴＰ１がウィークリーなオン状
態となる。

【００４８】次に、遅延回路ＤＬ１１による遅延時間ｔ
ｄ１１が経過すると、内部信号ｔ２がハイレベルとなっ
て駆動ＭＯＳＦＥＴＮ３がオン状態なり、内部信号ｔ４
は、出力ＭＯＳＦＥＴＰ１のゲート容量と抵抗Ｒ１及び
Ｒ２ならびに駆動ＭＯＳＦＥＴＮ２及びＮ３の合成イン
ピーダンスとにより決まる時定数に沿ってやや急速に低
下し、出力ＭＯＳＦＥＴＰ１が中間的なオン状態とな
る。そして、さらに遅延回路ＤＬ１２による遅延時間ｔ
ｄ１２が経過すると、内部信号ｔ３がハイレベルとなっ
て駆動ＭＯＳＦＥＴＮ４もオン状態なり、出力ＭＯＳＦ
ＥＴＰ１のゲートは駆動ＭＯＳＦＥＴＮ４を介して直接
回路の接地電位に結合される。この結果、内部信号ｔ４
は、出力ＭＯＳＦＥＴＰ１のゲート容量と抵抗Ｒ１及び
Ｒ２ならびに駆動ＭＯＳＦＥＴＮ２〜Ｎ４の合成インピ
ーダンスとにより決まる時定数に沿って急速に低下し、
出力ＭＯＳＦＥＴＰ１が完全なオン状態となる。

【００４９】一方、メモリアレイＡＲＹ０〜ＡＲＹ７の
選択された８個のメモリセルから出力される読み出し信
号がすべて論理“０”とされるとき、データ出力バッフ
ァＯＢの単位データ出力バッファＵＯＢ０〜ＵＯＢ７で
は、内部信号ｎ１のロウレベルを受けてまず出力ＭＯＳ
ＦＥＴ駆動回路ＯＤ２の駆動ＭＯＳＦＥＴＰ５がオン状
態となる。このため、出力ＭＯＳＦＥＴＮ１のゲート電
位つまり内部信号ｎ４が、出力ＭＯＳＦＥＴＮ１のゲー
ト容量と抵抗Ｒ４及びＲ５ならびに駆動ＭＯＳＦＥＴＰ
５の合成インピーダンスとにより決まる時定数に沿って
徐々に上昇し、出力ＭＯＳＦＥＴＮ１がウィークリーな
オン状態となる。

【００５０】次に、遅延回路ＤＬ２１による遅延時間ｔ
ｄ２１が経過すると、内部信号ｎ２がロウレベルとなっ
て駆動ＭＯＳＦＥＴＰ６がオン状態なり、内部信号ｎ４
は、出力ＭＯＳＦＥＴＮ１のゲート容量と抵抗Ｒ３及び
Ｒ４ならびに駆動ＭＯＳＦＥＴＰ５及びＰ６の合成イン
ピーダンスとにより決まる時定数に沿ってやや急速に上
昇し、出力ＭＯＳＦＥＴＮ１が中間的なオン状態とな
る。そして、さらに遅延回路ＤＬ２２による遅延時間ｔ
ｄ２２が経過すると、内部信号ｎ３がロウレベルとなっ
て駆動ＭＯＳＦＥＴＰ７もオン状態なり、出力ＭＯＳＦ
ＥＴＮ１のゲートは駆動ＭＯＳＦＥＴＰ７を介して直接
回路の電源電圧に結合される。この結果、内部信号ｎ４
は、出力ＭＯＳＦＥＴＮ１のゲート容量と抵抗Ｒ３及び
Ｒ４ならびに駆動ＭＯＳＦＥＴＰ５〜Ｐ７の合成インピ
ーダンスとにより決まる時定数に沿って急速に上昇し、
出力ＭＯＳＦＥＴＮ１が完全なオン状態となる。

【００５１】つまり、この実施例のスタティック型ＲＡ
Ｍでは、出力ＭＯＳＦＥＴ駆動回路ＯＤ１及びＯＤ２の
実質的な駆動能力を抵抗Ｒ１〜Ｒ４により制御できる訳
であって、駆動ＭＯＳＦＥＴＮ２〜Ｎ４ならびにＰ５〜
Ｐ７のコンダクタンスを無理に小さくすることなく、図
３の実施例と同様な効果を得ることができる。

【００５２】図７には、図２のデータ出力バッファＯＢ
に含まれる単位データ出力バッファＵＯＢ０の第３の実
施例の回路図が示されている。なお、この実施例の単位
データ出力バッファＵＯＢ０は、前記図６の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いてのみ説明を追加する。

【００５３】図７において、この実施例の単位データ出
力バッファＵＯＢ０は、ハイレベル出力用の出力ＭＯＳ
ＦＥＴＰ１と並列形態に設けられるＰチャンネル型の出
力ＭＯＳＦＥＴＰ８と、ロウレベル出力用の出力ＭＯＳ
ＦＥＴＮ１と並列形態に設けられるＮチャンネル型の出
力ＭＯＳＦＥＴＮ６とを含み、さらに出力ＭＯＳＦＥＴ
Ｐ１及びＰ８の共通結合されたドレインと対応するデー
タ入出力端子ＩＯ０との間に設けられる保護抵抗Ｒ９
と、出力ＭＯＳＦＥＴＮ１及びＮ６のドレイン及びゲー
ト間にそれぞれ設けられそのゲートが回路の接地電位に
結合されるＮチャンネル型の保護ＭＯＳＦＥＴＮ７及び
Ｎ８とを含む。このうち、出力ＭＯＳＦＥＴＰ８のゲー
トは、抵抗Ｒ５を介してインバータＶ３の出力端子に結
合され、出力ＭＯＳＦＥＴＮ６のゲートは、抵抗Ｒ７を
介してインバータＶ６の出力端子に結合される。抵抗Ｒ
５は、抵抗Ｒ６とともに前記図６の抵抗Ｒ１に対応し、
抵抗Ｒ７は、抵抗Ｒ８とともに図６の抵抗Ｒ３に対応す
る。なお、出力ＭＯＳＦＥＴＰ８及びＮ６は、対応する
出力ＭＯＳＦＥＴＰ１及びＮ１に比較して小さなコンダ
クタンスを持つべく設計される。

【００５４】この実施例において、出力ＭＯＳＦＥＴ駆
動回路ＯＤ１を構成する遅延回路ＤＬ１１は、直列形態
とされる２個の遅延インバータＤＶ１及びＤＶ２からな
り、遅延回路ＤＬ１２は、直列形態とされる２個の遅延
インバータＤＶ３及びＤＶ４からなる。同様に、出力Ｍ
ＯＳＦＥＴ駆動回路ＯＤ２を構成する遅延回路ＤＬ２１
は、直列形態とされる２個の遅延インバータＤＶ５及び
ＤＶ６からなり、遅延回路ＤＬ２２は、直列形態とされ
る２個の遅延インバータＤＶ７及びＤＶ８からなる。な
お、遅延インバータＤＶ１〜ＤＶ８の接地電位側又は電
源電圧側に直列形態に設けられる複数のＮチャンネルＭ
ＯＳＦＥＴ及びＰチャンネルＭＯＳＦＥＴは、マスター
スライスによって選択的に有効とされる。

【００５５】一方、前記図６の実施例の出力ＭＯＳＦＥ
Ｔ駆動回路ＯＤ１を構成する駆動ＭＯＳＦＥＴＮ３及び
Ｎ４は、この実施例ではクロックドインバータＣＶ１及
びＣＶ２のＮチャンネルＭＯＳＦＥＴに置き換えられ、
出力ＭＯＳＦＥＴ駆動回路ＯＤ２を構成する駆動ＭＯＳ
ＦＥＴＰ６及びＰ７は、クロックドインバータＣＶ３及
びＣＶ４のＰチャンネルＭＯＳＦＥＴに置き換えられ
る。クロックドインバータＣＶ１の入力端子には内部信
号ｔ２が供給され、その制御端子には内部信号ｔ１が供
給される。また、クロックドインバータＣＶ２の入力端
子には内部信号ｔ３が供給され、その制御端子には内部
信号ｔ１が供給される。同様に、クロックドインバータ
ＣＶ３の入力端子には内部信号ｎ２が供給され、その制
御端子には内部信号ｎ１が供給される。また、クロック
ドインバータＣＶ４の入力端子には内部信号ｎ３が供給
され、その制御端子には内部信号ｎ１が供給される。

【００５６】これにより、クロックドインバータＣＶ１
は、内部信号ｔ１及びｔ２がともにハイレベルとされる
間、出力ＭＯＳＦＥＴＰ１を駆動すべく作用し、内部信
号ｔ１及びｔ２がともにロウレベルとされる間、出力Ｍ
ＯＳＦＥＴＰ１のゲート電位つまり内部ノードｔ４をハ
イレベルにプリチャージすべく作用する。また、クロッ
クドインバータＣＶ２は、内部信号ｔ１及びｔ３がとも
にハイレベルとされる間、出力ＭＯＳＦＥＴＰ１を駆動
すべく作用し、内部信号ｔ１及びｔ３がともにロウレベ
ルとされる間、出力ＭＯＳＦＥＴＰ１のゲート電位つま
り内部ノードｔ４をハイレベルにプリチャージすべく作
用する。内部信号ｔ１及びｔ２の一方がハイレベルとさ
れその他方がロウレベルとされるとき、クロックドイン
バータＣＶ１は非伝達状態となり、内部信号ｔ１及びｔ
３の一方がハイレベルとされその他方がロウレベルとさ
れるとき、クロックドインバータＣＶ２は非伝達状態と
なる。この結果、出力ＭＯＳＦＥＴＰ１を内部信号ｔ１
がロウレベルに戻された時点で早期にオフ状態とするこ
とができるとともに、各駆動ＭＯＳＦＥＴが時系列的に
オン状態とされることにともなう貫通電流を防止でき
る。

【００５７】同様に、クロックドインバータＣＶ３は、
内部信号ｎ１及びｎ２がともにロウレベルとされる間、
出力ＭＯＳＦＥＴＮ１を駆動すべく作用し、内部信号ｎ
１及びｎ２がともにハイレベルとされる間、出力ＭＯＳ
ＦＥＴＮ１のゲート電位つまり内部ノードｎ４をロウレ
ベルにプリチャージすべく作用する。また、クロックド
インバータＣＶ４は、内部信号ｎ１及びｎ３がともにロ
ウレベルとされる間、出力ＭＯＳＦＥＴＮ１を駆動すべ
く作用し、内部信号ｎ１及びｎ３がともにハイレベルと
される間、出力ＭＯＳＦＥＴＮ１のゲート電位つまり内
部ノードｎ４をロウレベルにプリチャージすべく作用す
る。内部信号ｎ１及びｎ２の一方がハイレベルとされそ
の他方がロウレベルとされるとき、クロックドインバー
タＣＶ３は非伝達状態となり、内部信号ｎ１及びｎ３の
一方がハイレベルとされその他方がロウレベルとされる
とき、クロックドインバータＣＶ４は非伝達状態とな
る。この結果、出力ＭＯＳＦＥＴＮ１を内部信号ｎ１が
ハイレベルに戻された時点で早期にオフ状態とすること
ができるとともに、各駆動ＭＯＳＦＥＴが時系列的にオ
ン状態とされることにともなう貫通電流を防止できる。

【００５８】ところで、この実施例の単位データ出力バ
ッファＵＯＢ０を構成する抵抗Ｒ２及びＲ４ならびにＲ
６〜Ｒ８は、ともに拡散抵抗からなり、図８に例示され
るように、Ｎ型半導体基板ＮＳＵＢ上のＮウェル領域Ｎ
ＷＥＬＬに形成されたＰ型高濃度半導体領域Ｐ⁺をその
抵抗体とする。周知のように、拡散抵抗は、その抵抗値
がＭＯＳＦＥＴに比べて逆方向の温度特性及び電源電圧
特性を有し、プロセスバラツキによる変動も少ない。こ
の結果、出力ＭＯＳＦＥＴ駆動回路ＯＤ１及びＯＤ２の
駆動能力の変動を抑制でき、これによってデータ出力バ
ッファＯＢひいてはスタティック型ＲＡＭの動作をより
安定化することができる。

【００５９】以上の実施例から得られる作用効果は、次
の通りである。すなわち、（１）第１の電源電圧と対応する出力端子との間に設け
られる例えばＰチャンネル型の第１の出力ＭＯＳＦＥＴ
と、上記出力端子と第２の電源電圧との間に設けられる
例えばＮチャンネル型の第２の出力ＭＯＳＦＥＴとをそ
れぞれ含み、多ビット構成とされるスタティック型ＲＡ
Ｍ等のデータ出力バッファを構成する単位データ出力バ
ッファに、第１の出力ＭＯＳＦＥＴのゲートと第２の電
源電圧との間に実質的に並列形態に設けられハイレベル
出力時に所定の時間をおいて順次オン状態とされる例え
ばＮチャンネル型の複数の駆動ＭＯＳＦＥＴを含み、そ
の駆動能力が時系列的に大きくされる第１の出力ＭＯＳ
ＦＥＴ駆動回路と、第１の電源電圧と第２の出力ＭＯＳ
ＦＥＴのゲートとの間に実質的に並列形態に設けられロ
ウレベル出力時に所定の時間をおいて順次オン状態とさ
れる例えばＰチャンネル型の複数の駆動ＭＯＳＦＥＴを
含み、その駆動能力が時系列的に大きくされる第２の出
力ＭＯＳＦＥＴ駆動回路とを設けることで、出力ＭＯＳ
ＦＥＴとしての駆動能力を低下させ出力端子における出
力信号の直流レベルを低下させることなく、しかも複数
の単位データ出力バッファの動作タイミングをずらすこ
となく、出力ＭＯＳＦＥＴを段階的にオン状態とし、出
力端子における出力信号の急峻なレベル変化を抑制する
ことができるという効果が得られる。

【００６０】（２）上記（１）項により、多ビット構成
とされるスタティック型ＲＡＭ等の出力動作にともなう
ノイズを抑制して動作の安定化を図り、その高速化を図
ることができるという効果が得られる。（３）上記（１）項及び（２）項において、駆動ＭＯＳ
ＦＥＴ間ならびに駆動ＭＯＳＦＥＴと対応する出力ＭＯ
ＳＦＥＴのゲートとの間に複数の抵抗手段を設けること
で、第１及び第２の出力ＭＯＳＦＥＴ駆動回路の実質的
な駆動能力をこれらの抵抗手段により制御できるため、
駆動ＭＯＳＦＥＴのコンダクタンスを無理に小さくする
ことなく、上記効果を得ることができる。（４）上記（３）項において、各抵抗手段を拡散抵抗に
より構成することで、第１及び第２の出力ＭＯＳＦＥＴ
駆動回路の駆動能力の変動を抑制し、スタティック型Ｒ
ＡＭの動作をより安定化できるという効果が得られる。

【００６１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイは、ワード線の延長方
向において任意の数に分割できるし、あわせてビット線
の延長方向にも分割できる。Ｚアドレス信号ＡＺ０〜Ａ
Ｚ１は、Ｙアドレス信号の一部とみなしてもよいし、そ
のビット数も、メモリアレイの分割数に応じて変化す
る。スタティック型ＲＡＭは、任意のビット構成を採り
うるし、そのブロック構成や起動制御信号の組み合わせ
等は種々の実施形態を採りうる。

【００６２】図２において、データ入出力端子ＩＯ０〜
ＩＯ７は、データ入力端子及びデータ出力端子として専
用化してもよい。図３及び図６ならびに図７において、
出力ＭＯＳＦＥＴＰ１のゲートと回路の接地電位との間
ならびに回路の電源電圧と出力ＭＯＳＦＥＴＮ１のゲー
トとの間に実質的に並列形態に設けられる駆動ＭＯＳＦ
ＥＴの数は、任意に設定できる。また、遅延回路ＤＬ１
１〜ＤＬ１２ならびにＤＬ２１〜ＤＬ２２を構成する遅
延インバータは、他の遅延手段に置き換えることができ
る。出力ＭＯＳＦＥＴ駆動回路ＯＤ１及びＯＤ２は、最
終段の駆動ＭＯＳＦＥＴＮ４又はＰ７と対応する出力Ｍ
ＯＳＦＥＴＰ１又はＮ１のゲートとの間に設けられるも
う１個の抵抗手段を含むことができる。スタティック型
ＲＡＭ等の出力動作にともなうノイズがハイレベル出力
時又はロウレベル出力時に限定される場合、対応する出
力ＭＯＳＦＥＴ駆動回路の駆動能力のみを時系列的に変
化させればよい。さらに、単位データ出力バッファの具
体的構成や電源電圧の極性及び絶対値，ＭＯＳＦＥＴの
導電型ならびに起動制御信号及び内部制御信号の論理レ
ベル及びタイミング関係等は、種々の実施形態を採りう
る。

【００６３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭ等の各種メモリ集積回路装置やこのようなメモ
リ集積回路装置を含む論理集積回路装置等にも適用でき
る。この発明は、出力ＭＯＳＦＥＴをその基本構成要素
とする出力回路ならびにこのような出力回路を備える半
導体装置に広く適用できる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の電源電圧と対応する
出力端子との間に設けられる例えばＰチャンネル型の第
１の出力ＭＯＳＦＥＴと、上記出力端子と第２の電源電
圧との間に設けられる例えばＮチャンネル型の第２の出
力ＭＯＳＦＥＴとをそれぞれ含み、多ビット構成とされ
るスタティック型ＲＡＭ等のデータ出力バッファを構成
する単位データ出力バッファに、第１の出力ＭＯＳＦＥ
Ｔのゲートと第２の電源電圧との間に実質的に並列形態
に設けられハイレベル出力時に所定の時間をおいて順次
オン状態とされる例えばＮチャンネル型の複数の駆動Ｍ
ＯＳＦＥＴを含み、その駆動能力が時系列的に大きくさ
れる第１の出力ＭＯＳＦＥＴ駆動回路と、第１の電源電
圧と第２の出力ＭＯＳＦＥＴのゲートとの間に実質的に
並列形態に設けられロウレベル出力時に所定の時間をお
いて順次オン状態とされる例えばＰチャンネル型の複数
の駆動ＭＯＳＦＥＴを含み、その駆動能力が時系列的に
大きくされる第２の出力ＭＯＳＦＥＴ駆動回路とを設け
ることで、出力ＭＯＳＦＥＴとしての駆動能力を低下さ
せ出力端子における出力信号の直流レベルを低下させる
ことなく、しかも複数の単位データ出力バッファの動作
タイミングをずらすことなく、出力ＭＯＳＦＥＴを段階
的にオン状態とし、出力端子における出力信号の急峻な
レベル変化を抑制することができる。この結果、多ビッ
ト構成とされるスタティック型ＲＡＭ等の出力動作にと
もなうノイズを抑制し、その高速化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるデータ
出力バッファの一実施例を示すブロック図である。

【図３】図２のデータ出力バッファに含まれる単位デー
タ出力バッファの第１の実施例を示す回路図である。

【図４】図３の単位データ出力バッファのリードモード
のハイレベル出力時における一実施例を示す信号波形図
である。

【図５】図３の単位データ出力バッファのリードモード
のロウレベル出力時における一実施例を示す信号波形図
である。

【図６】図２のデータ出力バッファに含まれる単位デー
タ出力バッファの第２の実施例を示す回路図である。

【図７】図２のデータ出力バッファに含まれる単位デー
タ出力バッファの第３の実施例を示す回路図である。

【図８】図７の単位データ出力バッファに含まれる拡散
抵抗の一実施例を示す断面構造図である。

【図９】従来のスタティック型ＲＡＭのデータ出力バッ
ファに含まれる単位データ出力バッファの一例を示す回
路図である。

【図１０】従来のスタティック型ＲＡＭのデータ出力バ
ッファに含まれる単位データ出力バッファの他の一例を
示す回路図である。

【図１１】従来のスタティック型ＲＡＭのデータ出力バ
ッファに含まれる単位データ出力バッファのさらに他の
一例を示す回路図である。

【図１２】従来のスタティック型ＲＡＭに含まれるデー
タ出力バッファの他の一例を示すブロック図である。

【符号の説明】

ＡＲＹ０〜ＡＲＹ３・・・メモリアレイ、ＸＤ・・・Ｘ
アドレスデコーダ、ＸＢ・・・Ｘアドレスバッファ、Ｙ
Ｓ０〜ＹＳ３・・・Ｙスイッチ、ＹＤ０〜ＹＤ３・・・
Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、
ＺＢ・・・Ｚアドレスバッファ、ＭＳ・・・マット選択
回路、ＷＡ０〜ＷＡ３・・・ライトアンプ、ＳＡ０〜Ｓ
Ａ３・・・センスアンプ、ＩＢ・・・データ入力バッフ
ァ、ＯＢ・・・データ出力バッファ、ＴＧ・・・タイミ
ング発生回路。ＵＯＢ０〜ＵＯＢ７・・・単位データ出
力バッファ。ＩＯ０〜ＩＯ７・・・データ入出力端子、
ＯＤ１〜ＯＤ２・・・出力ＭＯＳＦＥＴ駆動回路、Ｐ１
〜Ｐ９・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ９・
・・ＮチャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２・・・相補
ゲート、Ｄ１〜Ｄ２・・・ダイオード、Ｖ１〜Ｖ８・・
・インバータ、ＤＬ１１〜ＤＬ１２，ＤＬ２１〜ＤＬ２
２，ＤＬ３１〜ＤＬ３３・・・遅延回路、ＤＶ１〜ＤＶ
８・・・遅延インバータ、ＣＶ１〜ＣＶ４・・・クロッ
クドインバータ、Ｒ１〜Ｒ１３・・・抵抗、ＮＯ１〜Ｎ
Ｏ２・・・ノア（ＮＯＲ）ゲート。ＮＳＵＢ・・・Ｎ型
半導体基板、ＮＷＥＬＬ・・・Ｎ型ウェル領域、Ｐ⁺・
・・Ｐ型高濃度半導体領域、ＦＩ１〜ＦＩ２・・・フィ
ールド絶縁膜、ＲＴ１〜ＲＴ２・・・拡散抵抗端子、Ｖ
ＣＣ・・・電源電圧。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４７１ 7210−4ＭＨ０３Ｋ 17/16 Ｈ 9184−5Ｊ 17/687 19/0175 9473−5ＪＨ０３Ｋ 17/687 Ｆ 8839−5Ｊ 19/00 １０１Ｆ (72)発明者梅川善昭北海道亀田郡七飯町字中島145番地日立北海セミコンダクタ株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧と対応する出力端子との
間に設けられる第１の出力ＭＯＳＦＥＴと、上記出力端
子と第２の電源電圧との間に設けられる第２の出力ＭＯ
ＳＦＥＴと、上記第１及び第２の出力ＭＯＳＦＥＴに対
応して設けられる第１及び第２の出力ＭＯＳＦＥＴ駆動
回路とを含む出力回路を具備し、上記第１又は第２の出
力ＭＯＳＦＥＴ駆動回路の対応する出力ＭＯＳＦＥＴに
対する駆動能力が時系列的に変化されることを特徴とす
る半導体装置。
【請求項２】上記第１及び第２の出力ＭＯＳＦＥＴ
は、それぞれＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔからなるものであって、上記第１の出力ＭＯＳＦＥＴ
駆動回路は、上記第１の出力ＭＯＳＦＥＴのゲートと第
２の電源電圧との間に実質的に並列形態に設けられハイ
レベル出力時に所定の時間をおいて順次オン状態とされ
るＮチャンネル型の複数の駆動ＭＯＳＦＥＴを含むもの
であり、上記第２の出力ＭＯＳＦＥＴ駆動回路は、第１
の電源電圧と上記第２の出力ＭＯＳＦＥＴのゲートとの
間に実質的に並列形態に設けられロウレベル出力時に所
定の時間をおいて順次オン状態とされるＰチャンネル型
の複数の駆動ＭＯＳＦＥＴを含むものであることを特徴
とする請求項１の半導体装置。
【請求項３】上記第１及び第２の出力ＭＯＳＦＥＴ駆
動回路は、所定の拡散抵抗からなり上記駆動ＭＯＳＦＥ
Ｔ間あるいは上記駆動ＭＯＳＦＥＴと対応する上記出力
ＭＯＳＦＥＴのゲートとの間にそれぞれ設けられる複数
の抵抗手段を含むものであることを特徴とする請求項２
の半導体装置。
【請求項４】上記半導体装置は、多ビット構成とされ
るスタティック型ＲＡＭであって、上記出力回路は、そ
のデータ出力バッファを構成するものであることを特徴
とする請求項１，請求項２又は請求項３の半導体装置。