JPH11120773A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 差動型入力回路の動作電流を低減し、ＳＳＴ
Ｌインターフェイス方式を採る大容量シンクロナスＤＲ
ＡＭ等のアクティブ時の低消費電力化を図る。 【解決手段】 ＳＳＴＬインターフェイス方式を採り多
数の差動型入力回路を備える大容量シンクロナスＤＲＡ
Ｍ等において、差動型入力回路ＵＡＢ０を構成する差動
ＭＯＳＦＥＴＮ１及びＮ２の共通結合されたソースと接
地電位ＶＳＳとの間に設けられる電流源ＭＯＳＦＥＴＮ
３のゲートに、スタンバイ時は接地電位ＶＳＳとされア
クティブ時には電源電圧ＶＤＤより小さな絶対値の電位
とされるスタンバイモード信号ＳＭＢを供給し、あるい
は、電流源ＭＯＳＦＥＴＮ３のゲートは定常的に電源電
圧ＶＤＤより小さな絶対値の電位とし、これと直列形態
にアクティブ時に選択的にオン状態とされる駆動ＭＯＳ
ＦＥＴを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ
Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）入力インターフ
ェイス方式を採るシンクロナスＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及び
その低消費電力化に利用して特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置される所定数のワード線及
び相補ビット線ならびにこれらのワード線及び相補ビッ
ト線の交点に格子状に配置される多数のダイナミック型
メモリセルを含むメモリアレイをその基本構成要素と
し、所定のクロック信号に従って同期動作するいわゆる
シンクロナスＤＲＡＭがある。また、このようなシンク
ロナスＤＲＡＭ等において、アドレス信号等の入力信号
レベルを例えば所定の参照電圧ＶＲＥＦに対してＶＲＥ
Ｆ±０．４Ｖ（ボルト）程度の小さな振幅とするいわゆ
るＳＳＴＬインターフェイス方式がある。

【０００３】ＳＳＴＬインターフェイス方式を採るシン
クロナスＤＲＡＭ等は、複数の入力バッファを含むアド
レスバッファ及びデータ入出力回路等を備え、これらの
回路を構成する入力バッファは、それぞれのゲートに入
力信号又は参照電圧ＶＲＥＦを受ける一対の差動ＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）を中心に構成されるいわ
ゆる差動型入力回路とされる。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＳＳＴＬインターフェイス方式を採る
大容量のシンクロナスＤＲＡＭを開発し、その過程で次
の問題点に気付いた。すなわち、このシンクロナスＤＲ
ＡＭは、複数の入力バッファつまり単位アドレスバッフ
ァからなるアドレスバッファを備え、各単位アドレスバ
ッファは、図７の単位アドレスバッファＵＡＢ０に代表
されるように、Ｎチャンネル型の一対の差動ＭＯＳＦＥ
ＴＮ１及びＮ２を中心とする差動型入力回路とされる。

【０００５】単位アドレスバッファＵＡＢ０の差動ＭＯ
ＳＦＥＴＮ１のゲートには、対応するアドレス入力端子
Ａ０を介して入力信号つまりアドレス信号Ａ０が供給さ
れ、他方の差動ＭＯＳＦＥＴＮ２のゲートには、回路の
論理スレッシホルドレベルとなる参照電圧ＶＲＥＦが供
給される。また、差動ＭＯＳＦＥＴＮ１及びＮ２のドレ
インと電源電圧ＶＤＤとの間には、ＰチャンネルＭＯＳ
ＦＥＴＰ１及びＰ２がカレントミラー結合されてなるア
クティブ負荷が設けられ、その共通結合されたソースと
接地電位ＶＳＳとの間には、Ｎチャンネル型の電流源Ｍ
ＯＳＦＥＴＮ７が設けられる。電流源ＭＯＳＦＥＴＮ７
のゲートには、スタンバイモード信号ＳＭＢ（ここで、
それが有効とされるとき選択的にロウレベルとされるい
わゆる反転信号等については、その名称の末尾にＢを付
して表す。以下同様）が供給される。また、差動ＭＯＳ
ＦＥＴＮ１のドレイン電位は、ＰチャンネルＭＯＳＦＥ
ＴＰ３及びＰ４ならびにＮチャンネルＭＯＳＦＥＴＮ４
及びＮ５からなる２入力ナンド（ＮＡＮＤ）ゲートを経
た後、入力アドレス信号ａ０となる。

【０００６】単位アドレスバッファＵＡＢ０の電流源Ｍ
ＯＳＦＥＴＮ７のゲートに供給されるスタンバイモード
信号ＳＭＢは、図８に示されるように、シンクロナスＤ
ＲＡＭがスタンバイモードとされるとき接地電位ＶＳＳ
つまり０Ｖのようなロウレベルとされ、シンクロナスＤ
ＲＡＭが動作状態つまりアクティブモードとされるとき
には３．３Ｖのような電源電圧ＶＤＤとされる。これに
より、電流源ＭＯＳＦＥＴＮ７は、シンクロナスＤＲＡ
Ｍがアクティブモードとされるとき選択的にオン状態と
なって差動ＭＯＳＦＥＴＮ１及びＮ２に対して所定の動
作電流を流し、これを受けた差動ＭＯＳＦＥＴＮ１及び
Ｎ２は、参照電圧ＶＲＥＦを論理スレッシホルドレベル
とする差動回路を構成して入力アドレス信号Ａ０の論理
レベルを判定する。このとき、電流源ＭＯＳＦＥＴＮ３
により得られる動作電流は、相補的にオン状態とされる
差動ＭＯＳＦＥＴＮ１又はＮ２を介して選択的に流さ
れ、差動回路は、定常的に動作電流を必要とするが、電
流源ＭＯＳＦＥＴＮ７がスタンバイモード信号ＳＭＢの
ロウレベルを受けてオフ状態とされることから、少なく
ともシンクロナスＤＲＡＭがスタンバイ状態とされる間
はこの動作電流が遮断され、これによってスタンバイ時
の低消費電力化が図られる。

【０００７】ところで、シンクロナスＤＲＡＭがアクテ
ィブ状態とされる間に電流源ＭＯＳＦＥＴＮ７を介して
流される動作電流の大きさは、周知のように、電流源Ｍ
ＯＳＦＥＴＮ７のゲート・ソース間電圧つまりその実質
的なゲート電圧にほぼ比例する。上記のように、アクテ
ィブ時におけるスタンバイモード信号ＳＭＢの電位を電
源電圧ＶＤＤとする従来のシンクロナスＤＲＡＭでは、
電流源ＭＯＳＦＥＴＮ７を介して流される動作電流が比
較的大きくなり、各単位アドレスバッファの動作電流が
大きくなる。この結果、シンクロナスＤＲＡＭが大容量
化され、アドレスバッファ及びデータ入出力回路等を構
成する単位アドレスバッファつまり入力バッファの所要
数が増えるにしたがって、シンクロナスＤＲＡＭのアク
ティブ時の動作電流が大きくなり、その低消費電力化が
阻害される。

【０００８】この発明の目的は、差動型入力回路のアク
ティブ時の動作電流を低減し、ＳＳＴＬインターフェイ
ス方式を採る大容量のシンクロナスＤＲＡＭ等のアクテ
ィブ時における消費電力の低減を図ることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＳＳＴＬインターフェイス方
式を採り多数の差動型入力回路を備える大容量のシンク
ロナスＤＲＡＭ等において、各差動型入力回路を構成す
る差動ＭＯＳＦＥＴの共通結合されたソースと低電位側
電源電圧との間に設けられる電流源ＭＯＳＦＥＴのゲー
トに、スタンバイ時は低電位側電源電圧電位とされアク
ティブ時には高電位側電源電圧より小さな絶対値の電位
とされるスタンバイモード信号を供給し、あるいは、電
流源ＭＯＳＦＥＴのゲートは定常的に高電位側電源電圧
より小さな絶対値の電位とし、これと直列形態にアクテ
ィブ時に選択的にオン状態とされる駆動ＭＯＳＦＥＴを
設ける。

【００１１】上記した手段によれば、アクティブ時に各
差動型入力回路の電流源ＭＯＳＦＥＴを介して流される
動作電流を低減することができるため、ＳＳＴＬインタ
ーフェイス方式を採る大容量のシンクロナスＤＲＡＭ等
のアクティブ時における動作電流を低減し、その低消費
電力化を図ることができる。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のシンクロナス
ＤＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上に形
成される。

【００１３】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＮＫ
０〜ＢＮＫ３を備え、これらのバンクのそれぞれは、そ
のレイアウト面積の大半を占めて配置されるメモリアレ
イＭＡＲＹと、直接周辺回路となるロウアドレスデコー
ダＲＤ，センスアンプＳＡ，カラムアドレスデコーダＣ
ＤならびにライトアンプＷＡ及びメインアンプＭＡとを
備える。

【００１４】バンクＢＮＫ０〜ＢＮＫ３を構成するメモ
リアレイＭＡＲＹは、図の垂直方向に平行して配置され
る所定数のワード線と、水平方向に平行して配置される
所定数組の相補ビット線とをそれぞれ含む。これらのワ
ード線及び相補ビット線の交点には、情報蓄積キャパシ
タ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナ
ミック型メモリセルがそれぞれ格子状に配置される。

【００１５】バンクＢＮＫ０〜ＢＮＫ３のメモリアレイ
ＭＡＲＹを構成するワード線は、その下方において対応
するロウアドレスデコーダＲＤに結合され、択一的に選
択状態とされる。各バンクのロウアドレスデコーダＲＤ
には、ロウアドレスレジスタＲＡから１２ビットの内部
アドレス信号Ｘ０〜Ｘ１１が共通に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＲＧが供給される。ま
た、ロウアドレスレジスタＲＡには、アドレスバッファ
ＡＢを介してＸアドレス信号ＡＸ０〜ＡＸ１１が供給さ
れるとともに、タイミング発生回路ＴＧから内部制御信
号ＲＬが供給される。さらに、アドレスバッファＡＢに
は、外部のアクセス装置からアドレス入力端子Ａ０〜Ａ
１３を介して１４ビットのアドレス信号Ａ０〜Ａ１３が
供給されるとともに、タイミング発生回路ＴＧから内部
制御信号ＣＥが供給され、モードレジスタＭＲからスタ
ンバイモード信号ＳＭＢが供給される。

【００１６】なお、この実施例のシンクロナスＤＲＡＭ
は、ＳＳＴＬインターフェイス方式を採り、アドレス入
力端子Ａ０〜Ａ１２を介して入力されるアドレス信号Ａ
０〜Ａ１２は、後述する書き込みデータ及び起動制御信
号等を含めて、例えば１．５Ｖの参照電圧ＶＲＥＦを基
準レベルとしてそのハイレベルをＶＲＥＦ＋０．４Ｖと
しそのロウレベルをＶＲＥＦ−０．４Ｖとする小振幅の
入力信号とされる。また、この実施例の場合、上記参照
電圧ＶＲＥＦは、外部のアクセス装置から外部端子ＶＲ
ＥＦを介して供給されるが、このことは特に本発明の主
旨に制限を与えるものではなく、シンクロナスＤＲＡＭ
の内部で形成してもよい。

【００１７】一方、この実施例において、アドレス入力
端子Ａ０〜Ａ１３を介して供給されるアドレス信号Ａ０
〜Ａ１３は、シンクロナスＤＲＡＭの動作モードに応じ
てその入力信号としての意味が変化する。すなわち、ア
ドレス信号Ａ０〜Ａ１３は、シンクロナスＤＲＡＭがモ
ードレジスタセットコマンドサイクルとされるとき、そ
の全ビットがシンクロナスＤＲＡＭの動作モード設定の
ためのモード設定信号ＭＣ０〜ＭＣ１３となる。また、
シンクロナスＤＲＡＭがバンクアクティブコマンドサイ
クルとされるときは、その上位２ビットがバンクアドレ
ス信号ＢＡ０〜ＢＡ１となり、その下位１２ビットはＸ
アドレス信号ＡＸ０〜ＡＸ１１となる。さらに、シンク
ロナスＤＲＡＭが各種のリードコマンド又はライトコマ
ンドサイクルとされるときには、その上位２ビットがバ
ンクアドレス信号ＢＡ０〜ＢＡ１となり、その下位１０
ビットはＹアドレス信号ＡＹ０〜ＡＹ９となる。

【００１８】アドレスバッファＡＢは、内部制御信号Ｃ
Ｅ及びスタンバイモード信号ＳＭＢがハイレベルとされ
ることで選択的に動作状態となり、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａ１３を介して供給される
アドレス信号Ａ０〜Ａ１３を取り込み、入力アドレス信
号ａ０〜ａ１３として出力する。これらの入力アドレス
信号は、前述のように、シンクロナスＤＲＡＭの動作モ
ードに応じて選択的にモード設定信号ＭＣ０〜ＭＣ１
３，バンクアドレス信号ＢＡ０〜ＢＡ１，Ｘアドレス信
号ＡＸ０〜ＡＸ１１あるいはＹアドレス信号ＡＹ０〜Ａ
Ｙ９となり、対応するモードレジスタＭＲ，バンクアド
レスレジスタＢＡ，ロウアドレスレジスタＲＡあるいは
カラムアドレスカウンタＣＣに取り込まれる。モードレ
ジスタＭＲには、さらにタイミング発生回路ＴＧから内
部制御信号ＭＬが供給され、バンクアドレスレジスタＢ
Ａには内部制御信号ＢＬが供給される。また、ロウアド
レスレジスタＲＡには、タイミング発生回路ＴＧから内
部制御信号ＲＬが供給され、カラムアドレスカウンタＣ
Ｃには内部制御信号ＣＬが供給される。なお、アドレス
バッファＡＢの具体的構成等については、後で詳細に説
明する。

【００１９】バンクアドレスレジスタＢＡは、アドレス
バッファＡＢから入力アドレス信号ａ１２〜ａ１３とし
て伝達される２ビットのバンクアドレス信号ＢＡ０〜Ｂ
Ａ１を内部制御信号ＢＬに従って取り込み、保持すると
ともに、内部バンクアドレス信号Ｂ０〜Ｂ１としてバン
ク選択回路ＢＳに伝達する。バンク選択回路ＢＳは、こ
れらの内部バンクアドレス信号Ｂ０〜Ｂ１をデコードし
て、バンク選択信号ＢＳ０〜ＢＳ３の対応するビットを
択一的にハイレベルとする。バンク選択信号ＢＳ０〜Ｂ
Ｓ３は、対応するバンクＢＮＫ０〜ＢＮＫ３にそれぞれ
供給され、その直接周辺回路たるロウアドレスデコーダ
ＲＤ，カラムアドレスデコーダＣＤ，センスアンプＳＡ
ならびにライトアンプＷＡ及びメインアンプＭＡ等を選
択的に動作状態とするための駆動選択信号として用いら
れる。

【００２０】ロウアドレスレジスタＲＡは、アドレスバ
ッファＡＢから入力アドレス信号ａ０〜ａ１１として伝
達されるＸアドレス信号ＡＸ０〜ＡＸ１１を内部制御信
号ＲＬに従って取り込み、保持するとともに、これらの
Ｘアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ１１
を形成し、バンクＢＮＫ０〜ＢＮＫ３のロウアドレスデ
コーダＲＤに供給する。各バンクのロウアドレスデコー
ダＲＤは、内部制御信号ＲＧがハイレベルとされかつ対
応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベルとさ
れることでそれぞれ選択的に動作状態とされ、ロウアド
レスレジスタＲＡから供給される内部アドレス信号Ｘ０
〜Ｘ１１をデコードして、対応するメモリアレイＭＡＲ
Ｙの指定されたワード線を択一的に選択状態とする。

【００２１】次に、バンクＢＮＫ０〜ＢＮＫ３のメモリ
アレイＭＡＲＹを構成する相補ビット線は、対応するセ
ンスアンプＳＡに結合される。各バンクのセンスアンプ
ＳＡには、対応するカラムアドレスデコーダＣＤから図
示されないｐ＋１ビットのビット線選択信号ＹＳ０〜Ｙ
Ｓｐがそれぞれ供給され、タイミング発生回路ＴＧから
内部制御信号ＰＡ及び図示されないＰＣが共通に供給さ
れる。また、各バンクのカラムアドレスデコーダＣＤに
は、カラムアドレスカウンタＣＣから１０ビットの内部
アドレス信号Ｙ０〜Ｙ９が共通に供給され、タイミング
発生回路ＴＧから内部制御信号ＣＧが供給される。カラ
ムアドレスカウンタＣＣには、アドレスバッファＡＢか
らＹアドレス信号ＡＹ０〜ＡＹ９が供給されるととも
に、タイミング発生回路ＴＧから内部制御信号ＣＬが供
給される。

【００２２】カラムアドレスカウンタＣＣは、図示され
ない内部制御信号ＣＵに従って歩進動作を行うバイナリ
ーカウンタを含む。このカウンタは、アドレスバッファ
ＡＢから供給されるＹアドレス信号ＡＹ０〜ＡＹ９を内
部制御信号ＣＬに従って取り込み、保持する。また、こ
れらのＹアドレス信号ＡＹ０〜ＡＹ９を初期値として内
部制御信号ＣＵに従った歩進動作を行い、内部アドレス
信号Ｙ０〜Ｙ９を順次形成して、各バンクのカラムアド
レスデコーダＣＤに供給する。

【００２３】バンクＢＮＫ０〜ＢＮＫ３のカラムアドレ
スデコーダＣＤは、内部制御信号ＣＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレ
ベルとされることでそれぞれ選択的に動作状態とされ、
カラムアドレスカウンタＣＣから供給される内部アドレ
ス信号Ｙ０〜Ｙ９をデコードして、ビット線選択信号Ｙ
Ｓ０〜ＹＳｐの対応するビットを択一的にハイレベルと
する。

【００２４】バンクＢＮＫ０〜ＢＮＫ３のセンスアンプ
ＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応
して設けられる所定数の単位回路を含み、これらの単位
回路のそれぞれは、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、一対のＣＭＯＳ（相補型ＭＯＳ）インバ
ータが交差結合されてなる単位増幅回路と、Ｎチャンネ
ル型の一対のスイッチＭＯＳＦＥＴとを含む。このう
ち、各単位回路のビット線プリチャージ回路を構成する
プリチャージＭＯＳＦＥＴは、内部制御信号ＰＣがハイ
レベルとされることで選択的にかつ一斉にオン状態とな
り、メモリアレイＭＡＲＹの各相補ビット線の非反転及
び反転信号線を中間電位ＨＶにプリチャージする。

【００２５】一方、各単位回路の単位増幅回路は、内部
制御信号ＰＡがハイレベルとされかつ対応するバンク選
択信号ＢＳ０〜ＢＳ３がハイレベルとされることで選択
的にかつ一斉に動作状態とされ、対応するメモリアレイ
ＭＡＲＹの選択ワード線に結合された所定数のメモリセ
ルから対応する相補ビット線を介して出力される微小読
み出し信号をそれぞれ増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。また、各単位回路のス
イッチＭＯＳＦＥＴは、ビット線選択信号ＹＳ０〜ＹＳ
ｐの対応するビットが択一的にハイレベルとされること
で１６組ずつ選択的にオン状態となり、対応するメモリ
アレイＭＡＲＹの対応する１６組の相補ビット線と相補
共通データ線ＣＤ０＊〜ＣＤ１５＊（ここで、例えば非
反転共通データ線ＣＤ０Ｔ及び反転共通データ線ＣＤ０
Ｂを、合わせて相補共通データ線ＣＤ０＊のように＊を
付して表す。また、それが有効とされるとき選択的にハ
イレベルとされるいわゆる非反転信号等については、そ
の名称の末尾にＴを付して表す。以下同様）との間を選
択的に接続状態とする。

【００２６】相補共通データ線ＣＤ０＊〜ＣＤ１５＊
は、ライトアンプＷＡ及びメインアンプＭＡに結合され
る。ライトアンプＷＡ及びメインアンプＭＡは、その他
方において書き込みデータバスＷＤＢ０〜ＷＤＢ１５あ
るいは読み出しデータバスＲＤＢ０〜ＲＤＢ１５を介し
てデータ入出力回路ＩＯにそれぞれ結合される。各バン
クのライトアンプＷＡ及びメインアンプＭＡは、相補共
通データ線ＣＤ０＊〜ＣＤ１５＊に対応して設けられる
１６個の単位ライトアンプ及び単位メインアンプを備
え、データ入出力回路ＩＯは、データ入出力端子Ｄ０〜
Ｄ１５に対応して設けられる１６個の入力バッファ及び
出力バッファを備える。

【００２７】バンクＢＮＫ０〜ＢＮＫ３のライトアンプ
ＷＡの各単位ライトアンプの出力端子ならびにメインア
ンプＭＡの各単位メインアンプの出力端子は、対応する
相補共通データ線ＣＤ０＊〜ＣＤ１５＊にそれぞれ共通
結合される。また、ライトアンプＷＡの各単位ライトア
ンプの入力端子は、書き込みデータバスＷＤＢ０〜ＷＤ
Ｂ１５を介してデータ入出力回路ＩＯの対応する入力バ
ッファの出力端子にそれぞれ結合され、メインアンプＭ
Ａの各単位メインアンプの出力端子は、読み出しデータ
バスＲＤＢ０〜ＲＤＢ１５を介してデータ入出力回路Ｉ
Ｏの対応する出力バッファの出力端子にそれぞれ結合さ
れる。データ入出力回路ＩＯの各入力バッファの入力端
子ならびに各出力バッファの出力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ１５にそれぞれ共通結合される。

【００２８】ライトアンプＷＡの各単位ライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが共
通に供給され、メインアンプＭＡの各単位メインアンプ
には図示されない内部制御信号ＲＰが供給される。ま
た、データ入出力回路ＩＯの各入力バッファには、タイ
ミング発生回路ＴＧから内部制御信号ＣＥが共通に供給
されるとともに、モードレジスタＭＲからスタンバイモ
ード信号ＳＭＢが供給され、その出力バッファには内部
制御信号ＯＣが共通に供給される。

【００２９】データ入出力回路ＩＯの各入力バッファ
は、シンクロナスＤＲＡＭが書き込みモードで選択状態
とされるとき、内部制御信号ＣＥ及びスタンバイモード
信号ＳＭＢのハイレベルを受けて選択的に動作状態とな
り、外部のアクセス装置からデータ入出力端子Ｄ０〜Ｄ
１５を介して入力される１６ビットの書き込みデータを
取り込み、保持するとともに、書き込みデータバスＷＤ
Ｂ０〜ＷＤＢ１５を介してバンクＢＮＫ０〜ＢＮＫ３の
ライトアンプＷＡに伝達する。このとき、ライトアンプ
ＷＡの各単位ライトアンプは、内部制御信号ＷＰがハイ
レベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ
３がハイレベルとされることで選択的に動作状態とな
り、データ入出力回路ＩＯから伝達される書き込みデー
タを所定の相補書き込み信号に変換した後、相補共通デ
ータ線ＣＤ０＊〜ＣＤ１５＊を介してメモリアレイＭＡ
ＲＹの１６個の選択メモリセルに書き込む。

【００３０】一方、バンクＢＮＫ０〜ＢＮＫ３のメイン
アンプＭＡの単位メインアンプは、シンクロナスＤＲＡ
Ｍが読み出しモードで選択状態とされるとき、内部制御
信号ＲＰがハイレベルとされかつ対応するバンク選択信
号ＢＳ０〜ＢＳ３がハイレベルとされることで選択的に
動作状態とされ、メモリアレイＭＡＲＹの選択された１
６個のメモリセルから相補共通データ線ＣＤ０＊〜ＣＤ
１５＊を介して出力される読み出し信号をそれぞれ増幅
した後、読み出しデータバスＲＤＢ０〜ＲＤＢ１５を介
してデータ入出力回路ＩＯの対応する出力バッファに伝
達する。このとき、データ入出力回路ＩＯの各出力バッ
ファは、内部制御信号ＯＣのハイレベルを受けて選択的
に動作状態とされ、メインアンプＭＡから供給される読
み出しデータをデータ入出力端子Ｄ０〜Ｄ１５を介して
外部に出力する。

【００３１】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢ，入出力マスク信号ＤＱＭならびにクロック
信号ＣＬＫ及びクロックイネーブル信号ＣＫＥと、モー
ドレジスタＭＲから供給されるモード設定信号ＭＣ０〜
ＭＣ１２とをもとに上記各種内部制御信号等を選択的に
形成し、各部に供給する。

【００３２】シンクロナスＤＲＡＭには、外部端子ＶＲ
ＥＦを介して参照電圧ＶＲＥＦが供給される。また、外
部端子ＶＤＤを介して電源電圧ＶＤＤが供給され、外部
端子ＶＳＳを介して接地電位ＶＳＳが供給される。シン
クロナスＤＲＡＭは、内部電圧発生回路ＶＧを備え、こ
の内部電圧発生回路ＶＧは、外部供給される電源電圧Ｖ
ＤＤ及び接地電位ＶＳＳをもとに所定の内部電圧ＶＤＬ
及び中間電位ＨＶ等を生成して、シンクロナスＤＲＡＭ
の各部に供給する。

【００３３】なお、電源電圧ＶＤＤ及び接地電位ＶＳＳ
は、動作電源としてシンクロナスＤＲＡＭの各部に供給
される。また、内部電圧ＶＤＬは、後述するように、モ
ードレジスタＭＲからアドレスバッファＡＢ，データ入
出力回路ＩＯならびにタイミング発生回路ＴＧ等に供給
されるスタンバイモード信号ＳＭＢのアクティブ時にお
ける電位等として供される。さらに、中間電圧ＨＶは、
各バンクのメモリアレイＭＡＲＹを構成する非反転及び
反転ビット線のプリチャージ電位等となり、参照電圧Ｖ
ＲＥＦは、アドレスバッファＡＢ，データ入出力回路Ｉ
Ｏならびにタイミング発生回路ＴＧの各入力バッファに
供給されてその論理スレッシホルドレベルとなる。この
実施例において、電源電圧ＶＤＤは、特に制限されない
が、３．３Ｖとされる。また、内部電圧ＶＤＬ及び中間
電圧ＨＶは、それぞれ２．２Ｖ及び１．６５Ｖとされ、
参照電圧ＶＲＥＦは１．５Ｖとされる。

【００３４】図２には、図１のシンクロナスＤＲＡＭに
含まれるアドレスバッファＡＢの一実施例のブロック図
が示されている。また、図３には、図２のアドレスバッ
ファＡＢに含まれる単位アドレスバッファＵＡＢ０の一
実施例の回路図が示され、図４には、単位アドレスバッ
ファＵＡＢ０に供給されるスタンバイモード信号ＳＭＢ
の一実施例の信号波形図が示されている。これらの図を
もとに、この実施例のシンクロナスＤＲＡＭに含まれる
アドレスバッファＡＢの具体的構成及び動作ならびにそ
の特徴について説明する。なお、以下の記述では、単位
アドレスバッファＵＡＢ０をもって単位アドレスバッフ
ァＵＡＢ０〜ＵＡＢ１３を説明する。また、シンクロナ
スＤＲＡＭのデータ入出力回路ＩＯ及びタイミング発生
回路ＴＧは、書き込みデータ又は起動制御信号に対応す
る複数の入力バッファを含むが、これらの入力バッファ
は単位アドレスバッファＵＡＢ０〜ＵＡＢ１３と同様な
構成とされるため、下記の説明から類推されたい。以下
の回路図において、そのチャネル（バックゲート）部に
矢印が付されるＭＯＳＦＥＴはＰチャンネル型であっ
て、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別
される。

【００３５】図２において、この実施例のアドレスバッ
ファＡＢは、アドレス入力端子Ａ０〜Ａ１３に対応して
設けられる１４個の単位アドレスバッファＵＡＢ０〜Ｕ
ＡＢ１３を備える。単位アドレスバッファＵＡＢ０〜Ｕ
ＡＢ１３の入力端子は、対応するアドレス入力端子Ａ０
〜Ａ１３にそれぞれ結合され、その出力信号は、入力ア
ドレス信号ａ０〜ａ１３として後段のモードレジスタＭ
Ｒ，バンクアドレスレジスタＢＡ，ロウアドレスレジス
タＲＡあるいはカラムアドレスカウンタＣＣに供給され
る。アドレスバッファＡＢの単位アドレスバッファＵＡ
Ｂ０〜ＵＡＢ１３には、タイミング発生回路ＴＧから内
部制御信号ＣＥが共通に供給される。また、モードレジ
スタＭＲからスタンバイモード信号ＳＭＢが共通に供給
され、外部端子ＶＲＥＦを介して参照電圧ＶＲＥＦが共
通に供給される。

【００３６】この実施例において、モードレジスタＭＲ
から供給されるスタンバイモード信号ＳＭＢは、図４に
示されるように、シンクロナスＤＲＡＭがアクティブ状
態つまりアクティブモードとされるとき、内部電圧ＶＤ
Ｌつまり２．２Ｖのようなハイレベルとされ、スタンバ
イ状態つまりスタンバイモードとされるときには、接地
電位ＶＳＳつまり０Ｖのようなロウレベルとされる。

【００３７】ここで、単位アドレスバッファＵＡＢ０〜
ＵＡＢ１３は、図３の単位アドレスバッファＵＡＢ０に
代表して示されるように、Ｎチャンネル型の一対の差動
ＭＯＳＦＥＴＮ１（第１のＭＯＳＦＥＴ）及びＮ２（第
２のＭＯＳＦＥＴ）を含む。これらの差動ＭＯＳＦＥＴ
のドレインは、カレントミラー形態とされるＰチャンネ
ル型の一対の負荷ＭＯＳＦＥＴＰ１及びＰ２を介して電
源電圧ＶＤＤに結合され、その共通結合されたソース
は、Ｎチャンネル型の電流源ＭＯＳＦＥＴＮ３を介して
接地電位ＶＳＳに結合される。差動ＭＯＳＦＥＴＮ１の
ゲートには、アドレス入力端子Ａ０を介して入力信号つ
まりアドレス信号Ａ０が供給され、他方の差動ＭＯＳＦ
ＥＴＮ２のゲートには、参照電圧ＶＲＥＦが供給され
る。また、電流源ＭＯＳＦＥＴＮ３のゲートには、スタ
ンバイモード信号ＳＭＢが供給され、差動ＭＯＳＦＥＴ
Ｎ１のドレインにおける電位は、差動回路の反転出力信
号として後段の２入力ナンドゲートを構成するＰチャン
ネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ
５のゲートに供給される。

【００３８】前述のように、この実施例のシンクロナス
ＤＲＡＭはＳＳＴＬインターフェイス方式を採り、アド
レス入力端子Ａ０を介して入力されるアドレス信号Ａ０
は、１．５Ｖの参照電圧ＶＲＥＦを基準レベルとして、
そのハイレベルをＶＲＥＦ＋０．４Ｖとしそのロウレベ
ルをＶＲＥＦ−０．４Ｖとする。

【００３９】単位アドレスバッファＵＡＢ０の電流源Ｍ
ＯＳＦＥＴＮ３は、スタンバイモード信号ＳＭＢがハイ
レベルとされることを条件に選択的にオン状態となり、
そのハイレベル電位に応じた所定の動作電流を流す。ま
た、差動ＭＯＳＦＥＴＮ１及びＮ２は、電流源ＭＯＳＦ
ＥＴＮ３ならびに負荷ＭＯＳＦＥＴＰ１及びＰ２ととも
に、参照電圧ＶＲＥＦを論理スレッシホルドレベルとす
る差動回路を構成し、アドレス信号Ａ０の入力レベルに
応じて選択的にオン状態となって、その論理レベルを判
定する。この結果、アドレス信号Ａ０が論理“１”とさ
れその電位が参照電圧ＶＲＥＦより高いハイレベルつま
りＶＲＥＦ＋０．４Ｖとされるときは、差動回路の反転
出力ノードつまり差動ＭＯＳＦＥＴＮ１のドレイン電位
が接地電位ＶＳＳのようなロウレベルとされ、アドレス
信号Ａ０が論理“０”とされその電位が参照電圧ＶＲＥ
Ｆより低いロウレベルつまりＶＲＥＦ−０．４Ｖとされ
るときには、電源電圧ＶＤＤのようなハイレベルとされ
る。

【００４０】このように、差動ＭＯＳＦＥＴＮ１及びＮ
２は、アドレス信号Ａ０の論理レベルを受けて相補的に
オン状態となり、電流源ＭＯＳＦＥＴＮ３により得られ
る動作電流を選択的に流す。したがって、差動ＭＯＳＦ
ＥＴＮ１及びＮ２を中心とする差動回路は、電流源ＭＯ
ＳＦＥＴＮ３がオン状態とされる間、つまりシンクロナ
スＤＲＡＭがアクティブモードとされる間常に動作電流
を流し、アドレスバッファＡＢはその１４倍の動作電流
を必要とする。しかし、シンクロナスＤＲＡＭがスタン
バイモードとされる間は、スタンバイモード信号ＳＭＢ
のロウレベルを受けて電流源ＭＯＳＦＥＴがオフ状態と
され、これによってシンクロナスＤＲＡＭのスタンバイ
モードにおける低消費電力化が図られる。

【００４１】単位アドレスバッファＵＡＢ０は、さら
に、ＰチャンネルＭＯＳＦＥＴＰ３及びＰ４ならびにＮ
チャンネルＭＯＳＦＥＴＮ４及びＮ５からなる２入力ナ
ンドゲートを含む。このうち、ＭＯＳＦＥＴＰ３及びＰ
４のドレインは電源電圧ＶＤＤに結合され、その共通結
合されたソースは、直列形態のＭＯＳＦＥＴＮ４及びＮ
５を介して接地電位ＶＳＳに結合されるとともに、ナン
ドゲートつまり単位アドレスバッファＵＡＢ０の出力端
子ａ０に結合される。ＭＯＳＦＥＴＰ３及びＮ５のゲー
トは、差動回路の反転出力ノードつまり差動ＭＯＳＦＥ
ＴＮ１のドレインに結合され、ＭＯＳＦＥＴＰ４及びＮ
４のゲートには、タイミング発生回路ＴＧから前記内部
制御信号ＣＥが共通に供給される。なお、内部制御信号
ＣＥは、チップイネーブル信号ＣＥＢがロウレベルとさ
れシンクロナスＤＲＡＭが選択状態とされるとき、所定
のタイミングで選択的にハイレベルとされる。

【００４２】ＭＯＳＦＥＴＰ３及びＰ４ならびにＮ４及
びＮ５からなるナンドゲートは、内部制御信号ＣＥのハ
イレベルを受けて選択的に伝達状態となり、差動ＭＯＳ
ＦＥＴＮ１及びＮ２を中心とする差動回路の反転出力信
号を論理反転して入力アドレス信号ａ０とする。この結
果、入力アドレス信号ａ０は、アドレス信号Ａ０が参照
電圧ＶＲＥＦ＋０．４Ｖのようなハイレベルとされると
き電源電圧ＶＤＤのようなハイレベルとされ、参照電圧
ＶＲＥＦ−０．４Ｖのようなロウレベルとされるときに
は接地電位ＶＳＳのようなロウレベルとされる。

【００４３】ところで、単位アドレスバッファＵＡＢ０
の電流源ＭＯＳＦＥＴＮ３により得られる動作電流の大
きさは、周知のように、電流源ＭＯＳＦＥＴＮ３のゲー
ト・ソース間電圧つまりそのゲートに供給されるスタン
バイモード信号ＳＭＢのハイレベル電位にほぼ比例す
る。このため、上記のように、スタンバイモード信号Ｓ
ＭＢのハイレベルを内部電圧ＶＤＬつまり２．２Ｖとす
る本実施例のシンクロナスＤＲＡＭの場合、単位アドレ
スバッファＵＡＢ０の動作電流は、スタンバイモード信
号ＳＭＢのハイレベルが電源電圧ＶＤＤつまり３．３Ｖ
とされる図７及び図８の従来のシンクロナスＤＲＡＭに
比べて充分に小さくなり、相応して１４個の単位アドレ
スバッファＵＡＢ０〜ＵＡＢ１３を備えるアドレスバッ
ファＡＢの動作電流が小さくなる。このことは、同じよ
うな構成の複数の入力バッファを備えるデータ入出力回
路ＩＯ及びタイミング発生回路ＴＧでも同様であり、こ
れによってシンクロナスＤＲＡＭのアクティブ時におけ
る動作電流を充分に低減し、その低消費電力化を図るこ
とができるものである。

【００４４】図５には、この発明が適用されたシンクロ
ナスＤＲＡＭのアドレスバッファＡＢに含まれる単位ア
ドレスバッファＵＡＢ０の第２の実施例の回路図が示さ
れ、図６には、モードレジスタＭＲから単位アドレスバ
ッファＵＡＢ０に供給されるスタンバイモード信号ＳＭ
Ｂの一実施例の信号波形図が示されている。なお、この
実施例は、前記図１ないし図４の実施例を基本的に踏襲
するものであるため、これと異なる部分についてのみ説
明を追加する。

【００４５】図５において、この実施例の単位アドレス
バッファＵＡＢ０は、Ｎチャンネル型の一対の差動ＭＯ
ＳＦＥＴＮ１（第１のＭＯＳＦＥＴ）及びＮ２（第２の
ＭＯＳＦＥＴ）を含み、これらの差動ＭＯＳＦＥＴの共
通結合されたソースと接地電位ＶＳＳ（低電位側電源電
圧）との間に直列形態に設けられる２個のＮチャンネル
ＭＯＳＦＥＴＮ６（第３のＭＯＳＦＥＴ）及びＮ３を含
む。このうち、ＭＯＳＦＥＴＮ６のゲートには、モード
レジスタＭＲからスタンバイモード信号ＳＭＢが供給さ
れ、ＭＯＳＦＥＴＮ３のゲートには内部電圧ＶＤＬが供
給される。この内部電圧ＶＤＬの電位は、前述のよう
に、その絶対値が電源電圧ＶＤＤ（高電位側電源電圧）
より小さな２．２Ｖとされる。また、スタンバイモード
信号ＳＭＢは、図６に示されるように、シンクロナスＤ
ＲＡＭがアクティブモードとされるとき電源電圧ＶＤＤ
つまり３．３Ｖのようなハイレベルとされ、スタンバイ
モードとされるときは接地電位ＶＳＳのようなロウレベ
ルとされる。

【００４６】これにより、ＭＯＳＦＥＴＮ３は、電流源
ＭＯＳＦＥＴとして作用し、そのゲート電圧つまり内部
電圧ＶＤＬに応じた値の動作電流を生成する。また、Ｍ
ＯＳＦＥＴＮ６は、シンクロナスＤＲＡＭがアクティブ
モードとされスタンバイモード信号ＳＭＢがハイレベル
とされることで選択的にオン状態となり、電流源ＭＯＳ
ＦＥＴＮ３により得られる動作電流を差動ＭＯＳＦＥＴ
Ｎ１及びＮ２を中心とする差動回路に選択的に流す駆動
ＭＯＳＦＥＴとして作用する。つまり、この実施例で
は、差動回路に対する動作電流を生成する電流源ＭＯＳ
ＦＥＴと、この動作電流を差動回路に選択的に伝達する
駆動ＭＯＳＦＥＴとが別個に設けられる訳であるが、動
作電流の値がやはり内部電圧ＶＤＬを基準に設定される
ため、前記図１〜図４の実施例と同様な効果を得ること
ができるものである。

【００４７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＳＳＴＬインターフェイス方式を採り多数の差動
型入力回路を備える大容量シンクロナスＤＲＡＭ等にお
いて、各差動型入力回路の差動ＭＯＳＦＥＴの共通結合
されたソースと低電位側電源電圧との間に設けられる電
流源ＭＯＳＦＥＴのゲートに、スタンバイ時は低電位側
電源電圧電位とされアクティブ時には高電位側電源電圧
より小さな絶対値の電位とされるスタンバイモード信号
を供給し、あるいは、電流源ＭＯＳＦＥＴのゲートは定
常的に高電位側電源電圧より小さな絶対値の電位とし、
これと直列形態にアクティブ時に選択的にオン状態とさ
れる駆動ＭＯＳＦＥＴを設けることで、アクティブ時に
差動型入力回路の電流源ＭＯＳＦＥＴを介して流される
動作電流を低減できるという効果が得られる。 （２）上記（１）項により、ＳＳＴＬインターフェイス
方式を採る大容量のシンクロナスＤＲＡＭ等のアクティ
ブ時における動作電流を低減し、その低消費電力化を図
ることができるという効果が得られる。

【００４８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×８ビッ
ト又は×３２ビット等、任意のビット構成を採ることが
できるし、任意数のバンクを備えることができる。ま
た、バンクＢＮＫ０〜ＢＮＫ３のメモリアレイＭＡＲＹ
は、その直接周辺回路を含めて複数のマットに分割でき
るし、いわゆるシェアドセンス方式を採るものであって
もよい。参照電圧ＶＲＥＦは、内部電圧発生回路ＶＧに
より内部電圧として形成してもよい。さらに、シンクロ
ナスＤＲＡＭのブロック構成は、種々の実施形態を採り
うるし、起動制御信号，アドレス信号ならびに内部制御
信号等の名称及び組み合わせならびにその有効レベル等
も、この実施例による制約を受けない。

【００４９】図２において、アドレスバッファＡＢに設
けられる単位アドレスバッファの数は、シンクロナスＤ
ＲＡＭのアドレス構成に応じて任意に設定できる。図３
及び図４において、スタンバイモード信号ＳＭＢのアク
ティブ時における電位は、その絶対値が電源電圧ＶＤＤ
より小さいことを条件に、任意に設定できる。図５及び
図６において、電流源ＭＯＳＦＥＴＮ３及び駆動ＭＯＳ
ＦＥＴＮ６は、その設置順序を入れ換えることができる
し、電流源ＭＯＳＦＥＴＮ３のゲートに定常的に供給さ
れる内部電圧ＶＤＬも、その絶対値が電源電圧ＶＤＤよ
り小さいことを条件に、例えば参照電圧ＶＲＥＦやその
他の電圧に置き換えることができる。図３及び図５にお
いて、単位アドレスバッファＵＡＢ０に対する入力信号
つまりアドレス信号Ａ０が非反転及び反転信号からなる
相補信号とされる場合、アドレス信号Ａ０の非反転及び
反転信号を差動ＭＯＳＦＥＴＮ１及びＮ２のゲートにそ
れぞれ供給すればよい。単位アドレスバッファＵＡＢ０
ならびにＵＡＢ１〜ＵＡＢ１２の具体的回路構成や電源
電圧及び各内部電圧の極性及び絶対値ならびにＭＯＳＦ
ＥＴの導電型等は、種々の実施形態を採りうる。

【００５０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにそのアドレスバッファ，デー
タデータ入出力回路あるいはタイミング発生回路を構成
する入力バッファに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＤＲＡＭのその他のブロックに含まれる入力バッファや
同様な入力バッファつまり入力回路を備えるスタティッ
クＲＡＭ及びシングルチップマイクロコンピュータ等に
も適用できる。この発明は、少なくとも電流源ＭＯＳＦ
ＥＴを含む差動型入力回路を備える半導体集積回路装置
ならびにこのような半導体集積回路装置を含む装置又は
システムに広く適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＳＳＴＬインターフェイス
方式を採り多数の差動型入力回路を備える大容量のシン
クロナスＤＲＡＭ等において、各差動型入力回路を構成
する差動ＭＯＳＦＥＴの共通結合されたソースと低電位
側電源電圧との間に設けられる電流源ＭＯＳＦＥＴのゲ
ートに、スタンバイ時は低電位側電源電圧電位とされア
クティブ時には高電位側電源電圧より小さな絶対値の電
位とされるスタンバイモード信号を供給し、あるいは、
電流源ＭＯＳＦＥＴのゲートは定常的に高電位側電源電
圧より小さな絶対値の電位とし、電流源ＭＯＳＦＥＴと
直列形態にアクティブ時に選択的にオン状態とされる駆
動ＭＯＳＦＥＴを設けることで、アクティブ時に各差動
型入力回路の電流源ＭＯＳＦＥＴを介して流される動作
電流を低減することができるため、ＳＳＴＬインターフ
ェイス方式を採る大容量のシンクロナスＤＲＡＭ等のア
クティブ時における動作電流を低減し、その低消費電力
化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるアドレ
スバッファの一実施例を示すブロック図である。

【図３】図２のアドレスバッファに含まれる単位アドレ
スバッファの一実施例を示す回路図である。

【図４】図２のアドレスバッファに供給されるスタンバ
イモード信号の一実施例を示す信号波形図である。

【図５】この発明が適用されたシンクロナスＤＲＡＭの
アドレスバッファに含まれる単位アドレスバッファの他
の一実施例を示す回路図である。

【図６】図５のシンクロナスＤＲＡＭのアドレスバッフ
ァに供給されるスタンバイモード信号の一実施例を示す
信号波形図である。

【図７】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭのアドレスバッファに含まれる単位
アドレスバッファの一例を示す回路図である。

【図８】図７のシンクロナスＤＲＡＭのアドレスバッフ
ァに供給されるスタンバイモード信号の一例を示す信号
波形図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ３……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＷＡ……ラ
イトアンプ、ＭＡ……メインアンプ、ＡＢ……アドレス
バッファ、ＲＡ……ロウアドレスレジスタ、ＢＡ……バ
ンクアドレスレジスタ、ＢＳ……バンク選択回路、ＣＣ
……カラムアドレスカウンタ、ＭＲ……モードレジス
タ、ＳＭＢ……スタンバイモード信号、ＩＯ……データ
入出力回路、ＷＤＢ０〜ＷＤＢ１５……書き込みデータ
バス、ＲＤＢ０〜ＲＤＢ１５……読み出しデータバス、
ＴＧ……タイミング発生回路、ＶＧ……内部電圧発生回
路。Ｄ０〜Ｄ１５……データ入出力端子、ＣＬＫ……ク
ロック信号又はその入力端子、ＣＫＥ……クロックイネ
ーブル信号又はその入力端子、ＣＳＢ……チップ選択信
号又はその入力端子、ＲＡＳＢ……ロウアドレスストロ
ーブ信号又はその入力端子、ＣＡＳＢ……カラムアドレ
スストローブ信号又はその入力端子、ＷＥＢ……ライト
イネーブル信号又はその入力端子、ＤＱＭ……データマ
スク信号又はその入力端子、Ａ０〜Ａ１３……アドレス
信号又はその入力端子、ＶＤＤ……電源電圧又はその入
力端子、ＶＳＳ……接地電位又はその入力端子、ＶＲＥ
Ｆ……参照電圧又はその入力端子、ＶＤＬ……内部電
圧、ＨＶ……中間電圧。ＵＡＢ０〜ＵＡＢ１３……単位
アドレスバッファ、ａ０〜ａ１３……入力アドレス信
号、ＣＥ……内部制御信号。Ｐ１〜Ｐ４……Ｐチャンネ
ルＭＯＳＦＥＴ、Ｎ１〜Ｎ７……ＮチャンネルＭＯＳＦ
ＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 門馬 敦子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 大石 貫時 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 差動形態とされる第１及び第２のＭＯＳ
   ＦＥＴと、 上記第１及び第２のＭＯＳＦＥＴの共通結合されたソー
   スと低電位側電源電圧との間に設けられ、そのゲート電
   位の少なくとも有効時における絶対値が高電位側電源電
   圧より小さくされる電流源ＭＯＳＦＥＴとを含む入力回
   路を具備することを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記第１のＭＯＳＦＥＴのゲートには、所定の入力信号
   が供給され、上記第２のＭＯＳＦＥＴのゲートには、所
   定の参照電圧が供給されるものであることを特徴とする
   半導体集積回路装置。
3. 【請求項３】 請求項２において、 上記参照電圧は、外部の装置から所定の外部端子を介し
   て供給されるものであることを特徴とする半導体集積回
   路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記半導体集積回路装置は、動作状態に対応するアクテ
   ィブモードと、スタンバイ状態に対応するスタンバイモ
   ードとを有するものであって、 上記電流源ＭＯＳＦＥＴのゲートは、上記半導体集積回
   路装置がアクティブモードとされるとき上記高電位側電
   源電圧より小さな絶対値の電位とされ、上記半導体集積
   回路装置がスタンバイモードとされるときには低電位側
   電源電圧電位とされるものであることを特徴とする半導
   体集積回路装置。
5. 【請求項５】 請求項１，請求項２又は請求項３におい
   て、 上記半導体集積回路装置は、動作状態に対応するアクテ
   ィブモードと、スタンバイ状態に対応するスタンバイモ
   ードとを有するものであり、 上記電流源ＭＯＳＦＥＴのゲートは、定常的に上記高電
   位側電源電圧より小さな絶対値の電位とされるものであ
   って、 上記入力回路は、上記電流源ＭＯＳＦＥＴと直列形態に
   設けられ、そのゲートの上記半導体集積回路装置がアク
   ティブモードとされるときにおける電位が高電位側電源
   電圧とされ、上記半導体集積回路装置がスタンバイモー
   ドとされるときにおける電位が低電位側電源電圧とされ
   る第３のＭＯＳＦＥＴを含むものであることを特徴とす
   る半導体集積回路装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体集積回路装置は、ＳＳＴＬインターフェイス
   方式を採るシンクロナスＤＲＡＭであって、 上記入力回路は、上記シンクロナスＤＲＡＭのアドレス
   バッファ，データ入出力回路ならびにタイミング発生回
   路を含む各部の入力バッファを構成するものであること
   を特徴とする半導体集積回路装置。