JPH065069A - ダイナミック・ランダム・アクセス・メモリ - Google Patents
ダイナミック・ランダム・アクセス・メモリInfo
- Publication number
- JPH065069A JPH065069A JP4159081A JP15908192A JPH065069A JP H065069 A JPH065069 A JP H065069A JP 4159081 A JP4159081 A JP 4159081A JP 15908192 A JP15908192 A JP 15908192A JP H065069 A JPH065069 A JP H065069A
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- JP
- Japan
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- external clock
- output
- access memory
- dynamic random
- bonding pad
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Abstract
(57)【要約】
【目的】電源線または接地線をボンディングするかしな
いかで製品の機能を切り換えるＤＲＡＭの待機時消費電
流の削減を図る。 【構成】ボンディングオプションパッドがフローティン
グの時、出力ＢＯＰＴを確実にＬｏｗにするためのトラ
ンジスタＱ５を、外部クロックがＨｉｇｈの時はｏｆｆ
させて、待機時消費電流を削減させ、この時、出力ＢＯ
ＰＴの出力をラッチ回路で保持させる。
いかで製品の機能を切り換えるＤＲＡＭの待機時消費電
流の削減を図る。 【構成】ボンディングオプションパッドがフローティン
グの時、出力ＢＯＰＴを確実にＬｏｗにするためのトラ
ンジスタＱ５を、外部クロックがＨｉｇｈの時はｏｆｆ
させて、待機時消費電流を削減させ、この時、出力ＢＯ
ＰＴの出力をラッチ回路で保持させる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
・アクセス・メモリ（以下ＤＲＡＭと記す）に関し、特
に、機能切り換え用のボンディングオプション判定回路
を有するＤＲＡＭに関する。
・アクセス・メモリ（以下ＤＲＡＭと記す）に関し、特
に、機能切り換え用のボンディングオプション判定回路
を有するＤＲＡＭに関する。
【０００２】
【従来の技術】従来、汎用のＤＲＡＭは、その使用目的
に応じて、ファーストページモード，ニブルモード，ス
タティックカラムモード等、機能の異なるいくつかの品
種に分けられる。更に、近年では、全メモリセルをリフ
レッシュするのに必要なサイクル数で、数種類の品種に
分けられ、その品種数は増大している。
に応じて、ファーストページモード，ニブルモード，ス
タティックカラムモード等、機能の異なるいくつかの品
種に分けられる。更に、近年では、全メモリセルをリフ
レッシュするのに必要なサイクル数で、数種類の品種に
分けられ、その品種数は増大している。
【０００３】市場の動向に応じて、必要な品種を必要な
数だけ短納期で供給できるように、一種類の半導体ＤＲ
ＡＭチップを組立工程におけるワイヤーボンディングの
やり方で、何種類もの品種に分けるようにしている場合
がある。
数だけ短納期で供給できるように、一種類の半導体ＤＲ
ＡＭチップを組立工程におけるワイヤーボンディングの
やり方で、何種類もの品種に分けるようにしている場合
がある。
【０００４】例えば、あるパッドに電源線をボンディン
グすれば、スタティックカラム品として機能し、ボンデ
ィングしなければ、ファーストページ品として機能す
る。
グすれば、スタティックカラム品として機能し、ボンデ
ィングしなければ、ファーストページ品として機能す
る。
【０００５】上述のように、パッドに電源線がボンディ
ングされたか、されていないかを判定する従来技術のボ
ンディングオプション判定回路４０の構成の例を示す図
４を参照すると、ボンディングオプションパッド４５に
供給される信号ＢＯはＣＭＯＳインバータＩＶ１からな
るボンディング判定回路部４２に入力され、その出力を
ＣＭＯＳインバータＩＶ３からなる出力波形整形回路部
に４４入力し、出力ＢＯＰＴを得る。
ングされたか、されていないかを判定する従来技術のボ
ンディングオプション判定回路４０の構成の例を示す図
４を参照すると、ボンディングオプションパッド４５に
供給される信号ＢＯはＣＭＯＳインバータＩＶ１からな
るボンディング判定回路部４２に入力され、その出力を
ＣＭＯＳインバータＩＶ３からなる出力波形整形回路部
に４４入力し、出力ＢＯＰＴを得る。
【０００６】さらに、ボンディングオプションパッド４
５に接続するフローティング時対策回路部４１は、ゲー
トを電源電位にソースを接地電位に、ドレインを上記ボ
ンディングオプションパッド４５にそれぞれ接続したＮ
チャネルＭＯＳトランジスタＱ７で構成している。上述
のＮチャネルＭＯＳトランジスタＱ７はＣＭＯＳインバ
ータＩＶ１およびＣＭＯＳインバータＩＶ３に比較し、
その駆動能力を低く設定する。
５に接続するフローティング時対策回路部４１は、ゲー
トを電源電位にソースを接地電位に、ドレインを上記ボ
ンディングオプションパッド４５にそれぞれ接続したＮ
チャネルＭＯＳトランジスタＱ７で構成している。上述
のＮチャネルＭＯＳトランジスタＱ７はＣＭＯＳインバ
ータＩＶ１およびＣＭＯＳインバータＩＶ３に比較し、
その駆動能力を低く設定する。
【０００７】次に、ボンディングオプション判定回路４
０の動作について説明する。
０の動作について説明する。
【０００８】ボンディングオプションパッド４５に供給
される信号ＢＯは、電源線にボンディングされるか、何
にもボンディングされずにフローティングであるかのど
ちらかの状態をとるが、電源線にボンディングされる場
合は、ＮチャネルＭＯＳトランジスタＱ７はその駆動能
力が十分に小さい為、ボンディング判定回路４２の入力
は、インバータＩＶ１の閾値レベルを超え、出力ＢＯＰ
ＴはＨｉｇｈレベルとなる。
される信号ＢＯは、電源線にボンディングされるか、何
にもボンディングされずにフローティングであるかのど
ちらかの状態をとるが、電源線にボンディングされる場
合は、ＮチャネルＭＯＳトランジスタＱ７はその駆動能
力が十分に小さい為、ボンディング判定回路４２の入力
は、インバータＩＶ１の閾値レベルを超え、出力ＢＯＰ
ＴはＨｉｇｈレベルとなる。
【０００９】一方、何もボンディングされずフローティ
ングである場合は、フローティング時対策回路部４１の
働きにより、ボンディング判定回路４２の入力レベルは
接地電位となり、出力ＢＯＰＴはＬｏｗレベルになる。
ングである場合は、フローティング時対策回路部４１の
働きにより、ボンディング判定回路４２の入力レベルは
接地電位となり、出力ＢＯＰＴはＬｏｗレベルになる。
【００１０】
【発明が解決しようとする課題】この従来のＤＲＡＭで
は、フローティング時対策回路部４１のＮチャネルＭＯ
ＳトランジスタＱ７が常時ＯＮしているので、ボンディ
ングオプションパッド４５に電源線をボンディングした
時、常に微少な電流が流れ、待機時電流特性を悪化させ
るという問題点があった。
は、フローティング時対策回路部４１のＮチャネルＭＯ
ＳトランジスタＱ７が常時ＯＮしているので、ボンディ
ングオプションパッド４５に電源線をボンディングした
時、常に微少な電流が流れ、待機時電流特性を悪化させ
るという問題点があった。
【００１１】
【課題を解決するための手段】本発明のＤＲＡＭは、電
源線または接地線をボンディングするかしないかで、製
品の機能を切り換えることを目的としたボンディングパ
ッドと、前記ボンディングパッドに前記電源線または前
記接地線がボンディングされた時とされなかった時とで
異なるレベルの出力をするＣＭＯＳインバータと、前記
ボンディングパッドと前記電源線の間または前記ボンデ
ィングパッドと接地線の間にあり、外部クロックがＬｏ
ｗレベルの時ＯＮ状態となり、前記外部クロックがＨｉ
ｇｈレベルの時にｏｆｆ状態となるＭＯＳトランジスタ
と、外部クロックがＬｏｗレベルであった時の前記ＣＭ
ＯＳインバータの出力を保持するためのラッチ回路とで
構成されている。
源線または接地線をボンディングするかしないかで、製
品の機能を切り換えることを目的としたボンディングパ
ッドと、前記ボンディングパッドに前記電源線または前
記接地線がボンディングされた時とされなかった時とで
異なるレベルの出力をするＣＭＯＳインバータと、前記
ボンディングパッドと前記電源線の間または前記ボンデ
ィングパッドと接地線の間にあり、外部クロックがＬｏ
ｗレベルの時ＯＮ状態となり、前記外部クロックがＨｉ
ｇｈレベルの時にｏｆｆ状態となるＭＯＳトランジスタ
と、外部クロックがＬｏｗレベルであった時の前記ＣＭ
ＯＳインバータの出力を保持するためのラッチ回路とで
構成されている。
【００１２】またさらに上記ＭＯＳトランジスタは、前
記ボンディングパッドと前記接地線との間にあり、ゲー
トに前記外部クロックを入力しソースを接地電位にドレ
インを前記ボンディングパッドにそれぞれ接続したＮチ
ャネルＭＯＳトランジスタで構成されてもよい。
記ボンディングパッドと前記接地線との間にあり、ゲー
トに前記外部クロックを入力しソースを接地電位にドレ
インを前記ボンディングパッドにそれぞれ接続したＮチ
ャネルＭＯＳトランジスタで構成されてもよい。
【００１３】またさらに上記ＭＯＳトランジスタは前記
ボンディングパッドと前記電源線との間にあり、ゲート
に前記外部クロックを入力しソースを電源電位にドレイ
ンを前記ボンディングパッドにそれぞれ接続したＰチャ
ネルＭＯＳトランジスタで構成されてもよい。
ボンディングパッドと前記電源線との間にあり、ゲート
に前記外部クロックを入力しソースを電源電位にドレイ
ンを前記ボンディングパッドにそれぞれ接続したＰチャ
ネルＭＯＳトランジスタで構成されてもよい。
【００１４】さらに前記外部クロックは反転ＲＡＳ信号
で構成されてもよい。
で構成されてもよい。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第１の実施例のダイナミッ
ク・ランダム・アクセス・メモリの一部を示す回路図で
ある。
ク・ランダム・アクセス・メモリの一部を示す回路図で
ある。
【００１７】ボンディングオプションパッド１５に供給
される入力信号ＢＯは、インバータＩＶ１からなるボン
ディング判定回路部１２に入力され、その出力は、トラ
ンスファゲートＴＧ，インバータＩＶ２，ならびにＰチ
ャンネルＭＯＳトランジスタＱ１およびＱ２，Ｎチャネ
ルＭＯＳトランジスタＱ３およびＱ４からなるクロック
ドインバータ１６より構成されるラッチ回路部１３に入
力され、上記ラッチ回路部１３の出力は、インバータＩ
Ｖ３およびＩＶ４のそれぞれからなる出力波形整形回路
部１４に入力され、出力ＢＯＰＴを得る。
される入力信号ＢＯは、インバータＩＶ１からなるボン
ディング判定回路部１２に入力され、その出力は、トラ
ンスファゲートＴＧ，インバータＩＶ２，ならびにＰチ
ャンネルＭＯＳトランジスタＱ１およびＱ２，Ｎチャネ
ルＭＯＳトランジスタＱ３およびＱ４からなるクロック
ドインバータ１６より構成されるラッチ回路部１３に入
力され、上記ラッチ回路部１３の出力は、インバータＩ
Ｖ３およびＩＶ４のそれぞれからなる出力波形整形回路
部１４に入力され、出力ＢＯＰＴを得る。
【００１８】一方、フローティング時対策回路部１１
は、外部クロックＲＡＳＢに同期した信号ＲＡＳ２Ｂか
らインバータＩＶ５を介した信号をゲートに入力し、ソ
ースを接地したＮチャネルＭＯＳトランジスタＱ５のド
レインにボンディングオプションパッド１５を接続して
いる。ＮチャンネルＭＯＳトランジスタＱ５は、インバ
ータＩＶ１およびインバータＩＶ５に比較しその駆動能
力を低く設定する。
は、外部クロックＲＡＳＢに同期した信号ＲＡＳ２Ｂか
らインバータＩＶ５を介した信号をゲートに入力し、ソ
ースを接地したＮチャネルＭＯＳトランジスタＱ５のド
レインにボンディングオプションパッド１５を接続して
いる。ＮチャンネルＭＯＳトランジスタＱ５は、インバ
ータＩＶ１およびインバータＩＶ５に比較しその駆動能
力を低く設定する。
【００１９】次に、本発明の第１の実施例のＤＲＡＭの
動作について説明する。
動作について説明する。
【００２０】入力信号ＲＡＳ２Ｂは、図２に示すよう
に、外部クロックＲＡＳＢに同期した信号で、ＲＡＳＢ
がＬｏｗレベルの時、ＲＡＳ２ＢはＬｏｗレベルであ
る。
に、外部クロックＲＡＳＢに同期した信号で、ＲＡＳＢ
がＬｏｗレベルの時、ＲＡＳ２ＢはＬｏｗレベルであ
る。
【００２１】この時、ボンディングオプションパッド１
５に電源線がボンディングされると、トランジスタＱ５
はその駆動能力から十分に小さいので、インバータＩＶ
１の出力はＬｏｗレベルとなり、トランスファーゲート
ＴＧはＯＮしているので出力ＢＯＰＴはＨｉｇｈレベル
となる。
５に電源線がボンディングされると、トランジスタＱ５
はその駆動能力から十分に小さいので、インバータＩＶ
１の出力はＬｏｗレベルとなり、トランスファーゲート
ＴＧはＯＮしているので出力ＢＯＰＴはＨｉｇｈレベル
となる。
【００２２】ボンディングオプションパッド１５が何も
ボンディングされずその電位フローティングの時は、Ｒ
ＡＳ２ＢがＬｏｗレベルのため、トランジスタＱ５がＯ
Ｎし、インバータＩＶ１の出力がＨｉｇｈレベルとな
り、出力ＢＯＰＴはＬｏｗレベルとなる。
ボンディングされずその電位フローティングの時は、Ｒ
ＡＳ２ＢがＬｏｗレベルのため、トランジスタＱ５がＯ
Ｎし、インバータＩＶ１の出力がＨｉｇｈレベルとな
り、出力ＢＯＰＴはＬｏｗレベルとなる。
【００２３】次に、外部クロックＲＡＳＢがＨｉｇｈレ
ベルとなり、ＲＡＳ２ＢもＨｉｇｈレベルとなると、ト
ランスファゲートＴＧがｏｆｆし、トランジスタＱ１〜
Ｑ４からなるクロックドインバータ１６がＯＮとなり、
ラッチ回路部１３にデータがラッチされＲＡＳがＨｉｇ
ｈレベルになる直前の出力ＢＯＰＴの状態は保持され
る。この時、ＲＡＳ２ＢがＨｉｇｈレベルであるので、
トランジスタＱ５はｏｆｆとなり、図１中の電流ｉはほ
ぼ０μＡとなる。
ベルとなり、ＲＡＳ２ＢもＨｉｇｈレベルとなると、ト
ランスファゲートＴＧがｏｆｆし、トランジスタＱ１〜
Ｑ４からなるクロックドインバータ１６がＯＮとなり、
ラッチ回路部１３にデータがラッチされＲＡＳがＨｉｇ
ｈレベルになる直前の出力ＢＯＰＴの状態は保持され
る。この時、ＲＡＳ２ＢがＨｉｇｈレベルであるので、
トランジスタＱ５はｏｆｆとなり、図１中の電流ｉはほ
ぼ０μＡとなる。
【００２４】次に、図３に本発明の第２の実施例のＤＲ
ＡＭのボンディングオプション判定回路を示す。
ＡＭのボンディングオプション判定回路を示す。
【００２５】本実施例は、ボンディングオプションパッ
ド３５に接地線をボンディングするか、あるいはフロー
ティングとするかのどちらかとする場合のものである。
ド３５に接地線をボンディングするか、あるいはフロー
ティングとするかのどちらかとする場合のものである。
【００２６】フローティング時対策回路部３１は、ドレ
インを電源線に、ゲートを外部クロックＲＡＳ２Ｂに、
ソースをボンディングオプションパッド３５にそれぞれ
接続するＰチャンネルＭＯＳトランジスタＱ６と、外部
クロックＲＡＳ２Ｂを入力するインバータＩＶ６とから
なっている。トランジスタＱ６は第１の実施例と同様に
その駆動能力を小さく設定する。
インを電源線に、ゲートを外部クロックＲＡＳ２Ｂに、
ソースをボンディングオプションパッド３５にそれぞれ
接続するＰチャンネルＭＯＳトランジスタＱ６と、外部
クロックＲＡＳ２Ｂを入力するインバータＩＶ６とから
なっている。トランジスタＱ６は第１の実施例と同様に
その駆動能力を小さく設定する。
【００２７】ボンディング判定回路部１２と出力波形整
形回路部３４は図４に示す従来例と同様の構成となって
おり、ラッチ回路部１３は図１に示す実施例と同様の構
成となっている。
形回路部３４は図４に示す従来例と同様の構成となって
おり、ラッチ回路部１３は図１に示す実施例と同様の構
成となっている。
【００２８】この実施例の動作を説明すると、外部クロ
ックＲＡＳＢがＬｏｗレベルでＲＡＳ２ＢもＬｏｗレベ
ルの時、ボンディングオプションパッド３５に接地線が
ボンディングされていると、トランジスタＱ６は能力が
十分に小さいため、インバータＩＶ１の出力はＨｉｇｈ
レベルとなり、トランスファーゲートＴＧはＯＮしてい
るので出力ＢＯＰＴはＨｉｇｈレベルとなる。
ックＲＡＳＢがＬｏｗレベルでＲＡＳ２ＢもＬｏｗレベ
ルの時、ボンディングオプションパッド３５に接地線が
ボンディングされていると、トランジスタＱ６は能力が
十分に小さいため、インバータＩＶ１の出力はＨｉｇｈ
レベルとなり、トランスファーゲートＴＧはＯＮしてい
るので出力ＢＯＰＴはＨｉｇｈレベルとなる。
【００２９】一方、ボンディングオプションパッド３５
に何もボンディングされずその電位がフローティングの
時は、ＲＡＳ２ＢがＬｏｗレベルのため、トランジスタ
Ｑ６がＯＮし、インバータＩＶ１の出力はＬｏｗレベル
となり、出力ＢＯＰＴがＬｏｗレベルとなる。
に何もボンディングされずその電位がフローティングの
時は、ＲＡＳ２ＢがＬｏｗレベルのため、トランジスタ
Ｑ６がＯＮし、インバータＩＶ１の出力はＬｏｗレベル
となり、出力ＢＯＰＴがＬｏｗレベルとなる。
【００３０】次に、外部クロックＲＡＳＢがＬｏｗレベ
ルとなると、図１に示す第１の実施例と同様にラッチ回
路部１３の働きにより出力ＢＯＰＴは前の状態を保持
し、トランジスタＱ６に流れる電流ｉはほぼ０μＡとな
る。
ルとなると、図１に示す第１の実施例と同様にラッチ回
路部１３の働きにより出力ＢＯＰＴは前の状態を保持
し、トランジスタＱ６に流れる電流ｉはほぼ０μＡとな
る。
【００３１】
【発明の効果】以上説明したように本発明は、外部クロ
ックＲＡＳＢがＨｉｇｈレベルの待機時に、フローティ
ング時対策回路部で消費する電流をほぼ０μＡとしたの
で、待機時消費電流を削減できる効果を有する。
ックＲＡＳＢがＨｉｇｈレベルの待機時に、フローティ
ング時対策回路部で消費する電流をほぼ０μＡとしたの
で、待機時消費電流を削減できる効果を有する。
【図１】本発明の第１の実施例のダイナミック・ランダ
ム・アクセス・メモリの回路図である。
ム・アクセス・メモリの回路図である。
【図２】図１に示す第１の実施例の動作を説明するため
の波形図である。
の波形図である。
【図３】本発明の第２の実施例のダイナミック・ランダ
ム・アクセス・メモリの回路図ある。
ム・アクセス・メモリの回路図ある。
【図４】従来技術のダイナミック・ランダム・アクセス
・メモリを示す回路図である。
・メモリを示す回路図である。
１０，３０，４０ ボンディングオプション判定回路 １１，３１，４１ フローティング時対策回路部 １２，４２ ボンディング判定回路部 １３ ラッチ回路部 １４，３４，４４ 出力波形整形回路部 １５，３５，４５ ボンディングオプションパッド １６ クロックドインバータ ＢＯ 入力信号 ＢＯＰＴ 出力信号 ｉ 電流 ＩＶ１〜ＩＶ６ インバータ ＢＡＳＢ，ＲＡＳ２Ｂ 外部クロック Ｑ１〜Ｑ６ ＭＯＳトランジスタ ＴＧ トランスファーゲート回路
Claims (5)
- 【請求項１】 電源線または接地線をボンディングする
かしないかで、製品の機能を切り換えることを目的とし
たボンディングパッドと、前記ボンディングパッドに前
記電源線または前記接地線がボンディングされた時とさ
れなかった時とで異なるレベルの信号を出力するＣＭＯ
Ｓインバータと、前記ボンディングパッドと前記電源線
との間、または前記ボンディングパッドと前記接地線の
間にあり、外部クロックがＬｏｗレベルの時にＯＮ状態
となり、前記外部クロックがＨｉｇｈレベルの時にｏｆ
ｆ状態となるＭＯＳトランジスタと、前記外部クロック
がＬｏｗレベルであった時の前記ＣＭＯＳインバータの
出力を保持するラッチ回路とを備えることを特徴とする
ダイナミック・ランダム・アクセス・メモリ。 - 【請求項２】 前記ＭＯＳトランジスタは、前記ボンデ
ィングパッドと接地線との間にあり、ゲートに前記外部
クロックを入力し、ソースを接地電位にドレインを前記
ボンディングパッドにそれぞれ接続したＮチャネルＭＯ
Ｓトランジスタであることを特徴とする請求項１記載の
ダイナミック・ランダム・アクセス・メモリ。 - 【請求項３】 前記ＭＯＳトランジスタは、前記ボンデ
ィングパッドと前記電源線との間にあり、ゲートに前記
外部クロックを入力し、ソースを電源電位にドレインを
前記ボンディングパッドにそれぞれ接続したＰチャネル
ＭＯＳトランジスタであることを特徴とする請求項１記
載のダイナミック・ランダム・アクセス・メモリ。 - 【請求項４】 前記外部クロックは、反転ＲＡＳ信号で
あることを特徴とする請求項１，２または３記載のダイ
ナミック・ランダム・アクセス・メモリ。 - 【請求項５】 前記ラッチ回路は、前記ＣＭＯＳインバ
ータの出力を受けるトランスファーゲート回路と前記ト
ランスファゲート回路の出力を前記外部クロックでラッ
チするクロックドインバータとから成ることを特徴とす
る請求項１，２，３また４記載のダイナミック・ランダ
ム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159081A JPH065069A (ja) | 1992-06-18 | 1992-06-18 | ダイナミック・ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159081A JPH065069A (ja) | 1992-06-18 | 1992-06-18 | ダイナミック・ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065069A true JPH065069A (ja) | 1994-01-14 |
Family
ID=15685814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159081A Withdrawn JPH065069A (ja) | 1992-06-18 | 1992-06-18 | ダイナミック・ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065069A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5674058A (en) * | 1994-06-08 | 1997-10-07 | Nippondenso Co., Ltd. | Scroll-type refrigerant compressor |
| US6976200B1 (en) | 1998-06-16 | 2005-12-13 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| JP2017503303A (ja) * | 2014-01-09 | 2017-01-26 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリ（ｄｒａｍ）バックチャネル通信システムおよび方法 |
-
1992
- 1992-06-18 JP JP4159081A patent/JPH065069A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5674058A (en) * | 1994-06-08 | 1997-10-07 | Nippondenso Co., Ltd. | Scroll-type refrigerant compressor |
| US6976200B1 (en) | 1998-06-16 | 2005-12-13 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| US7076705B2 (en) | 1998-06-16 | 2006-07-11 | Renesas Technology Corp. | Semiconductor integrated circuit having bonding optional function |
| JP2017503303A (ja) * | 2014-01-09 | 2017-01-26 | クアルコム，インコーポレイテッド | ダイナミックランダムアクセスメモリ（ｄｒａｍ）バックチャネル通信システムおよび方法 |
| US10224081B2 (en) | 2014-01-09 | 2019-03-05 | Qualcomm Incorporated | Dynamic random access memory (DRAM) backchannel communication systems and methods |
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