JPS61217991A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体メモリに関するもので、例えば、エ
ンハンスメント型ＭＯＳ容量を情報記憶用キャパシタと
して用いるダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルは
、情報記憶キャパシタＣｓとアドレス選択用ＭＯＳＦＥ
ＴＱｍとからなり、論理“１”。

Ｏ”の情報はキャパシタＣ３に電荷が有るか無いがの形
で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍを
オン状態にしてキャパシタＣ３をデータ線ＤＬにつなぎ
、データ線ＤＬの電位がキャパシタＣｓに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。上記キャパシタＣｓは、ゲート電
極とチャンネル間を利用したＭＯＳ容量が利用される。

このため、上記ゲート電極には電源電圧が定常的に供給
されること又はイオン打ち込み法によってゲート電極下
の半導体表面にチャンネルが形成される。

ところで、約１Ｍビットのような大記憶容量化を実現す
るために、キャパシタＣ３を立体的（溝堀キャパシタ・
・例えば日経マグロウヒル社１９８４年２月２７日付「
日経エレクトロニクス」頁１２７〜頁１４１参照、）に
することが考えられている。このような溝堀キャパシタ
にあっては、溝の側面を利用するものであるので、イオ
ン打ち込みによる制御が容易でない、このため、上記デ
ィプレッシッンモードのＭＯＳ容量を構成することが不
可能にされる。したがって、このような溝堀キャパシタ
のゲート電極（プレート）には、チャンネルを誘起させ
るための電圧が供給されることになる。しかしながら、
電源電圧を用いたのでは上記チャンネルを形成するため
のしきい値電圧だけ両電極間の電圧差が小さくされる結
果、貯えられる電荷量が少なくされてしまう、したがっ
て、上記のようにメモリアレイが高集積大容量にされる
場合、言い換えるならば、メモリセルＭＣを小さく形成
し、かつデータ線に多くのメモリセルをつなぐ場合、上
記キャパシタＣｓと、データ線の浮遊容量Ｃｏとの比Ｃ
ｓ　／　Ｃｏは、非常に小さな値になる。これにより、
上記キャパシタＣｓに蓄積された少ない電荷量によるデ
ータ線りの電位変化は、非常に微少な信号となって動作
マージンが悪くなってしまう。

そこで、発振パルスを用いて電源電圧以上に昇圧させる
昇圧回路を内蔵して上記キャパシタＣ３を構成するＭＯ
Ｓ容量のゲート電極を電源電圧以上の高レベルにするこ
とによって、上記しきい値電圧によるレベル損失を補償
させることが考えられる。この場合、昇圧回路の昇圧動
作によってその消費電流が大きくされてしまう。

〔発明の目的〕

この発明の目的は、エンハンスメントモードのＭＯＳ容
量を情報記憶用キャパシタとして用いた場合における半
導体メモリの動作マージンの向上と低消費電力化を図る
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的な実施例の概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルを構成する情報記憶用キャパシタのゲート電
極が共通化されて構成されたプレートに電源電圧以上に
昇圧された電圧を形成するプレート電圧発生回路の出力
電圧が所望の電位以上にされたことを検出する電圧検出
回路を設けて、この電圧検出回路の出力信号によって少
なくともその昇圧動作を停止させるものである。

〔実施例〕 第１図には、この発明に係るダイナミック型ＲＡＭの一
実施例の回路図が示されている。同図の各回路素子ない
し回路ブロックは、特に制限されないが、カラム系選択
回路をＣＭＯＳスタティック型回路により構成して公知
のカラムスタティック動作を実現するため、公知のＣＭ
Ｏ５（相補型ＭＯＳ）集積回路の製造技術によって、１
個の単結晶シリコンのような半導体基板上において形成
される。以下の説明において、特に説明しない場合、Ｍ
ＯＳＦＥＴ　（絶縁ゲート型電界効果トランジスタ）は
ＮチャンネルＭＯＳＦＥＴである。なお、ソース・ドレ
イン間に直線が付加されたＭＯＳＦＥＴはＰチャンネル
型である。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯＳ　Ｆ　ＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯＳＦＥＴの共通の基板ゲートを構成
する。Ｎ型ウェル領域は、その上に形成されたＰチャン
ネルＭＯＳＦＥＴの基ｉゲートを構成する。Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領
域は、第１図の電源端子Ｖｃｃに結合される。

集積回路のより具体的な構造は、大まかに説明すると次
のようになる。

すなわち、単結晶Ｐ型シリコンからなり、かつＮ型ウェ
ル領域が形成された半導体基板の表面部分のうち、活性
領域とされた表面部分以外、言い換えると半導体配線領
域、キャパシタ形成領域、及びＮチャンネル及びＰチャ
ンネルＭＯＳ　Ｆ　ＥＴのソース、ドレイン及びチャン
ネル形成領域（ゲート形成領域）とされた表面部分以外
には、公知の選択酸化法によって形成された比較厚い厚
さのフィールド絶縁膜が形成されている。キャパシタ形
成領域は、特に制限されないが、溝堀キャパシタにする
ための溝が掘られている。この溝の上には、比較的薄い
厚さの絶縁膜（酸化膜）を介して１層目ポリシリコン層
が形成されている。１層目ポリシリコン層は、フィール
ド絶縁膜上まで延長されている。１層目ポリシリコン層
の表面には、それ自体の熱酸化によって形成された薄い
酸化膜が形成されている。キャパシタ形成領域における
半導体基板表面には、１層目ポリシリコン層（プレート
）に後述するプレート電圧発生回路（以下、単に昇圧回
路ＶＧＧと称する）により電源電圧以上に昇圧された電
圧ＶＧが加えられることによって、チャンネル領域が誘
起される。これによって、１層目ポリシリコン層、薄い
絶縁膜及びチャンネル領域からなるキャパシタが形成さ
れる。フィールド酸化膜上の１層目ポリシリコン層は、
ＩＭの配線とみなされる。

チャンネル形成上には、薄いゲート酸化膜を介してゲー
ト電極とするための２層目ポリシリコン層が形成されて
いる。この２層目ポリシリコン層は、フィールド絶縁膜
上及び１層目ポリシリコン層上に延長される。特に制限
されないが、後で説明するメモリアレイにおけるワード
線及びダミーワード線は、２層目ポリシリコン層から構
成される。

フィールド絶縁膜、１層目及び２層目ポリシリコン層に
よって覆われていない活性領域表面には、それらを不純
物導入マスクとして使用する公知の不純物導入技術によ
ってソース、ドレイン及び半導体配線領域が形成されて
いる。

１層目及び２層目ポリシリコン層上を含む半導体基板表
面に比較的厚い厚さの眉間絶縁膜が形成され、この眉間
絶縁東上には、アルミニュウムからなるような導体層が
形成されている。導体層は、その下の絶縁膜に設けられ
たコンタクト孔を介してポリシリコン層、半導体領域に
電気的に結合されている。後で説明するメモリアレイに
おけるデータ線は、特に制限されないが、この眉間絶縁
膜上に延長された導体層から構成される。

眉間絶縁膜上及び導体層上を含む半導体基板表面は、窒
化シリコン膜とフォスフオシリケードガラス膜とからな
るようなファイナルパッシベーション膜によって覆われ
ている。

なお、この発明に直接関係がないので同図では省略され
ているが、Ｐ型基板には、基板バックバイアス電圧発生
回路によって形成された負のバックバイアス電圧が供給
される。これによって、ＮチャンネルＭＯ３ＦＥＴの基
板ゲートにバックバイアス電圧が加えられることになり
、そのソース。

ドレインと基板間の寄生容量値が減少させられるため回
路の高速動作化が図られる。

１ビツトのメモリセルＭｅは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理゛ｌ”、′Ｏ”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。上記キャパシタＣｓの実質的な容量値を大きくする
ため、そのゲート電極には、上記昇圧電圧ＶＧが供給さ
れる。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣｓを共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。メモリセルＭＣを小さく形成
し、かつ共通のデータ線ＤＬに多くのメモリセルをつな
いで高集積大容量のメモリマトリックスにしであるため
、上記キャパシタＣｓと、共通データ線ＤＬの浮遊容量
Ｇｏ（図示せず）との関係は、Ｃａ　／　Ｃｏの比が非
常に小さな値になる。したがって、上記キャパシタＣｓ
に蓄積された電荷量によるデータ線ＤＬの電位変化は、
非常に微少な信号となっている。

このような微少な信号を検出するための基準としてダミ
ーセルＤＣが設けられている。このダミーセルＤＣは、
特に制限されないが、そのキャパシタＣｄの容量値がメ
モリセルＭＣのキャパシタＣｓのはり半分であることを
除き、メモリセルＭＣと同じ製造条件、同じ設計定数で
作られる。キャパシタＣｄは、そのアドレッシングに先
立って、タイミング信号φｄを受けるＭＯＳＦＥＴＱｄ
’によって接地電位に充電される。このように、この例
では、キャパシタＣｄは、その容量値がキャパシタＣｓ
の約半分の容量値に設定されるので、メモリセルＭＣか
らの読み出し信号のはゾ半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａｌ、φｐａ２で決まるセンス期間
に拡大するセンスアンプであり（その動作は後述する）
、１対の平行に配置された相補データ線ＤＬ、ＤＬにそ
の入出力ノードが結合されている。相補データ線ＤＬ、
ＤＬに結合されるメモリセルの数は、検出精度を上げる
ため等しくされ、ＤＬ、ＤＬのそれぞれに１個ずつのダ
ミーセルが結合されている。また、各メモリセルＭＣは
、１本のワード線ＷＬと相補対データ線の一方との交叉
点において結合される。各ワード線ＷＬは双方のデータ
線対と交差しているので、ワード線ＷＬに生じる雑音成
分が静電結合によりデータ線にのっても、その雑音成分
が双方のデータ線対ＤＬ、ＤＬに等しく現れ、差動型の
センスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記センスアンプＳＡは、一対の交差結線されたＭＯ５
ＦＥＴＱＩ、Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ、ＤＬに現れた微少な信号を差動的に
増幅する。この正帰還動作は、２段階に分けておこなわ
れ、比較的小さいコンダクタンス特性にされたＭＯ５Ｆ
ＥＴＱ７が比較的早いタイミング信号φｐａｌによって
導通し始めると同時に開始され、アドレッシングによっ
て相補データ線ＤＬ、ＤＬに与えられた電位差に基づき
高い方のデータ線電位は遅い速度で、低・い方のそれは
速い速度で共にその差が広がりながら下降していく。こ
の時、上記差電位がある程度大きくなったタイミングで
比較的大きいコンダクタンス特性にされたＭＯＳＦＥＴ
ＱＢがタイミング信号φｐａ２によって導通するので、
上記低い方のデータ線電位が急速に低下する。このよう
に２段階に分けてセンスアンプＳＡの動作を行わせるこ
とによって、上記高い方の電位落ち込みを防止する。

こうして低い方の電位が交差結合ＭＯ５ＦＥＴのしきい
値電圧以下に低下したとき正帰還動作が終了し、高い方
の電位の下降は電源電圧Ｖｃｃより低く上記しきい値電
圧より高い電位に留まるとともに、低い方の電位は最終
的に接地電位（ＯＶ）に到達する。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復する。しかしながら、前述のよ
うにハイレベルが電源電圧Ｖｃｃに対して一定以上落ち
込むと、何回かの読み出し、再書込みを繰り返している
うちに論理′″Ｏ″として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、ロウレベルの信号に対して何ら影響を与
えずハイレベルの信号にのみ選択的に電源電圧Ｖｃｃの
電位にブーストする働きがあ゛る。このようなアクティ
ブリストア回路ＡＲの具体的回路構成は、この発明に直
接関係ないのでその詳細な説明を省略する。

同図において代表として示されているデータ線対ＤＬ、
ＤＬは、カラムスイッチＣＷを構成するＭＯ５ＦＥＴＱ
３．Ｑ４を介してコモン相補データ線対ＣＤＬ、ＣＤＬ
に接続される。他の代表として示されているデータ線対
についても同様なＭＯＳＦＥＴＱ５．Ｑ６を介してコモ
ン相補データ線対ＣＤＬ、ＣＤＬに接続される。このコ
モン相補データ線対ＣＤＬ、ＣＤＬには、出力アンプを
含むデータ出力バンファＤＯＢの入力端子とデータ人力
バッファＤＩＲの出力端子に接続される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ア
ドレスバッファＡＤＢで形成された内部相補アドレス信
号を受けて、１本のワード線及びダミーワード線並びに
カラムスイッチ選択信号を形成してメモリセル及びダミ
ーセルのアドレッシングを行う、すなわち、ロウアドレ
スストローブ信号ＲＡＳにより形成されたタイミング信
号φａｒに同期して外部アドレス信号ＡＸＯ〜ＡＸｉを
アドレスバッファＲ−Ａ　Ｄ　Ｂに取込み、ロウデコー
ダＲ−ＤＣＨに伝えるとともに、ワード線選択タイミン
グ信号φＸにより上記アドレスデコーダ出力に従った所
定のワード線及びダミーワード線の選択動作を行う。

また、カラムアドレスストローブ信号ＣＡＳにより形成
されたタイミング信号φａｃに同期して外部アドレス１
８号ＡＹＯ＝ＡＹｉをアドレスバッファＣ−ＡＤＨに取
込み、カラムデコーダＣ−ＤＣＲに伝えるとともに、デ
ータ線選択タイミング信号φｙによりデータ線の選択動
作を行う。このようなカラム系の選択回路は、上述のよ
うにＣＭＯＳスタティック型回路により構成されている
ので、１つのワード線を選択状態にしておいて、カラム
選択を切り換えることに・よって、複数ビットの情報の
書き込み又は読み出し動作を連続して行うこともできる
。

タイミング制御回路ＴＣは、外部端子から供給されたロ
ウアドレスストローブ信号ＲＡＳ、カラムアドレススト
ローブ信号ＣＡＳ及びライトイネーブル信号ＷＥを受け
、上記代表、として例示的に・　　示されたタイミング
信号の他、メモリ動作に必要な他の各種タイミング信号
を形成する。

第２図には、上記昇圧回路ＶＧＧの一実施例の回路図が
示されている。縦列接続された２個（偶数個であればよ
い）のインバータ回路ＩＶ２，１ｖ３と反転ゲート回路
としてのナントゲート回路Ｇは、リング状態に接続され
て発振回路ｏＳＣを構成する。すなわち、後述する電圧
検出回路により形成された制御信号がハイレベル（論理
″ｌ”）なら、ナントゲート回路Ｇは、そのゲートが開
いた状態にされるので、実質的にはインバータ回路と同
様の動作を行う。これにより、上記インバータ回路ＩＶ
２．ＩＶ３及びナンドゲ−１・回路Ｇからなる正帰還ル
ープが形成されて発振動作が行われる。このナントゲー
ト回路Ｇの出力信号は、その波形整形と増幅を行うＣＭ
ＯＳインバータ回路ＩＶ４に供給される。このＣＭＯＳ
インバータ回路の出力パルスは、次の整流回路によって
昇圧される。すなわち、上記ＣＭＯＳインバータ回路Ｉ
Ｖ４の出力から得られる発振パルスはキャパシタＣ１の
一方の電極に供給される。このキャパシタＣ１の他方の
電極と電源電圧Ｖｃｃとの間には、ダイオード形態のＭ
ＯＳＦＥＴＱ５０が設けられる。また、このキャパシタ
Ｃ１の他方の電極とプレートとの間には、ダイオード形
態のＭＯＳＦＥＴＱ５１が設けられる。このプレートと
回路の接地電位点との間には寄生容量Ｃ２が存在する。

上記ダイオード形態のＭＯＳＦＥＴＱ５０は、発振パル
スがロウレベルのときオン状態となる。これにより、キ
ャパシタＣ１は上記ロウレベルによってプリチャージが
行われる０次に、発振パルスがハイレベルにされたとき
、ブートストラップ作用によってキャパシタＣ１の他方
の電極は、（２Ｖｃｃ−Ｖｔｈ）の高い電位にされる。

ここで、ｖｔｈはＭＯＳＦＥＴＱ５０のしきい値電圧で
ある。この昇圧電圧によりダイオード形態のＭＯＳＦＥ
ＴＱ５１はオン状態にされ、上記寄生容１ｉｃ２に昇圧
電圧を伝えることにより、プレートには昇圧された電圧
ＶＧが与えられる。この電圧ＶＧは、最終的には２　Ｖ
ｃｃ　−２Ｖｔｈ　（２Ｖｔｈは、ＭＯＳＦＥＴＱ５０
とＱ５１のしきい値電圧である）まで昇圧されることに
なる。しかしながら、キャパシタＣ３のゲートに供給さ
れるプレート電圧ＶＣは、電源電圧Ｖｃｃに対してその
実効的なしきい値電圧以上に高くされる必要ない、そこ
で、この実施例では、昇圧回路ＶＧＧによって形成され
た昇圧電圧（プレート電圧）ＶＧが上記の電位以上にさ
れた時、昇圧回路の動作を停止させてしまうことによっ
て、必要以上の高い電圧を形成するために消費される無
意味な消費電流の発生を防止するものである。すなわち
、昇圧電圧ＶＣは、ＰチャンネルＭＯ５ＦＥＴＱ５４の
ソースに供給される。このＭＯ５ＦＥＴＱ５４のゲート
には電源電圧ＶＣＣが定常的に供給される。上記ＭＯ３
ＦＥ’ｌ’Ｑ５４のドレインと回路の接地電位点との間
には、特に制限されないが、高抵抗素子としてのＮチャ
ンネルＭＯ５ＦＥＴＱ５５が設けられる。このＭＯ５Ｆ
ＥＴＱ５５のゲートには、それを抵抗手段として動作さ
せるために電源電圧Ｖｃｃが定常的に供給される。これ
らのＭＯ５ＦＥＴＱ５４とＱ５５は、ＣＭＯＳインバー
タ回路と同様な回路構成にされるが、通常のＣＭＯＳイ
ンバータ回路と随分ことなっている。ＮチャンネルＭＯ
ＳＦＥＴＱ５５は、昇圧電圧ＶＣを急速に低下させてし
まうのを防止するために微少電流しか流さないようにさ
れる。

いま、昇圧電圧ＶＧが電源電圧Ｖｃｃ付近の比較的低い
電圧の時には、上記ＰチャンネルＭＯＳＦＥＴＱ５４の
ゲートとソースの間には、上記小さな電圧しか供給され
ない。これによりＭＯＳＦＥＴＱ５４はオフ状態にされ
る。この結果、そのドレイン出力信号はロウレベルにさ
れる。この出力信号は、ＣＭＯＳインバータ回路ＪＶ５
によってハイレベルの信号に反転されて上記ナントゲー
ト回路Ｇに供給される。これにより、ナントゲート回路
Ｇは、そのゲートが開いた状態にされ、上記発振パルス
を昇圧回路ＶＧＧに供給する。これに応じて、昇圧回路
ＶＧＧはその昇圧動作を引き続いて実行するものである
。

この昇圧動作によって、昇圧電圧ＶＧは上記Ｐチャンネ
ルＭＯＳＦＥＴＱ５４のゲート電圧（Ｖｃｃ）に対して
、そのしきい値電圧以上に高（されると、これに応じて
このＭＯ５ＦＥＴＱ５４はオン状態にされる。この結果
、その出力信号はロウレベルからハイレベルに変化させ
られる。インバータ回路ＩＶ５は、これに応答してその
出力信号をハイレベルからロウレベルに変化させ、上記
ナントゲート回路Ｇを閉じさせてしまう。これにより、
昇圧回路ＶＧＧへ発振パルスの供給が停止されるので、
これに従って昇圧動作も停止させられる。それ故に、昇
圧電圧ＶＧはそれ以上に高くされてしまうことがな（、
昇圧動作における無意味な電流消費も停止させられる。

上記昇圧電圧ＶＧがリーク電流によって徐々に低下させ
られると、上記ＭＯ５Ｆ’ＥＴＱ５４が再びオフ状態に
される。これにより、上記ナントゲート回路Ｇは、上記
同様に再びそのゲートが開いた状態にされるので、上記
発振パルスの供給が再開され、上記落ち込んだ電圧を回
復させる。以下同様な動作によって、昇圧回路ＶＧＧは
、間欠的な昇圧動作を繰り返すものとなる。

なお、特に制限されないが、上記昇圧電圧ＶＧと電源電
圧Ｖｃｃとの間に直列形態に設けられたダイオード形態
のＭＯＳＦＥＴＱ５２．Ｑ５３は、レベルクランプ回路
を構成する。すなわち、何等かの原因によってプレート
電圧が異常に高くされた時、これら＋７）ＭＯＳＦＥＴ
Ｑ５２．Ｑ５３は、オン状態にされて昇圧電圧ＶＣを形
成するキャパシタＣ２の電荷を電源電圧側に引き抜くも
のである。これにより、微細加工技術によって形成され
たキャパシタＣｓが絶縁破壊されてしまうことを防止す
る。

〔実施例２〕 第３図には、上記電圧検出回路の他の一実施例の回路図
が示されている。

この実施例の電圧検出回路は、上記第２図に示した電圧
検出回路のように、昇圧電圧ＶＣを低下させてしまうよ
うな電流パスが生じないようにされる。すなわち、昇圧
電圧ＶＣは、ＮチャンネルＭＯ３ＦＥＴ　（以下、この
実施例では全てのＭＯＳＦＥＴはＮチャンネルＭＯ３Ｆ
ＥＴである）Ｑ５６のゲートに供給される。このＭＯＳ
　Ｆ　ＥＴＱ５６のソースとして作用させられる電極は
、電源電圧Ｖｃｃに結合される。上記ＭＯ５ＦＥＴＱ５
６のドレインとして作用されられる電極は、ブートスト
ラップ容１ｉｃＢによって形成されたブートストラップ
電圧ＶＢが供給される。このブートストラップ電圧ＶＢ
は、ブートストラップ容３１ＧＢの他方の電極に発＊回
路ＯＳＣの出力パルスが供給され、上記ブートストラッ
プ電圧ＶＢを得る電極とｔａｓ’ｔｓ圧Ｖｃｃとの間に
は、上記ブートストラフツブ容１１ＧＢへのプリチャー
ジを行うダイオード形態のＭＯ５ＦＥＴＱ５７が設けら
れる。すなわち、発振出力がロウレベルの時に、上記Ｍ
ＯＳＦＥＴＱ５７がオン状態にされてブートストランプ
容量ＣＢへのプリチャージを行う、そして、発振出力が
ハイレベルにされた時、このハイレベルに上記プリチャ
ージレベルが加算されたブートストラップ電圧ＶＢが形
成される。この電圧■８は、ダイオード形態のＭＯＳＦ
ＥＴＱ６１を介してＭＯＳＦＥＴＱ６４のゲートに伝え
られる。なお、上記電圧ＶＢと電源電圧Ｖｃｃとの間に
は、ダイオード形態にされた直列ＭＯ５ＦＥＴＱ５８〜
Ｑ６０からなるレベルリミッタ回路が設けられる。これ
らのＭＯＳＦＥＴＱ５８〜Ｑ６０は、上記電圧ＶＢがそ
の合成しきい値電圧以上にされるとオン状態にされ、電
圧ＶＢが必要以上に高くされるのを防止する。上記ＭＯ
ＳＦＥＴＱ６４のゲートと電源電圧Ｖｃｃの間には、上
記プレート電圧ＶＣを受ける上記類似のＭＯＳＦＥＴＱ
５６’　　とダイオード形態の直列ＭＯＳＦＥＴＱ６２
．Ｑ６３からなる類似のレベルリミッタ回路が設けられ
る。

上記ＭＯＳＦＥＴＱ６４のドレインは、電源電圧Ｖｃｃ
に結合され、そのソースと回路の接地電位との間には、
負荷手段としての直列形態にされたＭＯＳＦＥＴＱ６５
〜Ｑ６７が設けられることにより、ソースフォロワ回路
を構成する。上記ＭＯＳＦＥＴＱ６５（７）ゲートニは
、電源電圧ｖＣＣが供給され、他のＭＯＳＦＥＴＱ６６
、Ｑ６７はダイオード形態にされる。上記ＭＯＳＦＥ’
ｌ’Ｑ６４のソース出力は、類似のＭＯ５ＦＥＴＱ６７
とそのＯからなるソースフォロワ回路を通してレベル判
定を行うＣＭＯＳインバータ回路ＩＶ５の入力に供給さ
れる。

このインバータ回路ＩＶ５の出力信号は、リングオシレ
ータを構成するノアゲート回路Ｇ′の制御信号として用
いられる。

この実施例回路の動作を次に説明する。

プレート電圧ＶＧｆＪ＜１１源電圧ｖｃｃに対してＭＯ
５ＦＥＴＱ５６．Ｑ５６’　のしきい値電圧以上に昇圧
される迄の間、これらのＭＯＳＦＥＴＱ５６゜Ｑ５６°
　はオフ状態にされる。これにより、ブートストラップ
電圧ＶＢは、電源電圧以上の高レベルにされるうこれに
よって、初段のソースフォロワ回路の出力信号は、電源
電圧Ｖｃ、ｃのようなハイレベルにされる。したがって
、出力段のソースフナ０９回路の出力信号は、Ｖｃｃ　
−Ｖ　ｊｈ　（Ｖ　ｔｈはＭＯＳＦＥ’ｌ’Ｑ６７のし
きい値電圧）にされる。インバータ回路ＩＶ５は、上記
電圧Ｖｃｃ−Ｖ＋−ｈをハイレベルと判定するようなロ
ジックスレッショルド電圧を持ち、これを／Ｘイレベル
として判定してロウレベルの出力信号を形成する。これ
によって、ノアゲート回路Ｇ°は、そのゲートが開いた
状態にされる。これにより、このノアゲート回路Ｇ′と
インバータ回路ＩＶ２．ＩＶ３からなる正帰還ループが
形成され、昇圧電圧ＶＣを形成するための発振動作を継
続する。

プレート電圧ＶＧが電源電圧Ｖｃｃに対してＭＯＳＦＥ
ＴＱ５６．Ｑ５６″のしきい値電圧以上に昇圧されると
、これらのＭＯＳＦＥＴＱ５Ｇ、Ｑ５６′　はオン状態
にされる。これにより、ブートストラップ電圧ＶＢは、
電源電圧Ｖｃｃ側に引き抜かれるので電Ｒ電圧Ｖｃｃと
同じくされる。したがって、初段のソースフォロワ回路
の出力信号は、Ｖｃｃ　−Ｖ　ｔｈ　（Ｖ　ｔｈはＭＯ
ＳＦＥＴＱ６４（７）しきい値電圧）のようなレベルに
される。この結果、出力段のソースフォロワ回路の出力
信号は、Ｖｃｃ−２Ｖｔｈに低下される。インバータ回
路ＩＶ５は、上記電圧Ｖｃｃ−２Ｖｔｈをロウレベルと
判定するようなロジックスレッショルド電圧を持ぢ、こ
れをロウレベルとして判定してハイレベルの出力信号を
形成する。これによって、ノアゲート回路Ｇ゛は、その
ゲートが閉じた状態にされる。これにより、このノアゲ
ート回路Ｇ′　とインバータ回路■Ｖ２．ＩＶ３からな
る正帰還ループが断たれ、昇圧電圧ＶＧを形成するため
の発振動作を停止させるものである。

コノ実施例では、昇圧電圧ＶＣ４ｉ−ＭＯ５ＦＥＴのゲ
ートに供給して、そのレベル判定を行うものであるので
、昇圧電圧を低下させるような電流径路を持たない。ま
た、ＮチャンネルＭＯＳＦＥＴのみによって構成できる
ものである。

〔効　果〕

（１）情報記憶用のキャパシタのゲート（プレート）電
圧を電源電圧以上に昇圧させた電圧が、必要以上に高く
された時にその昇圧動作を停止させることにより、必要
以上に高い昇圧電圧を形成するために消費される無意味
な電流消費を抑えることができ、結果として低消費電力
化を図ることができるという効果が得られる。

（２）昇圧電圧動作の停止を発振回路そのものの動作を
停止させて行うことによって、発振回路で消費される電
流も低減できるという効果が得られる。

（３）昇圧電圧を検出する回路として、昇圧電圧がゲー
トに供給されたＭＯＳ　Ｆ　ＥＴのドレインにブートス
トラップ電圧を供給して、そのしきい値電圧を利用して
レベル判定を行うことによって、電圧検出回路は、昇圧
電圧を低下させる電流径路を持たなくさせるこたとがで
きる。これによって、昇圧電圧が低下してしまうことに
よる再昇圧動作までの周期、言い換えるならば昇圧動作
の停止時間を長くできるから、よりいっそうの低消費電
力化を図ることができるという効果が得られる。

（４）情報記憶用キセパシタのゲートに電源電圧以上に
高く昇圧された電圧を供給して、チャンネルを誘起させ
ることによって、キャパシタの実質的な容量値を大きく
できる。これによって、メモリセルの高集積化と動作マ
ージンの向上を図ることができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、基板バイアス
電圧発生回路と共通の発振回路により昇圧電圧を形成す
るものとしてもよい、この場合、上記電圧検出回路の出
力信号によって発振回路の動作を停止させると、基板バ
イアス電圧発生回路の動作も停止させられてしまうとい
う不都合が生じる。したがって、上記電圧検出回路の出
力によって昇圧回路への発振パルスの供給を停止させる
ようにするればよい。また、電圧検出回路の構成は、種
々の実施形態を採るとこができるものである。

なお、ダイナミック型ＲＡＭを構成するメモリセルの読
み出しのための基準電圧は、ダミーセルを用いるものの
他、ハイインピーダンス状態でハイレベルとロウレベル
とされた相補データ線を短絡することによって形成され
た中間レベルとするもの等であってもよい。また、アド
レスバッファ、アドレスデコーダ等の周辺回路をＣＭＯ
Ｓスタティック型回路により構成するもの、さらにはＸ
アドレス信号とＹアドレス信号とをそれぞれ独立した外
部端子から供給するとともに、アドレス信号の変化タイ
ミングを検出回路を設けて、この検出出力により内部回
路の動作に必要な各種タイミング信号を発生させるもの
等種々の実施形態を採ることができるものである。また
、各種リフレッシュ回路を内蔵させるものであってもよ
い。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その昇圧回路の一実施例を示す回路図、 第３図は、その昇圧回路の他の一実施例を示す回路図で
ある。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ・−アクテ
ィブリストア回路、Ｒ，Ｃ−ＤＣＲ・・ロウ／カラムデ
コーダ、ＡＤＢ・・アドレスバッファ、ＤｏＢ・・デー
タ信号バッファ、ＤＩＢ・・データ入カバソファ、ＴＣ
・・タイミング制御回路、ＶＧＧ・・昇圧回路、ＯＳＣ
・・発振回路 第１図

Claims (1)

1. 【特許請求の範囲】 １、パルス信号を形成する発振回路と、この発振回路に
   より形成された発振パルスを受けて、メモリセルを構成
   する情報記憶用キャパシタのゲート電極が共通化されて
   構成されたプレートに電源電圧以上に昇圧された電圧を
   供給するプレート電圧発生回路と、上記昇圧された電圧
   が所望の電位以上にされたことを検出する電圧検出回路
   とを含み、上記電圧検出回路の出力信号によって上記少
   なくとも昇圧動作を停止させる機能を設けたことを特徴
   とする半導体メモリ。 ２、上記電圧検出回路の出力信号は、上記発振回路の発
   振動作そのものを停止させることにより、上記昇圧動作
   を停止させるものであることを特徴とする特許請求の範
   囲第１項記載の半導体メモリ。 ３、上記電圧検出回路は、上記昇圧電圧がソースに供給
   され、そのゲートに電源電圧が供給されたＭＯＳＦＥＴ
   Ｑ５４と、このＭＯＳＦＥＴＱ５４のドレインと回路の
   接地電位点との間に設けられた高抵抗手段とを含み、上
   記ＭＯＳＦＥＴＱ５４のドレインから検出信号を得るも
   のであるあることを特徴とする特許請求の範囲第１又は
   第２項記載の半導体メモリ。 ４、上記電圧検出回路は、上記昇圧電圧がそのゲートに
   供給され、そのソースに電源電圧が供給されたＭＯＳＦ
   ＥＴＱ５６と、このＭＯＳＦＥＴのドレインにブートス
   トラップ電圧を供給するブートストラップ容量ＣＢと、
   このブートストラップ容量ＣＢにより形成されたブート
   ストラップ電圧を伝えるダイオード形態のＭＯＳＦＥＴ
   Ｑ６１と、このＭＯＳＦＥＴＱ６１を通して供給された
   電圧がそのゲートに供給され、そのドレインに電源電圧
   が供給されたＭＯＳＦＥＴＱ６４と、このＭＯＳＦＥＴ
   Ｑ６４のソースと回路の接地電位点との間に設けられた
   高抵抗負荷手段とを含み、上記ＭＯＳＦＥＴＱ６４のソ
   ースから検出信号を得るものであることを特徴とする特
   許請求の範囲第１又は第２項記載の半導体メモリ。