JPH02206090A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02206090A JPH02206090A JP1025570A JP2557089A JPH02206090A JP H02206090 A JPH02206090 A JP H02206090A JP 1025570 A JP1025570 A JP 1025570A JP 2557089 A JP2557089 A JP 2557089A JP H02206090 A JPH02206090 A JP H02206090A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000015654 memory Effects 0.000 abstract description 28
- 239000003990 capacitor Substances 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置に関する。
従来の技術
最近、半導体メモリ装置の中でも特にダイナミック・ラ
ンダムアクセス・メモリ（ＤＲＡＭ）の高集積化が進み
、低価格で供給されるようになり、その利用分野も広が
っている。これに伴ない、広い電源電圧範囲で安定に動
作するＤＲＡＭが要求されている。ＤＲＡＭの高集積化
が進みメモリセル面積が小さくなりメモリセルキャパシ
タも小さくなる中で、広い電源電圧範囲でこのメモリセ
ルキャパシタに蓄積された電荷をいかに正確に読み出せ
るかが重要な課題となっている。
ンダムアクセス・メモリ（ＤＲＡＭ）の高集積化が進み
、低価格で供給されるようになり、その利用分野も広が
っている。これに伴ない、広い電源電圧範囲で安定に動
作するＤＲＡＭが要求されている。ＤＲＡＭの高集積化
が進みメモリセル面積が小さくなりメモリセルキャパシ
タも小さくなる中で、広い電源電圧範囲でこのメモリセ
ルキャパシタに蓄積された電荷をいかに正確に読み出せ
るかが重要な課題となっている。
第３図は相補型ＭＯＳトランジスタを用いた従来のメモ
リセル情報読み出しのセンスアンプ系回路図で、第４図
はその回路の主要ノードの信号波形図である。
リセル情報読み出しのセンスアンプ系回路図で、第４図
はその回路の主要ノードの信号波形図である。
Ｑｏ 〜Ｑｓ＋＋’はＮチャンネル型Ｍｏｓトランジス
タ、Ｑ ｐ＋’〜Ｑｐｙ“はＰチャンネル型ＭＯＳトラ
ンジスタ、Ｓｌ”、 Ｓ２°はセンスアンプ作動信号、
ＷＬＩｏ、ＷＬ２°はワード線信号、ＢＬ’ 、ＬＬ
はビット線信号、ｃＩ“、Ｃ２°はメモリセルキャパシ
タ、Ｎｌ’〜Ｎ５°は主要ノード名、ｌｏはセンスアン
プである。
タ、Ｑ ｐ＋’〜Ｑｐｙ“はＰチャンネル型ＭＯＳトラ
ンジスタ、Ｓｌ”、 Ｓ２°はセンスアンプ作動信号、
ＷＬＩｏ、ＷＬ２°はワード線信号、ＢＬ’ 、ＬＬ
はビット線信号、ｃＩ“、Ｃ２°はメモリセルキャパシ
タ、Ｎｌ’〜Ｎ５°は主要ノード名、ｌｏはセンスアン
プである。
以下にこの従来の回路動作について簡単に説明する。今
、メモリセルＣ１″に蓄積されている“Ｈ”の情報をビ
ット線対ＢＬ’、ＢＬ’に読み出す場合について説明す
る。初めはセンスアンプ作動信号Ｓｌ’、 ３２′は共
に−Ｌ“で、Ｎ＋’は“Ｈ”、Ｎ２°は“Ｌ”、Ｎ３°
は“Ｈ”の状態で、Ｎ４°とＮ５°、ＢＬ’ とＢＬ’
はそれぞれイコライズされており電源電圧（ＶＣＣ）の
怪の電圧となっている。次にＳ２°を“Ｈ”とし、Ｎ３
°が“Ｌ″′となり、Ｎ４°とＮ５“、ＢＬ“とＢＬ’
のイコライズが終り、それぞれ独立する。次にＷＬＩ’
を“Ｈ”とし、メモリセルキャパシタＣ１°の“Ｈ”の
情報がＢＬ’に読み出される。次にＳ１°を“■１”と
し、Ｎｌ’は“Ｌ”となり、Ｐチャンネル型トランジス
タＱ Ｐ７“がオンしＮ４°は“Ｈ”状態となり、Ｎ２
は“トＩ“となり、Ｎチャンネル型トランジスタＱＮ８
°がオンしＮ５’は“Ｌ”状態となり、センスアンプを
構成しているトランジスタＱＰ−、Ｑ Ｐａ 、 ＱＮ
５°１ＱＮ６゛が作動し、センス動作が始まり最終的に
はＢＬ’はＮ４“の電圧レベル、すなわちＶＣＣになり
、ＢＬ”はＮ５°の電圧レベルすなわち０■（ＶＳＳ）
になり、センス動作が終了する。この後、ＷＬ−１°を
“し”とし、メモリセルＣ１°とＢＬｏを独立にし、８
１”を“Ｌ”、Ｓ２°を“Ｌ”とすることにより、再び
ＢＬ”とＢＬ’ 、Ｎ４°とＮ５°はそれぞれイコライ
ズされ％■ＣＣと初め状態に戻す。メモリセルＣ２に蓄
積されている情報を読み出す場合も、同様に考えればよ
い。
、メモリセルＣ１″に蓄積されている“Ｈ”の情報をビ
ット線対ＢＬ’、ＢＬ’に読み出す場合について説明す
る。初めはセンスアンプ作動信号Ｓｌ’、 ３２′は共
に−Ｌ“で、Ｎ＋’は“Ｈ”、Ｎ２°は“Ｌ”、Ｎ３°
は“Ｈ”の状態で、Ｎ４°とＮ５°、ＢＬ’ とＢＬ’
はそれぞれイコライズされており電源電圧（ＶＣＣ）の
怪の電圧となっている。次にＳ２°を“Ｈ”とし、Ｎ３
°が“Ｌ″′となり、Ｎ４°とＮ５“、ＢＬ“とＢＬ’
のイコライズが終り、それぞれ独立する。次にＷＬＩ’
を“Ｈ”とし、メモリセルキャパシタＣ１°の“Ｈ”の
情報がＢＬ’に読み出される。次にＳ１°を“■１”と
し、Ｎｌ’は“Ｌ”となり、Ｐチャンネル型トランジス
タＱ Ｐ７“がオンしＮ４°は“Ｈ”状態となり、Ｎ２
は“トＩ“となり、Ｎチャンネル型トランジスタＱＮ８
°がオンしＮ５’は“Ｌ”状態となり、センスアンプを
構成しているトランジスタＱＰ−、Ｑ Ｐａ 、 ＱＮ
５°１ＱＮ６゛が作動し、センス動作が始まり最終的に
はＢＬ’はＮ４“の電圧レベル、すなわちＶＣＣになり
、ＢＬ”はＮ５°の電圧レベルすなわち０■（ＶＳＳ）
になり、センス動作が終了する。この後、ＷＬ−１°を
“し”とし、メモリセルＣ１°とＢＬｏを独立にし、８
１”を“Ｌ”、Ｓ２°を“Ｌ”とすることにより、再び
ＢＬ”とＢＬ’ 、Ｎ４°とＮ５°はそれぞれイコライ
ズされ％■ＣＣと初め状態に戻す。メモリセルＣ２に蓄
積されている情報を読み出す場合も、同様に考えればよ
い。
このセンスアンプ回路によると、例えば、メモリセル容
量Ｃ＝５０ （ｆＦ）、電源電圧■＝３（■）とすると
、メモリセルキャパシタに蓄積される電荷量Ｑは Ｑ ＝ ＣＸ Ｖ ＝ ’５ ０ ｔずｐ＋Ｘ
３ ＋ｖ＋ ＝ １ ５ ０ ｔｒｃ＋
となる。
量Ｃ＝５０ （ｆＦ）、電源電圧■＝３（■）とすると
、メモリセルキャパシタに蓄積される電荷量Ｑは Ｑ ＝ ＣＸ Ｖ ＝ ’５ ０ ｔずｐ＋Ｘ
３ ＋ｖ＋ ＝ １ ５ ０ ｔｒｃ＋
となる。
この電荷量Ｑをビット線に読み出してセンス動作をさせ
ており、この電荷量Ｑが大きいほど正確にセンス動作を
させることができる。
ており、この電荷量Ｑが大きいほど正確にセンス動作を
させることができる。
発明が解決しようとする課題
上記のような従来のＤＲＡＭでは、センス動作の安定化
のために、メモリセルキャパシタの蓄積電荷量Ｑを大き
くする必要があり、このために基板に溝を掘るトレンチ
技術などを用いてメモリセル容量Ｃを大きくするように
なってきているか一層のメモリの大容量化のためチップ
サイズ等の制約上さらにメモリセル容量Ｃを大きくする
ことは難しく、従来のセンスアンプ回路では、電源電圧
が低い時、蓄積電荷量Ｑが小さくなり、安定したセンス
動作という点で問題があった。
のために、メモリセルキャパシタの蓄積電荷量Ｑを大き
くする必要があり、このために基板に溝を掘るトレンチ
技術などを用いてメモリセル容量Ｃを大きくするように
なってきているか一層のメモリの大容量化のためチップ
サイズ等の制約上さらにメモリセル容量Ｃを大きくする
ことは難しく、従来のセンスアンプ回路では、電源電圧
が低い時、蓄積電荷量Ｑが小さくなり、安定したセンス
動作という点で問題があった。
本発明の目的は上記の問題点を解消し、同一メモリセル
容量でも蓄積電荷量を大きくできる半導体メモリ装置を
提供しようとするものである。
容量でも蓄積電荷量を大きくできる半導体メモリ装置を
提供しようとするものである。
課題を解決するための手段
本発明上記目的達成のため、相補型ＭＯＳトランジスタ
を用いたセンスアンプ回路において、低電源電圧検知回
路、及び電源電圧以上の高電圧を発生する回路を有し、
前記低電源電圧検知回路が電源電圧が低いことを検知し
た時のみ、前記センスアンプ回路を構成するＰチャンネ
ル型ＭＯＳトランジスタのソースが、前記電源電圧以上
の高電圧に接続される半導体メモリ装置とした。
を用いたセンスアンプ回路において、低電源電圧検知回
路、及び電源電圧以上の高電圧を発生する回路を有し、
前記低電源電圧検知回路が電源電圧が低いことを検知し
た時のみ、前記センスアンプ回路を構成するＰチャンネ
ル型ＭＯＳトランジスタのソースが、前記電源電圧以上
の高電圧に接続される半導体メモリ装置とした。
作用
本発明ではセンスアンプ回路に、低電源電圧検知回路と
高電圧発生回路とを設けたので、低電源電圧検知回路が
電源電圧が低いことを検知すれば、高電圧発生回路が作
動し、その高電圧源の電圧が高いだけ、メモリセルキャ
パシタに蓄積される電荷量Ｑが向上する。
高電圧発生回路とを設けたので、低電源電圧検知回路が
電源電圧が低いことを検知すれば、高電圧発生回路が作
動し、その高電圧源の電圧が高いだけ、メモリセルキャ
パシタに蓄積される電荷量Ｑが向上する。
従って、本発明のセンスアンプ回路では、低電源電圧時
にも、メモリセルキャパシタの蓄積電荷量Ｑが十分に確
保され安定したセンス動作が可能となる。
にも、メモリセルキャパシタの蓄積電荷量Ｑが十分に確
保され安定したセンス動作が可能となる。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は相補型ＭＯＳｌ−ランジスタを用いた本発明の
メモリセル情報読み出しのセンスアンプ系回路図でＱＮ
Ｉ〜Ｑ Ｎ ｌ ｌはＮチャンネル型ＭＯＳトランジス
タ、Ｑｐ＋〜Ｑ Ｐ７はＰチャンネル型ＭＯＳトランジ
スタ、Ｓｌ、Ｓ２はセンスアンプ作動信号、ＷＬＩ；Ｗ
Ｌ２はワード線信号、ＢＬ、’ＢＬはビット線信号、Ｃ
，、Ｃ２はメモリセルキャパシタ、Ｎ１＝Ｎ５は主要ノ
ート名、１はセンスアンプ、２は高電圧発生回路、３は
低電源電圧検知回路である。
メモリセル情報読み出しのセンスアンプ系回路図でＱＮ
Ｉ〜Ｑ Ｎ ｌ ｌはＮチャンネル型ＭＯＳトランジス
タ、Ｑｐ＋〜Ｑ Ｐ７はＰチャンネル型ＭＯＳトランジ
スタ、Ｓｌ、Ｓ２はセンスアンプ作動信号、ＷＬＩ；Ｗ
Ｌ２はワード線信号、ＢＬ、’ＢＬはビット線信号、Ｃ
，、Ｃ２はメモリセルキャパシタ、Ｎ１＝Ｎ５は主要ノ
ート名、１はセンスアンプ、２は高電圧発生回路、３は
低電源電圧検知回路である。
以下、本発明の回路動作について簡単に説明する。
メモリセルＣ１に蓄積されている“トＩ”の情報をビッ
ト線対ＢＬ、ＢＬに読み出す場合について説明する。初
めは、センスアンプ作動信号Ｓｌ。
ト線対ＢＬ、ＢＬに読み出す場合について説明する。初
めは、センスアンプ作動信号Ｓｌ。
Ｎ２は共に“Ｌ”でＮ１は“Ｈ”、Ｎ２は“Ｌ”、Ｎ３
は“Ｈ”の状態で、Ｎ４とＮ５、Ｂ、ＬとＢＬはそれぞ
れイコライズされており、その電圧は高電圧発生回路２
の電圧を■□とすると、Ｈｙ、となっている。次に８２
を“Ｈ”とし、Ｎ３が“Ｌ”となり、Ｎ４とＮ５、ＢＬ
とＢＬのイコライズが終り、それぞれ独立する。次にＷ
ＬＩを“Ｈ”とし、メモリセルキャパシタＣＩの“Ｈ”
の情報がＢＬに読み出される。次に８１を“Ｈ”とし、
Ｎ】は“Ｌ”となり、Ｐチャンネル型トランジスタＱｐ
ｔがオンし、Ｎ４はＶ ｎの電圧状態となり、Ｎ２は“
Ｈ”となり、Ｎチャンネル型トランジスタＱ Ｎ８がオ
ンし、Ｎ５は“Ｌ”状態となり、センスアンプを構成し
てるトランジスタＱ ｐ ａ ｒＱ Ｐｅｒ Ｑ ８５
．Ｑ Ｎ６が作動し、センス動作が始まり最終的にはＢ
ＬはＮ４の電圧レベルすなわち、高電圧発生回路の■□
電圧になり、ＢＬはＮ５の電圧レベルすなわちＯＶ （
ＶＳＳ）になり、センス動作が終了する。
は“Ｈ”の状態で、Ｎ４とＮ５、Ｂ、ＬとＢＬはそれぞ
れイコライズされており、その電圧は高電圧発生回路２
の電圧を■□とすると、Ｈｙ、となっている。次に８２
を“Ｈ”とし、Ｎ３が“Ｌ”となり、Ｎ４とＮ５、ＢＬ
とＢＬのイコライズが終り、それぞれ独立する。次にＷ
ＬＩを“Ｈ”とし、メモリセルキャパシタＣＩの“Ｈ”
の情報がＢＬに読み出される。次に８１を“Ｈ”とし、
Ｎ】は“Ｌ”となり、Ｐチャンネル型トランジスタＱｐ
ｔがオンし、Ｎ４はＶ ｎの電圧状態となり、Ｎ２は“
Ｈ”となり、Ｎチャンネル型トランジスタＱ Ｎ８がオ
ンし、Ｎ５は“Ｌ”状態となり、センスアンプを構成し
てるトランジスタＱ ｐ ａ ｒＱ Ｐｅｒ Ｑ ８５
．Ｑ Ｎ６が作動し、センス動作が始まり最終的にはＢ
ＬはＮ４の電圧レベルすなわち、高電圧発生回路の■□
電圧になり、ＢＬはＮ５の電圧レベルすなわちＯＶ （
ＶＳＳ）になり、センス動作が終了する。
このｖＨ雷電圧、電源電圧Ｖ＝３ （Ｖ）となると、低
電源電圧検知回路３が電源電圧が低いことを検知し、高
電圧発生回路２が作動し、Ｖ、＝５（Ｖ）程度となり、
電源電圧Ｖ＝５ （Ｖ）となると、低電源電圧検知回路
３は電源電圧は低いとは検知せず、高電圧発生回路２も
作動せず■□＝Ｖ＝、５（Ｖ）となる。センス動作が終
了した後、ＷＬｌを“Ｌ”とし、メモリセルＣ１とＢＬ
を独立に、し、Ｓｌを“Ｌ”、Ｎ２を“Ｌ”とすること
により、再びＢＬとＢＬ、Ｎ４とＮ５はそれぞれイコラ
イズされ局ＶＩＩ電圧と初めの状態にもどす。
電源電圧検知回路３が電源電圧が低いことを検知し、高
電圧発生回路２が作動し、Ｖ、＝５（Ｖ）程度となり、
電源電圧Ｖ＝５ （Ｖ）となると、低電源電圧検知回路
３は電源電圧は低いとは検知せず、高電圧発生回路２も
作動せず■□＝Ｖ＝、５（Ｖ）となる。センス動作が終
了した後、ＷＬｌを“Ｌ”とし、メモリセルＣ１とＢＬ
を独立に、し、Ｓｌを“Ｌ”、Ｎ２を“Ｌ”とすること
により、再びＢＬとＢＬ、Ｎ４とＮ５はそれぞれイコラ
イズされ局ＶＩＩ電圧と初めの状態にもどす。
メモリセルＣ２に蓄積されている情報を読み出す場合も
、同様に考えればよい。
、同様に考えればよい。
本実施例のセンスアンプ回路によると、例えば、メモリ
セル容量Ｃ＝５０ （ｆＦ）、電源電圧Ｖ＝３ （Ｖ）
とすると、低電源電圧検知回路３が電源電圧が低いこと
を検知し、高電圧発生回路２が作動し、この高電圧を■
□＝５ （Ｖ）とすると、メモリセルキャパシタに蓄積
される電荷量Ｑは Ｑ＝ＣｘＶｕ ＝ｓｏ ＋ｒｐ＋Ｘ５ ＋ｖ＋
＝２５０ ｔｒｃ＋となり、従来の３（ｖ）の場合
と比較して１００（ｆ Ｃ’）の電荷量の向上が得られ
、低電源電圧でも安定したセンス動作をする。
セル容量Ｃ＝５０ （ｆＦ）、電源電圧Ｖ＝３ （Ｖ）
とすると、低電源電圧検知回路３が電源電圧が低いこと
を検知し、高電圧発生回路２が作動し、この高電圧を■
□＝５ （Ｖ）とすると、メモリセルキャパシタに蓄積
される電荷量Ｑは Ｑ＝ＣｘＶｕ ＝ｓｏ ＋ｒｐ＋Ｘ５ ＋ｖ＋
＝２５０ ｔｒｃ＋となり、従来の３（ｖ）の場合
と比較して１００（ｆ Ｃ’）の電荷量の向上が得られ
、低電源電圧でも安定したセンス動作をする。
発明の効果
上２のように、本発明のセンスアンプ系回路を有した半
導体メモリ装置によれば、低電源電圧でも安定して動作
し、電荷量を向上させることかでき、利用分野の広い半
導体メモリ装置を提供することができるようになった。
導体メモリ装置によれば、低電源電圧でも安定して動作
し、電荷量を向上させることかでき、利用分野の広い半
導体メモリ装置を提供することができるようになった。
第１図は本発明の半導体メモリ装置が内蔵するセンスア
ンプ系回路図、第２図は第１図の回路の主要ノードの信
号波形図、第３図は従来の半導体メモリ装置が内蔵する
センスアンプ系回路図、第４図は同回路の主要ノードの
信号波形図である。 ＱＮｌ〜Ｑ Ｎ Ｉ Ｉ・・・Ｎチャンネル型ＭＯＳｌ
−ランジスタ Ｑ ｐ＋〜Ｑ Ｐ ７・−Ｐチャンネル型ＭＯＳトラン
ジスター・・・センスアンプ ２・・・高電圧発生回
路３、・・・低電源電圧検知回路
ンプ系回路図、第２図は第１図の回路の主要ノードの信
号波形図、第３図は従来の半導体メモリ装置が内蔵する
センスアンプ系回路図、第４図は同回路の主要ノードの
信号波形図である。 ＱＮｌ〜Ｑ Ｎ Ｉ Ｉ・・・Ｎチャンネル型ＭＯＳｌ
−ランジスタ Ｑ ｐ＋〜Ｑ Ｐ ７・−Ｐチャンネル型ＭＯＳトラン
ジスター・・・センスアンプ ２・・・高電圧発生回
路３、・・・低電源電圧検知回路
Claims (1)
- （１）相補型ＭＯＳトランジスタを用いたセンスアンプ
回路において、低電源電圧検知回路、及び電源電圧以上
の高電圧を発生する回路を有し、前記低電源電圧検知回
路が電源電圧が低いことを検知した時のみ、前記センス
アンプ回路を構成するＰチャンネル型ＭＯＳトランジス
タのソースが、前記電源電圧以上の高電圧に接続される
ことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025570A JP2647948B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025570A JP2647948B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206090A true JPH02206090A (ja) | 1990-08-15 |
| JP2647948B2 JP2647948B2 (ja) | 1997-08-27 |
Family
ID=12169590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025570A Expired - Fee Related JP2647948B2 (ja) | 1989-02-02 | 1989-02-02 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647948B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282986A (ja) * | 1993-01-27 | 1994-10-07 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JP2010504602A (ja) * | 2006-09-22 | 2010-02-12 | モシス，インク． | スケーリング可能な組み込みｄｒａｍアレイ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152698U (ja) * | 1981-03-17 | 1982-09-25 | ||
| JPS61217991A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体メモリ |
| JPS62121990A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路 |
-
1989
- 1989-02-02 JP JP1025570A patent/JP2647948B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152698U (ja) * | 1981-03-17 | 1982-09-25 | ||
| JPS61217991A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体メモリ |
| JPS62121990A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06282986A (ja) * | 1993-01-27 | 1994-10-07 | Matsushita Electric Ind Co Ltd | 半導体メモリ |
| JP2010504602A (ja) * | 2006-09-22 | 2010-02-12 | モシス，インク． | スケーリング可能な組み込みｄｒａｍアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647948B2 (ja) | 1997-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |