JPH06282986A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH06282986A JPH06282986A JP6002383A JP238394A JPH06282986A JP H06282986 A JPH06282986 A JP H06282986A JP 6002383 A JP6002383 A JP 6002383A JP 238394 A JP238394 A JP 238394A JP H06282986 A JPH06282986 A JP H06282986A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- voltage
- internal power
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 メモリセルの耐圧を犠牲にすることなく充分
なデータ保持時間を確保することができる実用的な半導
体メモリを提供する。 【構成】 外部電源電圧ＶCCは、第１の内部電源電圧Ｖ
PERIとして周辺回路２０に供給される。電源電圧制御回
路３０は、ＶCCが推奨動作条件の下限電圧Ｖ0Lより低い
場合にはハイレベルの電圧制御信号ＶSIG を、そうでな
い場合にはローレベルのＶSIG を出力する。電源回路４
０は、第２及び第３の内部電源電圧ＶW 、ＶWORDをメモ
リセル部１０に供給する。ＶW は、ＶSIG がローレベル
の場合にはＶPERIと等しく、ＶSIG がハイレベルの場合
にはＶPERIを昇圧した電圧である。ＶWORDはＶW を更に
昇圧した電圧である。ＶW がメモリセルのハイレベルの
データの書き込み電圧となるように、センスアンプ列１
５のイネーブル信号線にはＶW が、メモリセルアレイ１
１のワード線にはＶWORDが各々ロウデコーダ１２から供
給される。
なデータ保持時間を確保することができる実用的な半導
体メモリを提供する。 【構成】 外部電源電圧ＶCCは、第１の内部電源電圧Ｖ
PERIとして周辺回路２０に供給される。電源電圧制御回
路３０は、ＶCCが推奨動作条件の下限電圧Ｖ0Lより低い
場合にはハイレベルの電圧制御信号ＶSIG を、そうでな
い場合にはローレベルのＶSIG を出力する。電源回路４
０は、第２及び第３の内部電源電圧ＶW 、ＶWORDをメモ
リセル部１０に供給する。ＶW は、ＶSIG がローレベル
の場合にはＶPERIと等しく、ＶSIG がハイレベルの場合
にはＶPERIを昇圧した電圧である。ＶWORDはＶW を更に
昇圧した電圧である。ＶW がメモリセルのハイレベルの
データの書き込み電圧となるように、センスアンプ列１
５のイネーブル信号線にはＶW が、メモリセルアレイ１
１のワード線にはＶWORDが各々ロウデコーダ１２から供
給される。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）等の電荷保持型の半
導体メモリに関するものである。
ク・ランダム・アクセス・メモリ）等の電荷保持型の半
導体メモリに関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、データがメモリセルのキ
ャパシタに電荷の有無の形で蓄えられる。このキャパシ
タの電荷は、時間がたつとリークのために失われてしま
う。したがって、データを保持するためにはメモリセル
に対して一定時間毎に、いわゆるリフレッシュ動作を実
行する必要がある。
ャパシタに電荷の有無の形で蓄えられる。このキャパシ
タの電荷は、時間がたつとリークのために失われてしま
う。したがって、データを保持するためにはメモリセル
に対して一定時間毎に、いわゆるリフレッシュ動作を実
行する必要がある。
【０００３】さて、メモリセルに書き込まれるハイレベ
ルのデータの電圧が低い場合には、キャパシタに蓄えら
れる電荷量が小さくなる結果、データの保持時間が短く
なる。データの保持時間が極端に短くなると、リフレッ
シュ動作を実行してもデータの消失が生じることとな
る。
ルのデータの電圧が低い場合には、キャパシタに蓄えら
れる電荷量が小さくなる結果、データの保持時間が短く
なる。データの保持時間が極端に短くなると、リフレッ
シュ動作を実行してもデータの消失が生じることとな
る。
【０００４】そこで、特開昭５８−２３３８６号公報や
特開昭５８−２３３８７号公報に開示された５Ｖ単一電
源方式のＤＲＡＭでは、外部電源電圧ＶCC（＝５Ｖ）よ
り高い電圧（６Ｖあるいは７Ｖ）をメモリセルに書き込
むようにしている。これにより、ＶCCがある程度低下し
てもデータの消失をまぬがれることができ、動作マージ
ンが向上する。
特開昭５８−２３３８７号公報に開示された５Ｖ単一電
源方式のＤＲＡＭでは、外部電源電圧ＶCC（＝５Ｖ）よ
り高い電圧（６Ｖあるいは７Ｖ）をメモリセルに書き込
むようにしている。これにより、ＶCCがある程度低下し
てもデータの消失をまぬがれることができ、動作マージ
ンが向上する。
【０００５】また、M.Aoki, et al.,"A 1.5V DRAM for
Battery-Based Applications",ISSCC DIGEST OF TECHNI
CAL PAPERS, pp.238-239, Feb. 1989 や特開平５−２１
７４２号公報に開示されたＤＲＡＭでは、セルプレート
電圧変化方式が採用されている。セルプレートの電圧を
変化させることによって、メモリセルの書き込み電圧を
実効的に高くしているのである。
Battery-Based Applications",ISSCC DIGEST OF TECHNI
CAL PAPERS, pp.238-239, Feb. 1989 や特開平５−２１
７４２号公報に開示されたＤＲＡＭでは、セルプレート
電圧変化方式が採用されている。セルプレートの電圧を
変化させることによって、メモリセルの書き込み電圧を
実効的に高くしているのである。
【０００６】
【発明が解決しようとする課題】上記のようにメモリセ
ルに６Ｖあるいは７Ｖという高い電圧を書き込む場合に
は、メモリセルの耐圧上の問題が生じ、ＤＲＡＭの寿命
が短くなってしまう。また、上記セルプレート電圧変化
方式は実用性に欠ける。セルプレートは、容量が大きい
ため、その電圧を高速に変化させることは困難であるか
らである。
ルに６Ｖあるいは７Ｖという高い電圧を書き込む場合に
は、メモリセルの耐圧上の問題が生じ、ＤＲＡＭの寿命
が短くなってしまう。また、上記セルプレート電圧変化
方式は実用性に欠ける。セルプレートは、容量が大きい
ため、その電圧を高速に変化させることは困難であるか
らである。
【０００７】本発明の目的は、メモリセルの耐圧を犠牲
にすることなく充分なデータ保持時間を確保することが
できる実用的な半導体メモリを提供することにある。
にすることなく充分なデータ保持時間を確保することが
できる実用的な半導体メモリを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、外部電源電圧に比例した内部電源電圧が
所定の電圧より高いかどうかを判断し、該判断の結果に
応じてメモリセルの書き込み電圧を選択することとした
ものである。すなわち、メモリセルに書き込まれるべき
ハイレベルのデータの電圧として、内部電源電圧が所定
の電圧より高い場合には該内部電源電圧を、内部電源電
圧が所定の電圧より低い場合には該内部電源電圧より高
い電圧をそれぞれ選択するのである。
め、本発明は、外部電源電圧に比例した内部電源電圧が
所定の電圧より高いかどうかを判断し、該判断の結果に
応じてメモリセルの書き込み電圧を選択することとした
ものである。すなわち、メモリセルに書き込まれるべき
ハイレベルのデータの電圧として、内部電源電圧が所定
の電圧より高い場合には該内部電源電圧を、内部電源電
圧が所定の電圧より低い場合には該内部電源電圧より高
い電圧をそれぞれ選択するのである。
【０００９】具体的には、本発明に係る半導体メモリ
は、次のような電源回路、メモリセル回路、センスアン
プ回路及びロウデコーダを備えたものである。すなわ
ち、電源回路は、外部電源電圧ＶCCに比例した第１の内
部電源電圧ＶPERIを入力し、該第１の内部電源電圧ＶPE
RIが所定の電圧より高い場合には該第１の内部電源電圧
ＶPERIと等しく、第１の内部電源電圧ＶPERIが前記所定
の電圧より低い場合には該第１の内部電源電圧ＶPERIよ
り高く設定された第２の内部電源電圧ＶW と、該第２の
内部電源電圧ＶW より高く設定された第３の内部電源電
圧ＶWORDとをそれぞれ出力する。第１の内部電源電圧Ｖ
PERIは、外部電源電圧ＶCCと等しい電圧であっても、ま
た該外部電源電圧ＶCCを降圧した電圧ＶRDであってもよ
い。メモリセル回路は、電荷を保持するためのキャパシ
タと、ソースがビット線に、ドレインが前記キャパシタ
に、ゲートがワード線にそれぞれ接続されたＭＯＳトラ
ンジスタとを有する。センスアンプ回路は、ソースがセ
ンスイネーブル信号線に、ドレインが前記ビット線にそ
れぞれ接続され、かつ該ビット線の電圧を増幅するよう
にゲートに導通信号が印加されるＭＯＳトランジスタを
有する。ロウデコーダは、前記電源回路から出力された
第２の内部電源電圧ＶW を前記センスイネーブル信号線
に、前記電源回路から出力された第３の内部電源電圧Ｖ
WORDを前記ワード線にそれぞれ供給するものである。
は、次のような電源回路、メモリセル回路、センスアン
プ回路及びロウデコーダを備えたものである。すなわ
ち、電源回路は、外部電源電圧ＶCCに比例した第１の内
部電源電圧ＶPERIを入力し、該第１の内部電源電圧ＶPE
RIが所定の電圧より高い場合には該第１の内部電源電圧
ＶPERIと等しく、第１の内部電源電圧ＶPERIが前記所定
の電圧より低い場合には該第１の内部電源電圧ＶPERIよ
り高く設定された第２の内部電源電圧ＶW と、該第２の
内部電源電圧ＶW より高く設定された第３の内部電源電
圧ＶWORDとをそれぞれ出力する。第１の内部電源電圧Ｖ
PERIは、外部電源電圧ＶCCと等しい電圧であっても、ま
た該外部電源電圧ＶCCを降圧した電圧ＶRDであってもよ
い。メモリセル回路は、電荷を保持するためのキャパシ
タと、ソースがビット線に、ドレインが前記キャパシタ
に、ゲートがワード線にそれぞれ接続されたＭＯＳトラ
ンジスタとを有する。センスアンプ回路は、ソースがセ
ンスイネーブル信号線に、ドレインが前記ビット線にそ
れぞれ接続され、かつ該ビット線の電圧を増幅するよう
にゲートに導通信号が印加されるＭＯＳトランジスタを
有する。ロウデコーダは、前記電源回路から出力された
第２の内部電源電圧ＶW を前記センスイネーブル信号線
に、前記電源回路から出力された第３の内部電源電圧Ｖ
WORDを前記ワード線にそれぞれ供給するものである。
【００１０】高速の読み出し及び書き込みを実現するた
めには、コラムスイッチ回路を構成するＭＯＳトランジ
スタのゲートに前記電源回路から出力された第２の内部
電源電圧ＶW を供給する。
めには、コラムスイッチ回路を構成するＭＯＳトランジ
スタのゲートに前記電源回路から出力された第２の内部
電源電圧ＶW を供給する。
【００１１】シェアドスイッチ回路構成を備えた半導体
メモリの場合には、上記メモリセル回路のＭＯＳトラン
ジスタの場合と同様に、シェアドスイッチ回路を構成す
るＭＯＳトランジスタのゲートに前記電源回路から出力
された第３の内部電源電圧ＶWORDを供給する。
メモリの場合には、上記メモリセル回路のＭＯＳトラン
ジスタの場合と同様に、シェアドスイッチ回路を構成す
るＭＯＳトランジスタのゲートに前記電源回路から出力
された第３の内部電源電圧ＶWORDを供給する。
【００１２】
【作用】本発明によれば、外部電源電圧ＶCC又は降圧電
圧ＶRDが充分高い場合には、該外部電源電圧ＶCC又は降
圧電圧ＶRDをメモリセルのハイレベルのデータの書き込
み電圧とする。したがって、従来とは違ってメモリセル
の耐圧上の問題は生じない。そして、外部電源電圧ＶCC
又は降圧電圧ＶRDが低い場合には、ハイレベルの書き込
み電圧を昇圧することによりデータ保持時間の延長が図
られる。
圧ＶRDが充分高い場合には、該外部電源電圧ＶCC又は降
圧電圧ＶRDをメモリセルのハイレベルのデータの書き込
み電圧とする。したがって、従来とは違ってメモリセル
の耐圧上の問題は生じない。そして、外部電源電圧ＶCC
又は降圧電圧ＶRDが低い場合には、ハイレベルの書き込
み電圧を昇圧することによりデータ保持時間の延長が図
られる。
【００１３】センスアンプ回路は、メモリセルの書き込
み電圧を決定する。つまり、センスアンプ回路のＭＯＳ
トランジスタのソースに印加された第２の内部電源電圧
ＶWは、ビット線及びメモリセル回路のＭＯＳトランジ
スタを通じて該メモリセル回路のキャパシタに供給さ
れ、その電圧ＶW に応じた電荷がキャパシタに蓄積され
る。この際、メモリセル回路のＭＯＳトランジスタのゲ
ートにワード線を通じて供給される第３の内部電源電圧
ＶWORDは、該メモリセル回路のＭＯＳトランジスタの完
全導通を保証している。
み電圧を決定する。つまり、センスアンプ回路のＭＯＳ
トランジスタのソースに印加された第２の内部電源電圧
ＶWは、ビット線及びメモリセル回路のＭＯＳトランジ
スタを通じて該メモリセル回路のキャパシタに供給さ
れ、その電圧ＶW に応じた電荷がキャパシタに蓄積され
る。この際、メモリセル回路のＭＯＳトランジスタのゲ
ートにワード線を通じて供給される第３の内部電源電圧
ＶWORDは、該メモリセル回路のＭＯＳトランジスタの完
全導通を保証している。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００１５】（実施例１）図１は、本発明の第１の実施
例に係る半導体メモリであるＤＲＡＭの構成を示すブロ
ック図である。図１において、１０はメモリセル部、２
０は周辺回路、３０は電源電圧制御回路、４０は電源回
路である。メモリセル部１０は、メモリセルアレイ１１
と、ロウデコーダ１２と、コラムデコーダ１３と、セン
ス／スイッチ回路列１４とを備えている。センス／スイ
ッチ回路列１４は、センスアンプ列１５と、コラムスイ
ッチ回路列１６とを備えている。
例に係る半導体メモリであるＤＲＡＭの構成を示すブロ
ック図である。図１において、１０はメモリセル部、２
０は周辺回路、３０は電源電圧制御回路、４０は電源回
路である。メモリセル部１０は、メモリセルアレイ１１
と、ロウデコーダ１２と、コラムデコーダ１３と、セン
ス／スイッチ回路列１４とを備えている。センス／スイ
ッチ回路列１４は、センスアンプ列１５と、コラムスイ
ッチ回路列１６とを備えている。
【００１６】周辺回路２０には、外部電源電圧ＶCCがそ
のまま第１の内部電源電圧ＶPERIとして供給される。こ
の周辺回路２０は、メモリセル部１０にアドレスや制御
信号を供給する機能と、メモリセル部１０と外部との間
のデータ転送を司る機能とを有するものである。ロウデ
コーダ１２及びコラムデコーダ１３は、周辺回路２０か
ら供給されたアドレスに基づいて、メモリセルアレイ１
１の中のアクセスすべきメモリセルを決定する。電源電
圧制御回路３０及び電源回路４０には、周辺回路２０と
同じく外部電源電圧Ｖccが供給されている。
のまま第１の内部電源電圧ＶPERIとして供給される。こ
の周辺回路２０は、メモリセル部１０にアドレスや制御
信号を供給する機能と、メモリセル部１０と外部との間
のデータ転送を司る機能とを有するものである。ロウデ
コーダ１２及びコラムデコーダ１３は、周辺回路２０か
ら供給されたアドレスに基づいて、メモリセルアレイ１
１の中のアクセスすべきメモリセルを決定する。電源電
圧制御回路３０及び電源回路４０には、周辺回路２０と
同じく外部電源電圧Ｖccが供給されている。
【００１７】図２に示すように、電源電圧制御回路３０
は比較器３１を備えている。この比較器３１は、外部電
源電圧ＶCCと参照電圧ＶREF とを比較し、ＶCCがＶREF
より低い場合にはハイレベルの論理信号を、ＶCCがＶRE
F より高い場合にはローレベルの論理信号を各々電圧制
御信号ＶSIG として出力するものである。
は比較器３１を備えている。この比較器３１は、外部電
源電圧ＶCCと参照電圧ＶREF とを比較し、ＶCCがＶREF
より低い場合にはハイレベルの論理信号を、ＶCCがＶRE
F より高い場合にはローレベルの論理信号を各々電圧制
御信号ＶSIG として出力するものである。
【００１８】図３に示すように、電源回路４０は第１及
び第２の昇圧回路４１、４２を備えている。第１の昇圧
回路４１は、電源電圧制御回路３０からの電圧制御信号
ＶSIG がローレベルである場合には外部電源電圧ＶCCと
等しい電圧を、ＶSIG がハイレベルである場合にはＶCC
を昇圧した電圧を各々第２の内部電源電圧ＶW として出
力するものである。第２の昇圧回路４２は、第１の昇圧
回路４１から出力された第２の内部電源電圧ＶW を更に
昇圧した電圧を第３の内部電源電圧ＶWORDとして出力す
るものである。これら第２及び第３の内部電源電圧ＶW
、ＶWORDは、メモリセル部１０に供給される。
び第２の昇圧回路４１、４２を備えている。第１の昇圧
回路４１は、電源電圧制御回路３０からの電圧制御信号
ＶSIG がローレベルである場合には外部電源電圧ＶCCと
等しい電圧を、ＶSIG がハイレベルである場合にはＶCC
を昇圧した電圧を各々第２の内部電源電圧ＶW として出
力するものである。第２の昇圧回路４２は、第１の昇圧
回路４１から出力された第２の内部電源電圧ＶW を更に
昇圧した電圧を第３の内部電源電圧ＶWORDとして出力す
るものである。これら第２及び第３の内部電源電圧ＶW
、ＶWORDは、メモリセル部１０に供給される。
【００１９】図４は、図３の電源回路４０の構成を採用
した場合の外部電源電圧ＶCCと第１〜第３の内部電源電
圧ＶPERI、ＶW 、ＶWORDとの関係を示すグラフである。
した場合の外部電源電圧ＶCCと第１〜第３の内部電源電
圧ＶPERI、ＶW 、ＶWORDとの関係を示すグラフである。
【００２０】一般にＤＲＡＭでは、外部電源電圧ＶCCに
関する推奨動作条件が設定される。その内容は、標準電
圧Ｖ0 、上限電圧Ｖ0H及び下限電圧Ｖ0Lである。例え
ば、５Ｖ単一電源方式のＤＲＡＭでは、Ｖ0 ＝５．０
Ｖ、Ｖ0H＝５．５Ｖ、Ｖ0L＝４．５Ｖである。また、
３．３Ｖ単一電源方式のＤＲＡＭでは、Ｖ0 ＝３．３
Ｖ、Ｖ0H＝３．６Ｖ、Ｖ0L＝３．０Ｖである。
関する推奨動作条件が設定される。その内容は、標準電
圧Ｖ0 、上限電圧Ｖ0H及び下限電圧Ｖ0Lである。例え
ば、５Ｖ単一電源方式のＤＲＡＭでは、Ｖ0 ＝５．０
Ｖ、Ｖ0H＝５．５Ｖ、Ｖ0L＝４．５Ｖである。また、
３．３Ｖ単一電源方式のＤＲＡＭでは、Ｖ0 ＝３．３
Ｖ、Ｖ0H＝３．６Ｖ、Ｖ0L＝３．０Ｖである。
【００２１】図４は、上記参照電圧ＶREF を外部電源電
圧ＶCCに関する推奨動作条件の電圧範囲のうちの下限の
電圧Ｖ0L（例えば４．５Ｖ又は３．０Ｖ）に設定した場
合の特性を示している。第１の内部電源電圧ＶPERIは、
外部電源電圧ＶCCの全ての範囲において該外部電源電圧
ＶCCに比例して単調に増減する。第２の内部電源電圧Ｖ
W は、外部電源電圧ＶCCがＶ0Lより高い場合には第１の
内部電源電圧ＶPERIと一致し、ＶCCがＶ0Lより低い場合
には一定値Ｖ0Lである。第３の内部電源電圧ＶWORDは、
外部電源電圧ＶCCの全ての範囲において第２の内部電源
電圧ＶW より高い。なお、第２の内部電源電圧ＶW と第
３の内部電源電圧ＶWORDとの差は、１つのＭＯＳトラン
ジスタのしきい値電圧ＶT 以上に設定される。
圧ＶCCに関する推奨動作条件の電圧範囲のうちの下限の
電圧Ｖ0L（例えば４．５Ｖ又は３．０Ｖ）に設定した場
合の特性を示している。第１の内部電源電圧ＶPERIは、
外部電源電圧ＶCCの全ての範囲において該外部電源電圧
ＶCCに比例して単調に増減する。第２の内部電源電圧Ｖ
W は、外部電源電圧ＶCCがＶ0Lより高い場合には第１の
内部電源電圧ＶPERIと一致し、ＶCCがＶ0Lより低い場合
には一定値Ｖ0Lである。第３の内部電源電圧ＶWORDは、
外部電源電圧ＶCCの全ての範囲において第２の内部電源
電圧ＶW より高い。なお、第２の内部電源電圧ＶW と第
３の内部電源電圧ＶWORDとの差は、１つのＭＯＳトラン
ジスタのしきい値電圧ＶT 以上に設定される。
【００２２】第１の内部電源電圧ＶPERIと第２の内部電
源電圧ＶW との差が１つのＭＯＳトランジスタのしきい
値電圧ＶT 以下となる外部電源電圧ＶCCの範囲（図４中
の領域Ｉ）では、図１に示すように、メモリセル部１０
と周辺回路２０とを直結すればよい。第１の内部電源電
圧ＶPERIと第２の内部電源電圧ＶW との差がＶT より大
きくなる外部電源電圧ＶCCの範囲（図４中の領域ＩＩ）
では、メモリセル部１０と周辺回路２０との間にレベル
シフト回路を電圧インターフェイスとして介在させる。
源電圧ＶW との差が１つのＭＯＳトランジスタのしきい
値電圧ＶT 以下となる外部電源電圧ＶCCの範囲（図４中
の領域Ｉ）では、図１に示すように、メモリセル部１０
と周辺回路２０とを直結すればよい。第１の内部電源電
圧ＶPERIと第２の内部電源電圧ＶW との差がＶT より大
きくなる外部電源電圧ＶCCの範囲（図４中の領域ＩＩ）
では、メモリセル部１０と周辺回路２０との間にレベル
シフト回路を電圧インターフェイスとして介在させる。
【００２３】図１中のメモリセル部１０の部分詳細構成
を図５に示す。図５において、１１ａはメモリセル回
路、１５ａはＣＭＯＳセンスアンプ回路、１６ａはコラ
ムスイッチ回路である。
を図５に示す。図５において、１１ａはメモリセル回
路、１５ａはＣＭＯＳセンスアンプ回路、１６ａはコラ
ムスイッチ回路である。
【００２４】メモリセル回路１１ａは、図１中のメモリ
セルアレイ１１のうちの１コラムを構成するメモリセル
を有するものである。５０はセルプレート、５１、５４
はＮＭＯＳトランジスタ、５２、５５はキャパシタであ
る。一方のＮＭＯＳトランジスタ５１は、ソースが１対
のビット線のうちの一方のビット線に、ドレインが一方
のキャパシタ５２を介してセルプレート５０に、ゲート
が１本のワード線にそれぞれ接続されている。他方のＮ
ＭＯＳトランジスタ５４は、ソースが他方のビット線
に、ドレインが他方のキャパシタ５５を介してセルプレ
ート５０に、ゲートが他の１本のワード線にそれぞれ接
続されている。キャパシタ５２、５５は、それぞれ１ビ
ットのデータを電荷の有無の形で蓄えるメモリセルを構
成するものである。一方のキャパシタ５２で構成される
メモリセルを選択する場合にはＮＭＯＳトランジスタ５
１のゲートに、他方のキャパシタ５５で構成されるメモ
リセルを選択する場合にはＮＭＯＳトランジスタ５４の
ゲートに各々ワード線を通じてロウデコーダ１２から第
３の内部電源電圧ＶWORDが供給される。
セルアレイ１１のうちの１コラムを構成するメモリセル
を有するものである。５０はセルプレート、５１、５４
はＮＭＯＳトランジスタ、５２、５５はキャパシタであ
る。一方のＮＭＯＳトランジスタ５１は、ソースが１対
のビット線のうちの一方のビット線に、ドレインが一方
のキャパシタ５２を介してセルプレート５０に、ゲート
が１本のワード線にそれぞれ接続されている。他方のＮ
ＭＯＳトランジスタ５４は、ソースが他方のビット線
に、ドレインが他方のキャパシタ５５を介してセルプレ
ート５０に、ゲートが他の１本のワード線にそれぞれ接
続されている。キャパシタ５２、５５は、それぞれ１ビ
ットのデータを電荷の有無の形で蓄えるメモリセルを構
成するものである。一方のキャパシタ５２で構成される
メモリセルを選択する場合にはＮＭＯＳトランジスタ５
１のゲートに、他方のキャパシタ５５で構成されるメモ
リセルを選択する場合にはＮＭＯＳトランジスタ５４の
ゲートに各々ワード線を通じてロウデコーダ１２から第
３の内部電源電圧ＶWORDが供給される。
【００２５】ＣＭＯＳセンスアンプ回路１５ａは、図１
中のセンスアンプ列１５の一部を構成するものであっ
て、メモリセル回路１１ａのビット線対に接続されてい
る。このＣＭＯＳセンスアンプ回路１５ａは、ＰＭＯＳ
センスアンプ回路を構成するようにクロスカップルされ
た２つのＰＭＯＳトランジスタ６１、６２と、ＮＭＯＳ
センスアンプ回路を構成するようにクロスカップルされ
た２つのＮＭＯＳトランジスタ（不図示）とを備えてい
る。一方のＰＭＯＳトランジスタ６１は、ソースがセン
スイネーブル信号線ＳＡＰに、ドレインが一方のビット
線（ＮＭＯＳトランジスタ５１側）に、ゲートが他方の
ビット線（ＮＭＯＳトランジスタ５４側）にそれぞれ接
続されている。他方のＰＭＯＳトランジスタ６２は、ソ
ースがセンスイネーブル信号線ＳＡＰに、ドレインがＰ
ＭＯＳトランジスタ６１のドレインとは異なる側（ＮＭ
ＯＳトランジスタ５４側）のビット線に、ゲートがＰＭ
ＯＳトランジスタ６１のゲートとは異なる側（ＮＭＯＳ
トランジスタ５１側）のビット線にそれぞれ接続されて
いる。このようにクロスカップルされた２つのＰＭＯＳ
トランジスタ６１、６２により、ＰＭＯＳセンスアンプ
回路が構成されている。ＮＭＯＳセンスアンプ回路を構
成する２つのＮＭＯＳトランジスタ（不図示）も同様
に、互いにクロスカップルされている。
中のセンスアンプ列１５の一部を構成するものであっ
て、メモリセル回路１１ａのビット線対に接続されてい
る。このＣＭＯＳセンスアンプ回路１５ａは、ＰＭＯＳ
センスアンプ回路を構成するようにクロスカップルされ
た２つのＰＭＯＳトランジスタ６１、６２と、ＮＭＯＳ
センスアンプ回路を構成するようにクロスカップルされ
た２つのＮＭＯＳトランジスタ（不図示）とを備えてい
る。一方のＰＭＯＳトランジスタ６１は、ソースがセン
スイネーブル信号線ＳＡＰに、ドレインが一方のビット
線（ＮＭＯＳトランジスタ５１側）に、ゲートが他方の
ビット線（ＮＭＯＳトランジスタ５４側）にそれぞれ接
続されている。他方のＰＭＯＳトランジスタ６２は、ソ
ースがセンスイネーブル信号線ＳＡＰに、ドレインがＰ
ＭＯＳトランジスタ６１のドレインとは異なる側（ＮＭ
ＯＳトランジスタ５４側）のビット線に、ゲートがＰＭ
ＯＳトランジスタ６１のゲートとは異なる側（ＮＭＯＳ
トランジスタ５１側）のビット線にそれぞれ接続されて
いる。このようにクロスカップルされた２つのＰＭＯＳ
トランジスタ６１、６２により、ＰＭＯＳセンスアンプ
回路が構成されている。ＮＭＯＳセンスアンプ回路を構
成する２つのＮＭＯＳトランジスタ（不図示）も同様
に、互いにクロスカップルされている。
【００２６】メモリセル回路１１ａの上記ビット線対
は、相補信号線として使用される。すなわち、一方のビ
ット線にハイレベルの電圧が設定される場合には、他方
のビット線にローレベルの電圧が設定される。上記ＣＭ
ＯＳセンスアンプ回路１５ａは、該ビット線対の電圧を
増幅するものである。図５に示すように、ＰＭＯＳセン
スアンプ回路のセンスイネーブル信号線ＳＡＰには、一
方のビット線のハイレベルのデータの電圧を早く第２の
内部電源電圧ＶW に確定するように、ロウデコーダ１２
からＶW が供給される。また、他方のビット線のローレ
ベルの電圧を早くＶss（＝０Ｖ）に確定するように、不
図示のＮＭＯＳセンスアンプ回路を構成する２つのＮＭ
ＯＳトランジスタのドレインにはＶssが共通に供給され
る。
は、相補信号線として使用される。すなわち、一方のビ
ット線にハイレベルの電圧が設定される場合には、他方
のビット線にローレベルの電圧が設定される。上記ＣＭ
ＯＳセンスアンプ回路１５ａは、該ビット線対の電圧を
増幅するものである。図５に示すように、ＰＭＯＳセン
スアンプ回路のセンスイネーブル信号線ＳＡＰには、一
方のビット線のハイレベルのデータの電圧を早く第２の
内部電源電圧ＶW に確定するように、ロウデコーダ１２
からＶW が供給される。また、他方のビット線のローレ
ベルの電圧を早くＶss（＝０Ｖ）に確定するように、不
図示のＮＭＯＳセンスアンプ回路を構成する２つのＮＭ
ＯＳトランジスタのドレインにはＶssが共通に供給され
る。
【００２７】コラムスイッチ回路１６ａは、図１中のコ
ラムスイッチ回路列１６の一部を構成するものであっ
て、メモリセル回路１１ａのビット線対に接続されてい
る。７１、７２はＮＭＯＳトランジスタである。一方の
ＮＭＯＳトランジスタ７１は、ソースが１対のデータ線
のうちの一方のデータ線に、ドレインが一方のビット線
（ＮＭＯＳトランジスタ５１側）に、ゲートがコラム線
ＣＯＬにそれぞれ接続されている。他方のＮＭＯＳトラ
ンジスタ７２は、ソースが他方のデータ線に、ドレイン
がＮＭＯＳトランジスタ７１のドレインとは異なる側
（ＮＭＯＳトランジスタ５４側）のビット線に、ゲート
がコラム線ＣＯＬにそれぞれ接続されている。コラム線
ＣＯＬには、コラムデコーダ１３から第２の内部電源電
圧ＶW が供給される。
ラムスイッチ回路列１６の一部を構成するものであっ
て、メモリセル回路１１ａのビット線対に接続されてい
る。７１、７２はＮＭＯＳトランジスタである。一方の
ＮＭＯＳトランジスタ７１は、ソースが１対のデータ線
のうちの一方のデータ線に、ドレインが一方のビット線
（ＮＭＯＳトランジスタ５１側）に、ゲートがコラム線
ＣＯＬにそれぞれ接続されている。他方のＮＭＯＳトラ
ンジスタ７２は、ソースが他方のデータ線に、ドレイン
がＮＭＯＳトランジスタ７１のドレインとは異なる側
（ＮＭＯＳトランジスタ５４側）のビット線に、ゲート
がコラム線ＣＯＬにそれぞれ接続されている。コラム線
ＣＯＬには、コラムデコーダ１３から第２の内部電源電
圧ＶW が供給される。
【００２８】データ書き込み時には、図５中の１対のデ
ータ線のうちの一方のデータ線にハイレベルのデータの
電圧として第１の内部電源電圧ＶPERI（＝ＶCC）が、他
方のデータ線にローレベルのデータの電圧（＝０Ｖ）が
それぞれ周辺回路２０から供給される。一方、１本のワ
ード線にロウデコーダ１２から第３の内部電源電圧ＶWO
RDが、コラム線ＣＯＬにコラムデコーダ１３から第２の
内部電源電圧ＶW がそれぞれ供給される。また、センス
イネーブル信号線ＳＡＰにはロウデコーダ１２から第２
の内部電源電圧ＶW が供給される。このとき、コラムス
イッチ回路１６ａの２つのＮＭＯＳトランジスタ７１、
７２が導通する結果、データ線対上の電圧がビット線対
上に転送される。ビット線対の電圧変化はＣＭＯＳセン
スアンプ回路１５ａによって増幅され、両ビット線の電
圧が短時間のうちに確定する。この際、センスイネーブ
ル信号線ＳＡＰに第２の内部電源電圧ＶW が供給されて
いるので、ＣＭＯＳセンスアンプ回路１５ａの中の２つ
のＰＭＯＳトランジスタ６１、６２のうちの一方のＰＭ
ＯＳトランジスタを通じて、一方のビット線の電圧がＶ
W に確定する。また、他方のビット線の電圧はローレベ
ル（＝０Ｖ）になる。これら両ビット線の電圧は、メモ
リセル回路１１ａの中のＮＭＯＳトランジスタ５１、５
４の各々のソースに印加される。例えば、キャパシタ５
２で構成されたメモリセルがワード線を通じて選択さ
れ、かつ該メモリセルにハイレベルのデータを書き込む
ようにデータ線対の電圧が設定されたものと仮定する
と、ＮＭＯＳトランジスタ５１のソースには第２の内部
電源電圧ＶW が印加され、該ＮＭＯＳトランジスタ５１
のゲートには第２の内部電源電圧ＶW より高い第３の内
部電源電圧ＶWORDが印加される。この結果、該ＮＭＯＳ
トランジスタ５１は完全に導通し、キャパシタ５２には
ハイレベルのデータの電圧としてＶW が保持されること
となる。
ータ線のうちの一方のデータ線にハイレベルのデータの
電圧として第１の内部電源電圧ＶPERI（＝ＶCC）が、他
方のデータ線にローレベルのデータの電圧（＝０Ｖ）が
それぞれ周辺回路２０から供給される。一方、１本のワ
ード線にロウデコーダ１２から第３の内部電源電圧ＶWO
RDが、コラム線ＣＯＬにコラムデコーダ１３から第２の
内部電源電圧ＶW がそれぞれ供給される。また、センス
イネーブル信号線ＳＡＰにはロウデコーダ１２から第２
の内部電源電圧ＶW が供給される。このとき、コラムス
イッチ回路１６ａの２つのＮＭＯＳトランジスタ７１、
７２が導通する結果、データ線対上の電圧がビット線対
上に転送される。ビット線対の電圧変化はＣＭＯＳセン
スアンプ回路１５ａによって増幅され、両ビット線の電
圧が短時間のうちに確定する。この際、センスイネーブ
ル信号線ＳＡＰに第２の内部電源電圧ＶW が供給されて
いるので、ＣＭＯＳセンスアンプ回路１５ａの中の２つ
のＰＭＯＳトランジスタ６１、６２のうちの一方のＰＭ
ＯＳトランジスタを通じて、一方のビット線の電圧がＶ
W に確定する。また、他方のビット線の電圧はローレベ
ル（＝０Ｖ）になる。これら両ビット線の電圧は、メモ
リセル回路１１ａの中のＮＭＯＳトランジスタ５１、５
４の各々のソースに印加される。例えば、キャパシタ５
２で構成されたメモリセルがワード線を通じて選択さ
れ、かつ該メモリセルにハイレベルのデータを書き込む
ようにデータ線対の電圧が設定されたものと仮定する
と、ＮＭＯＳトランジスタ５１のソースには第２の内部
電源電圧ＶW が印加され、該ＮＭＯＳトランジスタ５１
のゲートには第２の内部電源電圧ＶW より高い第３の内
部電源電圧ＶWORDが印加される。この結果、該ＮＭＯＳ
トランジスタ５１は完全に導通し、キャパシタ５２には
ハイレベルのデータの電圧としてＶW が保持されること
となる。
【００２９】データ読み出し時には、図５中の１本のワ
ード線に第３の内部電源電圧ＶWORDが、コラム線ＣＯＬ
及びセンスイネーブル信号線ＳＡＰに第２の内部電源電
圧ＶW がそれぞれ供給される。不図示のイコライズ回路
によってビット線対の電圧がイコライズされた後、メモ
リセル回路１１ａの中の例えばキャパシタ５２の保持電
圧が、完全導通したＮＭＯＳトランジスタ５１を通じて
１本のビット線上に読み出される。そのビット線の電圧
変化に応じて、ＣＭＯＳセンスアンプ回路１５ａは両ビ
ット線の電圧を早期に確定させる。この際、センスイネ
ーブル信号線ＳＡＰに第２の内部電源電圧ＶW が供給さ
れているので、ＣＭＯＳセンスアンプ回路１５ａは一方
のビット線の電圧をＶW に確定させる。また、他方のビ
ット線の電圧はローレベル（＝０Ｖ）になる。これら両
ビット線の電圧は、コラムスイッチ回路１６ａの中の２
つのＮＭＯＳトランジスタ７１、７２を通じて１対のデ
ータ線上に読み出される。
ード線に第３の内部電源電圧ＶWORDが、コラム線ＣＯＬ
及びセンスイネーブル信号線ＳＡＰに第２の内部電源電
圧ＶW がそれぞれ供給される。不図示のイコライズ回路
によってビット線対の電圧がイコライズされた後、メモ
リセル回路１１ａの中の例えばキャパシタ５２の保持電
圧が、完全導通したＮＭＯＳトランジスタ５１を通じて
１本のビット線上に読み出される。そのビット線の電圧
変化に応じて、ＣＭＯＳセンスアンプ回路１５ａは両ビ
ット線の電圧を早期に確定させる。この際、センスイネ
ーブル信号線ＳＡＰに第２の内部電源電圧ＶW が供給さ
れているので、ＣＭＯＳセンスアンプ回路１５ａは一方
のビット線の電圧をＶW に確定させる。また、他方のビ
ット線の電圧はローレベル（＝０Ｖ）になる。これら両
ビット線の電圧は、コラムスイッチ回路１６ａの中の２
つのＮＭＯＳトランジスタ７１、７２を通じて１対のデ
ータ線上に読み出される。
【００３０】上記のとおり、本実施例によれば、電源回
路４０から出力された第２の内部電源電圧ＶW がメモリ
セルのハイレベルのデータの書き込み電圧となる。つま
り、外部電源電圧ＶCCがその推奨動作条件の電圧範囲の
うちの下限の電圧Ｖ0Lより高い場合には、該外部電源電
圧ＶCCがメモリセルの書き込み電圧となる。したがっ
て、従来とは違ってメモリセルの耐圧上の問題は生じな
い。そして、外部電源電圧ＶCCが下限電圧Ｖ0Lより低い
場合には、昇圧された第２の内部電源電圧ＶW がメモリ
セルの書き込み電圧となる。したがって、必要な場合に
限ってメモリセルのデータ保持時間が延長される。
路４０から出力された第２の内部電源電圧ＶW がメモリ
セルのハイレベルのデータの書き込み電圧となる。つま
り、外部電源電圧ＶCCがその推奨動作条件の電圧範囲の
うちの下限の電圧Ｖ0Lより高い場合には、該外部電源電
圧ＶCCがメモリセルの書き込み電圧となる。したがっ
て、従来とは違ってメモリセルの耐圧上の問題は生じな
い。そして、外部電源電圧ＶCCが下限電圧Ｖ0Lより低い
場合には、昇圧された第２の内部電源電圧ＶW がメモリ
セルの書き込み電圧となる。したがって、必要な場合に
限ってメモリセルのデータ保持時間が延長される。
【００３１】また、電源電圧制御回路３０の参照電圧Ｖ
REF を例えば５Ｖ単一電源方式の場合の外部電源電圧Ｖ
CCに関する推奨動作条件の下限電圧Ｖ0Lすなわち４．５
Ｖに設定すれば、従来は異なる製品系列として製造され
ていた５Ｖ単一電源方式のＤＲＡＭ（高電圧版）と３．
３Ｖ単一電源方式のＤＲＡＭ（低電圧版）とを、図１の
構成を有する１つの製品系列でカバーできる効果もあ
る。
REF を例えば５Ｖ単一電源方式の場合の外部電源電圧Ｖ
CCに関する推奨動作条件の下限電圧Ｖ0Lすなわち４．５
Ｖに設定すれば、従来は異なる製品系列として製造され
ていた５Ｖ単一電源方式のＤＲＡＭ（高電圧版）と３．
３Ｖ単一電源方式のＤＲＡＭ（低電圧版）とを、図１の
構成を有する１つの製品系列でカバーできる効果もあ
る。
【００３２】なお、電源電圧制御回路３０において外部
電源電圧ＶCCと比較される参照電圧ＶREF を推奨動作条
件の下限電圧Ｖ0Lより高い電圧に設定してもよい。ま
た、コラムデコーダ１３からコラム線ＣＯＬへの供給電
圧を周辺回路２０と同じく第１の内部電源電圧ＶPERI
（＝ＶCC）に設定しても、コラムスイッチ回路１６ａの
中のＮＭＯＳトランジスタ７１、７２のオン抵抗の増大
に伴って読み出し及び書き込みの速度が若干低下するだ
けで、電源回路４０から出力された第２の内部電源電圧
ＶW がメモリセルのハイレベルのデータの書き込み電圧
となることに変わりはない。
電源電圧ＶCCと比較される参照電圧ＶREF を推奨動作条
件の下限電圧Ｖ0Lより高い電圧に設定してもよい。ま
た、コラムデコーダ１３からコラム線ＣＯＬへの供給電
圧を周辺回路２０と同じく第１の内部電源電圧ＶPERI
（＝ＶCC）に設定しても、コラムスイッチ回路１６ａの
中のＮＭＯＳトランジスタ７１、７２のオン抵抗の増大
に伴って読み出し及び書き込みの速度が若干低下するだ
けで、電源回路４０から出力された第２の内部電源電圧
ＶW がメモリセルのハイレベルのデータの書き込み電圧
となることに変わりはない。
【００３３】（実施例２）図６は、本発明の第２の実施
例に係る半導体メモリであるＤＲＡＭの構成を示すブロ
ック図である。前記第１の実施例と異なる点は、メモリ
セル部１０がシェアドスイッチ回路構成を備えている点
である。図６において、１１．１は第１のメモリセルア
レイ、１１．２は第２のメモリセルアレイである。セン
ス／スイッチ回路列１４は、センスアンプ列１５及びコ
ラムスイッチ回路列１６に加えて、第１及び第２のシェ
アドスイッチ回路列１７．１、１７．２を備えている。
第１のシェアドスイッチ回路列１７．１は第１のメモリ
セルアレイ１１．１のビット線を、第２のシェアドスイ
ッチ回路列１７．２は第２のメモリセルアレイ１１．２
のビット線をそれぞれセンスアンプ列１５及びコラムス
イッチ回路列１６に接続するためのものである。電源電
圧制御回路３０は図２の構成を、電源回路４０は図３の
構成をそれぞれ有する。
例に係る半導体メモリであるＤＲＡＭの構成を示すブロ
ック図である。前記第１の実施例と異なる点は、メモリ
セル部１０がシェアドスイッチ回路構成を備えている点
である。図６において、１１．１は第１のメモリセルア
レイ、１１．２は第２のメモリセルアレイである。セン
ス／スイッチ回路列１４は、センスアンプ列１５及びコ
ラムスイッチ回路列１６に加えて、第１及び第２のシェ
アドスイッチ回路列１７．１、１７．２を備えている。
第１のシェアドスイッチ回路列１７．１は第１のメモリ
セルアレイ１１．１のビット線を、第２のシェアドスイ
ッチ回路列１７．２は第２のメモリセルアレイ１１．２
のビット線をそれぞれセンスアンプ列１５及びコラムス
イッチ回路列１６に接続するためのものである。電源電
圧制御回路３０は図２の構成を、電源回路４０は図３の
構成をそれぞれ有する。
【００３４】図６中のメモリセル部１０の部分詳細構成
を図７に示す。図７において、１１．１ａは第１のメモ
リセル回路、１１．２ａは第２のメモリセル回路、１５
ａはＣＭＯＳセンスアンプ回路、１６ａはコラムスイッ
チ回路、１７．１ａは第１のシェアドスイッチ回路、１
７．２ａは第２のシェアドスイッチ回路である。
を図７に示す。図７において、１１．１ａは第１のメモ
リセル回路、１１．２ａは第２のメモリセル回路、１５
ａはＣＭＯＳセンスアンプ回路、１６ａはコラムスイッ
チ回路、１７．１ａは第１のシェアドスイッチ回路、１
７．２ａは第２のシェアドスイッチ回路である。
【００３５】第１のメモリセル回路１１．１ａは、図６
中の第１のメモリセルアレイ１１．１のうちの１コラム
を構成するメモリセルを有するものである。５０はセル
プレート、５１．１、５４．１はＮＭＯＳトランジス
タ、５２．１、５５．１はキャパシタである。それらの
接続関係は第１の実施例の場合と同様であって、一方の
ＮＭＯＳトランジスタ５１．１のゲートには、ロウデコ
ーダ１２から１本のワード線を通じて第３の内部電源電
圧ＶWORDが供給される。他方のＮＭＯＳトランジスタ５
４．１も同様である。
中の第１のメモリセルアレイ１１．１のうちの１コラム
を構成するメモリセルを有するものである。５０はセル
プレート、５１．１、５４．１はＮＭＯＳトランジス
タ、５２．１、５５．１はキャパシタである。それらの
接続関係は第１の実施例の場合と同様であって、一方の
ＮＭＯＳトランジスタ５１．１のゲートには、ロウデコ
ーダ１２から１本のワード線を通じて第３の内部電源電
圧ＶWORDが供給される。他方のＮＭＯＳトランジスタ５
４．１も同様である。
【００３６】第２のメモリセル回路１１．２ａは、図６
中の第２のメモリセルアレイ１１．２のうちの１コラム
を構成するメモリセルを有するものであって、第１のメ
モリセル回路１１．１ａと同様、ＮＭＯＳトランジスタ
５１．２、５４．２とキャパシタ５２．２、５５．２と
を備えている。一方のＮＭＯＳトランジスタ５１．２の
ゲートには、ロウデコーダ１２から１本のワード線を通
じて第３の内部電源電圧ＶWORDが供給される。他方のＮ
ＭＯＳトランジスタ５４．２も同様である。
中の第２のメモリセルアレイ１１．２のうちの１コラム
を構成するメモリセルを有するものであって、第１のメ
モリセル回路１１．１ａと同様、ＮＭＯＳトランジスタ
５１．２、５４．２とキャパシタ５２．２、５５．２と
を備えている。一方のＮＭＯＳトランジスタ５１．２の
ゲートには、ロウデコーダ１２から１本のワード線を通
じて第３の内部電源電圧ＶWORDが供給される。他方のＮ
ＭＯＳトランジスタ５４．２も同様である。
【００３７】ＣＭＯＳセンスアンプ回路１５ａ及びコラ
ムスイッチ回路１６ａは、前記第１の実施例と同様の構
成を有している。センスイネーブル信号線ＳＡＰにはロ
ウデコーダ１２から第２の内部電源電圧ＶW が、コラム
線ＣＯＬにはコラムデコーダ１３から第２の内部電源電
圧ＶW がそれぞれ供給される。
ムスイッチ回路１６ａは、前記第１の実施例と同様の構
成を有している。センスイネーブル信号線ＳＡＰにはロ
ウデコーダ１２から第２の内部電源電圧ＶW が、コラム
線ＣＯＬにはコラムデコーダ１３から第２の内部電源電
圧ＶW がそれぞれ供給される。
【００３８】第１のシェアドスイッチ回路１７．１ａ
は、図６中の第１のシェアドスイッチ回路列１７．１の
一部を構成するものであって、２つのＮＭＯＳトランジ
スタ８１．１、８２．１を有している。一方のＮＭＯＳ
トランジスタ８１．１は、ソースがＣＭＯＳセンスアン
プ回路１５ａ及びコラムスイッチ回路１６ａの１対のビ
ット線（１対の共通ビット線）のうちの一方のビット線
に、ドレインが第１のメモリセル回路１１．１ａの１対
のビット線のうちの一方のビット線に、ゲートが第１の
シェアドスイッチ信号線ＳＨ１にそれぞれ接続されてい
る。他方のＮＭＯＳトランジスタ８２．１は、ソースが
上記１対の共通ビット線のうちの他方のビット線に、ド
レインが第１のメモリセル回路１１．１ａの他方のビッ
ト線に、ゲートが第１のシェアドスイッチ信号線ＳＨ１
にそれぞれ接続されている。
は、図６中の第１のシェアドスイッチ回路列１７．１の
一部を構成するものであって、２つのＮＭＯＳトランジ
スタ８１．１、８２．１を有している。一方のＮＭＯＳ
トランジスタ８１．１は、ソースがＣＭＯＳセンスアン
プ回路１５ａ及びコラムスイッチ回路１６ａの１対のビ
ット線（１対の共通ビット線）のうちの一方のビット線
に、ドレインが第１のメモリセル回路１１．１ａの１対
のビット線のうちの一方のビット線に、ゲートが第１の
シェアドスイッチ信号線ＳＨ１にそれぞれ接続されてい
る。他方のＮＭＯＳトランジスタ８２．１は、ソースが
上記１対の共通ビット線のうちの他方のビット線に、ド
レインが第１のメモリセル回路１１．１ａの他方のビッ
ト線に、ゲートが第１のシェアドスイッチ信号線ＳＨ１
にそれぞれ接続されている。
【００３９】第２のシェアドスイッチ回路１７．２ａ
は、図６中の第２のシェアドスイッチ回路列１７．２の
一部を構成するものであって、第２のメモリセル回路１
１．２ａのビット線と共通ビット線との間に介在した２
つのＮＭＯＳトランジスタ８１．２、８２．２を有して
いる。これら両ＮＭＯＳトランジスタ８１．２、８２．
２のゲートは、第２のシェアドスイッチ信号線ＳＨ２に
共通接続されている。
は、図６中の第２のシェアドスイッチ回路列１７．２の
一部を構成するものであって、第２のメモリセル回路１
１．２ａのビット線と共通ビット線との間に介在した２
つのＮＭＯＳトランジスタ８１．２、８２．２を有して
いる。これら両ＮＭＯＳトランジスタ８１．２、８２．
２のゲートは、第２のシェアドスイッチ信号線ＳＨ２に
共通接続されている。
【００４０】本実施例のロウデコーダ１２は、図７中の
ワード線に第３の内部電源電圧ＶWORDを、センスイネー
ブル信号線ＳＡＰに第２の内部電源電圧ＶW をそれぞれ
供給するだけでなく、第１及び第２のシェアドスイッチ
信号線ＳＨ１、ＳＨ２に選択的に第３の内部電源電圧Ｖ
WORDを供給する。すなわち、第１のメモリセル回路１
１．１ａをアクセスすべき場合には第１のシェアドスイ
ッチ信号線ＳＨ１に、第２のメモリセル回路１１．２ａ
をアクセスすべき場合には第２のシェアドスイッチ信号
線ＳＨ２にそれぞれ第３の内部電源電圧ＶWORDを供給す
るものである。
ワード線に第３の内部電源電圧ＶWORDを、センスイネー
ブル信号線ＳＡＰに第２の内部電源電圧ＶW をそれぞれ
供給するだけでなく、第１及び第２のシェアドスイッチ
信号線ＳＨ１、ＳＨ２に選択的に第３の内部電源電圧Ｖ
WORDを供給する。すなわち、第１のメモリセル回路１
１．１ａをアクセスすべき場合には第１のシェアドスイ
ッチ信号線ＳＨ１に、第２のメモリセル回路１１．２ａ
をアクセスすべき場合には第２のシェアドスイッチ信号
線ＳＨ２にそれぞれ第３の内部電源電圧ＶWORDを供給す
るものである。
【００４１】第１のメモリセル回路１１．１ａへのデー
タ書き込み時には、第１のシェアドスイッチ信号線ＳＨ
１に第３の内部電源電圧ＶWORDが、第２のシェアドスイ
ッチ信号線ＳＨ２にローレベルの電圧（＝０Ｖ）がそれ
ぞれ供給される。第１のシェアドスイッチ回路１７．１
ａを構成する２つのＮＭＯＳトランジスタ８１．１、８
２．１のうちの一方のＮＭＯＳトランジスタのソース電
圧は、ＣＭＯＳセンスアンプ回路１５ａにより第２の内
部電源電圧ＶW まで上昇させられる。したがって、両Ｎ
ＭＯＳトランジスタ８１．１、８２．１が完全に導通す
るように、その各々のゲートに第２の内部電源電圧ＶW
より高い第３の内部電源電圧ＶWORDを供給しているので
ある。この結果、ハイレベルのデータが第１のメモリセ
ル回路１１．１ａの中の選択されたキャパシタ５２．１
に書き込まれる場合には、ハイレベルのデータの電圧と
してＣＭＯＳセンスアンプ回路１５ａから供給された第
２の内部電源電圧ＶW が保持されることとなる。
タ書き込み時には、第１のシェアドスイッチ信号線ＳＨ
１に第３の内部電源電圧ＶWORDが、第２のシェアドスイ
ッチ信号線ＳＨ２にローレベルの電圧（＝０Ｖ）がそれ
ぞれ供給される。第１のシェアドスイッチ回路１７．１
ａを構成する２つのＮＭＯＳトランジスタ８１．１、８
２．１のうちの一方のＮＭＯＳトランジスタのソース電
圧は、ＣＭＯＳセンスアンプ回路１５ａにより第２の内
部電源電圧ＶW まで上昇させられる。したがって、両Ｎ
ＭＯＳトランジスタ８１．１、８２．１が完全に導通す
るように、その各々のゲートに第２の内部電源電圧ＶW
より高い第３の内部電源電圧ＶWORDを供給しているので
ある。この結果、ハイレベルのデータが第１のメモリセ
ル回路１１．１ａの中の選択されたキャパシタ５２．１
に書き込まれる場合には、ハイレベルのデータの電圧と
してＣＭＯＳセンスアンプ回路１５ａから供給された第
２の内部電源電圧ＶW が保持されることとなる。
【００４２】第２のメモリセル回路１１．２ａへのデー
タ書き込み時には、第２のシェアドスイッチ信号線ＳＨ
２に第３の内部電源電圧ＶWORDが、第１のシェアドスイ
ッチ信号線ＳＨ１にローレベルの電圧（＝０Ｖ）がそれ
ぞれ供給される。この際の動作は、第１のメモリセル回
路１１．１ａへのデータ書き込み時と同様である。
タ書き込み時には、第２のシェアドスイッチ信号線ＳＨ
２に第３の内部電源電圧ＶWORDが、第１のシェアドスイ
ッチ信号線ＳＨ１にローレベルの電圧（＝０Ｖ）がそれ
ぞれ供給される。この際の動作は、第１のメモリセル回
路１１．１ａへのデータ書き込み時と同様である。
【００４３】第１のメモリセル回路１１．１ａからのデ
ータ読み出し時には、上記書き込み時と同様に、第１の
シェアドスイッチ信号線ＳＨ１に第３の内部電源電圧Ｖ
WORDが、第２のシェアドスイッチ信号線ＳＨ２にローレ
ベルの電圧（＝０Ｖ）がそれぞれ供給される。この際、
第１のメモリセル回路１１．１ａのビット線は第１のシ
ェアドスイッチ回路１７．１ａを介して共通ビット線に
接続され、第２のメモリセル回路１１．２ａのビット線
は第２のシェアドスイッチ回路１７．２ａにより該共通
ビット線から電気的に切り離される。したがって、第１
及び第２のメモリセル回路１１．１ａ、１１．２ａの記
憶容量の合計が第１の実施例の場合のメモリセル回路１
１ａの記憶容量に等しいと仮定した場合、第２の実施例
では第１の実施例に比べてビット線の静電容量が半減す
る。一般に、メモリセルからビット線への読み出し電圧
は、メモリセルのキャパシタの静電容量ＣS とビット線
の静電容量ＣB との比ＣS ／ＣB に比例する。したがっ
て、ビット線の静電容量が半減すると、ビット線への読
み出し電圧が倍増する。この結果、ＣＭＯＳセンスアン
プ回路１５ａの増幅精度及び増幅速度が向上し、データ
読み出しの高信頼性及び高速性が確保される。
ータ読み出し時には、上記書き込み時と同様に、第１の
シェアドスイッチ信号線ＳＨ１に第３の内部電源電圧Ｖ
WORDが、第２のシェアドスイッチ信号線ＳＨ２にローレ
ベルの電圧（＝０Ｖ）がそれぞれ供給される。この際、
第１のメモリセル回路１１．１ａのビット線は第１のシ
ェアドスイッチ回路１７．１ａを介して共通ビット線に
接続され、第２のメモリセル回路１１．２ａのビット線
は第２のシェアドスイッチ回路１７．２ａにより該共通
ビット線から電気的に切り離される。したがって、第１
及び第２のメモリセル回路１１．１ａ、１１．２ａの記
憶容量の合計が第１の実施例の場合のメモリセル回路１
１ａの記憶容量に等しいと仮定した場合、第２の実施例
では第１の実施例に比べてビット線の静電容量が半減す
る。一般に、メモリセルからビット線への読み出し電圧
は、メモリセルのキャパシタの静電容量ＣS とビット線
の静電容量ＣB との比ＣS ／ＣB に比例する。したがっ
て、ビット線の静電容量が半減すると、ビット線への読
み出し電圧が倍増する。この結果、ＣＭＯＳセンスアン
プ回路１５ａの増幅精度及び増幅速度が向上し、データ
読み出しの高信頼性及び高速性が確保される。
【００４４】第２のメモリセル回路１１．２ａからのデ
ータ読み出し時には、第２のシェアドスイッチ信号線Ｓ
Ｈ２に第３の内部電源電圧ＶWORDが、第１のシェアドス
イッチ信号線ＳＨ１にローレベルの電圧（＝０Ｖ）がそ
れぞれ供給される結果、第１のメモリセル回路１１．１
ａのビット線が共通ビット線から電気的に切り離され
る。この際の動作は、第１のメモリセル回路１１．１ａ
からのデータ読み出し時と同様である。
ータ読み出し時には、第２のシェアドスイッチ信号線Ｓ
Ｈ２に第３の内部電源電圧ＶWORDが、第１のシェアドス
イッチ信号線ＳＨ１にローレベルの電圧（＝０Ｖ）がそ
れぞれ供給される結果、第１のメモリセル回路１１．１
ａのビット線が共通ビット線から電気的に切り離され
る。この際の動作は、第１のメモリセル回路１１．１ａ
からのデータ読み出し時と同様である。
【００４５】上記のとおり、本実施例によれば、第１の
実施例と同様の効果に加えて、データ読み出しの高信頼
性及び高速性が確保される効果が得られる。
実施例と同様の効果に加えて、データ読み出しの高信頼
性及び高速性が確保される効果が得られる。
【００４６】（その他の実施例）図８は、図１及び図６
中の電源電圧制御回路３０の他の構成例を示す回路図で
ある。図８において、３１は比較器、３２はＰＭＯＳト
ランジスタ、３３はダミーキャパシタ、３４はセルプレ
ートである。図８中の比較器３１は、ダミーキャパシタ
３３の保持電圧ＶDCと参照電圧ＶREF とを比較し、ＶDC
がＶREF より低い場合にはハイレベルの論理信号を、Ｖ
DCがＶREF より高い場合にはローレベルの論理信号を各
々電圧制御信号ＶSIG として出力するものである。ダミ
ーキャパシタ３３は、図５のメモリセル回路１１ａの中
のキャパシタ５２、５４や、図７の第１及び第２のメモ
リセル回路１１．１ａ、１１．２ａの中のキャパシタ５
２．１、５２．２、５４．１、５４．２に対応したもの
である。このダミーキャパシタ３３の一方の端子が接続
されたセルプレート３４には、メモリセル回路のセルプ
レート５０と同じ電圧が印加される。
中の電源電圧制御回路３０の他の構成例を示す回路図で
ある。図８において、３１は比較器、３２はＰＭＯＳト
ランジスタ、３３はダミーキャパシタ、３４はセルプレ
ートである。図８中の比較器３１は、ダミーキャパシタ
３３の保持電圧ＶDCと参照電圧ＶREF とを比較し、ＶDC
がＶREF より低い場合にはハイレベルの論理信号を、Ｖ
DCがＶREF より高い場合にはローレベルの論理信号を各
々電圧制御信号ＶSIG として出力するものである。ダミ
ーキャパシタ３３は、図５のメモリセル回路１１ａの中
のキャパシタ５２、５４や、図７の第１及び第２のメモ
リセル回路１１．１ａ、１１．２ａの中のキャパシタ５
２．１、５２．２、５４．１、５４．２に対応したもの
である。このダミーキャパシタ３３の一方の端子が接続
されたセルプレート３４には、メモリセル回路のセルプ
レート５０と同じ電圧が印加される。
【００４７】図８の電源電圧制御回路３０では、パワー
オンリセット時にＰＭＯＳトランジスタ３２のゲートに
制御信号ＶCONTを印加することにより、該ＰＭＯＳトラ
ンジスタ３２を一定時間だけ導通させる。これにより、
外部電源電圧ＶCCに応じた電荷がダミーキャパシタ３３
に蓄積される。そして、一定時間経過後に、ダミーキャ
パシタ３３の保持電圧ＶDCと参照電圧ＶREF とを比較器
３１で比較し、該比較の結果に応じて電圧制御信号ＶSI
G の論理レベルを決定する。比較器３１は、パワーオン
リセット時に以上のシーケンスで電圧制御信号ＶSIG の
論理レベルを決定した後は、以後その論理レベルを保持
する。図１及び図６中の電源回路４０は、比較器３１が
保持出力している電圧制御信号ＶSIG に従って出力電圧
特性を切り替えることとなる。
オンリセット時にＰＭＯＳトランジスタ３２のゲートに
制御信号ＶCONTを印加することにより、該ＰＭＯＳトラ
ンジスタ３２を一定時間だけ導通させる。これにより、
外部電源電圧ＶCCに応じた電荷がダミーキャパシタ３３
に蓄積される。そして、一定時間経過後に、ダミーキャ
パシタ３３の保持電圧ＶDCと参照電圧ＶREF とを比較器
３１で比較し、該比較の結果に応じて電圧制御信号ＶSI
G の論理レベルを決定する。比較器３１は、パワーオン
リセット時に以上のシーケンスで電圧制御信号ＶSIG の
論理レベルを決定した後は、以後その論理レベルを保持
する。図１及び図６中の電源回路４０は、比較器３１が
保持出力している電圧制御信号ＶSIG に従って出力電圧
特性を切り替えることとなる。
【００４８】以上のとおり、図８の電源電圧制御回路３
０によれば、メモリセルのキャパシタへの書き込み電圧
を外部電源電圧ＶCCとした場合のデータ保持特性の良否
（リークの大小）すなわちデータ保持時間の長短をパワ
ーオンリセット時に前もって評価することができ、該評
価の結果に応じて電源回路４０の出力電圧特性をプリセ
ットできる。つまり、外部電源電圧ＶCCの大小とメモリ
セルのデータ保持特性の良否とを総合的に評価できる効
果がある。
０によれば、メモリセルのキャパシタへの書き込み電圧
を外部電源電圧ＶCCとした場合のデータ保持特性の良否
（リークの大小）すなわちデータ保持時間の長短をパワ
ーオンリセット時に前もって評価することができ、該評
価の結果に応じて電源回路４０の出力電圧特性をプリセ
ットできる。つまり、外部電源電圧ＶCCの大小とメモリ
セルのデータ保持特性の良否とを総合的に評価できる効
果がある。
【００４９】なお、図８の電源電圧制御回路３０をパワ
ーオンリセット時に一度だけ動作させるのではなく、こ
れを周期的に動作させるようにしてもよい。例えば、Ｒ
ＡＳ（ロウアドレスストローブ信号）が入力される毎に
ＰＭＯＳトランジスタ３２を導通させてダミーキャパシ
タ３３を充電し、その都度比較器３１でダミーキャパシ
タ３３の保持電圧ＶDCを検査するようにしてもよい。
ーオンリセット時に一度だけ動作させるのではなく、こ
れを周期的に動作させるようにしてもよい。例えば、Ｒ
ＡＳ（ロウアドレスストローブ信号）が入力される毎に
ＰＭＯＳトランジスタ３２を導通させてダミーキャパシ
タ３３を充電し、その都度比較器３１でダミーキャパシ
タ３３の保持電圧ＶDCを検査するようにしてもよい。
【００５０】図９は、図１及び図６中の電源電圧制御回
路３０の更に他の構成例を示す回路図である。図９にお
いて、図８中のＰＭＯＳトランジスタ３２はＮＭＯＳト
ランジスタ３５に、図８中の比較器３１はＰＭＯＳトラ
ンジスタ３６及びバッファ３７にそれぞれ置き換えられ
ている。
路３０の更に他の構成例を示す回路図である。図９にお
いて、図８中のＰＭＯＳトランジスタ３２はＮＭＯＳト
ランジスタ３５に、図８中の比較器３１はＰＭＯＳトラ
ンジスタ３６及びバッファ３７にそれぞれ置き換えられ
ている。
【００５１】図９の電源電圧制御回路３０では、パワー
オンリセット時にＮＭＯＳトランジスタ３５のゲートに
制御信号ＶCONTを印加することにより、該ＮＭＯＳトラ
ンジスタ３５を一定時間だけ導通させる。これにより、
外部電源電圧ＶCCに応じた電荷がダミーキャパシタ３３
に蓄積される。ダミーキャパシタ３３の保持電圧ＶDCす
なわちＰＭＯＳトランジスタ３６のゲートの電圧は、ダ
ミーキャパシタ３３のリークにより時間の経過とともに
低下していく。リークが小さいために一定時間経過後に
ＰＭＯＳトランジスタ３６のゲート・ソース間電圧がそ
のしきい値電圧より小さい値を保持している場合には、
該ＰＭＯＳトランジスタ３６がオフ状態を維持するの
で、バッファ３７は電圧制御信号ＶSIG としてローレベ
ルの論理信号を出力する。しかしながら、リークが大き
いためにＰＭＯＳトランジスタ３６のゲート電圧が大き
く低下してしまうと、該ＰＭＯＳトランジスタ３６が導
通し、バッファ３７は電圧制御信号ＶSIG としてハイレ
ベルの論理信号を出力する。バッファ３７は、パワーオ
ンリセット時に以上のシーケンスで電圧制御信号ＶSIG
の論理レベルを決定した後は、以後その論理レベルを保
持する。図１及び図６中の電源回路４０は、バッファ３
７が保持出力している電圧制御信号ＶSIG に従って出力
電圧特性を切り替えることとなる。
オンリセット時にＮＭＯＳトランジスタ３５のゲートに
制御信号ＶCONTを印加することにより、該ＮＭＯＳトラ
ンジスタ３５を一定時間だけ導通させる。これにより、
外部電源電圧ＶCCに応じた電荷がダミーキャパシタ３３
に蓄積される。ダミーキャパシタ３３の保持電圧ＶDCす
なわちＰＭＯＳトランジスタ３６のゲートの電圧は、ダ
ミーキャパシタ３３のリークにより時間の経過とともに
低下していく。リークが小さいために一定時間経過後に
ＰＭＯＳトランジスタ３６のゲート・ソース間電圧がそ
のしきい値電圧より小さい値を保持している場合には、
該ＰＭＯＳトランジスタ３６がオフ状態を維持するの
で、バッファ３７は電圧制御信号ＶSIG としてローレベ
ルの論理信号を出力する。しかしながら、リークが大き
いためにＰＭＯＳトランジスタ３６のゲート電圧が大き
く低下してしまうと、該ＰＭＯＳトランジスタ３６が導
通し、バッファ３７は電圧制御信号ＶSIG としてハイレ
ベルの論理信号を出力する。バッファ３７は、パワーオ
ンリセット時に以上のシーケンスで電圧制御信号ＶSIG
の論理レベルを決定した後は、以後その論理レベルを保
持する。図１及び図６中の電源回路４０は、バッファ３
７が保持出力している電圧制御信号ＶSIG に従って出力
電圧特性を切り替えることとなる。
【００５２】以上のとおり、図９の電源電圧制御回路３
０によれば、図８の構成の場合と同様の効果を小さい回
路規模で達成できる。
０によれば、図８の構成の場合と同様の効果を小さい回
路規模で達成できる。
【００５３】なお、図９の電源電圧制御回路３０をパワ
ーオンリセット時に一度だけ動作させるのではなく、こ
れを周期的に動作させるようにしてもよい。例えば、Ｒ
ＡＳが入力される毎にＮＭＯＳトランジスタ３５を導通
させてダミーキャパシタ３３を充電し、その都度ＰＭＯ
Ｓトランジスタ３６及びバッファ３７でダミーキャパシ
タ３３の保持電圧ＶDCを検査するようにしてもよい。
ーオンリセット時に一度だけ動作させるのではなく、こ
れを周期的に動作させるようにしてもよい。例えば、Ｒ
ＡＳが入力される毎にＮＭＯＳトランジスタ３５を導通
させてダミーキャパシタ３３を充電し、その都度ＰＭＯ
Ｓトランジスタ３６及びバッファ３７でダミーキャパシ
タ３３の保持電圧ＶDCを検査するようにしてもよい。
【００５４】図１０は、図１及び図６中の電源回路４０
の他の構成例を示すブロック図であって、図３の構成に
比較器４３を付加したものである。
の他の構成例を示すブロック図であって、図３の構成に
比較器４３を付加したものである。
【００５５】第１の昇圧回路４１は、電源電圧制御回路
３０からの電圧制御信号ＶSIG がローレベルである場合
には外部電源電圧ＶCCと等しい電圧を、ＶSIG がハイレ
ベルである場合にはＶCCを昇圧した電圧を各々第２の内
部電源電圧ＶW として出力するものである。ただし、比
較器４３は、外部電源電圧ＶCCと第２の内部電源電圧Ｖ
W との差を１つのＭＯＳトランジスタのしきい値電圧Ｖ
T 以下に保持するように、ＶCCとＶW との比較結果を第
１の昇圧回路４１へ供給する。第２の昇圧回路４２は、
第１の昇圧回路４１から出力された第２の内部電源電圧
ＶW を更に昇圧した電圧を第３の内部電源電圧ＶWORDと
して出力するものである。
３０からの電圧制御信号ＶSIG がローレベルである場合
には外部電源電圧ＶCCと等しい電圧を、ＶSIG がハイレ
ベルである場合にはＶCCを昇圧した電圧を各々第２の内
部電源電圧ＶW として出力するものである。ただし、比
較器４３は、外部電源電圧ＶCCと第２の内部電源電圧Ｖ
W との差を１つのＭＯＳトランジスタのしきい値電圧Ｖ
T 以下に保持するように、ＶCCとＶW との比較結果を第
１の昇圧回路４１へ供給する。第２の昇圧回路４２は、
第１の昇圧回路４１から出力された第２の内部電源電圧
ＶW を更に昇圧した電圧を第３の内部電源電圧ＶWORDと
して出力するものである。
【００５６】図１１は、図１０の電源回路４０の構成を
採用した場合の外部電源電圧ＶCCと第１〜第３の内部電
源電圧ＶPERI、ＶW 、ＶWORDとの関係を示すグラフであ
って、電源電圧制御回路３０の参照電圧ＶREF を外部電
源電圧ＶCCに関する推奨動作条件の電圧範囲のうちの下
限の電圧Ｖ0Lに設定した場合の特性を示している。
採用した場合の外部電源電圧ＶCCと第１〜第３の内部電
源電圧ＶPERI、ＶW 、ＶWORDとの関係を示すグラフであ
って、電源電圧制御回路３０の参照電圧ＶREF を外部電
源電圧ＶCCに関する推奨動作条件の電圧範囲のうちの下
限の電圧Ｖ0Lに設定した場合の特性を示している。
【００５７】図１１において、第１の内部電源電圧ＶPE
RIは、外部電源電圧ＶCCの全ての範囲において該外部電
源電圧ＶCCに比例して単調に増減する。第２の内部電源
電圧ＶW は、外部電源電圧ＶCCがＶ0Lより高い場合には
第１の内部電源電圧ＶPERIと一致し、ＶCCがＶ0Lより低
い場合にはＶ0L以下の電圧となる。しかも、第１の内部
電源電圧ＶPERI（＝ＶCC）と第２の内部電源電圧ＶW と
の差は、常に１つのＭＯＳトランジスタのしきい値電圧
ＶT 以下に制限される。第３の内部電源電圧ＶWORDは外
部電源電圧ＶCCの全ての範囲において第２の内部電源電
圧ＶW より高く、第２の内部電源電圧ＶW と第３の内部
電源電圧ＶWORDとの差は１つのＭＯＳトランジスタのし
きい値電圧ＶT 以上に設定される。
RIは、外部電源電圧ＶCCの全ての範囲において該外部電
源電圧ＶCCに比例して単調に増減する。第２の内部電源
電圧ＶW は、外部電源電圧ＶCCがＶ0Lより高い場合には
第１の内部電源電圧ＶPERIと一致し、ＶCCがＶ0Lより低
い場合にはＶ0L以下の電圧となる。しかも、第１の内部
電源電圧ＶPERI（＝ＶCC）と第２の内部電源電圧ＶW と
の差は、常に１つのＭＯＳトランジスタのしきい値電圧
ＶT 以下に制限される。第３の内部電源電圧ＶWORDは外
部電源電圧ＶCCの全ての範囲において第２の内部電源電
圧ＶW より高く、第２の内部電源電圧ＶW と第３の内部
電源電圧ＶWORDとの差は１つのＭＯＳトランジスタのし
きい値電圧ＶT 以上に設定される。
【００５８】以上のとおり、図１０の電源回路４０によ
れば、外部電源電圧ＶCCがＶ0Lより低い場合でも第１の
内部電源電圧ＶPERI（＝ＶCC）と第２の内部電源電圧Ｖ
W との差が１つのＭＯＳトランジスタのしきい値電圧Ｖ
T 以下に保持されるので、図１及び図６に示すように、
メモリセル部１０と周辺回路２０とをレベルシフト回路
の介在なしに直結することができる。
れば、外部電源電圧ＶCCがＶ0Lより低い場合でも第１の
内部電源電圧ＶPERI（＝ＶCC）と第２の内部電源電圧Ｖ
W との差が１つのＭＯＳトランジスタのしきい値電圧Ｖ
T 以下に保持されるので、図１及び図６に示すように、
メモリセル部１０と周辺回路２０とをレベルシフト回路
の介在なしに直結することができる。
【００５９】図１２は、内部素子の信頼性を確保するた
めに外部電源電圧ＶCCを降圧した電圧を内部電源電圧と
する場合に採用すべきＤＲＡＭの構成を示すブロック図
であって、図１又は図６の構成に降圧回路９０を付加し
たものである。
めに外部電源電圧ＶCCを降圧した電圧を内部電源電圧と
する場合に採用すべきＤＲＡＭの構成を示すブロック図
であって、図１又は図６の構成に降圧回路９０を付加し
たものである。
【００６０】降圧回路９０は、図１及び図６の場合の外
部電源電圧ＶCCに代えて、該外部電源電圧ＶCCを降圧し
た電圧ＶRDを第１の内部電源電圧ＶPERIとして周辺回路
２０に供給する。電源電圧制御回路３０及び電源回路４
０にも、周辺回路２０と同じく外部電源電圧ＶCCに代え
て降圧電圧ＶRDが供給される。ただし、第１の内部電源
電圧ＶPERIが外部電源電圧ＶCCに比例して単調に増減す
る点は、図１及び図６の場合と同様である。
部電源電圧ＶCCに代えて、該外部電源電圧ＶCCを降圧し
た電圧ＶRDを第１の内部電源電圧ＶPERIとして周辺回路
２０に供給する。電源電圧制御回路３０及び電源回路４
０にも、周辺回路２０と同じく外部電源電圧ＶCCに代え
て降圧電圧ＶRDが供給される。ただし、第１の内部電源
電圧ＶPERIが外部電源電圧ＶCCに比例して単調に増減す
る点は、図１及び図６の場合と同様である。
【００６１】例えば、外部電源電圧ＶCCに関する推奨動
作条件をＶ0 ＝５．０Ｖ、Ｖ0H＝５．５Ｖ、Ｖ0L＝４．
５Ｖとする５Ｖ単一電源方式のＤＲＡＭにおいて、降圧
回路９０により、５．０ＶのＶCCが３．３ＶのＶRDに降
圧される。この場合、図４及び図１１中のＶ0Lは、例え
ば３．０Ｖに読み替えられる。
作条件をＶ0 ＝５．０Ｖ、Ｖ0H＝５．５Ｖ、Ｖ0L＝４．
５Ｖとする５Ｖ単一電源方式のＤＲＡＭにおいて、降圧
回路９０により、５．０ＶのＶCCが３．３ＶのＶRDに降
圧される。この場合、図４及び図１１中のＶ0Lは、例え
ば３．０Ｖに読み替えられる。
【００６２】図４の形の電源電圧特性を採用する場合に
は、第２の内部電源電圧ＶW は、降圧電圧ＶRDが３．０
Ｖより高いときには第１の内部電源電圧ＶPERIと一致
し、ＶRDが３．０Ｖより低いときには一定値３．０Ｖと
なる。図１１の形の電源電圧特性を採用する場合には、
第２の内部電源電圧ＶW は、降圧電圧ＶRDが３．０Ｖよ
り高いときには第１の内部電源電圧ＶPERIと一致し、Ｖ
RDが３．０Ｖより低いときには３．０Ｖ以下の電圧とな
り、しかも第１の内部電源電圧ＶPERI（＝ＶRD）と第２
の内部電源電圧ＶW との差は１つのＭＯＳトランジスタ
のしきい値電圧ＶT 以下に制限される。図４及び図１１
のいずれの形の特性を採用する場合でも、第１の内部電
源電圧ＶPERIは、降圧電圧ＶRDの全ての範囲において該
降圧電圧ＶRDに比例して単調に増減する。また、第３の
内部電源電圧ＶWORDは降圧電圧ＶRDの全ての範囲におい
て第２の内部電源電圧ＶW より高く、第２の内部電源電
圧ＶW と第３の内部電源電圧ＶWORDとの差は１つのＭＯ
Ｓトランジスタのしきい値電圧ＶT 以上に設定される。
は、第２の内部電源電圧ＶW は、降圧電圧ＶRDが３．０
Ｖより高いときには第１の内部電源電圧ＶPERIと一致
し、ＶRDが３．０Ｖより低いときには一定値３．０Ｖと
なる。図１１の形の電源電圧特性を採用する場合には、
第２の内部電源電圧ＶW は、降圧電圧ＶRDが３．０Ｖよ
り高いときには第１の内部電源電圧ＶPERIと一致し、Ｖ
RDが３．０Ｖより低いときには３．０Ｖ以下の電圧とな
り、しかも第１の内部電源電圧ＶPERI（＝ＶRD）と第２
の内部電源電圧ＶW との差は１つのＭＯＳトランジスタ
のしきい値電圧ＶT 以下に制限される。図４及び図１１
のいずれの形の特性を採用する場合でも、第１の内部電
源電圧ＶPERIは、降圧電圧ＶRDの全ての範囲において該
降圧電圧ＶRDに比例して単調に増減する。また、第３の
内部電源電圧ＶWORDは降圧電圧ＶRDの全ての範囲におい
て第２の内部電源電圧ＶW より高く、第２の内部電源電
圧ＶW と第３の内部電源電圧ＶWORDとの差は１つのＭＯ
Ｓトランジスタのしきい値電圧ＶT 以上に設定される。
【００６３】図１２の構成によれば、外部電源電圧ＶCC
を内部で降圧する構成を備えたＤＲＡＭにおいて、第１
及び第２の実施例と同様に必要な場合に限ってメモリセ
ルのデータ保持時間が延長される。
を内部で降圧する構成を備えたＤＲＡＭにおいて、第１
及び第２の実施例と同様に必要な場合に限ってメモリセ
ルのデータ保持時間が延長される。
【００６４】なお、以上の各実施例ではＤＲＡＭに搭載
された電源電圧制御回路３０が外部電源電圧ＶCCに応じ
て電源回路４０への電圧制御信号ＶSIG を生成すること
としたが、ＤＲＡＭ出荷時にヒューズＲＯＭ手段等によ
り電圧制御信号ＶSIG の論理レベルを固定するようにし
てもよい。この場合には、ＤＲＡＭに電源電圧制御回路
３０を搭載する必要はない。
された電源電圧制御回路３０が外部電源電圧ＶCCに応じ
て電源回路４０への電圧制御信号ＶSIG を生成すること
としたが、ＤＲＡＭ出荷時にヒューズＲＯＭ手段等によ
り電圧制御信号ＶSIG の論理レベルを固定するようにし
てもよい。この場合には、ＤＲＡＭに電源電圧制御回路
３０を搭載する必要はない。
【００６５】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、必要な場合に限ってメモリセルの書き込み電圧を昇
圧することとしたので、メモリセルの耐圧を犠牲にする
ことなく充分なデータ保持時間を確保することができる
実用的な半導体メモリを提供することができる。
ば、必要な場合に限ってメモリセルの書き込み電圧を昇
圧することとしたので、メモリセルの耐圧を犠牲にする
ことなく充分なデータ保持時間を確保することができる
実用的な半導体メモリを提供することができる。
【図１】本発明の実施例に係る半導体メモリの構成を示
すブロック図である。
すブロック図である。
【図２】図１中の電源電圧制御回路の構成例を示す回路
図である。
図である。
【図３】図１中の電源回路の構成例を示すブロック図で
ある。
ある。
【図４】図１の半導体メモリにおいて図３の電源回路の
構成を採用した場合の外部電源電圧と３つの内部電源電
圧との関係を示すグラフである。
構成を採用した場合の外部電源電圧と３つの内部電源電
圧との関係を示すグラフである。
【図５】図１中のメモリセル部の部分詳細構成を示す回
路図である。
路図である。
【図６】本発明の他の実施例に係る半導体メモリの構成
を示すブロック図である。
を示すブロック図である。
【図７】図６中のメモリセル部の部分詳細構成を示す回
路図である。
路図である。
【図８】図１及び図６中の電源電圧制御回路の他の構成
例を示す回路図である。
例を示す回路図である。
【図９】図１及び図６中の電源電圧制御回路の更に他の
構成例を示す回路図である。
構成例を示す回路図である。
【図１０】図１及び図６中の電源回路の他の構成例を示
すブロック図である。
すブロック図である。
【図１１】図１及び図６の半導体メモリにおいて図１０
の電源回路の構成を採用した場合の外部電源電圧と３つ
の内部電源電圧との関係を示すグラフである。
の電源回路の構成を採用した場合の外部電源電圧と３つ
の内部電源電圧との関係を示すグラフである。
【図１２】本発明の更に他の実施例に係る半導体メモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
１０ メモリセル部 １１、11.1、11.2 メモリセルアレイ １１ａ、11.1a 、11.2a メモリセル回路 １２ ロウデコーダ １３ コラムデコーダ １４ センス／スイッチ回路列 １５ センスアンプ列 １５ａ ＣＭＯＳセンスアンプ回路 １６ コラムスイッチ回路列 １６ａ コラムスイッチ回路 １７．１、１７．２ シェアドスイッチ回路列 １７．１ａ、１７．２ａ シェアドスイッチ回路 ２０ 周辺回路 ３０ 電源電圧制御回路 ３１ 比較器 ３２、３６ ＰＭＯＳトランジスタ ３３ ダミーキャパシタ ３４ セルプレート ３５ ＮＭＯＳトランジスタ ４０ 電源回路 ４１ 第１の昇圧回路 ４２ 第２の昇圧回路 ４３ 比較器 ５０ セルプレート ５１、51.1、51.2、５４、54.1、54.2 ＮＭＯＳトラン
ジスタ ５２、52.1、52.2、５５、55.1、55.2 キャパシタ ６１、６２ ＰＭＯＳトランジスタ ７１、７２ ＮＭＯＳトランジスタ ８１．１、８１．２、８２．１、８２．２ ＮＭＯＳト
ランジスタ ９０ 降圧回路 ＣＯＬ コラム線 ＳＡＰ センスイネーブル信号線 ＳＨ１、ＳＨ２ シェアドスイッチ信号線 ＶCC 外部電源電圧 ＶPERI 第１の内部電源電圧 ＶW 第２の内部電源電圧 ＶWORD 第３の内部電源電圧 ＶSIG 電圧制御信号 ＶT ＭＯＳトランジスタのしきい値電圧 ＶRD 内部降圧電圧
ジスタ ５２、52.1、52.2、５５、55.1、55.2 キャパシタ ６１、６２ ＰＭＯＳトランジスタ ７１、７２ ＮＭＯＳトランジスタ ８１．１、８１．２、８２．１、８２．２ ＮＭＯＳト
ランジスタ ９０ 降圧回路 ＣＯＬ コラム線 ＳＡＰ センスイネーブル信号線 ＳＨ１、ＳＨ２ シェアドスイッチ信号線 ＶCC 外部電源電圧 ＶPERI 第１の内部電源電圧 ＶW 第２の内部電源電圧 ＶWORD 第３の内部電源電圧 ＶSIG 電圧制御信号 ＶT ＭＯＳトランジスタのしきい値電圧 ＶRD 内部降圧電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 昭弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩成 俊一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (15)
- 【請求項１】 電荷保持型の半導体メモリであって、 外部電源電圧に比例した第１の内部電源電圧を入力し、
前記第１の内部電源電圧が所定の電圧より高い場合には
該第１の内部電源電圧と等しく設定され前記第１の内部
電源電圧が前記所定の電圧より低い場合には該第１の内
部電源電圧より高く設定された第２の内部電源電圧と、
前記第２の内部電源電圧より高く設定された第３の内部
電源電圧とをそれぞれ出力するための電源回路と、 電荷を保持するためのキャパシタと、ソースがビット線
に、ドレインが前記キャパシタに、ゲートがワード線に
それぞれ接続されたＭＯＳトランジスタとを有するメモ
リセル回路と、 ソースがセンスイネーブル信号線に、ドレインが前記ビ
ット線にそれぞれ接続され、かつ前記ビット線の電圧を
増幅するようにゲートに導通信号が印加されるＭＯＳト
ランジスタを有するセンスアンプ回路と、 前記電源回路から出力された第２の内部電源電圧を前記
センスイネーブル信号線に、前記電源回路から出力され
た第３の内部電源電圧を前記ワード線にそれぞれ供給す
るためのロウデコーダとを備えたことを特徴とする半導
体メモリ。 - 【請求項２】 請求項１記載の半導体メモリにおいて、 ソースがデータ線に、ドレインが前記ビット線に、ゲー
トがコラム線にそれぞれ接続されたＭＯＳトランジスタ
を有するコラムスイッチ回路と、 前記電源回路から出力された第２の内部電源電圧を前記
コラム線に供給するためのコラムデコーダとを更に備え
たことを特徴とする半導体メモリ。 - 【請求項３】 電荷保持型の半導体メモリであって、 外部電源電圧に比例した第１の内部電源電圧を入力し、
前記第１の内部電源電圧が所定の電圧より高い場合には
該第１の内部電源電圧と等しく設定され前記第１の内部
電源電圧が前記所定の電圧より低い場合には該第１の内
部電源電圧より高く設定された第２の内部電源電圧と、
前記第２の内部電源電圧より高く設定された第３の内部
電源電圧とをそれぞれ出力するための電源回路と、 電荷を保持するための第１のキャパシタと、ソースが第
１のビット線に、ドレインが前記第１のキャパシタに、
ゲートがワード線にそれぞれ接続されたＭＯＳトランジ
スタとを有する第１のメモリセル回路と、 ソースが共通ビット線に、ドレインが前記第１のビット
線に、ゲートが第１のシェアドスイッチ信号線にそれぞ
れ接続されたＭＯＳトランジスタを有する第１のシェア
ドスイッチ回路と、 電荷を保持するための第２のキャパシタと、ソースが第
２のビット線に、ドレインが前記第２のキャパシタに、
ゲートが前記ワード線にそれぞれ接続されたＭＯＳトラ
ンジスタとを有する第２のメモリセル回路と、 ソースが前記共通ビット線に、ドレインが前記第２のビ
ット線に、ゲートが第２のシェアドスイッチ信号線にそ
れぞれ接続されたＭＯＳトランジスタを有する第２のシ
ェアドスイッチ回路と、 ソースがセンスイネーブル信号線に、ドレインが前記共
通ビット線にそれぞれ接続され、かつ前記共通ビット線
の電圧を増幅するようにゲートに導通信号が印加される
ＭＯＳトランジスタを有するセンスアンプ回路と、 前記電源回路から出力された第２の内部電源電圧を前記
センスイネーブル信号線に、前記電源回路から出力され
た第３の内部電源電圧を前記ワード線に、前記電源回路
から出力された第３の内部電源電圧を選択的に前記第１
及び第２のシェアドスイッチ信号線にそれぞれ供給する
ためのロウデコーダとを備えたことを特徴とする半導体
メモリ。 - 【請求項４】 請求項３記載の半導体メモリにおいて、 ソースがデータ線に、ドレインが前記共通ビット線に、
ゲートがコラム線にそれぞれ接続されたＭＯＳトランジ
スタを有するコラムスイッチ回路と、 前記電源回路から出力された第２の内部電源電圧を前記
コラム線に供給するためのコラムデコーダとを更に備え
たことを特徴とする半導体メモリ。 - 【請求項５】 請求項１又は３に記載の半導体メモリに
おいて、 前記電源回路は、前記外部電源電圧をそのまま前記第１
の内部電源電圧として入力することを特徴とする半導体
メモリ。 - 【請求項６】 請求項５記載の半導体メモリにおいて、 前記所定の電圧は、前記外部電源電圧に関する推奨動作
条件の電圧範囲のうちの下限の電圧であることを特徴と
する半導体メモリ。 - 【請求項７】 請求項１又は３に記載の半導体メモリに
おいて、 前記外部電源電圧を入力し、該入力された外部電源電圧
を降圧した電圧を前記第１の内部電源電圧として前記電
源回路に供給するための降圧回路を更に備えたことを特
徴とする半導体メモリ。 - 【請求項８】 請求項７記載の半導体メモリにおいて、 前記所定の電圧は、前記外部電源電圧に関する推奨動作
条件の電圧範囲のうちの下限の電圧に対応した電圧であ
ることを特徴とする半導体メモリ。 - 【請求項９】 請求項１又は３に記載の半導体メモリに
おいて、 前記電源回路は、 前記入力された第１の内部電源電圧から前記第２の内部
電源電圧を生成するための第１の昇圧回路と、 前記第１の昇圧回路により生成された第２の内部電源電
圧から前記第３の内部電源電圧を生成するための第２の
昇圧回路とを備えたことを特徴とする半導体メモリ。 - 【請求項１０】 請求項９記載の半導体メモリにおい
て、 前記電源回路は、 前記第１の内部電源電圧と前記第２の内部電源電圧との
差を１つのＭＯＳトランジスタのしきい値電圧以下に保
持するように、前記第１の内部電源電圧と前記第２の内
部電源電圧との比較結果を前記第１の昇圧回路へ供給す
るための比較器を更に備えたことを特徴とする半導体メ
モリ。 - 【請求項１１】 請求項１又は３に記載の半導体メモリ
において、 前記第２の内部電源電圧と前記第３の内部電源電圧との
差は１つのＭＯＳトランジスタのしきい値電圧以上であ
ることを特徴とする半導体メモリ。 - 【請求項１２】 請求項１又は３に記載の半導体メモリ
において、 前記第１の内部電源電圧を入力し、該入力された第１の
内部電源電圧の大きさに応じて前記電源回路における前
記第２の内部電源電圧の設定の切り替えを制御するよう
に、前記電源回路に電圧制御信号を供給するための電源
電圧制御回路を更に備えたことを特徴とする半導体メモ
リ。 - 【請求項１３】 請求項１２記載の半導体メモリにおい
て、 前記電源電圧制御回路は、 前記入力された第１の内部電源電圧と前記所定の電圧と
を比較し、該比較の結果に応じた論理信号を前記電圧制
御信号として出力するための比較器を備えたことを特徴
とする半導体メモリ。 - 【請求項１４】 請求項１２記載の半導体メモリにおい
て、 前記電源電圧制御回路は、 電荷を保持するためのダミーキャパシタと、 前記ダミーキャパシタを一定時間だけ充電するように該
ダミーキャパシタと前記第１の内部電源電圧の供給線と
の間に介在したスイッチ素子と、 前記ダミーキャパシタの電圧の変化を監視し、該監視の
結果に応じた論理信号を前記電圧制御信号として出力す
るための監視手段とを備えたことを特徴とする半導体メ
モリ。 - 【請求項１５】 電荷保持型の半導体メモリにおけるメ
モリセルへの書き込み電圧の供給方法であって、 外部電源電圧に比例した内部電源電圧が所定の電圧より
高いかどうかを判断するステップと、 メモリセルに書き込まれるべきハイレベルのデータの電
圧として、前記内部電源電圧が前記所定の電圧より高い
場合には該内部電源電圧を、前記内部電源電圧が前記所
定の電圧より低い場合には該内部電源電圧より高い電圧
をそれぞれ選択するステップとを備えたことを特徴とす
る方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002383A JP2851786B2 (ja) | 1993-01-27 | 1994-01-14 | 半導体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140193 | 1993-01-27 | ||
| JP5-11401 | 1993-01-27 | ||
| JP6002383A JP2851786B2 (ja) | 1993-01-27 | 1994-01-14 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06282986A true JPH06282986A (ja) | 1994-10-07 |
| JP2851786B2 JP2851786B2 (ja) | 1999-01-27 |
Family
ID=26335745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002383A Expired - Fee Related JP2851786B2 (ja) | 1993-01-27 | 1994-01-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2851786B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003079367A1 (en) * | 2002-03-15 | 2003-09-25 | Nec Electronics Corporation | Semiconductor memory device and control method of semiconductor memory device |
| KR100557568B1 (ko) * | 1998-12-31 | 2006-05-22 | 주식회사 하이닉스반도체 | 센스앰프 전원공급회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPH02206090A (ja) * | 1989-02-02 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH03273594A (ja) * | 1989-12-08 | 1991-12-04 | Hitachi Ltd | 半導体装置 |
-
1994
- 1994-01-14 JP JP6002383A patent/JP2851786B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPH02206090A (ja) * | 1989-02-02 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH03273594A (ja) * | 1989-12-08 | 1991-12-04 | Hitachi Ltd | 半導体装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557568B1 (ko) * | 1998-12-31 | 2006-05-22 | 주식회사 하이닉스반도체 | 센스앰프 전원공급회로 |
| WO2003079367A1 (en) * | 2002-03-15 | 2003-09-25 | Nec Electronics Corporation | Semiconductor memory device and control method of semiconductor memory device |
| US7301830B2 (en) | 2002-03-15 | 2007-11-27 | Nec Electronics Corporation | Semiconductor memory device and semiconductor device and semiconductor memory device control method |
| US7466609B2 (en) | 2002-03-15 | 2008-12-16 | Nec Electronics Corporation | Semiconductor memory device and semiconductor memory device control method |
| US7663945B2 (en) | 2002-03-15 | 2010-02-16 | Nec Electronics Corporation | Semiconductor memory with a delay circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2851786B2 (ja) | 1999-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0173980B1 (en) | Semiconductor integrated circuit device | |
| US8125844B2 (en) | Semiconductor memory device for low voltage | |
| US6859403B2 (en) | Semiconductor memory device capable of overcoming refresh disturb | |
| KR100377421B1 (ko) | 반도체 기억 장치 | |
| US10332571B2 (en) | Memory device including memory cell for generating reference voltage | |
| JP3849835B2 (ja) | 半導体集積回路装置 | |
| JPH06266452A (ja) | 半導体集積回路 | |
| JP3782227B2 (ja) | 半導体記憶装置 | |
| US6335895B1 (en) | Semiconductor storage device and system using the same | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| USRE45036E1 (en) | Semiconductor memory device | |
| US20060164877A1 (en) | Memory | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| KR100224959B1 (ko) | 다이나믹 랜덤 액세스 메모리 | |
| EP0073677B1 (en) | A mis transistor circuit including a voltage holding circuit | |
| US7692948B2 (en) | Semiconductor memory device | |
| US4734889A (en) | Semiconductor memory | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| US7102912B2 (en) | Integrated semiconductor memory device and method for operating an integrated semiconductor memory device | |
| KR960005351B1 (ko) | 반도체 메모리 소자 | |
| US6222781B1 (en) | Semiconductor integrated circuit device capable of externally applying power supply potential to internal circuit while restricting noise | |
| JP3308572B2 (ja) | 半導体装置 | |
| US5426601A (en) | Semiconductor memory device having a prolonged data holding time | |
| US7203099B2 (en) | Semiconductor memory device for low power condition | |
| JP2851786B2 (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091113 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091113 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101113 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111113 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |