JPS6045997A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の改良に係シ、特にノくツテリ（電
池）バックアップ動作に好適な半導体装置に関する。

〔発明の背景〕

メモリに代表されるいわゆる情報記憶機能を有する半導
体装置では、これを構成部品として用いる電子装置にお
いて、半導体装置駆動用電源装置などの故障時のいわゆ
る停電状態において、上記の情報記憶機能部に蓄えられ
た情報の消滅の無いことが一般に望まれる。この目的の
ため、通常動作状態の電気的特性と、停電時における情
報保持特性の両者を満足させるために、電子装置内に電
池（バッテリ）を設け、上目己の停電時にはこの電池に
よって動作電力を供給する、いわゆるバッテリバックア
ップ方式が採られる。

上記のバッテリバックアップ方式では、゛電池による動
作継続時間を長くするため、半導体装置には情報保持状
態（以下単に情報保持状態と称する場合はこの状態を指
すものとする）での消費電力が極力小さい必要がある。

この情報保持状態の低消費電力特性は、上記停電時のバ
ッテリバックアップ方式の時のみでなく、情報のみを長
期に安定して記憶する必要のある場合、あるいは持ち運
びの容易な小形の電子装置において、必要な情報のみを
低消費電力で記憶した状態で装置を持ち運び、任意の場
所で上記記憶した情報を元に各種処理を行なうなどの場
合にも極めて都合がよい。

従来技術による半導体装置は上記のバッテリバックアッ
プ方式のような使用には不向きであったすなわち、本方
式による動作時の消費電力を低減する施策はほとんどな
されておらず、あったとしても不充分であった。

〔発明の目的〕

したがって、本発明の目的は、通常の動作時は従来と同
一のル気的性能を有し、バッテリバックアップ動作時な
どの単に情報を保持するのみの動作時には、消費電力が
極めて微小となる半導体装置を提供することにある。

〔発明の概要〕

本発明になる半導体装置では、外部電源電圧などの物理
量の変化を半導体装置内すなわち、ＬＳＩチップ内に設
けた検知器で検出、あるいは外部からの指示によシ、上
述した情報保持状態になったことを認識し、情報の保持
に必要な最低の消費電力に低減する。さらに詳細には、
上記の情報保持状態では、情報の保持に必要の全い回路
部への電力供給を停止することによって半導体チップ全
体の低消費電力化を図る。またさらに情報保持状態では
動作速度などの通常動作状態で要求される性能を満たす
必要は無いことを利用して、情報保持に必要な回路にお
いても、その消費電力を単に情報を保持する機能のみを
満たすに必要な最低限の消費電力に制限し、ＬＳＩチッ
プ全体の低消費電力化を図る。

以下、本発明の詳細を実施例によって説明する。

〔発明の実施例〕

第１図囚は本発明の基本概念を説明する実施例である。

同図で１はＬＳＩチップであシ、一般に、情報記憶機能
を有するＬＳＩチップを指し、ダイナミック、スタティ
ックなどのランダムアクセスメモリ（ＲＡＭ）、４るい
はリードオンリメモリ（ＲＯＭ）、さらにはマイクロコ
ンピュータのようなロジックＬＳＩなどの、いずれの形
式のＬＳＩチップでもよい。また、その構成素子はノ（
イボーラ形トジンジスタ、ＭＯ８形トランジスタ、これ
らの素子の組み合せ、あるいはＳｉ以外の材料を用いた
、たとえばＱ　ａ　Ａｓ形のトランジ′スタなどのいず
れでも良い。２は回路部を示す。３は亀源配腺、”Ｊｔ
ｎｔはその電圧を示し、ここでは３に外部↑に源電圧Ｖ
ｘｘＴが印加される。すなわち、Ｖｔ５ｒ　＝　Ｖａｘ
ｔ　となる。ここでは簡単のため、電源は１個として示
しているが、複数種類の電源が外部から印加される場合
でも構わない。これは以下の実施例においても同様であ
る。４は信号の入出力配線である。

同図で５は電池、Ｖａｔはその電圧であシ、情報保持状
態ではこの電池を電源としてチップ全体は動作する。６
は通常動作時に３から５へ電流が逆流するのを防止する
だめのダイオードである。ここでは説明を簡単にするた
め、６は順方向電圧がＯＶ１順方向インピーダンス０Ω
、逆方向インピーダンス閃Ω（無限大）の特性を持つ、
理想ダイオードを仮定する。なお、これらはバツテリノ
くツクアンプ方式における外部電源と電池の一接続法を
例示したもので、他に例えば電子装置に停電検出手段を
設け、これによって３と５を自動的に接続する方法も考
えられる。以下の実施例ではこれらの電池の接続に関し
ては簡単のため図示しない。

１００は通常の動作状態から情報保持状態に移行したこ
とを検出する動作状態検出手段であル、その結果を１０
１に信号１１”、もしくは１０″として出力する。なお
ここでは、ＬＳＩチップ内部に上記検出手段を設けてい
るが、同図の破線７で示すような入力端子を設け、前に
述べた電子装置の停電検出手段による検出結果を信号と
して入力してもよい。これは以下に述べる各実施例にお
いても同様である。

さて、ここで１００は３０′亀圧もしくは電流の変化を
検知して、通常の動作状態から情報保持状態に移行した
ことを認識する。以下、各実施例では電圧変化を検知す
る方法を主体にして説明するが、電流変化は勿論、ＬＳ
Ｉチップの性格によって生じる他の物理量の変化、たと
えば温度、湿度。

音量、光量、速度、加速度などの変化を検知してもよい
。さらに、ＬＳＩチップ自体の物理量変化でなく、電子
装置もしくはＬＳＩチップの動作状態が他の装置の動作
に波及し、その結果化じる物理量の変化を検知する手段
であっても良い。上に述べた速度、加速度、などが一般
的にその例である。いずれにしても各物理量は一度電気
量に変換される訳であるから、以下に述べる電圧変化を
検出する方法は、いずれの場合にも適用できる。

以下、１００が３の電圧変化を検知する場合を例にして
説明する。

１００は、一般にｖｊＴ＜ｖＩｘＴの場合は３の電圧が
低くなったことを、ＶＩＩｒ＞Ｖ、ｘＴの場合は３の電
圧が尚〈なったことを、Ｖｍｒ　＝　Ｖｚｘｔの場合は
外部電源の停電などによ）３に住じる雑音（グリッジ雑
音など）などを検知して信号を１０１に出力するが、本
発明の目的である情報保持状態での低消費電力化のため
にはｓ　ＶＭＸＴ　）　ＶＩＩＴとした方が望ましいわ
けであるから、この場合を例にして本実施これは後に示
す他の実施例においても同様である。

第１図（ロ）に示すように、たとえば外部電源の停電（
電源の故障による停電、故意に電源をオフにした場合の
停電など）などが生じると、３の電圧ＶＩＮＴは１ｈｘ
ｒからＶＩＩｒ　の電圧に向かって徐々に降下する。こ
の電圧が、あらかじめ定めた一定の基準電圧たとえばＶ
ｍｃＩ　よシ低くなると（時刻ｔ１）、状態検出手段１
００は、出力１０１にφＩＩＣ（１０”→“１＃に変化
）、（ｓｃ（”１”→“０”に変化）などの信号を検出
する。すなわち、１００によって、動作状態が通常状態
から情報保持状態に移行したことをｇＲした訳である。

１０１の信号を受けて、回路部２は、情報保持状態へ動
作を切替え、情報の保持に必要な最低に消費電力を低減
する。３の電圧Ｖｔｎｒは時刻１．からｔ３に低下する
が、ＶＩＩｒの電圧になるとダイオード６（前に述べた
ように順方向電圧は０■と仮定）がオン、すなわち５か
ら車力が供給され、３の電圧ＶａｓｔはＶａｔで停止し
、その後この電圧で情報保持動作を継続する。一方、停
電の復帰もしくは電源の投入によシ、３の電圧Ｖｒ　Ｎ
Ｔが上昇して、一定の基準電圧Ｖｓｃｔ　よシ萬くなる
と、φＢＣ，φ＋ｔｃ　などの信号を元の通常動作状態
のようにそれぞれ復帰させる。これによシ１回路部２を
元の通常動作状態に戻す。

以上述べた実施例によれば、動作状態の変化を検知し、
情報保持動作状態では消費電力を情報保持の動作に必要
な最小に低減でき、したがってバッテリバックアップ方
式動作時、あるいは５Ｔ搬形の電池装置における持運び
時などの電池による動作継続時間を長くできる。

本実施例では、動作状態の変化を内部で検出する方式に
ついて述べたが、前にも述べたように、外部から状態の
変化を信号などによシ指示する方式においても同様の効
果が得られる。また、状態変化の検出も前に述べたよう
に電圧変化以外の物理量たとえば電流変化などを検出し
てもよい。電圧変化検出において、検出基準電圧を電圧
の下降ＶＩＣＩ　＝　Ｖｍｃ２としてもよい。また、こ
れらの値はＶｒ＋ｘｔおよびＶＢｔ　のそれぞれの通常
起こシえる電圧変動を考慮して設定する方が望ましい。

たとえば、ＶｚＴｘの中心値が５■で、変動が±０．５
■、Ｖｍｒの中心値が３Ｖで、変動が±０．３ｖなどの
場合にはＶｓｃｘ　ｔ　Ｖ＋ｃ２などのＶｍｃの値を３
．３Ｖ＜Ｖｓｃ　（４，５Ｖのように設定しておけば、
通常起こシえるＶｚｘｔ　、　Ｖａｔの変動を、誤って
動作状態の変化として検出する問題を無くすことができ
る。

第２図はさらに具体的な他の実弛例を示している。第１
図と同査号のものは、同一内容を示している。同図にお
いて、回路部２を２ａと２ｂに分けた点で第１図と主に
異なシ％２ａは停ＱＬｆｆ−￥などの情報保持状態にお
いて情報保持に係わらない回路部、２ｂは情報保持に関
連する回路部を指す。

具体的には、たとえば、ロジック回路とメモリ回路が混
在するマイクロコンピュータなどのＬＳＩチップで四シ
ック回路が２ａ、メモリ回路が２ｂに対応する。またこ
の場汁、直接のメモリ回路でなくてもメモリ回路の動作
に必巽な１ａ号などを発生する回路などは２ｂに含まれ
ることは勿論である。

本実施例においても、第１図と同様に動作状態の変化を
１００によって検出し、その結果を１０１に出力する。

この信号によシ、情報保持に特に関係の無い回路部２ａ
の動作を停止し、低（１１費電力化を図る。情報保持に
係わる２ｂには車力を供給し、情報を保持する。

本実施例によれば、情報保持に関係のない回路部の動作
を停止するので消費電力の大幅な低減が可能である。

なお、本実施例における２ａと２ｂは前にも述べたよう
に、停電時などの情報保持状態において、それぞれ情報
保持に関連しない回路部と、関連する回路部を指すもの
であシ、具体例として挙げたロジック回路（２ａ）、メ
モリ回路（２ｂ）に限定されない。たとえば、同一のメ
モリ回路であっても、特に停電時などにその情報を記憶
しておく必要のないメモリ部分は、２ａの部分に含めて
もよい。このようなＬＳＩチップの具体例としては、た
とえば、大形電子計算機のメモリシステムのように、高
速で動作するＢ８（旦ｕｆｆｅｒ　３ｔｏｒａｇｅ）、
低速であるが大容量のＭ　Ｓ　（Ｍａｉｎ　ｇｔｏｒａ
ｇｅ　）などのように２種類（もしくはさらに多種類）
のメモリを有し、主としてＭＳに情報を記憶しておくが
、通常動作時には動作速度を速くするために、必要に応
じて少量の情報をＭｆ９から高速のＢＳに読み出して動
作させるよりなＬ８Ｉチップなどが挙げられる。この場
合は、Ｂ８を２ａ％ＭＳを２ｂとすればよい。なお、一
般にＢＳの如き高速のメモリはバイボー２形のスタティ
ックメモリ、ＭＳの如き大容量メモリはＡ４０８形のダ
イナミックメモリで構成されるが、その構成素子、回路
方式などは前にも述べたように他に種々選択可能である
。たとえば２ａ、２ｂの双方ともそれぞれ、バイポーラ
形、Ｍ２Ｓ形の各トランジスタ、画形式のトランジスタ
の組み合せ、さらにはＳｉ以外のＱ　ａ　Ａ　ｓ形材料
などによるトランジスタなどを構成素子とする、スタテ
ィック形あるいはダイナミック形メモリなどの各形式の
メモリが任意に選択可能である。

第３図は、本発明のさらに具体的な他の実施例を示して
おシ、第２図と同齢号のものは同一内容を示している。

同図において、回路部２ｂを２ｂｌと２ｂ２に分けた点
で異なる。

同図で２ｂｌは、停電時などの情報保持動作状態におい
て、情報保持の動作に関連するが、通常動作時の高性能
化（たとえば高速動作など）のために、消費電力を大き
く設計した回路部である（周知のように遅延時間・消費
社力積ははぼ一足のｂｖａ　係にある）。すなわち、情
報保持動作だけのためには、性能が過剰で、その７ヒめ
消費電力の大きくなっている回路部である。２ｂ２は２
ｂのうち２ｂｌを除いた回路部である。

本実施例においては、情報保持動作状態では第２図の実
施例で述べたｌＯｌの信号によって、情報保持動作に不
要な部分２ａの動作を停止して消費電力を低減すると同
時に、情報保持動作だけのためには過剰な性能を有する
２ｂ、１の回路部を情報保持動作に必要な性能にして、
この回路部の消費電力の低減を図る。

本実施例によれば、第２図に述べた実施例に加えさらに
、低消費電力化が可能になる。なお、本施例においては
、２ａの動作停止による低消費電力化と、２ｂ１の性能
とのトレードオフによる低消費電力化の２つを実施して
いるが、それぞれ単独に実施しても同様の効果が得られ
ることは言うまでもない。

第４図は、第３図の実施例に加えてＩ、ＳＩチップ内に
電源電圧の変換手段２００を設けたものであ、９．２ｂ
３はその出力２０１で動作する。２ｂｌ’。

２ｂ２′は、第３図の２ｂｌ、２ｂ２から２ｂ３の部分
を取シ除いた回路部を指す。

電圧変換手段２００は逍祿保持状態においては、２ｂ３
以外の動作電圧よシ、降圧もしくは昇圧した電圧を出力
する。ここで通常動作状態における２００の出力電圧は
、一般に３の電圧に等しいが、通常動作状態においても
その電圧自体が、特願昭５６−５７１４３号、宿願＠５
６−１６８６９８　号などに記載されているように他の
目的で３の電圧を変換した値であってもよい。

さてここで、情報保持状態において、電圧を降圧する目
的は、２ｂ３の動作電源電圧をたとえば本状態における
電源電圧Ｖｔｒ　（電池電圧）よシさらに低くして低消
費電力化を図るためである。すなわち、第３図において
２ｂｌの低消費電力化を図る方法の具体的実施にもなっ
ている訳である。

また、電圧を昇圧する目的は、たとえば情報保持状態に
おける電源電圧ＶＩＴでは動作電圧が低すきるために、
回路性能が悪くなシ動作が不安定となる場合に、これを
昇圧した電圧で動作させ動作の安定化を図るためである
。

以上のように、情報保持状態においては、ＬＳＩチップ
内の一部回路を他に比べ降圧もしくは昇圧した電圧で動
作させることにより、低消費電力化、動作の安定化を図
ることができる。なお、本実施例では、説明を簡単にす
るため、電諒成圧を変換する場合について述べたが、場
合によってはパルス１８号の娠幅奄圧などを変換の対象
としてもよい。

以上、第１図〜第４図によって本発明の基本的な概念に
ついて説明した。これらの実施例で述べた内容は、それ
ぞれ単独、もしくは任意の組み合せで実施することが可
能であシ、各実施例で述べた効果がそのまま得られるこ
とは勿論でるる。さらに各実施例において、動作状態検
出手段１００は、通常動作状態と情報保持状態の２状態
を検出する例について述べたが、さらに細かい動作状態
の検出、たとえば複数のＶｍｃの値を用意して、ＶｘＮ
ｔの細かい変化を検出し、それに応じて複数のφＢＣを
発生し、これによってさらに則かい回路の制御を行なう
ことも可能である。あるいは、このようにして発生され
友φ１ｃと、第１図〜第４図で述べた各実施例を任意に
組み合せて動作させることも可能である。すなわち、第
４図においてφＩＩＣとして、φ１１ｃ凰〜φａｃ４を
発生し、φＥｅｌによって２ａ１φｍｃ２　によって２
ｂｌ’、φＢＣ３によって２ｂ２′、φ１１ｃ４　によ
って２ｂ３の動作を制御するようなこと可能である。

また、各実施例において説明を簡単にするため、１００
．２００，２ａ、２ｂ・・・・・・などの各回路部を明
確に分離して示したが、一般には各回路がＬＳＩチップ
内の空間的配置２回路結線などにおいて相互に入シ組ん
で混在する仁とは言うまでもない。

以下１以上に述べた各実施例のさらに具体的な実施例に
ついて説明する。

第５図は動作状態検出手段１００の具体的実施例でめシ
、ここでは電圧の変化を度山して動作状態の変化を検出
する例について述べる。

同図で１１０は、入力１１１と１１２の電位関係の高低
を弁別し、１１１の方が高い場合は出力１１３に低電位
（情報″′０”）、１１１の方が低い場合は高電位（情
報１１”）を出力する弁別回路であシ、いわゆるシュラ
ミツトトリガ回路、あるいはコンパレータ回路などであ
る。これらの回路の具体的−な構成法は種々あるが、一
般的には差動増幅器、あるいはＩＥＥＥ　Ｔｒａｎｓａ
ｃｔｉｏｎ　０ｎＣｉ　ｒｃｕｉｔｓ　ａｎｄ　Ｓｙｓ
ｔｅｍｓ　、　Ｖｏｔ、　ＣＡＳ−２５、Ａ７、Ｊｕｌ
ｙ　１９７８．ｐｐ’１ｓ２−４８９　に記載されてい
るような演算増幅ａ（ＱｐｅｒａｔｉｏｎａｌＡｍｐｌ
ｉｆｉｅｒ　）を用いればよい。

１２０は１２１に入力されるたとえばＶ［Ｔの電圧を１
１０の入力に適切な値ｖｆｆｉＮτ′に変換する回路で
あシ、場合によってはＶｔｗＪ　＝　Ｖｓｍｒとしても
よい。１３０は第１図に述べた基準電圧Ｖｓｃ（Ｖｓｃ
ｓ　、　Ｖｍｃｚ　）を発生する回路である。１１５は
１１３の信号φｍｅを反転して、１１４に育を出力する
インバータ回路である。

本実施例によル、Ｖｘｗｒ’　＞　”ｂｃ　の場合は、
１１３に低電位（情報″′０”）、１１４に高電位（情
報＠１”）を、Ｖｔｗｒ’　（Ｖ籐Ｃの場合は、１１３
゜１１４にそれぞれ上記とは逆の１６号を出力すること
が可能で、これによシ動作状態が変化したことを検出で
きる。なおξこで、ＶｔＮ７とＶＩＮＴ’の関係は予め
１２０によって定められているので、結局はＶｘｗｒと
ＶＲｃ　の一定の関係で、上記の検出が行なえる。

本実施例によれば、１２０．１３０の特性を種種変える
ことによって、微細に検出レベルを変化させることが可
能で、汎用性ならびに設計の自由度を高めることができ
る。また、本実施例では基準電圧Ｖｍｃを１３０で発生
して弁別回路１１０に入力する方法を述べたが、１１０
目体がある基準となるしきい値を有し、この値と入力の
電圧を比較し、その結果によつで、′１”もしくは“０
”を出力するような、いわゆるしきい１直回路てあって
もよい。このような場合には、１２０によってＶｓＮｔ
　を任意のｖＩＮτ′に変換して入力することによシ、
所望の特性を得ることができる。この具体的実施例の一
つを第１２図で後述する。

第６図は、第１図に述べたように、３の電圧Ｖｔｗｒ　
の低下時と上昇時の検出基準電圧をＶｍｃｘ＋ＶＩＣ！
　と異なる場合の具体的実施例である。

同図に示すように、本実施例では基準電圧発生回路部に
、２値のＶＩＣＩ　、　Ｖｍｃ＠　を発生する機能を持
たせ、これらを８１３１．８１３２のスイッチの切換え
てＶｍｃとして出力し、１１２に印加する。

８１３１．８１３２の切換えは、ここではφＢｃ（場合
によってはφＭｅを使用してもよい）によって行なって
おシ、φＩＩＣが′０＃の時、すなわち通常動作状態で
は、８１３１をオン、８１３２をオフとして、Ｖｍｃ　
＝　Ｖｍｃｔとし、φ！ＩＣが１１＃の時、すなわち情
報保持動作状態では、８１３１をオフ、８１３２をオン
として、ｖｍｃ　＝　Ｖｌ（！２とすれは、第１図のよ
うに、ｖＩＮＴの低下時にはＶＩＩｏｌが基準電圧とな
勺、上昇時にはＶＩＩｏｌ　が基準電圧になる。

本実施例によシ、ＶｔＮｒ　の低下時と上昇時の基準電
圧をそれぞれ独立に任意の値に設計できる。

第７図は前に述べたように複数のＶｍｃの値を用意して
おき、それに対応した複数のφＢＣを発生する具体的な
実施例である。

同図で、　Ｖｉｃｌ〜Ｖｍｃａは基準電圧である。１１
１には第５図と同様１２０の出力ＶｔＮｒ’を入力して
いるが、ＶＩＮＴ’＝　Ｖｕ＋ｔの場合もあり得る。

本実施例では、ＶｘＮｔ’がＶＢＣＩ〜Ｖｍｃａより低
くなる毎に、それぞれに対応したφｌｌＣｌ〜φｌｃ＋
＋　が情報＠１＃となる。逆にＶＩＮ？’が■ｌＩｃ１
〜■Ｂｃ＠　よシ高くなると、φｍｃ１〜φ１ｃｍはそ
れぞれ情報６０“になる。なお、本実施例では簡単のた
めインバータ１１４は図示していないが、前と同様１１
４を付加する仁とによってφ１ｃの反転信号φＩＩＣも
容易に得られる。これは以下の実施例においても同様で
ある。

本実施例によれば、Ｖｍｃ１〜ＶＢｃａ　の多数の基準
値に対応したφｍｃ１〜φＢｃ、を容易に出力でき、こ
れを用いて、ＬＳＩチップの動作状態変化をより詳細に
検出でき、動作の制御をさらに微細に行なうことができ
る。

次に基準゛電圧Ｖｍｃの発生回路に関する実施例にを１
１０の入力とすることによって第７図同様φＩＩＣ！ゝ
φｌ（！ｍを得ることができる。

したがって、本実施例においても第７図と同様に、ＬＳ
Ｉチップの動作状態変化をよシ詳細に検出でき、動作の
制＃をさらに微細に行なうことができる。なお、本実施
例における抵抗比１！Ｏ’〜几重２ゎ′はインピーダン
ス素子であればどのような素子でも置き換えることが可
能であシ、たとえば、ＭＯ８）ランジスタのオン抵抗な
どを利用してもよい。

（以Ｔ童り 第１２図は、動作状態検出回路１００のさらに別の具体
的実施例であシ、基本構成回路として、特願昭５７−２
２００８３、第１６図に提示されている回路ＤＣＶを用
いている。

同図でＱ１４！〜Ｑ１４□Ｑ１１１１はそれぞれしきい
電がＶＴ１４１〜■Ｔ１４ｍ　ｌ　Ｖｔｔｓｔ（７）Ｍ
ＯＳ　ト／Ｆ　７　シフ　タである。ここで１．Ｑｔｔ
ｔ〜Ｑｓａｓは第５図におけるＶ　ｔ　ｗ　Ｔの変換回
路１２０を構成しておｐ、１５０にＶＩＮ丁’＝Ｖｔｕ
τ−、Ｅ　ＶＴ１４１を出力する。（Ｊ１ｓｔ’＋１ Ｒ１１１１は第５図の弁別回路１１０を構成しているが
、前に述べた自分自身がある一定の基準となるしきい値
を有し、これに対する入力電圧の高低を弁別するところ
のしきい値回路となっている。この回路のしきい値ｖＴ
ｃは、Ｑｌｌｌｌのしきい値電圧ｖｙｔｓｔと几１１１
とＱｌｌｌｌのオン抵抗の比により定まシ、任意に設定
できるが、ａｔａｔＱ値をＱｌｓｔのオン抵抗よシ充分
大きく設定しておけば、ｖＴｃ−Ｖｔ田とすることがで
きる。ここでは簡単のためこの場合について説明する。

本実施例の動作を同図（Ｉ３）を用いて説明する。

ついて述べる。このような基準電圧の発生回路としては
、通常の安定化電源回路が使用できるが、ＬＳＩチップ
に内蔵するに容易な回路方式である方が望ましい。その
ような回路例は、Ａ２えば特願昭５６−１６８６９８　
に提示されている。

第８図はその中の一つを用いて、複数の基準電圧Ｖ！Ｉ
ｃ！　１〜Ｖｍｃ＊の発生回路を構成した例である。

同図でＱｔｓｔ−Ｑ！ｓａはＭＯＢ）ランジスタであシ
、それぞれＶｔｕ１〜Ｖｔ１３ｍ　のしきい電圧を有し
ている。Ｒ１３３は抵抗でるＤ、Ｑ１ｓ亘〜Ｑ１３．の
等価オン抵抗よシ充分大きく設定されている。Ｖｐは電
てめる。したがって、Ｖａｎ　がζめ条件を満たせハ、
Ｖ　ｐ　＝　ＶＩＮＹ　としてもよいし、満たせないよ
うな場合は、特願昭５７−２２００８３の第２９図に示
されているような方法で、上記の条件を満たせるような
電圧を発生して、Ｖｐとして用いればよい。

本実施例によれば、１３１〜１３ｆｌの各出力として、 Ｖｍｃｍ　＝　２’　Ｖｒｔｓ　＋ 慮雪！ の１直をそれぞれイ辱る仁とができる。

本実施例によれば、′ＭＯＳトランジスタの段数、おる
いはしきい電圧′ｆ、選ぶことＫよって任意のＶｍｃＯ
値を得ることが可能である。なお、段数のみで、ｖｌｃ
の直を調整する場合には、しきい電圧が最小の変化量と
なるため、一般に離散的な値しか得られないが、連続的
に調整牙じたい場合には、しきい電圧自体を制御する他
に、第９図に示すような実施例が考えられる。

すなわち、第９図に示すように、たとえば第８図によっ
て得られるｖｌｃ、を几１３１′〜Ｒ１３ｍ’の抵抗に
よって分割ずればよい。几１３！′〜几Ｉ３．′を適当
に選ぶことによシ、連続的な任、はの値のＶｎｃ１’〜
■ｌＩｃ１１′を得ることができる。なお、ここでＲｔ
ｓｔ’〜ＦＬｓｓｗ＋’の抵抗値はＲ１３ｓ　より大き
く設定した方が、Ｖｐの変化の影響を少なくできる点で
望ましい。

以上、ＭＯＢ　）ランジスタおよび抵抗で回路を構成し
た例について述べたが、使用する素子はこれらに限定さ
れることはなく、たとえばＭＯＢ）ランジスタの替わ勺
にはバイボー２形のトランジスソ、もしくは通常のダイ
オード、さらにはツェナー形ダイオードなどのように非
線形の整流特性を有する素子であればいずれも使用可能
である。

また、抵抗としてはインピーダンス素子であれば、いず
れも使用可能で４４）、ＭＯＢ　）ランジスタなどのオ
ン抵抗を利用することも可能である。

第１０図は、第５図においてＶｔｎｒ　ｔ　ＶｔＮｒ’
　に変換して出力する回路１２０の具体的実施例の一つ
である。

同図に示すように本実施例では、　Ｖ＊＊ｔ’はＶＩＮ
ＴをｋＬｓ２Ｊｅ　ｋＬｓ２ｍによって抵抗分割するこ
とによシ得られている。また、　Ｖｍｃは第８図に述べ
た実施例でｎｉｌとして発生しておＪＪ、ＶＩＣ！の値
はｔ’ｔｉｘＱ１３１　のしきい電圧Ｍｙ　ｓ　ｓ　ｓ
に等しい。

本実施例においては、１１０によってＶｔｐｒｔ’＝者
が低い場合は、φＢｃ＝　＠　１ｊｌをそれぞれ出力す
るが、これをＶｔＮｔ　（！：　ｖＴＩＩ＋１　の関係
について再整理すると次のようになる。すなわち の場合は、φｉｃ＝′″０＃となシ の場合は、φｍ＜！：″′１″となる。

これらは、第１図（ｂ）においてＶＩｌｃの値が（１十
て、　ＦＬＨｓとＲ１２２を適当に選ぶ仁とによって、
基準電圧を任意の値に容易に設定可能である。

第１１図はＶｔｗｒ　の変換回ｊＦ４１２０によって複
数の■ＩＮ丁′を発生し、これによって第７図と同様に
複数のφｍｃを発生する実施例である。

同図に示すように、１２０は抵抗比１２０’〜Ｒｔ２ゎ
′によって構成されている。１２１の入力電圧、ここで
はＶｘｗｒ　はこれらの抵抗にょ力抵抗分割され、Ｖｔ
ｗｒｌ　′〜Ｖｔｗｒｈ’として出力される。これらと
ＶｍｃＶ　ｔ　ｕ　Ｔが徐々に低下して、１５０の電圧
が、Ｖ！Ｎｒ’＝Ｖｔｕｔ　、４．ＶＴ１４１≦Ｖｒｔ
ｉｔ　ｆなわち〜ＶｔＮｔ＜Ｖｔｔｓｔ＋、７．　Ｖτ
ｔ４ｔ＝Ｖ＠ｃとなると（時刻ｔｒ）Ｑｓｓｓはオフに
なり、出力φ１Ｃは０”から１”に変化する。これによ
って、既に述べた実施例と同様にＶｔｗｒの電圧変化を
検出し、動作が報情保持状態に移行したことを検知でき
る。

本実施例においても、使用するＭＯＳ）、７ンジスタの
しきい電圧、あるいは段数を調整することによシ、同図
（ロ）の等制約なＶｍｃの値を任意に設定できる。また
、本実施例によれば■ＩＮ！≦Ｖτ１１１１＋、４ｍＶ
Ｔ１４１の下ではＱｌｌｌｌはオフになシ、本発明の目
的である、情報保持状態における消費電力の低減に極め
て有効である。

同図でＲ＋ｓｏはＶ　ｒ　ｍ　ｔが高い状態から低い状
態に変化するときに、１５０などのノードに電荷が蓄積
されるのを防止するための放電用抵抗である。

この抵抗値は、Ｖｔｓ＋ｔの変化速度に応じて選ぶ必要
があるが、その変化速度が遅い場合には、ノード１５０
と３ｉ基板間などに寄生的に生じるリフ抵抗で代用する
ことも可能であり、その場合はＲｘ１ｔは不要である。

なお、ここでａｔｓｏ　、■１５１はＭＯＳトランジス
タのオン抵抗で代用することも可能である。

以上に述べた本実施例においても他と同様に各種の変形
が可能である。たとえば、Ｑ１４１〜Ｑ１４゜は一定の
電圧シフトが得られる素子であれば使用可能で、バイポ
ーラトランジスタ、ＦｋＪＴトランジスタ、ダイオード
、ツェナーダイオードなどでも代用できる。また、Ｑｔ
ｓ□は、一定のしきい値を有する能動素子であれば使用
可能で、バイポーラトランジスタ、ＦＥＴ）ランジスタ
などで代用可能である。またさらに、前に述べた各実施
例と任意に組み合せて使うことも可能である。たとえば
、ＶｔＮｔ’　の発生に第１０図で述べた抵抗分割回路
を用いても良いし、あるいは反対に、第１０図の１２０
を本実施例のＱ！４！〜Ｑ１４．の如き回路で置き替え
てもよい。

第１３図は、第１２図の抵抗Ｒ，，ｏ、Ｒ用をそれぞれ
Ｑｘｓｓ　＊　Ｑｔｓｓで置き替えた実施例である。

Ｖａ！、ＶａｓはＱｔｉｓ　＋　Ｑｔｓｓのゲートノく
イアス用電圧でアシ、場合によってそれぞれドレインと
接続し、Ｖａｘ＝Ｖｘｗｒ’　、Ｖａｓ＝Ｖｔｎｒとシ
テもヨイ。

但しＹｅｓ＝Ｖｚｓτとした場合には、φ１Ｃの高電位
側（１”）の電圧が、ＶＩＳＩＴからＱｔｉｓのしきい
′電圧’ｌ’？１６１１だけ低くなる点に注意を要する
。したがって、この電圧をＶｓ＊ｔと等しくしたい場合
には、Ｖ　ａ　３≧Ｖｔ＊ｔ＋Ｖテ１６３のように設定
する必要がある。

本実施例においても、第１２図と同様の動作および効果
が得られるが、Ｖｏｗ　＝　Ｖｔｗｒ　’として、Ｑ１
＋ｎのしきい電圧７丁１ｓ茸をＶｔｔｓ＊！Ｖ丁ＬＳＩ
としておけば、Ｖｘ＊ｙ　’　＜、　Ｖ　丁ｔｓｘ　と
なる情報保持動作状態では、Ｑ１＋ｕもオフとなるため
、この状態での消費電力を第１２図の場合よシさらに低
減できる。

第１４図は亀１２図の実施例を基本にして、第７図、第
１１図などと同様複数のφＢＣを発生する実施例である
。

同図でＱ１６１〜Ｑ１６．および几１６１〜Ｒ１６，は
第１２図のＱ１８１１１’Ｌｌｌ１１と同様の弁別回路
を構成している。Ｒ１４１〜Ｒ１５ｏは電荷の放電用抵
抗である。

本実施例においても、第７図、第１１図、あるいは第１
２図、第１３図などと同様の動作と効果が得られる。

以上、第５図〜第１４図の実施例において、第１図〜第
４図の動作状態検出手段１００の具体的実施例について
述べた。次に１００の出力信号によって、情報保持動作
状態の消費電力を低減する具体的な実施例を、ＭＯＳの
ダイナミック形メモリでかつアドレスマルチプレックス
方式のメモリを例にして説明する。なお、本発明の適用
範囲はこれに限定されず、以下の実施例においても前に
述べたように各種の形式のＬＳＩチップに適用可能であ
る。

第１５図は、本発明をアドレスマルチプレックス方式の
ＭＯＳダイナミックメモリに適用した実施例である。

さて、ＭＯＳダイナミックメモリでは良く知られている
ように、メモリセル内の記憶容量に蓄積された情報電荷
が時間の経過と共に消滅するため、一定の周期で再書き
込み動作を行なう必要がある。

これがいわゆるリフレッシュ動作であシ、本発明の情報
保持動作状態においても本動作が必要である。アドレス
マルチプレックス方式とは、たとえば、メモリセルが行
と列の２次元状に配置されたメモリにおいて、行指定ア
ドレスと列指定アドレスを同一の信号線上に時間帯を分
けて多重化して外部から入力し、ＬＳＩ全体の入出力ビ
ン数の低減を図る方式である。これらの詳細は、特願昭
５６−２８１０９号などに述べられている。

第１５図において１はメモリＬＳＩチップ、３は電源配
線であ、９、ＶｔＮｔはその電圧を示している。３に外
部からＶＥＸ丁もしくはバッテリバックアップ用の■Ｉ
ＩＴが印加される。４は接地線であシ、一般にＶｓｓ　
（ＯＶ）が外部から印加される。１００は３の電圧変化
を検出して、メモリＬＳＩチップの動作状態を検知する
回路であシ、前に述べた各種の実施例が適用できる。３
００はメモリＬＳＩチップ内に内蔵された基板電圧発生
回路である。

この基板電圧はメモｌｊ　Ｌ　Ｓ　Ｉの動作性能（動作
速度など）を良くするために印加するものであるが、場
合によっては外部から与えたり、あるいは内部でそのま
ま接地電位としても良い。この場合は３００は不要にな
る。７００はメモリセルが行。

列の２次元状に配置されたメモリアレ一部であシ、行選
択デコーダ８００によって選ばれた任意の行選択線８０
ｉと列選択デコーダ９００によって選ばれた任意の列選
択線９０ｉの交点によって指定されたメモリセルが読み
出し、書き込み回路４３０、データ人カパツファ回路４
４０、データ出力バッファ回路４５０などを介して、外
部のＤ　Ｉ＋＋　ＩＤ５ａｔと信号の授受を行なう。４
００は外部からの書き込み制御信号Ｗ１によシ、１．き
込み動作に必要な内部クロック信号を発生する回路であ
る。４１０は列選択制御信号σＫＬ°によって、主とし
て上に述べた列選択動作に係わる内部クロック信号を発
生する回路である。４２０はＣＡＳと行選択制御信号Ｒ
ＡＳの位相を比較して、後て述べるリフレッシュ用の信
号φｔを発生する回路である。通常の動作時はＲＡＳ−
がＣＡＳに先行して入力されるので（いずれの信号も１
”から′０”になる）、一般にＣＡＳがＲＡＳよシ先行
して入力された場合にリフレッシュして動作と判断して
φ、０を発生する。５００はＲＡＳによシ、主として行
選択動作に係わる内部クロック信号を発生する回路であ
る。一般にアドレスマルチプレックス方式のメモリでは
、行選択線（一般にはワード線）８０１−８ｏｎを順次
（順番は任意）、アドレスノくツファ４６０の出力信号
と行選択デコーダによって選択して動作させることによ
ってリフレッシュ動作が行なわれる。したがって、リフ
レッシュ動作時には主として５００の回路のみを動作さ
せるだけでよい。

６００．６１０，６２０はそれぞれ、リフレッシュ制御
回路、６００の指示にしたがい一定の時間ｔｅ毎に信号
φｆを発生するリフレッシュタイマ、およびアドレスカ
ウンタでアシ、オートリフレッシュ（Ａｕｔｏｍａｔｉ
ｃ　１ｅｆｒｅｓｈ　）　、セルフリフレッシュ（Ｓｅ
ｌｆ　Ｒぎｆｒｅｓｈ）の各リフレッシュ動作を行なう
。

オートリフレッシュはリフレッシュ動作の起動は外部の
指示に従って行なうが、リフレッシュアドレスは内部ア
ドレスカウンタによって自動的に発生される動作モード
である。これに対し、セルフリフレッシュは、リフレッ
シュ動作の起動、リフレッシュアドレスの発生共にメモ
リＬＳＩチップ内で自動的に行なう。これらの動作は外
部からのリフレッシュ信号ＲＥＦもしくは、前述した４
２０の出力φ、。によシ制御される。

すなわち、オートリフレッシュではＲＥＦ（一般に高電
圧→低電圧に変化）もしくはφ、０が入力される毎に、
φ、を発生してリフレッシュ動作時に必要な５００を動
作させると同時に、内部のアドレスカウンタ６２０によ
り内部で自動的にリフレッシュ用アドレスＡｉ′を発生
して、外部アドレス信号Ａｉのかわシに４６０に入力し
、Ａ　Ｉ　’にしたがって、８０１〜８０ｎを順次選択
動作させリフレッシュ動作を行なう。セルフリフレッシ
ュは上記のリフレッシュアドレスの内部発生に加えて、
リフレッシュタイマによシ一定時間１．毎に発生される
信号φ−によシ、内部で自動的にリフレッシュ動作の起
動が行なわれる。オートリフレッシュとセルフリフレッ
シュの外部カラの指示は、一般にＲＥＦ信号のある状態
（一般に低電圧状態）の継続時間によって区別され、継
続時間がある一定時間以上になるとセルフリフレッシュ
動作を行なうようになっている。これらの詳細は電子技
術、第２３巻、第３号などに述べられている。

さて、以上のような構成のメモリにおいて、本発明では
、第１図の実施例でも述べたように、３の電圧変化を１
００によって検出し、動作状態の変化を検知する。これ
によって、たとえば外部電源の停電などによシ、情報保
持動作に入ったことが検知されると、６００，６１０，
６２０などの回路を起動し、前に述べたセルフリフレッ
シュ動作と同様の動作によシ、メモリセル内の情報が消
滅するのを防止する。このとき、本発明においては、前
に述べたと同様に情報保持動作に必要な回路のみに必要
最小限の電力を供給し、その他の回路への電力供給は停
止する。したがって、リフレッシュ動作に主として関係
のない、４００，４１０゜４３０．４４０，４５０，９
００などの回路は原則として動作を停止させる。

＼さらに、情報保持動作に必要な回路においてもその消
費電力を極力低減させる。すなわち、前にも述べたよう
に、各回路の性能は通常動作時に必要な性能に合せて設
定しであるので、情報保持動作だけのためには動作速度
が速すぎるなどのように、性能が過剰になっている。こ
の性能を情報保持動作に必要な最小限に低減する。たと
えば、５００の回路は動作速度を情報保持動作に適切な
速度にして、低消費電力化を図る。また、基板電圧発生
回路の動作を停止して、基板電位を接地電位（０■）に
したシ、あるいは駆動能力を小さくして低消費電力化を
図る。さらに特願昭５８−９９３４１号に述べられたと
同様にリフレッシュ動作の回数も通常動作時よシ少なく
して、低消費電力化を図る。たとえば、電子技術、第２
３巻、第３号に述べられている６４にビットダイナミッ
クメモリなどでハ、リフレッシュ時間ｔ　ｔｏ　ｔ　２
　ｍ　ｓ　、リフレッシュサイクルＮ−ｔ１２Ｂサイク
ルが一般的な仕様になっているが、これは２ｍｓの間に
１２８回のリフレッシュ動作が必要なことを意味する。

したがって、平均的にｔ　ｔ　＝　ｔ　ｔ、ｔ　／　Ｎ
　ｒｏｔ　＝　１５μｓに１回の割合で、リフレッシュ
タイマ６１０から信号φ１を発生して、リフレッシュ動
作をする必要がある。１．の値は、ＬＳＩチップの内部
温度Ｔｊの上昇と共に小さくする必要かあ、６．Ｔｊが
３０Ｃ変化すると約１桁ｔ１を小さくする必要のあるこ
とが実験的に分っている。上記の仕様は通常の動作状態
における最悪条件を考慮して決めである。すなわち、Ｌ
ＳＩチップを使用する周囲温度Ｔａが最高（一般に７（
１）、ＬＳＩチップの消費電力ｐｄが最大の条件で定め
である。このときのＴｊはたとえばＴ　ａ　＝　７０　
Ｃ、Ｐｄ＝３００ｍＷとすると、 ＴＪさＴａ＋Ｐｄθ１−　（４） ＝７０ｔｌ’＋３００Ｘ１０−”Ｗ朱ｉ　ｏ　ｏｃ７ｗ
ユ１００に こで、θｊ、はＬＳＩチップパッケージの熱抵抗であシ
、通常のセラミック形ノシツケージではθ、、、＝１０
０Ｃ／Ｗ程度である。

以上のように、最悪条件でＴＪ＝ｔｏｏｃになシ、この
値を基に上記ｔ、は定めである。

さて、本発明における情報保持状態においては、消費電
力の低減を目的としておシ、この状態では、ｐｄ≦１ｍ
Ｗとすることが充分可能であり、そのために、上記Ｔｊ
の値はたとえ外部電源が故障してもＴａは７０Ｇの高温
であるとしても、式（４）から明らかなように、通常の
動作状態よりも、ＴＪは約３０Ｃ低くなり、したがって
、ｔｆも約１桁長くできる。すなわち、単位時間当りの
リフレッシュ動作回数を約１桁少なくできるわけである
。

なお、情報保持動作状態においては、ＬＳＩチップを使
用する電子装置全体も動作停止状態にあるのが一般的で
アシ、そのためＩｌｌ　ａも７（ｌ以下になると考えて
よい。したがって、ｔｔの値はさらに長くしても良い。

本発明においては、上記を利用して、情報保持状態にお
いては、リフレッシュタイマから発生するφｔの時間間
隔１．を通常勤作詩よシ、約１桁以上長くして、リフレ
ツユ動作の回数を低減し、低消費電力化を図る。また、
さらに本発明では、情報保持動作状態においては、メモ
リアレ一部７００の動作電圧の一部を他の回路よシ高く
して動作の安定化を図る。

なお、本実施例においては、動作状態の変化を、３の電
圧変化によって検出する方法について述べたが、前にも
述べたように外部から指示する方法も可能であシ、たと
えば、リフレッシュ動作の説明で述べた、ＲＡ−８とσ
−Ａ−ｓの位相差によってφ、０を発生する方法や、Ｒ
−ＥＦの信号を入力する方法で代用することもできる。

すガわち従来の技術でのセルフリフレッシュ指示を本発
明での動作状態変化の指示として用いるわけである。ま
た、ここで、ＲＡＳとＣＡＳの位相差によってφ、０を
発生する方法と、百１１の信号を入力する方法は、はぼ
同一機能であるため、一般にどちらか一方の方法を備え
れば良い。たとえば、状態変化の検出は１００で行ない
、πｊ１と−ｃＡ−ｓの位相差によってφｒ６を発生し
、従来のオートリフレッシュ動作を指示し、ＦＬＥＦの
入力を無くす構成も可能である。このとき、セルフリフ
レッシュ機能を設けても良いが、本発明の情報保持動作
状態がほぼセルフリフレッシュ動作に対応するので、省
いてもよい。

以上述べた本実施例によれば、情報保持動作状態におけ
る消費電力を大幅に低減できる。

以下、本実施例の各部の具体例を他の実施しｕによって
詳述する。なお、以下の実施例ではメモリの構成素子と
じでＮチャネル形ＭＯ８）ランジスタを想定して説明す
るが他のＰチャネル形へ１０８トランジスタ、あるいは
Ｐ、Ｎ両チャネル形、さらにはバイポーラ形トジンジス
ク、およびＭＯＳ形とバイポー２形の組合せなどを構成
素子とする場合にも適用できる。

第１６図は、低消費電力化の一実施例であり、第１５図
の５００の回路の低消費電力化を例にして説明している
。

一般に５００の回路は同図に示すように、ＰＧ１〜ＰＧ
３などの複数のダイナミック形パルス発生回路の従属接
続から構成される。このパルス発生回路ＰＧの回路構成
および動作の一例は、昭和５４年度電子通信学会半導体
・材料部門全国大会ＪｆＥＬ６９に記載されている。Ｖ
ｔＮｔ凰〜Ｖ！ド！３は各ＰＧの電源電圧を示しておシ
、一般にはチップ内の共通の電源電圧Ｖｎｉτに接続さ
れる。

さて、本発明では前にも述べたように、情報保持動作だ
けのためには、動作速度が速すぎるのを、本動作状態に
適切な速度にして（遅くして）、低消費電力化を図る。

すなわち、一般の回路においては、回路の信号遅延時間
ｔｐａと消費電力ｐｄの積が、＃１は一定であることを
利用する訳でおる。

このため本実施例では、低消費電力化したい回路の電源
、たとえばＰＯ２の電源電圧ＶｔＮｒｘを他の回路の電
源電圧より下げ、低消費電力化を図る。

また、別の手段としては、情報保持状態では、たとえば
ＰＯ２の回路定数を内部で切換え、ｔｓｔａを大きくし
てｐｄを小にする。また、さらに別の手段としては同図
破線で示すように、消費電力の小さいＰｄ２’を用意し
ておき、情報保持動作状態では、５Ｗ５０２．５Ｗ５０
２’　、５Ｗ５０３．５Ｗ５０３’のスイッチによって
、動作させる回路をＰＯ２からＰＧ２’に切換えて低消
費電力化を図る。

以上述べた実施例により、５００の回路の低消費電力化
が可能になる。なお、本実施例の適用範囲は、５００の
みに止まらず、他の同様の回路においても適用可能、で
ある。

さて、一般に第１６図に示した回路は大半がダイナミッ
ク形回路になっている。したがって、入力５０１、もし
くは６０２に信号が入力されて、回路が動作する時のみ
しか電力を消費しないようになっている。しかし、ＰＧ
ｌの回路だけは外部からの信号ｒτｊが、任意の時刻に
入力されてもただちに応答して動作できるように、常に
電力を消費する待機状態にしである。すなわち、ＰＧｌ
はスタティック形の回路となっているわけであるが、本
発明の情報保持状態では、前にも述べたように単位時間
当シのリフレッシュ回数を通常の動作状態よシ、約１／
１０以下にできるので、とのＰＧＩの低消費電力化が特
に重要になる。次にこの具体的実施例について説明する
。

第１７図は、第１６図のＰＧＩの低消費電力化のための
一実施例である。

同図はＰＧＩの入力初段部の回路構成を示している。同
図で、５Ｗ５１１と５Ｗ５１５．８Ｗ５１２と５Ｗ５１
５はそれぞれ動作状態によって、連動して動作するよう
になってお９１通常動作状態では前者が、情報保持状態
では後者がそれぞれオンするようになっている。したが
って、通常動作状態では、Ｒｓｌ、を負荷抵抗、ＲＡＳ
、φ、を入力とするＮＡＮＤ回路が、情報保持動作状態
ではφ、を入力とするインイく一夕回路が構成される。

すなわち、通常動作状態では、外部からの入力Ｗτ１あ
るいは、第１５図のリフレッシュ制御回路の出力φ。

のいずれかが、高電圧（ｌ”）から低電圧（０”）に変
化したときに１出力φｉｏが高電圧となシ、ＰＧＩ以降
の動作を開始する。したがって、この状態では前に説明
したと同様に、通常のメモリ動作に加え、オート、セル
フの各す７レツ７ユ動作が可能になる。一方、情報保持
動作状態では、φ、が低電圧になったときに、出力φＲ
Ｏが高電圧になシ、ＰＧＩ以降の動作を開始し、前に述
べたリフレッシュ動作を行なう。この状態においては、
ＲＡＳの入力は１３Ｗ５１５によって切勺離されている
ので、外部電源の故障などでメモリの駆動回路も停止し
、ＲＡＳ−の信号の電圧が不安定になったとしても、そ
の影響を受けることはない。この回路方式は、他の４０
０，４１０，６００などの外部から直接信号が入力され
る回路においても有効に使える。

さて、本実施例において、通常動作時の消費電力Ｐｄ０
、情報保持動作時の消費電力Ｐｄ１はそれぞれ、Ｐｄｏ
　”　ＶｘＮｉ”／几ｓｔｔ　、ｐｃ１１″ＶｔＮｔ２
／几ＳＩ２となる。したがりて、几ｇ■＜　Ｒ１１１１
２としておけば、情報保持動作時の消費電力を低減でき
る。なお、回路の信号遅延時間は、その分だけ大きくな
るが（はぼ負荷抵抗に比例）、情報保持動作では、高速
動作は余シ要求されないので特に問題無い。。

以上、述べたように本実施例によシ、低消費電力化が可
能となる。また、さらに外部電源の停電時に、外部入力
信号の電圧が不安定になってもその影響を防止できる。

なお、本実施例においては、ＰＧＩを例にして説明した
が、その他の回路、たとえば、第１６図のＰ０２〜ＰＧ
３などの低消費電力化にも本実施例がそのまま適用でき
る。すなわち、各回路においてその負荷抵抗を本実施例
と同様にスイッチによって切シ換えるようにすれば良い
。また、ここで各々の負荷抵抗はたとえばＭＯＳ）ラン
ジスタなどの能動素子で置き換え、そのオン抵抗を利用
することも可能である。このように能動素子を用いる場
合には、スイッチと抵抗を兼ねることが可能で、また抵
抗値の異なる２個の抵抗を切換える方式でなく、能動素
子の動作条件を変えることによって、そのオン抵抗値を
制御することも可能である。また、さらに本実施例では
切換え可能な場合の数を２としているが、さらに切換え
の場合の数を増やすことも可能である。

第１８図（４）は、第１７図よシさらに低消費電力化を
可能とする他の実施例を示し、第１８図（ロ）はそのタ
イミング信号波形を示す。前実施例では、負荷抵抗の切
シ換えによって低消費電力比を図。つた。本実施例では
これに加えて、電源から接地に向かって定常的に流れる
電流をほとんど０にし゛Ｃ５大幅な低消費電力化を図る
。

第１８図（４）において、Ｑｇｘｙ　＋　Ｑ、２ｏ社そ
れぞれ第１７図の負荷抵抗Ｒ１１ｌｌ　＊　Ｒ５１２を
ＭＯＳ）ランジスタで置き替えたものであシ、一般にＱ
６２００オン抵抗はＱ＋ｘ７のそれに比べ大きくしてお
く。ＣＩ！１７１Ｃ０ｏはノード５１３の電位上昇をノ
ード５１７゜５２０に正帰還させて、φｒＱの立ち上多
速度を高速化するための容量であシ、いわゆるプートス
トラップ形の回路を形成している。Ｑ５１１１　＋　Ｑ
ｓ＊ｔ　Ｈ：ｃｓｔｔ　ｌ　ｃｉ＊ｏ　のプリチャージ
とブートストララフ動作時に、ノード５１７−５１９．
５２（１−５２２の間を電気的に切断し、プートストラ
ップによる正帰還効率を上げるためのＭＯ８＋・ランジ
スタである。これらの動作の詳細は、特公昭５６−４９
０２１号に記載もれており、そこには、第１８図のＱＡ
ＩＩＩＩＱｉ＋ｕのゲート電圧Ｖｏは、それぞれの入力
電圧φ１０．φ１．の１”状態の電圧（高電圧）より、
約ＭＯ８）ランジスタのしきい電圧分だけ高い電圧にす
れば、最も効率の良い動作が可能となシ、その電圧の発
生法についても記載されている。

さて、本実施例において、通常動作の状態では、１１ｍ
ｃは高電圧（１”）であるから、Ｑｓｔｇ　＋Ｑｓｔｙ
ともにオンとなシ、第１７図と同様に動作する。

一方、情報保持状態では、φｌＣが高電圧じ１”）であ
るから、Ｑ５１６がオンになる。このとき、Ｑｓｉ。

のゲートはφ、が低電圧になる直前に高電位になるφ１
．によってプリチャージされてオンとなり、Ｖ　ｔ　ｗ
丁から接埠に向かって電流Ｉｎｃが流れ出す。

次いでφ、が低電圧になると、Ｑｉ。、がオフになり、
φＲｏが高電圧になる。したがって、本実施例ではＩｎ
ｃが、わずかの時間、Δｔの間しか流れないので大幅な
低電力化が可能になる。これは情報保持状態でＬφ、が
内部のリフレッシュタイマ（第１５図６１０）の出力φ
ｆによって発生されるために、φ、に先立ってφ２．の
如き信号を予め発生できるからである。

今、情報保持動作状態におけるリフレッシュ動作の周期
１．（φ、の発生周期に等しい）を第１５図で述べたよ
うに、約１５０μｓ程度まで長くできたとし、かつΔｔ
をｌ　Ｑ　ｎ　１４と仮定するとＩｎｃの纜４れる時間
を第１７図の約１／１０４以下に低減でき、第１７図の
負荷切換えによる低電力化に加えて、大幅な低電力化が
可能になる。

なお、本実施例において、ノード５２２にφ、。

の替わシにφ！ＩＣを入力して第１７図の負荷抵抗をＭ
ＯＳ）ランジスタでそのまま置き替えただけの構成にす
ることも可能である。本実施例では、第１７図と同様に
Ｑ８２０のオン抵抗をＱ６１？より大きくした例につい
て述べたが、両者のオン抵抗を等“しくしたとしても、
前にも述べたように、消費電力を従来の１／１０’以下
に小さくできる。またここで、φ、は通常動作のオート
、あるいはセルフリフレッシュのときにも発生する。し
たがって、φ２．をφ、と同期して常に発生すると％Ｑ
５２０が通常動作時にもオンとなるが、Ｑ１０のオン抵
抗をＱ８１７に比べ大きくしておけば、通常動作時の消
費電力が大きくなるなどの問題は軽減できる。なお、φ
１．をＩｎｃが高電圧にあるときのみに発生するように
しておけば、たとえＱＳ！ＯとＱ１１７のオン抵抗を等
しくしたとしても、消費電力増大などの問題は完全に解
決できる。また、Ｑ１１１７とＱｇｚｏ　％　Ｑｌｌｌ
ｌとＱｌｌｌｌを共通化し、１品とφ１．のＯＲ（論理
和）信号をプリチャージ信号として入力することもでき
る。

０、・ス　Ｔ余ｌ］２ 第１９図は第１５図で説明した基板電圧発生回路３００
の低消費電力化のだめの具体的実施例の一つである。

一般に基板電圧発生回路は、１９７６　ｌ５ＳＣＣＤＩ
ＧＥ８Ｔ　ｏ　ｆ　ＴＥＣＩ（ＮＩＣＡＬ　ＰＡＰＥＲ
８、ｐｐ１３Ｂ−１３９などに記載されているように、
チャージバンプの原理により、電源電圧と逆極性の電圧
を発生する。

同図で３１１は、リングオシレータ回路などから構成さ
れる発振回路であシ、チャージバンプ信号φＩを発生す
る。Ｃ＋＋ｍはチャージバンプ容量Ｑｌｌｌは直流再生
用、Ｑｌ１２は整流用ＭＯ８）ランジスタである。また
、ＩｎｓはＬＳＩチップ内の回路全体で発生する基板電
流を模式的に示したものであシ、一般に基板電圧発生回
路の電流駆動能カニ。、ｔは工。１．≧Ｉ＋ｍでなけれ
ばならない。これらの動作の詳細は上記文献に述べられ
ている。

さて、本発明における情報保持状態では、ＬＳＩチップ
は大半が動作を停止した状態にあるだめ、ＬＳＩチップ
の基板電流は極めて小さくなり、基板電圧発生回路の電
流駆動能力Ｉｅｗｔを小さくしても、ＬＳＩチップ全体
の動作に支障はない。このＩ０□と基板電圧発生回路の
消費電力ｐｄｉｍはほぼ比例関係にあるため、このＩａ
＋＋ｔを小さくしてＰｄ■を低減することができる。

■。１ｔは一般に次式で表わされる。

■。ＷｔｏｃＣＩ−ｖφＢｌ　・ｆｓｍ　（５）ここで
、■φ！Ｉ！＋はφＩＩＮ＋の電圧振幅、ｆｓｍはφＢ
１１の周波数である。

したがって、本実施例では、情報保持状態では■φ■の
値を小さくして、ＰｄＢ１を小さくする。

この■φｌの値を小さくする方法は種々あるが、たとえ
ば、回路の動作電圧ＶＩＮＴＩを低くすれば良い（一般
に通常動作状態ではＶｔｇｔＩＩ＝Ｖ＋ｎ丁）ＯこのＶ
ＩＮＴＩを低くする手段としては、たとえば、特願昭５
６−１６８６９８号、特願昭５７−２２００８３号など
に記載されている回路により、ＬＳＩチップ全体の動作
電圧Ｖｔ５ｔより低い電圧を発生して、動作状態によっ
てＶＩＮ丁とその低い電圧を切シ換えて使えばよい。ま
たさらにＰｄｍ　ｍを小さくするためにｆｎ＋＋を小さ
くし−Ｃもよい。そのためには、たとえば上に述べた動
作電圧を低くする方法を用いればよい。あるいは、３１
１内のｆｍ　Ｂを決める回路の時定数を、後述する第２
３図、第２４図のような方法で制御すればよい。また、
あるいは３１１がインバータを複数個リング状に縦続接
続したリングオフレータで構成されている場合には、第
１７図、第１８図のようにインバータの負荷抵抗を切シ
換えて、ｆＩＩｍ（インバータの遅延時間で決まる）、
Ｐｄ１１ｍを制御してもよい。また、さらにＰｄ■を小
さくする方法としては、複数のＣＩＩＮ＋と用意してお
き、これを動作状態によって切り換えて使用するように
してもよい。

以上、基板電圧発生回路の低消費電力化について述べた
が、場合によっては、基板電圧発生回路の動作を情報保
持状態では停止し、ＶＢＢ＝ＯＶとして、消費電力を完
全に０にすることも可能でおる。そのためには、第１９
図のように３１１の接地線（電源線側でもよい）にＱ＋
＋　ｓ　ｓを設け、これを光でオフにして、電力供給を
停止すればよい。

このとき、出力３１６は、ＱＩｌｌ　４で接地電位（Ｏ
■）に固定する。このようにＶＢ　ｓ　＝　ＯＶ　：す
ると、ＬＳＩチップ内の拡散層容量Ｃｊが大きくなシ（
Ｃｊは拡散層−基板間電圧のほぼ平方根に逆比例する）
、動作速度が遅くなるなどの問題を生じるが、前にも述
べたように、情報保持状態では特に高速で動作する必要
はないので問題ない。また、ＶＢＩ　＝　ＯＶにすると
外部からＬＳＩチップの入出力ビンなどを介して、電源
電圧と逆極性の雑音が入力された場合に、メモリセルに
記憶された情報が消滅する可能性があるが、そのような
場合には、ＬＳＩチップを作成するシリコン基板として
、比抵抗の充分小さいシリコン基板を用いて、基板抵抗
を小さくし上記雑音が入力されたとしても直ちに接地線
に吸収できるようにしておけばよい。なお、比抵抗が小
さすぎると、そこに形成するＭＯＳトランジスタのしき
い電圧が高すぎるなどの特性上の問題を生じるが、その
ような場合には、ＭＯＳトランジスタの作成に適した比
抵抗のシリコン層を上記低比抵抗シリコン基板上に形成
した。たとえばエビ形シリコン基板などを用いればよい
。

以上述べたように本実施例により、情報保持状態におけ
る基板電圧発生回路の消費電力を低減できる。

第２０図は基板電圧発生回路の低消費電力化のだめの他
の一実施例である。

本実施例では、同図に示すように、電流供給能力の異な
る、したがって消費電力の異なる複数の基板電圧発生回
路３０１〜３０ｎを用意しておく。

これらの動作を第７図、第１１図、第１４図などにより
、発生されるφＢＣＩ〜φＢｅｅの反転信号φｌｃｌ〜
φＢｅ＠の信号によシ、たとえば第１５図のＭＩＮＴの
変化に応じて、順次制御（動作の開始／停止を制御）す
る。これによりぐ電源電圧の変化に応じて、電流供給能
力を最適化できる。

第２１図は、基板電圧発生回路の低消費＋１Ｌ力のため
の、さらに別の実施例である。

同図に示すように、情報保持状態では第１９図と同様、
φＢｃによって３１１の回路動作を停止するが、リフレ
ッシュ動作時に発生するφ２をチャ−ジパンプ信号とし
て用い、ｖ■を発生する。こ係にあることは言うまでも
ない。

したがって、本′薫施例は前に述べたｆＩＩｌｌを低く
する実施例の一つの具体例ともなっている訳である。

同図（Ｂ）にその動作の概要を示している。

φ！ＩＣが高電圧、すなわち通常動作状態では、φ■の
チャージバンプによってＶｍｉ＋が発生される。

φＩＩＣが低電圧になって、情報保持状態になると３１
１は動作は停止し、φ、のチャージバンプによってＶＢ
！＋が発生される。このときφ、が低電圧になった直後
の基板電圧ＶＢ！１１の絶対値は、一般に、 ＩＶ！１１１１＝ＩＶφ、−ＶＴ　ｌＩｍ　ｌ’　−Ｖ
Ｔ　Ｉ　ＩＩ　ｚ’　ｌ　（６）となる。ここで、■φ
、はφ、の電圧振幅、ＶＴ＋＋＋ａｔ’　、　ＶＴ１ｍ
！’はそれぞれＱｐ　！ｌ　ｓ’　ｒ　Ｑ＋　ｍ　ｚ’
（Ｄしきい電圧である。これらの詳細については実願−
昭５４−８２１５０に記載されている。その後はＬＳＩ
チップ全体の基板電流によって徐々に０■に接近し■■
鵞となる。しかし、情報保持状態においては、大半の回
路は動作を停止としているため、基板電流は極めて小さ
く、上記、ＶＢＢの低下はほとんど問題にならない。こ
のＩＢＢが大きくなると式（６）で示したｌＶｍｍｔｌ
の値も小さくなるが、同式ではＩ＋ｕ＋は無視できるほ
ど小さいとして考えている。なお、同図（Ｂ）では、情
報保持状態のＶＢＢを平均的に、通常動作状態より低く
（絶対値）示しているが、これは電源電圧が情報保持状
態では低くなっていることを想定したためである。

以上述べた実施例によれば、基板電圧発生回路の消費電
力を完全に０にして、かつ一定の基板電圧を得ることが
可能になる。

なお、φ・は通常動作状態のオート、セルフリフレッシ
ュ時にも発生されるため、したがって、その状態でもチ
ャニジバンプ動作を行なう。前にも述べたように、φｌ
の周期１／ｆＢＢとφ、の周期ｔｓとでは、１／ＶＢＩ
＜ｔｌでらるため特に問題とならないが、イツらかの支
障を生じる場合には第１８図のφ１．と同様に、φＢｃ
が高電圧のときのみ発生するような信号を用いればよい
。

第２２図は、第２１図のさらに好適な実施例の一つであ
り、情報保持動作状態の基板電圧をより高く（絶対値）
することが可能になる。

第２１図において、Ｖｉ＋ｍ１の絶対値は式（６）に示
したように、Ｖφ７よシＶτｍｍｌ’とＶ丁ｓ　ｍ　雪
’の和だけ低くなる。これはドレインとゲートを接続し
たダイ侶ド接続のＭＯＳ）ランジスタでは、ドレイン−
ソース間にしきい電圧に等しい順方ｍ電圧を生じるため
である。したがって、本実施例においては、Ｑｉ＋＋ｔ
’のゲートにφ７とほぼ同相のφ、′を印加して、ＱＩ
ＩＮ１１′を完全にオン状態にして、上記の順方向電圧
を等制約に０■とする。したがって、本実施例によれば ｌＶｍｍｔｌ　判　Ｖφ、−ＶＴ　ｍｍｇ’ｌ　（７）
とすることができ、たとえば電源電圧ＶＩＮＴがノ（ツ
テリバックアップ動作時（もちろん情報保持状態）に低
くなった場合に、動作可能な下限の゛電圧を第２１図に
比べさらに低くすることができる。

なお、本実施例においてφ、が高電圧から低電圧に変化
する時、すなわちチャージバンプによって負電圧を発生
する時点では、ＱＩＩｉｌｌ′は完全にオフ状態となる
ようにφ、′の位相を設定する必要がある。そのために
は、φ１′をφ、よりわずかに早い時間に、低電圧にす
ればよい。したが′りて、第１８図のφＦ、の反転信号
の如き信号を用いればよい。

第２３図は第１５図の実施例において述べた、情報保持
状態における、リフレッシュの同期１゜を通常動作状態
より長くするだめの具体的実施例である。

上記の１１は第１５図のりフルソ／ユタイマ６１０によ
って定まる。したがって１．を変えるには６１０内の時
定数を制御すればよい。時定数回路は一般に第２３図の
如き構成となる。ここで抵抗、容量は能動素子で代用さ
れてもよい。抵抗はＭＯＳ）ランジスタ、バイポーラト
ランジスタなどのオン抵抗を用いてもよいし、容量はＭ
Ｏ６トランジスタのゲート容量（いわゆる反転層：ｔｌ
ｔ）であってもよい。

第２３図の回路で、情報保持状態では５Ｗ６１２はオフ
、ＳＷ６１８はオンとする。各状態における１、は 情報保持状態　ｔ＊　２　”Ｔｚ　＝Ｒｇｔｓ（Ｃｇｔ
ｓ＋Ｃａ＋ｓ）となり、τ！／τ１が所望とするｔｔ２
　／　ｔｆｌの比になるように各定数値を設定しておけ
ばよい。

すなわち、本実施例にょシ任意の１１を得ることができ
る。なお、本実施例は前に述べた基板電圧発生回路の発
振周波数を制御する手段としても使用できる。

第２４図は第２３図で述べた時定数回路が、スイッチに
キャパシタ方式の回路で構成された場合の実施例である
。

同図に示すような回路では、ＳＷ６１６　、５Ｗ６１７
を交互にオン、オフしてＣｌ１ｌｌｌと０６１３の電荷
分割により、６１２の信号を６１３に転送する。このよ
うな回路の時定数τ、は τ・シー・Ｃａ　ｓ　ｓ　（７） Ｃ６！６ で与えられる。ここでｔ、は５Ｗ６１６．５Ｗ６１７の
オン、オフの周期である。

上記の詳細は、ＩＥＥＢ　ＴＲＡＮＳＡＣＴＩＯＮＳＯ
Ｎ　ＣＩＲ，ＣＵＩＴ８　ＡＮＤ　ＳＹＳＴＥＭＳ、Ｖ
ＯＬ、ＣＡＳ−２５，扁７　、　ＪＶＬＹ　１９７８．
　ｐｐ　４９０〜ｐｐ４９７、などに記載されている。

式（７）から明らかなように、本実施例においても、５
Ｗ６１８などを用いて、動作状態に応じて容敞値を制御
したり、あるいはｔ、の値を変えることにより、各動作
状態の１＋を任意に設定できる。

第２５図は、第４図の実施例を第１５図のダイナミック
メモリに適用した具体例である。

同図でＭＣはメモリセルであり、容量ＣＭに情報電荷が
蓄えられる。このときＣＭの端子電圧ｖＭの最大値ｖ１
−８は、ワード後の電圧Ｖｗ、データ線の電圧ＶＤ、Ｑ
Ｍのしきい電圧ＶＴＭとすると、およそＭＷ　Ｖ２Ｖ５
るいはＶＤのいずれか低い方の電圧で決まる。Ｖ　Ｍ　
ｎ　ａ□が大きいほど゛蓄積電荷は大きくなるので、Ｖ
ｗＶ丁≧ｖＤのようになっている方が望ましい。これは
、本発明による情報保持状態において、電源電圧Ｖｔ＊
ｙが、通常動作状態よシ低くなった場合に重要である。

したがって、本実施例では、情報保持動作時に、ワード
線電圧を高くする具体例を示している。

第２５図で２１０は電圧昇圧回路であり、φＢｃが高電
圧、すなわち情報保持状態では、φＷの電圧Ｖｗを通常
動作時よシ高くして出力する機能を有する。

本実施例により、たとえばバッテリバックアップ動作な
どで、電源電圧が低くなったとしても安定に情報を保持
することが可能になる。なお、同図でφｗ６はφＷの原
信号でちる。

第２６図は第２５図のさらに具体的な実施例の一つであ
る。

同図で２１３はφ１．を入力としてＷの駆動信号φＷを
発生する回路であり、たとえば第１６図で示しだ如きダ
イナミック形パルス発生回路などで構成される。２１４
はτシの遅延時間を有する遅延回路である。２１６はＡ
ＮＤ回路である。Ｗｖ　ｐはワード線の寄生容量、Ｃｗ
Ｂはワード線電圧昇圧用の容量である。

動作の詳細を同図（Ｂ）を参照しながら説明する。

φ１．が入力されるとφＷが発生される。この時の電圧
Ｖｗ　１は一般にＶＩＮＴに等しい。その１６時間後に
φｖｄが２１５に現われる。このとき、φＢＣが低電圧
、すなわち通常動作状態では２１６の出力は低電圧のま
まとなり、φＷはＶｗｌの電圧を継続する。一方、φＩ
ＩＣが高電圧、すなわち情報保持状態では、２１６のＡ
ＮＤ回路が動作し、φ’ｗａが出力される。その結果Ｃ
ｗ　ｗの容量結合により、φＷの電圧が上昇する。この
時の上昇分Ｖｗ　２は、φ’Ｗｄの電圧振幅をＶＩＮＴ
とすると、となり、たとえばＣｗｎ　＝　Ｃｗｐのよう
にしておけばＶｗｚはＶｔｇｔの約１．５倍に昇圧され
ることになる。

以上、述べた実施例により、容易に情報保持゛動作時の
電圧を昇圧できる。

さてここで２１４の遅延回路は、効率よ〈昇圧する目的
でφＷのＶｗ　１がほぼＶｔ＊ｙと等しくなるのをまっ
て、φ’ｗ４を発生するだめの回路である。

上記遅延時間τ４はワード線自体に信号遅延が存在する
場合に重要になる。次にワード線に信号遅延がある場合
に好適な実施例を説明する。

第２７図は第２６図において、ワード線に信号遅延があ
る場合に好適な実施例の一つである。すなわち本実施例
では、ワード線の信号遅延そのものを、第２６図の遅延
回路の替りに用いる。

同図で７１０はメモリセルＭＣが２次元状に配置された
メモリセルアレー、ＤＩ　＋　Ｄｉ〜ｐｍＨＤ、はデー
タ線、Ｗ＋　〜Ｗ−はワード線、Ｗｚｏ１ｔＷ＊ｏｘ　
は、ワード線と同一の時定数を有する擬似ワード線、′
ｆＬｗはワード線の抵抗、ＣＷＮ　＋　Ｃｗ＋ｅはワー
ド線の寄生容量をそれぞれ簡単のため集中定線形式で示
したものである。ＳＡはメモリセルの読み出しによって
対となるデータ線たとえばＤＩ＋Ｄ１間に生じる微小信
号を差動増幅するセンスアンプである。なお、通常との
差動増幅するための参照信号を発生するためσミーメモ
リセルが各データ線に付加されるが、ここでは簡単のた
め省略しておる。また、本実施例では対となるデータ線
が平行して配置された、いわゆる折り返し形ビット線構
成方式（ｆｏｌｄｅｄ　ｂｉｔ　Ｉ　ｉｎｅ　ｌ　ノメ
モ＋）について示しているが、対となるデータ線がＳＡ
をはさんで左右に配置された、いわゆる開放形ビット線
構成方式（□ｐｅｎ　１）ｉｔ　Ｉ　１ｎｅｌでも勿論
適用可能である。８００はデコーダであり、ここではＱ
ｓ　１１〜Ｑ８■のワード線駆動回路もデコーダの一部
として示している。２２１，２２２はワード線信号検出
回路であり、入力かめる一定の電圧に達したとき信号を
出力する。ずなわら、２２１はφｗ６が擬似ワード線Ｗ
、ｏ２によって遅延し、その結果として最遠端（Ｅ）に
信号が現われ、その電圧がある一定の電圧に達した時点
でφＷＯを昇圧するためのφｗ４を発生する。また、２
２２は昇圧用の信号φ’ａｗがＷ２Ｏ１によって上記と
同様に遅延して、最遠端（Ｅ）の電圧が一定の電圧に達
したとき、ＳＡ駆動用のφ８を発生する。ここで、各擬
似ワード線の信号遅延時間は、前に述べたように通常の
ワード線と等しく設定しておる。したがって、昇圧はワ
ード線の遠端がほぼ前に述べたＶｗｌに達した時点で行
ない、またその昇圧した結果が再びワード線の遠端に達
した時点で８Ａを駆動するようになっている。

以下同図（Ｂ）を参照しながら、動作の詳細を説明する
。

φ１．が入力されるとφｗ６が出力される。このとき、
デコーダ８００内のＭＯＳ）ランジスタは、選択された
ワード線に対応するもの、およびＱ８□＋Ｑｓ＊ｘがオ
ン状態になっている。したがって、選択されたワード線
Ｗ＋（複数の場合もある）、および、ＷＨ）２１１Ｌ信
号が現われる。このときそれぞれの近端部（Ｎ）には、
φｗ６とほぼ同一時間に信号が現われるが、遠端（Ｅ）
には、ＲＷとＣｗｔ、Ｃｗｔで決まる時間で遅延して現
われる。

この信号が一定の電圧値に達すると２２１でφＷ４を発
生する。次に第２６図と同様、φ１Ｃが高電圧（”１”
）の場合φｗｄ′が出力される。この結果、φｗｏ　ｔ
ｉ　Ｃｗ　ｍによって昇圧され、その波形がほぼ同時に
、Ｗ＋　、　Ｗ鵞・２の近端（Ｎ）に現われ、り。一方
、φ′Ｗ−の波形もＷ、。１の近端（Ｎ）にｖマぼ同時
に現われる。それぞれの信号は再びワード線で遅延した
後遠端（Ｅ）に現われる。すなわち、−ワード線を昇圧
した部分の波形と、φｆ’ｄの波形の遅延波形がほぼ同
時にＷ＋　とＷ２（＋１の（Ｅ）に現われる。φＩＩＣ
が高電圧のときは、Ｗ２Ｏ１の（Ｅｌが一定の電圧達し
たときに、ＳＡ駆動用のφＢを発生する。すなわち、フ
ード線の遠端部が充分昇圧されたのみにＳＡを駆動する
。一方、φＢＣが低電圧のときは昇圧しないので、２２
２は、Ｗ２Ｏ２の（Ｅ）が一定電圧に達した時点（前に
述べたφｗ４の発生とはぼ同一時点）でφｇ’５発生す
る。

以上、述べた実施例によれば、ワード線の信号遅延時間
が、製造プロセスのばらつきＶ（より、変動したとして
も、それに整合した安定な昇圧を行なうことができ、情
報保持状態での動作下限電圧を極めて低くすることがで
きる。

なお、本実施例ではワード線の信号遅延を利用して、各
種の信号を発生する方法の一例について述べ尼が、種々
の変形方式が特願昭５８−５５０１２号に述べられてお
シ、本実施例はそのまま、それらの変形列にも適用可能
である。また、昇圧の方法についても、特開昭５７−１
７２５８７号に述べられているような各種の方式が使用
可能である。たとえば上記引例にはワード線の昇圧を２
度行なう方法が記載されているが、これを応用して通常
動作状態でもすでに昇圧されているワード線を、情報保
持状態では２重に昇圧してワード電圧をさらに高めるこ
とも可能である。またここではワード線の昇圧について
述べたが、他の回路についても同様に昇圧可能である。

たとえば、場合によってデータ線電圧の昇圧を、実開昭
５７−１５２６９８号に述べられているような方法によ
って行なうことる。妊らに、本実施例ではダイナミック
メモリを例題にして述べているが、前に述べたように種
々の形式のＬＳＩに適用可能である。

第２８図は前に述べた電圧の昇圧を０ＭＣ８形のスタテ
ィックメモリに適用した一実施例である。

同図でＭｅは１ビツトメモリセルであり、実際にはＭＯ
が２次元状に複数個配列されている。Ｄ。

Ｄはデータ線、Ｗはワード線である。ＭＣ８）ランジス
タでＰを付したものはＰチャネル形、Ｎを付したものは
Ｎチャネル形のＭＣ８）ランジスタを示している。Ｑ２
３　ｌｌ　Ｑ２３　！は電源電圧ＶＩＮ？と、内部で昇
圧された電源電圧Ｖ　１１の切換えスイッチとして動作
する。φＢＣが低電圧、すなわち通常動作電圧ではＱ２
３＋がオンになり、ｖＩＮＴをＭＣに供給する。φ゛四
゛低電圧、すなわち情報保持動作状態ではＱ２３２がオ
ンになり、Ｖ”をＭＣに供給する。

同図にボしたフリップフロップ形のメモリセルでは、Ｍ
Ｃに電圧を印加しておくだけで、情報は保持され、前に
述べたダイナミック形メモリのようにリフレッシュ動作
を周期的に行なう必要はない。したがって、本発明の情
報保持状態では、′ＭＣに電圧を印加しておくだけでよ
く、一般に他の回路部への電力供給は停止してよい。

さて、メモリセルは電圧を印加するだけで情報を保持す
るが、バッテリバックアップ動作時などに電源電圧が低
下すると、外部からの雑音、たとえば放射線（α粒子な
ど）の入射などによシ、情報が反転する危険性がある。

したがって、本実施例では、情報保持動作状態では内部
で昇圧したＶＬＩの電圧をＭＣに印加している。これに
より、上記の如き問題は解決できる。■ｕの発生方法は
如き回路などを用いればよい。このとき、■ｕの電流供
給能力が問題になるが、第２８図で示したようなメモリ
セルでは、各ノードのリーク電流に相当する電流を供給
するのみで良いのでほとんど問題にならない。

以上、第１図〜第４図に述べた本発明の基本概念の具体
的な実施を、主としてダイナミックメモリを例題として
説明したが、本発明の適用範囲はこれらに限定されず、
前に述べたように種々の形式のＬＳＩに適用可能である
。

さて、近年ＬＳＩを構成する素子の微細化に伴う素子耐
圧の低下によって、ＬＳＩの動作電圧はそれにみあって
低くせざるを得なくなってきている。これを従来と同一
の電源電圧で動作させる方法として、外部電源電圧をチ
ップ内で降下させて、その降下させた電圧で微細素子を
動作させる方法が、特願昭５６−５７１４３号、５６−
１６８６７８号などに記載されている。

以下、本発明を上記の如きＬＳＩチップに適用した実施
例について説明する。

第２９図は上に述べた、ＬＳＩチップ内に外部電源電圧
をチップ内で降下させる電圧リミッタ５を備え、降下さ
せた電圧ＶＬによって回路を動作させるＬＳＩチップに
本発明を適用しだ一実施例でおる。

同図に示すように、本実施例ではたとえばＶＩＮＴの電
圧の変化によって動作状態の変化を検出する手段１００
によって発生されるφＢＣ，もしくはφＢＣによって５
を制御し、情報保持状態ではＶＬＯ値を、たとえばＶｔ
５ｔもしくはそれ以上の値に高くし、動作の安定化を図
る。

本実施例により、内部で電圧を降下させて動作されるＬ
ＳＩチップにおいても、前に述べた各実施例と同様に、
電池バックアップなどの動作をさせることが可能になる
。なお、電圧リミッタの具体的々構成については特願昭
５８−１０５７１０号などに記載されておシ、これらす
べてに本発明は適用可能である。その具体例のいくつか
を以下説明する。

第３０図は第２９図のさらに具体的な実施例の一つであ
シ、１トランジスタ形ＭＯＳダイナミックメモリ回路で
、メモリアレー回路とそれに関係する回路が外部印加電
源電圧より低い電圧で主として動作するＬＳＩチップに
本発明を適用したものである。

同図で一点鎖線で囲んだ回路群７１０がメモリアレー回
路、二点鎖線で囲んだ回路群７２０が前に述べたメモリ
セルからの信号を増幅するセンスアンプ、あるいはデコ
ーダなどの回路、三点鎖線で囲んだ回路群７３０は上記
各回路群に動作信号を与えたシ、メモリアレー回路から
のメモリ信号の増幅、メモリアレー回路へのメモリ信号
の倒き込みを行なう回路である。ここでは、データＤ。

Ｄ、ワード線Ｗｌ〜Ｗｎ、信号入出力線Ｉ１０゜Ｉｌｏ
、センスアンプ駆動信号φＳをそれぞれ外部電圧を下げ
て動作させている。Ｅ、Ｆ、Ｇ、Ｈがこれらの電圧を下
げる動作に主として関連する回路である。Ｅは動作の基
準となる電圧を発生する回路であシ、Ｖｘ、２’　、　
ＶＬＩＩ“を発生する。ＦはＶＬ２“を基準としてデー
タ線のプリチャージ信号φｐＨ７を発生する。ＧはＶＬ
　２　”を基準としてワード線の駆動信号φ８１（第２
７図のφｗ６に対応）を発生する。ＨはｖＬ　２　’を
基準としてＩｌｏ、Ｉｌｏのプリチャージ用電圧Ｖｃｐ
を発生する。同図には電源電圧Ｖｒ　ｙ丁＝　５　Ｖ、
　ＭＯＳ　）ランジスタのしきい電圧Ｖｔ　＝　０．５
　Ｖとしたときの、各部のおよその電圧がカッコ内に示
されていゐ。以上は特願昭５８−１０５７１０号で開示
されたものであり、各回路の構成の詳細並びに動作は、
同順明細書に詳しい。

さて、上記のような構成において、本実施例では、φｇ
ｉｇ　φｐ２ｊに昇圧回路２１０’　、２１０”を付加
し、１００の出力φｌＩｃまたはφＢＣにより、情報保
持状態ではφｘｌＨφＨＩの電圧を昇圧する。ま九場今
によっては情報保持状態では、Ｆ、Ｇ、Ｈの出力電圧自
体を高くする。これによシ、たとえばデータ線Ｉ１０線
の電圧をＶＩＮＴ、もしくはそれ以上とする。このとき
、情報保持動作状態で動作に関係ない回路部は前に述べ
たように電力供給を停止し、低消費゛電力比を図る。

これによシ、通常動作時には外部電源電圧より低い電圧
で動作して、一方情報保持動作時には、上記とは逆に回
路の少なくとも一部の動作電圧を外部電源電圧より高く
して、極めて安定なメモリＬＳＩを実現できる。またさ
らに本実施例においても前に述べた本発明の実施例はそ
のまま適用できる。

以下にさらに具体的な実施例を説明する。

第３１図は第３０図Ｅの具体的な実施例の一つである。

同図でＬＭＩは基準となる電圧ＶＬを発生する６ＬＭ２
は上記ｖＬを電流増幅しテＶ＋、２’　、　ＶＬｔ“を
発生する。ここでは、使用するＭＯ８）ランジスタのし
きい電圧をＶＴとするとＶ＋ａ’＝ＶＬ＋Ｖｔ。

Ｖ　Ｌｍ“＝ＶＬ＋２ＶＴ　となる例を示している。こ
れらの構成ならびに動作の詳細は特願昭５８−１０５７
１０号などに述べられている。

同図（Ｂ）はＶＬとＶ　ＩＮＴの概略特性を示している
。同図のような特性は、ＬＳＩチップの信頼度テストに
好適なように選ばれた結果であることは、上記引例ある
いは特願昭５６−１６８６９８号。

５７−２２００８３号などに述べられたとうシである。

ここで、Ｖｏの値は、Ｑ＋＋ｚ　”Ｑ＋３ｉ　＋　Ｑ＋
ｙｅがオフになる点すなわち各ＭＯ８）ランジスタのし
きい電圧の和で決まる。この関係を第１２図と同様に一
般化すると、 Ｖｏ＝Ｖｔ＋ｙｚ＋Σ　Ｖｔ＋＋ｅ Ｉ＋重 ここで、ＶＴ＋ｔｒ＋はＱｓｔｘのしきい′１区圧、Ｖ
ｔｚｔｇはＶｔ＋ｔｇ　−Ｖｔ＋＊ｇ　（図示はしてい
ない）のしきい電圧である。

本実施例においては、上記ｖＯＯ値を、第１図などの動
作状態の変化を検出する基準電圧Ｖｉａとｔｌは等しく
設定する。このようにすると、ＶＥＮＴが低下して、ｖ
１０以下、すなわちＶｏ以下の情報保持状態になるとＬ
ＭＩに流れる電流は０となり、本発明の主な目的の一つ
でろる低消費電力化に極めて有効でおる。

なお、第３１図において、Ｖａ　＞ＶＴＩｏｇ　＋ＶＬ
。

ＶＰＰ＞ＶＬ　＋ＶＴＩｓｇ＋ＶｎＢ＋ＶｔｇｏＥ＋　
Ｖｐｐ’≧Ｖｈｌ　’　＋　Ｖｐｐ”≧Ｖｔ、ｚ“（Ｖ
　ｒは各添字に対応するＭＯＳ）ランジスタのしきい電
圧）り条件を満たす必要のあることは、前記引例に述べ
られているとおりであり、これらの条件が満たされてい
れば、ＶＩＮＴ≦ｖａｃの状態、すなわち情報保持状態
においても、それぞれ所定の配圧が出力される。

なお、この状態でのＶＬ；Ｖｔｎｔとなることは同図Ｃ
Ｂ）に示すとうシである。

第３２図は、第３０図Ｅのさらに別の実施例の−っであ
る。

第３１図ではＶ　Ｉａｔ≦ｖｍｃ（６るいはＶｏ　）の
状態でも、ＶＬ鵞’ｌ　Ｖｔａ“などを出力するが、場
合によっては、出力をＯｖにする方が望ましい場合があ
る。本実施例はそのための具体的実施例の一つである。

第３２図に示すように、本実施例ではＩＩＢ。

１２Ｅ、２１Ｅ、２２ＥをＱ！４１〜Ｑ！７にでφＢＣ
が高電圧状態（情報保持状態Ｊでは接地する。なお、こ
のとき２１に、２２Ｅを接地するのは、Ｑ重ｔｚ　＋　
Ｑ２ｓｘのゲート電圧が変動するのを防止するためであ
シ、場合によっては不要の場合もあり得る。また、本実
施例の場合には、情報保持状ＬＱ−Ｃハ出力はＯＶ”す
るから、Ｖｃ　＋　Ｖｐｐ＋　Ｖｐｐ’＋Ｖｐｐ”もＯ
ｖとした方が、ＬＳＩチップ全体の低消費電力化を図る
上で望ましい。

以上述べた実施例によれば、情報保持状態ではＶ　１４
’　＝　Ｖ　１．ｓ　”　＝　ＯＶ　（！：すルＣ（！
：　カ１？　キ、ｔ　ｆｔ、低消費電力化も図ることが
できる。

第３３図は、第３１図、第３２図のＬＭＩの別の実施例
である。

第３１図、第３２図では、ＬＭＩの低消費電力化のため
、Ｖｏ！ＶおＣとしたが、本実施例ではＣｈｓ＋ｅによ
シ、φｍｃが低電圧状態（情報保持状態）では回路全体
を接地から切シ離し、電流が■□、。

から接地へ流れるのを防止し、低消費′電力比を図る。

本実施例によれば、ＶｏとＶｍｃを任意に設置でき、か
つ低消費電力化を図ることが可能である。

第３４図は、Ｖｌ、発生回路と第１２図に述べたφｌｃ
発生回路を同一回路で実現した実施例の一つである。

同図に示すようにここではＬＭＩにＱ１５１’１）Ｌｌ
ｌｌ＋’（第１２図参照）を付加して、ＶＬと同時にφ
肛を発生している。φ肛発生に関する動作は第１２図と
全く同一である。

本実施例において、Ｖｔｘｙｒ＋とＶｎｓｔ’（Ｑ１ｇ
＋’のし蛭い間圧）をほぼ等しくしておけば、前に述べ
た動１・［から明らかなようにＶｏさ■１１ｃとなり、
第３１図と同様に、ＶｔｗＴがＶｍｃ以下の場合は電流
が流れず低消費電力化が可能となる。また、回路の占有
面積も小さくできる利点を有する。

なお、ここでは第１２図に示した電荷放電用の抵抗は省
略している。

第３５図は、上記各実施例において、場合によっては電
源電圧Ｖ　ｏｎ　より高い電圧を必要とする。

たとえば、Ｖａ　ｈ　Ｖｐｐ’　＋　Ｖｐｐ“などの電
圧を発生する回路の実施例の一つである。

本実施例の基本構成は既た特願昭５７−２２００８３号
第２９図に開示されたもので、チップ内の発伽器０８Ｃ
（これは第１９図の３１１と兼用もｉ’Ｊ　）の出力φ
ｎｏを、インバータ回路ＩＮＶＩ、２で、φａ、φ１と
して、これらの信号によるチャージバンプ動作で、４０
ｇにＶｐｏ＝３　（ＶＩＮＴ−ＶＴ）の電圧を出力する
。ここでＶＴは各ＭＯ８）ランジスタのしきい電圧であ
る。

このような構成において、本実施例では同図のように、
５Ｗ３１Ｅ、ＳＷ３２ｇの切換えスイッチを設け、情報
保持動作時にはチャージバンプ信号をφ、→φｔ　、　
ｇｌ　１１−＋ｇｔ　ｒに切シ換え、チャージバングの
回数を低減し、消費電力を低減する。また、さらＫＩＮ
Ｏｌ、ＩＮＶ２もＱｓｏｇによって動作を停止させ、Ｏ
８Ｃは第１９図と同様にしてこれも動作を停止させる。

これに大幅な低消費電力化を図る。

以上述べた実施例によシ、情報保持動作状態において、
必要最低限の消費電力でＶｘｓｔ以上の電圧を発生でき
る。なお本実施例においては、スイッチによってチャー
ジバンプ信号を切シ換えたが、第２１図、第２２図など
のように、並列にφ１゜φ、用のチャージバンプ回路を
設けておくことも可能である。

第３６図は、特願昭５８−１０５７１０号第１６図の回
路に第３５図の実施例を適用した例である。

同図のように、本回路は全波整流形式のチャージバンプ
回路となっており、出力電流が大きく取れるようになっ
ている。ここではＶ　ｐｏ　’　＝　２　（ＶＩＮＴＶ
ｔ）が出力される。

本実施例においても、第３５図同様に５Ｗ３１Ｅ’。

ＳＷ３２　Ｅ　’によシ、チャージバンプ信号を切シ換
える。

本実施例によシ、低消費電力で、電流容量の比較的大き
い内部電源が実現できる。

さて、第３０図の実施例においては、Ｆ、（Ｊによって
、一般に電圧が下げられたφｆｚ　、φｐＨａ　を２１
０’　、２１０“で昇圧するが、情報保持状態では、Ｆ
、Ｇの出力を１１Ｌ源電圧ＶＩＮ丁も（７＜はそれ以上
にした方が上記昇圧時の効率が良い場合がある。また、
Ｈにおいても同様である。以下、その具体的’ＡＭ例に
ついて述べる。

第３７図は、第３０図、Ｆ、（）、Ｈにおいて、通常動
作状態では第３０図Ｅの出力Ｖｘａ’　＋Ｖ＋、ｚ“に
したがった電圧を出力し、情報保持状態では、Ｖｎ＋τ
もしくはそれ以上の電圧を出力する実施例の一つである
。

同図で、２５３ｔｊ、Ｖｔ、ｔ’　、　Ｖｔ２”　（Ｄ
ｔ圧に対応した電圧を出力する回路であシ、その具体的
回路構成は、特願昭５６−５７１４３号、５６−１６８
６９８号、特願昭５８−１０５７１０号などに記載され
ている。２５２は上記に関係なく、ｖＩＮ！　もしくは
それ以上の電圧を出力する回路である。ここでは、上記
２つの回路の入出力（場合によってはいずれか一方）を
スイッチ８Ｗ２５０．８Ｗ２５１によって切り換え、通
常動作時には２５２の、情報保持動作時には２５３の出
力をそれぞれφ。、、に出ノｊする。

本実施例によれば、情報保持動作時には第３０図Ｆ、Ｇ
、Ｈの出力をＶＩＮ？　もしくはそれ以上の電圧に高く
でき、その後の昇圧などが容易になる。

なお、ここで′電圧とは直流の場合、パルス信号の場合
の両者があることは言うまでもない。

第３８図は、第３７図の５Ｗ２５０、もしくは２５１を
ＭＯ８）ランジスタで実現した場合の一実施例である。

同図でＳＷＭ、ＳＷＭ’はコ世常の２端子の開閉スイッ
チと等価で、ＳＣ１ここでは８Ｗ２５１などの２接点の
切換えスイッチを、上記の開閉スイッチを２個使用して
実現している。

同図の８ＷＭで、２６０に高電圧が印加されると、２５
８も高電圧になる。この状態で２６１に信号が入力され
ると、Ｑ２ｓｓはオン状態であるから、出力２６２にそ
の信号が出力される。なお、入力がパルス信号の場合は
、Ｑ！ｌ１８　のゲート反転層容量によるセル７フート
ストラツプ回路が動作して、２５８の電圧が上昇するた
め高速に信号が伝達される。なお、このときＱ！５１１
　は２５６と２６０を電気的に切断し、上記セル７ブー
トストラツプの効率向上に畜与する。一方２６０の電圧
が低電圧の場合は（ｈｉ＠　がオフになり信号は伝達さ
れない。

本実施例では、上記構成の回路を用いて、ＳＷＭの２６
０にφｎｃ、　８ＷＭ’の２６０′にφｍｃｆ：入力し
、したがって、通常動作状態ではＳＷＭをオンとして、
２５６の信号を２５１に、情報保持動作状態では８ＷＭ
’をオンとして、２５７の信号を２５１にそれぞれ出力
する。

本実施例によシ、第３７図の８Ｗ２５０゜８Ｗ２５１な
どの切換えスイッチを容易にＭＯ８トランジスタで構成
できる。また、本実施例において切シ換えの対象となる
信号がパルス信号の場合ハ、セルフブートストラップ動
作によυ、高速の信号伝達が可能になる。信号が直流電
圧の場合は、ノード２５８の電圧が、入力の信号電圧十
Ｖ　ｒｘＳａ　（（ｈｓｓ　のしきい電圧）以上になる
ように、２５９，２６０の電圧を選ぶべきことは首うま
でもない。

第３９図は第３７図のさらに具体的な実施例の一つであ
る。

同図でＰＧ“は、特願昭５８−１０５７１０号第１４図
に提示された回路であシ、本来の目的であるＶＬ’に対
応する出力φ０′と、他の目的のためのＶＩＮＴに等し
い電力の出力φ０の２つの信号を出力する。ここでφ０
′の電圧はＶＬ’　ＶＴＬＬ（ＣＪＬＬのしきい電圧）
となシ、第３０図のＦとして適している。すなわち、１
３０として第３１１如も回路を用い■Ｌ′にｖＬ、〃を
入力すれば、出力にＶｌ、２“−ＶＴＬＬの信号が得ら
れる。たとえばＶ　ｕ“＝　４．５　Ｖ　、　Ｖ　？Ｌ
Ｌ　＝　０．５　Ｖ　トすル、！：、４．０Ｖの信号が
得られる。

本実施例では上記のような２つの出力を５Ｗ２５１によ
って切り換えφ。、ｔとして出力する。すなわち、通常
動体状態では、φ０′をφ、。ｔどし、情報保持状態で
は、φ０をφ。、ｔする。

したがって、本実施例では２種類の信号を同一回路で出
力できるため、その出力を切シ換えるだけで、容易に電
圧の異なる２種類の信号を得ることができる。なお、情
報保持状態では、出力φ０′は選択されないため、１３
０としてはＶＬ’＝ＯＶとなるような、たとえば第３２
図のような回路を用いた方が、低消費電力化を図る上で
望ましい。

第４０図は、第３７図のさらに別の実施例でろｐ、Ｖ＋
、′に対応した電圧の信号を出力する手段、Ｖｎ＋ｔの
電圧の信号を出力する手段がそれぞれ、スイッチ機態を
兼ねている実施例である。

同図でＬＭは、！！＃願昭５６−１６８９６９号第２３
図に提示されたもので、入力φＩｌｌをＶＬ’と等しい
電圧にしてφｅａｔに出力する。ここでｖｌ、′は、情
報保持状態ではＯｖになるような、つまシ第３２図で発
生されるような電圧が望ま１．（、Ｖ　ＩＪ“を入力し
て、第３０図のＧとして使用するのに適している。たと
えば、ｖｌ２“＝　４．５　Ｖとすると、φ８Ｌの電圧
を４．５ｖとして出方する。ＳＷＭは第３８図のＳＷＭ
と同一である。

本実施例においては、通常動作状態では、φＩｃは低電
圧であるからＳＷＭはオフになシ、したがって、φ１が
ＶＬ’の電圧となってφ、１に出力される。一方情報保
持状態ではｖＬ′１゛ｏＶ、φＢＣは高電圧となるため
、ＬＭはオフになシ、ＳＷＭはオンになる。したがって
、一般的にＶＩＮＴに等しい電圧振幅のφ１がそのまま
φ、、、ｔに出力される。なお、ＬＭのＱ２６９は２６
３を６７が高電圧（情報保持状態）の時に接地電位とし
て、Ｑ黛。３を完全にオフとするものでるるが、場合に
よっては不要である。

本実施例によシ、通常動作状態において電圧を降下させ
る手段と、情報保持状態に移行する際の切り換えスイッ
チを兼ねることができ、Ｌ８１チップ内の占有面積低減
に有効である。

第４１図はさらに別の実施例であシ、１個のＬＭで、第
４０図のＬＭとｓＷＭを兼ねる実施例である。

同図のように、本実施例では、ＬＭにＱ２７０１Ｑ２７
２　を付加し、運営動作状態ではφＢＣによってＱ２７
０　をオンにし、ｖＬ′を２６５に入力して前に述べた
ＬＭの動作、すなわちφｉの電圧をｖｌ、′と等しくし
て出力する。情報保持状態では、Ｑ２ｔ。

はオフ、Ｑ＊ｔ＊　をオンとして、前に述べた８ＷＭと
しての動作をさせ、φ１．をそのままφ。６ｔに出力す
る。

本実施例によれば、よシ少ない回路で、動作状態に応じ
て異なる電圧を有する（ｉ号を容易に出力できる。

第４２図は第３０図のＦと２１０“、もしくはＡと２１
θ′などを同一回路で実現する実施例の一つである。

同図でＰＧ“は第３９図に述べた回路と同様である。こ
こで、情報保持状態では〜）％を充分病くして、（たと
えばＶ　ｂ　’　Ｖ’ｒＬＬ＞Ｖ　ｐｐ′＃）φ０′を
高くすることも可能であるが、本実施例では、ＰＰＣに
より、情報保持状態ではＱＬ＋、のドレイン−ソース間
を短絡し、はとんどＶｐｐ″′がφ０′として出力され
るようにする。すなわち、φｓｃが高電圧の状態では、
φ、によるチャージノくンプ動作に、ｌ、２８２ははｔ
’ｉ’　２　、（Ｖ　ＩＮＴ　ＶＴ）となシ（φ１．φ
Ｂｅの信号電圧をＩＩＮＴ　、　ＭＯＳ　）ランジスタ
のしきい゛電圧がすべて７丁として）　、Ｑ雪＠＊は完
全にオンとな？）、Ｖｐｐ″′の電圧がほぼそのままφ
０′に出される。なお、２　（Ｖｎｉｒ　ＶＴ　）’　
Ｖ　Ｔ２Ｓ！　（Ｖ　ｐｐ”の場合は、２　（ＶＩＮＴ
　−ＶＴ　）−Ｖｔ２ｓ２の値が出力されることは容易
に理解できル（Ｖ　ｒｔｍ２はＱ２Ｉ１２のし合い電圧
）。

本実施例によれば、通常動作状態用の信号（一般には降
圧されている）と、情報保持状態用の信号（一般には昇
圧されている）を同一回路で出力することができ、必要
な回路数が減るので消費電力や、占有面積の低減に有効
である。

なお、ＰＰＣの回路でＱｓ８７は通常動作時に２８２を
接地し、Ｑ！８１　を完全にオフにするだめのものであ
る。また、ここでＶＬ’を発生する１３０としては、第
３１図（情報保持状態でも一定の電圧を出力する）、第
３２図（情報保持状態では（ｌＶｔ−出力する）などの
いずれの形式のものでもよい。

本実施例においてはＶｐｐ”がφ０′として出力される
ため、その電流駆動能力がＩＬ？配となるが、そのよう
な場合には、特願昭５８−１０５７１０号の第１７図の
如き回路を用いることによυ、問題を容易に解決できる
。

第４３図は、第３０図Ｇの具体的な実施例の一つである
。

同図で破線部の回路は特願昭５８−１０５７１０号に開
示された回路でアシ、通常動作状態ではＶｐｃとしテｚ
　Ｖ＋、＊’　ＶＴＩＩＳ　（Ｖｒｕ＋はＱｌｌｌ＋（
７）しきい電圧）を出力する。一方、情報保持動作状態
では前に述べたように、ＰＰＣのＱ２Ｂ２がオンになり
、ＶＩＮＴがＶｃｐとして出力される。なお、このとき
Ｖ　１４　’の発生回路としては、第３１図、第３２図
などのいずれの回路を用いてもよい。

以上、本実施例のように、ＰＰＣを付加するのみて容易
に、通常動作時にはＶ　Ｌ２　’に対応した電圧を出力
し、情報保持動作時にはＶＩＮＴを出力する回路を実現
できる。なお、本実施例によれば、情報保持動作時のＩ
１０線（第３０図）の電圧はＶ　ＩＮＴ　となるが、場
合によっては前に述べた各実施例を用いて、さらに昇圧
することも可能である。

以上、Ｌ８Ｉチップ内に外部電源電圧をチップ内で降下
させた電圧によって回路を動作させるＬＳＩチップに本
発明を適用したいくつかの実施例について述べた。ここ
ではダイナミック形のメモリを例にして説明しているが
、特願昭５８−２４５７９の第４図に開示した如きスタ
ティック形のメモリにも適用可能なことは言うまでもな
い。

また、第１９図ではメモリアレ一部は説明の簡単のため
１つのブロックとして示しであるが、これに限定される
ものでなく、たとえば特願昭５６−８１０４２、５７−
１２５６８７．５８−４１６２で開示したような、デー
タ後を複数に分割して高Ｓ／Ｎ化を図るようなメモリア
レーの構成にもそのまま適用できる。その中で第１９図
のＱｓ　＝Ｑｙで構成した給電手段関係の回路を特願昭
５６−８１０４２第１７図のように複数の分割されたデ
ータ線で共用する構成も可能である。さらに、特願昭５
８−１０ｆｆ’１ｔｏ−％で開示したようなＭＯＳ）ラ
ンジスタ寸法の組合せを採用することもできる。

以上、各実施例によって本発明の詳細な説明したが、本
発明の適用範囲はこれらに限定されるものではない。た
とえば、ここでは主にメモリ回路を主体に記述したが、
本明細誉冒頭にも述べたように　その一部に情報保持機
能を有するものであれば、メモ！ｊＬｓＩ、論理ＬＳＩ
、あるいはその他のＬＳＩすべてに適用可能である。ま
た、使用する素子の種類についても、ｐ形、ｎ形の両Ｍ
（ＪＳトランジスタを使用したＬＳＩ、両者を組合せて
使用するＣＭＯａ形のＬＳ　１．バイホーラ形トランジ
スタを用いたＬＳｌ、ＣＭＯＣ形とバイポーラ形を組合
せたＢＩ／ＣＭＯ８形のＬＳＩ、さらにはＳｉ材料を用
いたＩ、８Ｉのみでなく、化合物半導体を用いたＬＳＩ
、たとえばＧａＡ　ａ形の基板に素子を形成したＬＳＩ
などでもそのまま適用できる。

また、本発明の基本思想は、上述したように情報を低消
費電力で保持する以外に、ある特定の条件のもとで、Ｌ
ＳＩ全体を低速動作で良いから、極めて微小な消費電力
で動作させたい場合などにも適用可能である。

〔発明の効果」 以上述べた本発明によれば、情報保持状態時のＬＳＩチ
ップ全体の消費電力を極めて小さくでき、バッテリバッ
クアップ動作などに好適な半導体装置を提供できる。

【図面の簡単な説明】

第１図〜第４図は本発明の基本概念を説明する実施例、
第５図〜第１４図は動作状態検出手段の具体的実施例、
第１５図〜第２８図はチップ全体の低消費電力化のため
の具体的実施例、第２９図〜第４３図はＬＳｌチップ内
に電圧リミッタを有する場合の具体的実施例の各図面で
ある。 ｌ・・・ＬＳＩチップ、２・・・回路部、３・・・１源
配線、第　１　図 （８） ＱＱ− 潴　２　図 ｖＪ　Ｊ　図 猶　δ　図 ｖＰ 第９　図 ￥５１０図 第　１１　図 ｈｅ 第１２図 （ハ） （Ｂ） ′″￥、７３　図 ｖＪ／４　図 第　１５　図 第　１６　図 第１７図 ｆＪ１８図 （ハン （８） 第　１９　（２） 茅　２０　１２１ 冨　２２　図 ′５Ｐｉ２３　図 ￥＋　２４図 第２５　口 Ｚｌｚ 第　２／、１２１ （Ａ） ＩＩ、２７　口　（ハ） 第　２１　ｒｊＢ　（８） −ｖＴｒａ　ｔ ＹＪ２Ｂ　？２］ ｙ、２’Ｆ　図 第　３０　図 第３１図 （Ａ） （８） ￥　３２　国 一ζｑΔ。 第　３３　図 第　３４　口 ＬＭＩ 猶　３５　図 夷　３６　図 猶　３９　図 １ｎ３５　図 ８ｃ

Claims (1)

1. 【特許請求の範囲】 消費電力の異なる２つ以上の動作モードを備え、動作モ
   ード切シ換え指示によシ、上記動作モート。 の切シ換えを行なうことの可能な半導体装置。