JPH07111835B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07111835B2 JPH07111835B2 JP58153308A JP15330883A JPH07111835B2 JP H07111835 B2 JPH07111835 B2 JP H07111835B2 JP 58153308 A JP58153308 A JP 58153308A JP 15330883 A JP15330883 A JP 15330883A JP H07111835 B2 JPH07111835 B2 JP H07111835B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- boosting
- power supply
- int
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に電源電圧が小さな電圧
に変化しても安定な動作を維持する半導体装置に関す
る。
に変化しても安定な動作を維持する半導体装置に関す
る。
メモリに代表されるいわゆる情報記憶機能を有する半導
体装置では、これを構成部品として用いる電子装置にお
いて、半導体装置駆動用電源装置などの故障時のいわゆ
る停電状態において、上記の情報記憶機能部に蓄えられ
た情報の消滅の無いことが一般に望まれる。この目的の
ため、通常動作状態の電気的特性と、停電時における情
報保持特性の両者を満足させるために、電子装置内に電
池（バッテリ）を設け、上記の停電時にはこの電池によ
って動作電力を供給する、いわゆるバッテリバックアッ
プ方式が採られる。
体装置では、これを構成部品として用いる電子装置にお
いて、半導体装置駆動用電源装置などの故障時のいわゆ
る停電状態において、上記の情報記憶機能部に蓄えられ
た情報の消滅の無いことが一般に望まれる。この目的の
ため、通常動作状態の電気的特性と、停電時における情
報保持特性の両者を満足させるために、電子装置内に電
池（バッテリ）を設け、上記の停電時にはこの電池によ
って動作電力を供給する、いわゆるバッテリバックアッ
プ方式が採られる。
上記のバッテリバックアップ方式では、電池による動作
継続時間を長くするため、半導体装置には情報保持状態
（以下単に情報保持状態と称する場合はこの状態を指す
ものとする）での消費電力が極力小さい必要がある。こ
の情報保持状態の低消費電力特性は、上記停電時のバッ
テリバックアップ方式の時のみでなく、情報のみを長期
に安定して記憶する必要のある場合、あるいは持ち運び
の容易な小形の電子装置において、必要な情報のみを低
消費電力で記憶した状態で装置を持ち運び、任意の場所
で上記記憶した情報を元に各種処理を行なうなどの場合
にも極めて都合がよい。
継続時間を長くするため、半導体装置には情報保持状態
（以下単に情報保持状態と称する場合はこの状態を指す
ものとする）での消費電力が極力小さい必要がある。こ
の情報保持状態の低消費電力特性は、上記停電時のバッ
テリバックアップ方式の時のみでなく、情報のみを長期
に安定して記憶する必要のある場合、あるいは持ち運び
の容易な小形の電子装置において、必要な情報のみを低
消費電力で記憶した状態で装置を持ち運び、任意の場所
で上記記憶した情報を元に各種処理を行なうなどの場合
にも極めて都合がよい。
さて、ダイナミックメモリなど、メモリセルに転送MOS
トランジスタを有するものでは、転送MOSトランジスタ
のゲートに接続されるワード線の電圧VWと、データ線に
現われる最大電圧VDと、転送MOSトランジスタのしきい
電圧VTMとの関係は、メモリセルの蓄積部にできるかぎ
り大きな電圧が印加されるように、VW−VTMVDとなる
ことが望ましい。
トランジスタを有するものでは、転送MOSトランジスタ
のゲートに接続されるワード線の電圧VWと、データ線に
現われる最大電圧VDと、転送MOSトランジスタのしきい
電圧VTMとの関係は、メモリセルの蓄積部にできるかぎ
り大きな電圧が印加されるように、VW−VTMVDとなる
ことが望ましい。
ところが、上記バッテリバックアップ方式などでは、情
報保持時に電源電圧が小さくなるので、それに従いワー
ド線の電圧VWがデータ線電圧VDよりも十分に大きくなら
なくなる恐れがある。
報保持時に電源電圧が小さくなるので、それに従いワー
ド線の電圧VWがデータ線電圧VDよりも十分に大きくなら
なくなる恐れがある。
そこで、本発明は、電源電圧が小さくなった場合でもメ
モリセルが安定に情報を保持できる半導体装置を提供す
ることを目的とする。
モリセルが安定に情報を保持できる半導体装置を提供す
ることを目的とする。
上記目的を達成するため、本発明では、１ヶのMOSトラ
ンジスタと１ヶのキャパシタとからなるダイナミックメ
モリセルと、上記ダイナミックメモリセルの上記１ヶの
MOSトランジスタのソース又はドレインに接続されたデ
ータ線と、上記ダイナミックメモリセルの上記１ヶのMO
Sトランジスタのゲートに接続されたワード線と、上記
ワード線を駆動するワード線駆動回路とをチップ内部に
具備してなり、上記ワード線駆動回路は上記チップ内部
の電圧を昇圧することによってワード昇圧電圧を発生す
る電圧昇圧手段と、電源電圧が所定の電圧よりも小さい
ことを示す信号を出力する電圧検出回路とを含み、上記
電源電圧が上記所定の電圧よりも小さな電圧である場合
の安定した情報保持を行う手段として、上記電圧検出回
路の出力信号に従って、上記小さな電圧のときの上記ワ
ード昇圧電圧の昇圧比が、上記電源電圧が上記所定の電
圧より大きな電圧である場合の上記ワード昇圧電圧の昇
圧比より大きくなる如く上記ワード線駆動回路の上記電
圧昇圧手段が構成されてなるようにした（第６図，第７
図参照）。
ンジスタと１ヶのキャパシタとからなるダイナミックメ
モリセルと、上記ダイナミックメモリセルの上記１ヶの
MOSトランジスタのソース又はドレインに接続されたデ
ータ線と、上記ダイナミックメモリセルの上記１ヶのMO
Sトランジスタのゲートに接続されたワード線と、上記
ワード線を駆動するワード線駆動回路とをチップ内部に
具備してなり、上記ワード線駆動回路は上記チップ内部
の電圧を昇圧することによってワード昇圧電圧を発生す
る電圧昇圧手段と、電源電圧が所定の電圧よりも小さい
ことを示す信号を出力する電圧検出回路とを含み、上記
電源電圧が上記所定の電圧よりも小さな電圧である場合
の安定した情報保持を行う手段として、上記電圧検出回
路の出力信号に従って、上記小さな電圧のときの上記ワ
ード昇圧電圧の昇圧比が、上記電源電圧が上記所定の電
圧より大きな電圧である場合の上記ワード昇圧電圧の昇
圧比より大きくなる如く上記ワード線駆動回路の上記電
圧昇圧手段が構成されてなるようにした（第６図，第７
図参照）。
以下、本発明の詳細を実施例によって説明する。
第１図（Ａ）は本発明が用いられるLSIチップを説明す
る実施例である。同図では１はLSIチップであり、一般
に、情報記憶機能を有するLSIチップを指し、ダイナミ
ックランダムアクセスメモリ（RAM）などのLSIチップで
ある。
る実施例である。同図では１はLSIチップであり、一般
に、情報記憶機能を有するLSIチップを指し、ダイナミ
ックランダムアクセスメモリ（RAM）などのLSIチップで
ある。
２は回路部を示す。３は電源配線、VINTはその電圧を示
し、ここでは３に外部電源電圧VEXTが印加される。すな
わち、VINT＝VEXTとなる。ここでは簡単のため、電源は
１個として示しているが、複数種類の電源が外部から印
加される場合でも構わない。これは以下の実施例におい
ても同様である。４は信号の入出力配線である。同図で
５は電池、VBTはその電圧であり、情報保持状態ではこ
の電池を電源としてチップ全体は動作する。６は通常動
作時に３から５へ電流が逆流するのを防止するためのダ
イオードである。ここでは説明を簡単にするため、６は
順方向電圧が0V、順方向インピーダンス０Ω、逆方向イ
ピーダンス∞Ω（無限大）の特性を持つ、理想ダイオー
ドを仮定する。なお、これらはバッテリバックアップ方
式における外部電源と電池の一接続法を例示したもの
で、他に例えば電子装置に停電検出手段を設け、これに
よって３と５を自動的に接続する方法も考えられる。以
下の実施例ではこれらの電池の接続に関しては簡単のた
め図示しない。
し、ここでは３に外部電源電圧VEXTが印加される。すな
わち、VINT＝VEXTとなる。ここでは簡単のため、電源は
１個として示しているが、複数種類の電源が外部から印
加される場合でも構わない。これは以下の実施例におい
ても同様である。４は信号の入出力配線である。同図で
５は電池、VBTはその電圧であり、情報保持状態ではこ
の電池を電源としてチップ全体は動作する。６は通常動
作時に３から５へ電流が逆流するのを防止するためのダ
イオードである。ここでは説明を簡単にするため、６は
順方向電圧が0V、順方向インピーダンス０Ω、逆方向イ
ピーダンス∞Ω（無限大）の特性を持つ、理想ダイオー
ドを仮定する。なお、これらはバッテリバックアップ方
式における外部電源と電池の一接続法を例示したもの
で、他に例えば電子装置に停電検出手段を設け、これに
よって３と５を自動的に接続する方法も考えられる。以
下の実施例ではこれらの電池の接続に関しては簡単のた
め図示しない。
100は通常の動作状態から情報保持状態に移行したこと
を検出する動作状態検出手段であり、その結果を101に
信号“1"、もしくは“0"として出力する。なおここで
は、LSIチップ内部に上記検出手段を設けているが、同
図の破線７で示すような入力端子を設け、前に述べた電
子装置の停電検出手段による検出結果を信号として入力
してもよい。これは以下に述べる各実施例においても同
様である。
を検出する動作状態検出手段であり、その結果を101に
信号“1"、もしくは“0"として出力する。なおここで
は、LSIチップ内部に上記検出手段を設けているが、同
図の破線７で示すような入力端子を設け、前に述べた電
子装置の停電検出手段による検出結果を信号として入力
してもよい。これは以下に述べる各実施例においても同
様である。
さて、ここで100は３の電圧の変化を検出して、通常の
動作状態から情報保持状態に移行したことを認識する。
動作状態から情報保持状態に移行したことを認識する。
以下、100が３の電圧変化を検知する場合を例にして説
明する。
明する。
100は、一般にVBT＜VEXTの場合は３の電圧が低くなつた
ことを、VBT＞VEXTの場合は３の電圧が高くなったこと
を示す信号を出力する。この場合の動作を第１図（Ｂ）
によって説明する。
ことを、VBT＞VEXTの場合は３の電圧が高くなったこと
を示す信号を出力する。この場合の動作を第１図（Ｂ）
によって説明する。
第１図（Ｂ）に示すように、たとえば外部電源の停電
（電源の故障による停電、故意に電源をオフにした場合
の停電など）などが生じると、３の電圧VINTはVEXTから
VBTの電圧に向かって徐々に降下する。この電圧が、あ
らかじめ定めた一定の基準電圧たとえばVBC1より低くな
ると（時刻t1）、状態検出手段100は、出力101にφ
BC（“0"→“1"に変化），▲▼（“1"→“0"に変
化）などの信号を検出する。すなわち、100によって、
動作状態が通常状態から情報保持状態に移行したことを
認識した訳である。３の電圧VINTは時刻t1からt2にかけ
て低下するが、VBTの電圧になるとダイオード６（前に
述べたように順方向電圧は0Vと仮定）がオン、すなわち
５から電力が供給され、３の電圧VINTの低下はVBTで停
止し、その後この電圧で情報保持動作を継続する。一
方、停電の復帰もしくは外部電源の投入により、３の電
圧VINTが上昇して、一定の基準電圧VBC2より高くなる
と、φBC,▲▼などの信号を元の通常動作状態の
ようにそれぞれ復帰させる。これにより、回路部２を元
の通常動作状態に戻す。
（電源の故障による停電、故意に電源をオフにした場合
の停電など）などが生じると、３の電圧VINTはVEXTから
VBTの電圧に向かって徐々に降下する。この電圧が、あ
らかじめ定めた一定の基準電圧たとえばVBC1より低くな
ると（時刻t1）、状態検出手段100は、出力101にφ
BC（“0"→“1"に変化），▲▼（“1"→“0"に変
化）などの信号を検出する。すなわち、100によって、
動作状態が通常状態から情報保持状態に移行したことを
認識した訳である。３の電圧VINTは時刻t1からt2にかけ
て低下するが、VBTの電圧になるとダイオード６（前に
述べたように順方向電圧は0Vと仮定）がオン、すなわち
５から電力が供給され、３の電圧VINTの低下はVBTで停
止し、その後この電圧で情報保持動作を継続する。一
方、停電の復帰もしくは外部電源の投入により、３の電
圧VINTが上昇して、一定の基準電圧VBC2より高くなる
と、φBC,▲▼などの信号を元の通常動作状態の
ようにそれぞれ復帰させる。これにより、回路部２を元
の通常動作状態に戻す。
本実施例では、動作状態の変化を内部で検出する方式に
ついて述べたが、前にも述べたように、外部から状態の
変化を信号などで指示する方式においても同様の効果が
得られる。電圧変化検出において、検出基準電圧VBCを
電圧の下降時と上昇時でVBC1,VBC2としたが、これは設
計の都合上種々変わるもので、場合によってはVBC＝V
BC1＝VBC2としてもよい。また、これらの値はVEXTおよ
びVBTのそれぞれの通常起こりえる電圧変動を考慮して
設定する方が望ましい。例えば、VEXTの中心値が5Vで、
変動が±0.5V、VBTの中心値が3Vで、変動が±0.3Vなど
の場合にはVBC1,VBC2などのVBCの値を3.3V＜VBC＜4.5V
のように設定しておけば、通常起こりえるVEXT,VBTの変
動を、誤って動作状態の変化として検出する問題を無く
すことができる。
ついて述べたが、前にも述べたように、外部から状態の
変化を信号などで指示する方式においても同様の効果が
得られる。電圧変化検出において、検出基準電圧VBCを
電圧の下降時と上昇時でVBC1,VBC2としたが、これは設
計の都合上種々変わるもので、場合によってはVBC＝V
BC1＝VBC2としてもよい。また、これらの値はVEXTおよ
びVBTのそれぞれの通常起こりえる電圧変動を考慮して
設定する方が望ましい。例えば、VEXTの中心値が5Vで、
変動が±0.5V、VBTの中心値が3Vで、変動が±0.3Vなど
の場合にはVBC1,VBC2などのVBCの値を3.3V＜VBC＜4.5V
のように設定しておけば、通常起こりえるVEXT,VBTの変
動を、誤って動作状態の変化として検出する問題を無く
すことができる。
以下、以上に述べた各実施例のさらに具体的な実施例に
ついて説明する。
ついて説明する。
第２図は動作状態検出手段100の具体的実施例であり、
ここでは電圧の変化を検出して動作状態の変化を検出す
る例について述べる。
ここでは電圧の変化を検出して動作状態の変化を検出す
る例について述べる。
同図で110は、入力111と112の電位関係の高低を弁別
し、111の方が高い場合は出力113に低電位（情報
“0"）、111の方が低い場合は高電位（情報“1"）を出
力する弁別回路であり、いわゆるシュッミットトリガ回
路、あるいはコンパレータ回路などである。これらの回
路の具体的な構成法は種々あるが、一般的には差動増幅
器、あるいはアイ・イー・イー・イー・トランスアクシ
ョン・オン・サーキッツ・アンド・システムズVol.CAS-
25,No.7,July 1978,第482頁−第489頁（IEEE Transacti
on on Circuits and Systems,Vol.CAS-25,No.7,July 19
78,pp482-489）に記載されているような演算増幅器（Op
erational Amplifier）を用いればよい。
し、111の方が高い場合は出力113に低電位（情報
“0"）、111の方が低い場合は高電位（情報“1"）を出
力する弁別回路であり、いわゆるシュッミットトリガ回
路、あるいはコンパレータ回路などである。これらの回
路の具体的な構成法は種々あるが、一般的には差動増幅
器、あるいはアイ・イー・イー・イー・トランスアクシ
ョン・オン・サーキッツ・アンド・システムズVol.CAS-
25,No.7,July 1978,第482頁−第489頁（IEEE Transacti
on on Circuits and Systems,Vol.CAS-25,No.7,July 19
78,pp482-489）に記載されているような演算増幅器（Op
erational Amplifier）を用いればよい。
120は121に入力されるたとえばVINTの電圧を110の入力
に適切な値VINT′に変換する回路であり、場合によって
はVINT′＝VINTとしてもよい。130は第１図に述べた基
準電圧VBC（VBC1,VBC2）を発生する回路である。115は1
13の信号φBCを反転して、114にφBCを出力するインバ
ータ回路である。
に適切な値VINT′に変換する回路であり、場合によって
はVINT′＝VINTとしてもよい。130は第１図に述べた基
準電圧VBC（VBC1,VBC2）を発生する回路である。115は1
13の信号φBCを反転して、114にφBCを出力するインバ
ータ回路である。
本実施例により、VINT′＞VBCの場合は、113に低電位
（情報“0"）、114に高電位（情報“1"）を、VINT′＜V
BCの場合は、113,114にそれぞれ上記とは逆の信号を出
力することが可能で、これにより動作状態が変化したこ
とを検出できる。なおここで、VINTとVINT′の関係は予
め120によって定められているので、結局はVINTとVBCの
一定の関係で、上記の検出が行なえる。
（情報“0"）、114に高電位（情報“1"）を、VINT′＜V
BCの場合は、113,114にそれぞれ上記とは逆の信号を出
力することが可能で、これにより動作状態が変化したこ
とを検出できる。なおここで、VINTとVINT′の関係は予
め120によって定められているので、結局はVINTとVBCの
一定の関係で、上記の検出が行なえる。
本実施例によれば、120,130の特性を種々変えることに
よって、微細に検出レベルを変化させることが可能で、
汎用性ならびに設計の自由度を高めることができる。ま
た、本実施例では基準電圧VBCを130で発生して弁別回路
110に入力する方法を述べたが110自体がある基準となる
しきい値を有し、この値と入力の電圧を比較し、その結
果によって、“1"もしくは“0"を出力するような、いわ
ゆるしきい値回路であってもよい。このような場合に
は、120によってVINTを任意のVINT′に変換して入力す
ることにより、所望の特性を得ることができる。この具
体的実施例の一つを第４図で後述する。
よって、微細に検出レベルを変化させることが可能で、
汎用性ならびに設計の自由度を高めることができる。ま
た、本実施例では基準電圧VBCを130で発生して弁別回路
110に入力する方法を述べたが110自体がある基準となる
しきい値を有し、この値と入力の電圧を比較し、その結
果によって、“1"もしくは“0"を出力するような、いわ
ゆるしきい値回路であってもよい。このような場合に
は、120によってVINTを任意のVINT′に変換して入力す
ることにより、所望の特性を得ることができる。この具
体的実施例の一つを第４図で後述する。
第３図は、第２図においてVINTをVINT′に変換して出力
する回路120の具体的実施例一つである。
する回路120の具体的実施例一つである。
同図に示すように本実施例では、VINT′はVINTをR121,R
122によって抵抗分割することにより得られている。ま
た、VBCの値はほぼQ131のしきい電圧VT131に等しい。
122によって抵抗分割することにより得られている。ま
た、VBCの値はほぼQ131のしきい電圧VT131に等しい。
本実施例においては、110によってVINT′＝R122・VINT/
（R121＋R122）とVBCVT131の相対的な電圧を比較し、
前者が高い場合はφBC＝“0"、前者が低い場合は、φBC
＝“1"をそれぞれ出力するが、これをVINTとVT131の関
係について再整理すると次のようになる。すなわち、 VINT＞（１＋R121/R122）VT131 の場合はφBC＝“0"となり VINT＜（１＋R121/R122）VT131 の場合は、φBC＝“1"となる。
（R121＋R122）とVBCVT131の相対的な電圧を比較し、
前者が高い場合はφBC＝“0"、前者が低い場合は、φBC
＝“1"をそれぞれ出力するが、これをVINTとVT131の関
係について再整理すると次のようになる。すなわち、 VINT＞（１＋R121/R122）VT131 の場合はφBC＝“0"となり VINT＜（１＋R121/R122）VT131 の場合は、φBC＝“1"となる。
これらは、第１図（ｂ）においてVBCの値が（１＋R121/
R122）VT131になることと等価である。したがって、R
121とR122を適当に選ぶことによって、基準電圧を任意
の値に容易に設定可能である。
R122）VT131になることと等価である。したがって、R
121とR122を適当に選ぶことによって、基準電圧を任意
の値に容易に設定可能である。
第４図は、動作状態検出回路100のさらに別の具体的実
施例であり、基本構成回路として、特願昭57-220083
号、第16図に提示されている回路DCVを用いている。
施例であり、基本構成回路として、特願昭57-220083
号、第16図に提示されている回路DCVを用いている。
同図でQ141〜Q14n,Q151はそれぞれしきい値がVT141〜V
T14n,VT151のMOSトランジスタである。ここで、Q141〜Q
14nは第２図におけるVINTの変換回路120を構成してお
り、150にVINT′＝VINT−（VT141＋VT141＋…VT14n）を
出力する。Q151,R151は第２図の弁別回路110を構成して
いるが、前に述べた自分自身がある一定の基準となるし
きい値を有し、これに対する入力電圧の高低を弁別する
ところのしきい値回路となっている。この回路のしきい
値VTCはVT151のしきい値電圧VT151とR151とQ151のオン
抵抗の比により定まり、任意に設定できるが、R151の値
をQ151のオン抵抗より充分大きく設定しておけば、VTC
＝VT151とすることができる。ここでは簡単のためこの
場合について説明する。
T14n,VT151のMOSトランジスタである。ここで、Q141〜Q
14nは第２図におけるVINTの変換回路120を構成してお
り、150にVINT′＝VINT−（VT141＋VT141＋…VT14n）を
出力する。Q151,R151は第２図の弁別回路110を構成して
いるが、前に述べた自分自身がある一定の基準となるし
きい値を有し、これに対する入力電圧の高低を弁別する
ところのしきい値回路となっている。この回路のしきい
値VTCはVT151のしきい値電圧VT151とR151とQ151のオン
抵抗の比により定まり、任意に設定できるが、R151の値
をQ151のオン抵抗より充分大きく設定しておけば、VTC
＝VT151とすることができる。ここでは簡単のためこの
場合について説明する。
本実施例の動作を同図（Ｂ）を用いて説明する。
VINTが徐々に低下して、150の電圧が、VINT′＝VINT−
（VT141＋VT142＋…VT14n）VT151すなわち、VINTV
T151＋（VT141＋VT142＋…VT14n）＝φBCとなると（時
刻t1）Q151はオフになり、出力φBCは“0"から“1"に変
化する。これによって、既に述べた実施例と同様にVINT
の電圧変化を検出し、動作が情報保持状態（VINTが低く
なった状態）に移行したことを検知できる。
（VT141＋VT142＋…VT14n）VT151すなわち、VINTV
T151＋（VT141＋VT142＋…VT14n）＝φBCとなると（時
刻t1）Q151はオフになり、出力φBCは“0"から“1"に変
化する。これによって、既に述べた実施例と同様にVINT
の電圧変化を検出し、動作が情報保持状態（VINTが低く
なった状態）に移行したことを検知できる。
本実施例においても、使用するMOSトランジスタのしき
い電圧、あるい段数を調整することにより、同図（Ｂ）
の等価的なVBCの値を任意に設定できる。また、本実施
例によればVINTVT151＋（VT141＋VT142＋…VT14n）の
下ではQ151はオフになり、情報保持状態における消費電
力の低減に極めて有効である。
い電圧、あるい段数を調整することにより、同図（Ｂ）
の等価的なVBCの値を任意に設定できる。また、本実施
例によればVINTVT151＋（VT141＋VT142＋…VT14n）の
下ではQ151はオフになり、情報保持状態における消費電
力の低減に極めて有効である。
同図でR150はVINTが高い状態から低い状態に変化すると
きに、150などのノードに電荷が蓄積されるのを防止す
るための放電用抵抗である。この抵抗値は、VINTの変化
速度に応じて選ぶ必要があるが、その変化速度が遅い場
合には、ノード150とSi基板間などに寄生的に生じるリ
ク抵抗で代用することも可能であり、その場合はR151は
不要である。ここでR150,R151はMOSトランジスタのオン
抵抗で代用することも可能である。
きに、150などのノードに電荷が蓄積されるのを防止す
るための放電用抵抗である。この抵抗値は、VINTの変化
速度に応じて選ぶ必要があるが、その変化速度が遅い場
合には、ノード150とSi基板間などに寄生的に生じるリ
ク抵抗で代用することも可能であり、その場合はR151は
不要である。ここでR150,R151はMOSトランジスタのオン
抵抗で代用することも可能である。
以上に述べた本実施例においても他と同様に各種の変形
が可能である。たとえばQ141〜Q14nは一定の電圧シフト
が得られる素子であれば使用可能で、バイポーラトラン
ジスタ、FETトランジスタ、ダイオード、ツエナーダイ
オードなどでも代用できる。また、Q151は、一定のしき
い値を有する能動素子であれば使用可能で、バイポーラ
トランジスタ、FETトランジスタなどで代用可能であ
る。またさらに、前に述べた各実施例と任意に組み合せ
て使うことも可能である。たとえば、VINT′の発生に第
３図で述べた抵抗分割回路を用いても良いし、あるいは
反対に、第３図の120を本実施例のQ141〜Q14nの如き回
路で置き替えてもよい。
が可能である。たとえばQ141〜Q14nは一定の電圧シフト
が得られる素子であれば使用可能で、バイポーラトラン
ジスタ、FETトランジスタ、ダイオード、ツエナーダイ
オードなどでも代用できる。また、Q151は、一定のしき
い値を有する能動素子であれば使用可能で、バイポーラ
トランジスタ、FETトランジスタなどで代用可能であ
る。またさらに、前に述べた各実施例と任意に組み合せ
て使うことも可能である。たとえば、VINT′の発生に第
３図で述べた抵抗分割回路を用いても良いし、あるいは
反対に、第３図の120を本実施例のQ141〜Q14nの如き回
路で置き替えてもよい。
第５図は、第４図の抵抗R150,R151をそれぞれQ152,Q153
で置き替えた実施例である。
で置き替えた実施例である。
VG2,VG3はQ152,Q153のゲートバイアス用電圧であり、場
合によってそれぞれドレインと接続し、VG2＝VINT′,V
G3＝VINTとしてもよい。但しVG3＝VINTとした場合に
は、φBCの高電位圧側（“1"）の電圧が、VINTからQ153
のしきい電圧VT153だけ低くなる点に注意を要する。し
たがって、この電圧をVINTと等しくしたい場合には、V
G3VINT＋VT153のように設定する必要がある。
合によってそれぞれドレインと接続し、VG2＝VINT′,V
G3＝VINTとしてもよい。但しVG3＝VINTとした場合に
は、φBCの高電位圧側（“1"）の電圧が、VINTからQ153
のしきい電圧VT153だけ低くなる点に注意を要する。し
たがって、この電圧をVINTと等しくしたい場合には、V
G3VINT＋VT153のように設定する必要がある。
本実施例においても、第４図と同様の動作および効果が
得られるが、VG2＝VINT′として、Q152のしきい電圧V
T152をVT152VT151としておけば、VINT′VT151とな
る情報保持動作状態では、Q152もオフとなるため、この
状態での消費電力を第４図の場合よりさらに低減でき
る。
得られるが、VG2＝VINT′として、Q152のしきい電圧V
T152をVT152VT151としておけば、VINT′VT151とな
る情報保持動作状態では、Q152もオフとなるため、この
状態での消費電力を第４図の場合よりさらに低減でき
る。
以上、第２図〜第５図の実施例において、第１図の動作
状態検出手段100の具体的実施例についても述べた。
状態検出手段100の具体的実施例についても述べた。
第６図は、本発明をダイナミックメモリに適用した具体
例である。
例である。
同図でMCはメモリセルであり、容量MCに情報電荷が蓄え
られる。このときMCの端子電圧VMの最大値VMmaxは、ワ
ード線の電圧VW、データ線の電圧VD,QMのしきい電圧VTM
とすると、およそVW−VTMあるいはVDのいずれか低い方
の電圧で決まる。VMmaxが大きいほど蓄積電荷は大きく
なるので、VW−VTVDのようになっている方が望まし
い。これは、本発明による情報保持状態において、電源
電圧VINTが、通常動作状態より低くなった場合に重要で
ある。したがって、本実施例では、情報保持動作時（V
INTが低くなった時）に、ワード線電圧を高くする具体
例を示している。
られる。このときMCの端子電圧VMの最大値VMmaxは、ワ
ード線の電圧VW、データ線の電圧VD,QMのしきい電圧VTM
とすると、およそVW−VTMあるいはVDのいずれか低い方
の電圧で決まる。VMmaxが大きいほど蓄積電荷は大きく
なるので、VW−VTVDのようになっている方が望まし
い。これは、本発明による情報保持状態において、電源
電圧VINTが、通常動作状態より低くなった場合に重要で
ある。したがって、本実施例では、情報保持動作時（V
INTが低くなった時）に、ワード線電圧を高くする具体
例を示している。
第６図で210は電圧昇圧回路であり、φBCが高電圧、す
なわち情報保持状態（VINTが低くなった状態）では、φ
Ｗの電圧VWを通常動作時より高くして出力する機能を有
する。
なわち情報保持状態（VINTが低くなった状態）では、φ
Ｗの電圧VWを通常動作時より高くして出力する機能を有
する。
本実施例により、たとえばバッテリバックアップ動作な
どで、電源電圧が低くなったとしても安定に情報を保持
することが可能になる。
どで、電源電圧が低くなったとしても安定に情報を保持
することが可能になる。
第７図は第６図のさらに具体的な実施例の一つである。
同図で213はφinを入力としてＷの駆動信号φＷを発生
する回路であり、ダイナミック形パルス発生回路などで
構成される。214はτｄの遅延時間を有する遅延回路で
ある。216はAND回路である。CWPはワード線の寄生容
量、CWBはワード線電圧昇圧用の容量である。
する回路であり、ダイナミック形パルス発生回路などで
構成される。214はτｄの遅延時間を有する遅延回路で
ある。216はAND回路である。CWPはワード線の寄生容
量、CWBはワード線電圧昇圧用の容量である。
動作の詳細を同図（Ｂ）を参照しながら説明する。
φinが入力されるとφＷが発生される。この時の電圧V
W1は一般にVINTに等しい。そのτｄ時間後にφWdが215
に現われる。このとき、φBCが低電圧、すなわち通常動
作状態（VINTが高い状態）では216の出力は低電圧のま
まとなり、φＷはVW1の電圧を継続する。一方、φBCが
高電圧、すなわち情報保持状態（VINTが低い状態）で
は、216のAND回路が動作し、φ′Wdが出力される。その
結果CWBの容量結合により、φＷの電圧が上昇する。こ
の時の上昇分VW2は、φ′Wdの電圧振幅をVINTとする
と、 VW2（CWB/（CWB＋CWP））VINT となり、たとえばCWB＝CWPのようにしておけばVW2はV
INTの約1.5倍に昇圧されることになる。
W1は一般にVINTに等しい。そのτｄ時間後にφWdが215
に現われる。このとき、φBCが低電圧、すなわち通常動
作状態（VINTが高い状態）では216の出力は低電圧のま
まとなり、φＷはVW1の電圧を継続する。一方、φBCが
高電圧、すなわち情報保持状態（VINTが低い状態）で
は、216のAND回路が動作し、φ′Wdが出力される。その
結果CWBの容量結合により、φＷの電圧が上昇する。こ
の時の上昇分VW2は、φ′Wdの電圧振幅をVINTとする
と、 VW2（CWB/（CWB＋CWP））VINT となり、たとえばCWB＝CWPのようにしておけばVW2はV
INTの約1.5倍に昇圧されることになる。
以上、述べた実施例により、容易に情報保持動作時（V
INTが低い時）の電圧を昇圧できる。
INTが低い時）の電圧を昇圧できる。
さてここで214の遅延回路は、効率よく昇圧する目的で
φＷのVW1がほぼVINTと等しくなるのをまって、φ′Wd
を発生するための回路である。上記遅延時間τｄはワー
ド線自体に信号遅延が存在する場合に重要になる。次に
ワード線に信号遅延がある場合に好適な実施例を説明す
る。
φＷのVW1がほぼVINTと等しくなるのをまって、φ′Wd
を発生するための回路である。上記遅延時間τｄはワー
ド線自体に信号遅延が存在する場合に重要になる。次に
ワード線に信号遅延がある場合に好適な実施例を説明す
る。
第８図は第７図において、ワード線に信号遅延がある場
合に好適な実施例の一つである。すなわち本実施例で
は、ワード線の信号遅延そのものを、第７図の遅延回路
の替りに用いる。
合に好適な実施例の一つである。すなわち本実施例で
は、ワード線の信号遅延そのものを、第７図の遅延回路
の替りに用いる。
同図で710はメモリセルMCが２次元状に配置されたメモ
リセルアレー、D1,▲▼〜Dn,▲▼はデータ線、
W1〜Wnはワード線、W201,W202は、ワード線と同一の時
定数を有する擬似ワード線、RWはワード線の抵抗、CWN,
CWEはワード線の寄生容量をそれぞれ簡単のため集中定
線形式で示したものである。SAはメモリセルの読み出し
によって対となるデータ線たとえばD1,▲▼間に生
じる微小信号を差動増幅するセンスアンプである。な
お、通常この差動増幅するための参照信号を発生するた
めのダミーメモリセルが各データ線に付加されるが、こ
こでは簡単のため省略してある。また、本実施例では対
となるデータ線が平行して配置された、いわゆる折り返
し形ビット線構成方式（folded bit line）のメモリに
ついて示しているが、対となるデータ線がSAをはさんで
左右に配置された、いわゆる開放形ビット線構成方式
（open bit line）でも勿論適用可能である。800はデコ
ーダであり、ここではQ811〜Q822のワード線駆動回路も
デコーダの一部として示している。221,222はワード線
信号検出回路であり、入力がある一定の電圧に達したと
き信号を出力する。すなわち、221はφW0が擬似ワード
線W202によって遅延し、その結果として最遠端（Ｅ）に
信号が現われ、その電圧がある一定の電圧に達した時点
でφW0を昇圧するためのφWdを発生する。また、222は
昇圧用の信号φ′dWがW201によって上記と同様に遅延し
て、最遠端（Ｅ）の電圧が一定の電圧に達したとき、SA
駆動用のφＳを発生する。ここで、各擬似ワード線の信
号遅延時間は、前に述べたように通常のワード線と等し
く設定してある。したがって、昇圧はワード線の遠端が
ほぼ前に述べたVW1に達した時点で行ない、またその昇
圧した結果が再びワード線の遠端に達した時点でSAを駆
動するようになっている。
リセルアレー、D1,▲▼〜Dn,▲▼はデータ線、
W1〜Wnはワード線、W201,W202は、ワード線と同一の時
定数を有する擬似ワード線、RWはワード線の抵抗、CWN,
CWEはワード線の寄生容量をそれぞれ簡単のため集中定
線形式で示したものである。SAはメモリセルの読み出し
によって対となるデータ線たとえばD1,▲▼間に生
じる微小信号を差動増幅するセンスアンプである。な
お、通常この差動増幅するための参照信号を発生するた
めのダミーメモリセルが各データ線に付加されるが、こ
こでは簡単のため省略してある。また、本実施例では対
となるデータ線が平行して配置された、いわゆる折り返
し形ビット線構成方式（folded bit line）のメモリに
ついて示しているが、対となるデータ線がSAをはさんで
左右に配置された、いわゆる開放形ビット線構成方式
（open bit line）でも勿論適用可能である。800はデコ
ーダであり、ここではQ811〜Q822のワード線駆動回路も
デコーダの一部として示している。221,222はワード線
信号検出回路であり、入力がある一定の電圧に達したと
き信号を出力する。すなわち、221はφW0が擬似ワード
線W202によって遅延し、その結果として最遠端（Ｅ）に
信号が現われ、その電圧がある一定の電圧に達した時点
でφW0を昇圧するためのφWdを発生する。また、222は
昇圧用の信号φ′dWがW201によって上記と同様に遅延し
て、最遠端（Ｅ）の電圧が一定の電圧に達したとき、SA
駆動用のφＳを発生する。ここで、各擬似ワード線の信
号遅延時間は、前に述べたように通常のワード線と等し
く設定してある。したがって、昇圧はワード線の遠端が
ほぼ前に述べたVW1に達した時点で行ない、またその昇
圧した結果が再びワード線の遠端に達した時点でSAを駆
動するようになっている。
以下同図（Ｂ）を参照しながら、動作の詳細を説明す
る。
る。
φinが入力されるとφW0が出力される。このとき、デコ
ーダ800内のMOSトランジスタは、選択されたワード線に
対応するもの、およびQ801,Q822がオン状態になってい
る。したがって、選択されたワード線Wi（複数の場合も
ある）、および、W202に信号が現われる。このときそれ
ぞれの近端部（Ｎ）には、φW0とほぼ同一時間に信号が
現われるが、遠端（Ｅ）には、RWとCWN,CWEが決まる時
間で遅延し現われる。この信号が一定の電圧値に達する
と221でφWdを発生する。次に第７図と同様、φBCが高
電圧（“1"）の場合φWd′が出力される。この結果、φ
W0はCWBによって昇圧され、その波形がほぼ同時に、Wi,
W202の近端（Ｎ）に現われる。一方、φ′Wdの波形もW
201の近端（Ｎ）にほぼ同時に現われる。それぞれの信
号は再びワード線で遅延した後遠端（Ｅ）に現われる。
すなわち、ワード線を昇圧した部分の波形と、φＷ′ｄ
の波形の遅延波形がほぼ同時にWiとW201の（Ｅ）に現わ
れる。φBCが高電圧のときは、W201の（Ｅ）が一定の電
圧達したときに、SA駆動用のφＳを発生する。すなわ
ち、ワード線の遠端部が充分昇圧されたときのみにSAを
駆動する。一方、φBCが低電圧のときは昇圧しないの
で、222は、W202の（Ｅ）が一定電圧に達した時点（前
に述べたφWdの発生とほぼ同一時点）でφＳを発生す
る。
ーダ800内のMOSトランジスタは、選択されたワード線に
対応するもの、およびQ801,Q822がオン状態になってい
る。したがって、選択されたワード線Wi（複数の場合も
ある）、および、W202に信号が現われる。このときそれ
ぞれの近端部（Ｎ）には、φW0とほぼ同一時間に信号が
現われるが、遠端（Ｅ）には、RWとCWN,CWEが決まる時
間で遅延し現われる。この信号が一定の電圧値に達する
と221でφWdを発生する。次に第７図と同様、φBCが高
電圧（“1"）の場合φWd′が出力される。この結果、φ
W0はCWBによって昇圧され、その波形がほぼ同時に、Wi,
W202の近端（Ｎ）に現われる。一方、φ′Wdの波形もW
201の近端（Ｎ）にほぼ同時に現われる。それぞれの信
号は再びワード線で遅延した後遠端（Ｅ）に現われる。
すなわち、ワード線を昇圧した部分の波形と、φＷ′ｄ
の波形の遅延波形がほぼ同時にWiとW201の（Ｅ）に現わ
れる。φBCが高電圧のときは、W201の（Ｅ）が一定の電
圧達したときに、SA駆動用のφＳを発生する。すなわ
ち、ワード線の遠端部が充分昇圧されたときのみにSAを
駆動する。一方、φBCが低電圧のときは昇圧しないの
で、222は、W202の（Ｅ）が一定電圧に達した時点（前
に述べたφWdの発生とほぼ同一時点）でφＳを発生す
る。
以上、述べた実施例によれば、ワード線の信号遅延時間
が、製造プロセスのばらつきにより、変動したとして
も、それに整合した安定な昇圧を行なうことができ、情
報保持状態での動作下限電圧を極めて低くすることがで
きる。
が、製造プロセスのばらつきにより、変動したとして
も、それに整合した安定な昇圧を行なうことができ、情
報保持状態での動作下限電圧を極めて低くすることがで
きる。
なお、本実施例ではワード線の信号遅延を利用して、各
種の信号を発生する方法の一例について述べたが、種々
の変形方式が特願昭58-55012号に述べられており、本実
施例はそのまま、それらの変形例にも適用可能である。
また、昇圧の方法についても、特開昭57-172587号に述
べられているような各種の方式が使用可能である。たと
えば上記引例にはワード線の昇圧を２度行なう方法が記
載されているが、これを応用して通常動作状態（VINTが
高い状態）でもすでに昇圧されているワード線を、情報
保持状態（VINTが低い状態）では２重に昇圧してワード
電圧をさらに高めることも可能である。またここではワ
ード線の昇圧について述べたが、他の回路についても同
様に昇圧可能である。たとえば、場合によってデータ線
電圧の昇圧を、実開昭57-152698号に述べられている手
段によって行なうことも可能である。また、ここではパ
ルス電圧の昇圧について述べたが、直流電圧を昇圧する
ことも可能である。
種の信号を発生する方法の一例について述べたが、種々
の変形方式が特願昭58-55012号に述べられており、本実
施例はそのまま、それらの変形例にも適用可能である。
また、昇圧の方法についても、特開昭57-172587号に述
べられているような各種の方式が使用可能である。たと
えば上記引例にはワード線の昇圧を２度行なう方法が記
載されているが、これを応用して通常動作状態（VINTが
高い状態）でもすでに昇圧されているワード線を、情報
保持状態（VINTが低い状態）では２重に昇圧してワード
電圧をさらに高めることも可能である。またここではワ
ード線の昇圧について述べたが、他の回路についても同
様に昇圧可能である。たとえば、場合によってデータ線
電圧の昇圧を、実開昭57-152698号に述べられている手
段によって行なうことも可能である。また、ここではパ
ルス電圧の昇圧について述べたが、直流電圧を昇圧する
ことも可能である。
さて、近年LSIを構成する素子の微細化に伴う素子耐圧
の低下によって、LSIの動作電圧はそれにみあって低く
せざるを得なくなってきている。これを従来と同一の電
源電圧で動作させる方法として、外部電源電圧をチップ
内で降下させて、その降下させた電圧で微細素子を動作
させる方法が、特開昭57-172761号、特開昭58-70482号
などに記載されている。
の低下によって、LSIの動作電圧はそれにみあって低く
せざるを得なくなってきている。これを従来と同一の電
源電圧で動作させる方法として、外部電源電圧をチップ
内で降下させて、その降下させた電圧で微細素子を動作
させる方法が、特開昭57-172761号、特開昭58-70482号
などに記載されている。
以下、本発明を上記の如きLSIチップに適用した実施例
について説明する。
について説明する。
第９図は上に述べた、LSIチップ内に外部電源電圧をチ
ップ内で降下させる電圧リミッタ５を備え、降下させた
電圧VLによって回路を動作させるLSIチップに本発明を
適用した一実施例である。
ップ内で降下させる電圧リミッタ５を備え、降下させた
電圧VLによって回路を動作させるLSIチップに本発明を
適用した一実施例である。
同図に示すように、本実施例ではたとえばVINTの電圧の
変化によって動作状態の変化を検出する手段100によっ
て発生されるφBC、もしくは▲▼によって５を制
御し、情報保持状態ではVLの値を、たとえばVINTもしく
はそれ以上の値に高くし、動作の安定化を図る。
変化によって動作状態の変化を検出する手段100によっ
て発生されるφBC、もしくは▲▼によって５を制
御し、情報保持状態ではVLの値を、たとえばVINTもしく
はそれ以上の値に高くし、動作の安定化を図る。
本実施例により、内部で電圧を降下させて動作されるLS
Iチップにおいても、前に述べた各実施例と同様に、電
池バックアップなどの動作をさせることが可能になる。
なお、電圧リミッタの具体的な構成については特願昭58
-105710号などに記載されており、これらすべてに本発
明は適用可能である。その具体例のいくつかを以下説明
する。
Iチップにおいても、前に述べた各実施例と同様に、電
池バックアップなどの動作をさせることが可能になる。
なお、電圧リミッタの具体的な構成については特願昭58
-105710号などに記載されており、これらすべてに本発
明は適用可能である。その具体例のいくつかを以下説明
する。
第10図は第９図のさらに具体的な実施例の一つであり、
１トランジスタ形MOSダイナミックメモリ回路で、メモ
リアレー回路とそれに関係する回路が外部印加電源電圧
により低い電圧で主として動作するLSIチップに本発明
を適用したものである。
１トランジスタ形MOSダイナミックメモリ回路で、メモ
リアレー回路とそれに関係する回路が外部印加電源電圧
により低い電圧で主として動作するLSIチップに本発明
を適用したものである。
同図で一点鎖線で囲んだ回路群710がメモリアレー回
路、二点鎖線で囲んだ回路群720が前に述べたメモリセ
ルからの信号を増幅するセンスアンプ、あるいはデコー
ダなどの回路、三点鎖線で囲んだ回路群730は上記各回
路群に動作信号を与えたり、メモリアレー回路からのメ
モリ信号の増幅、メモリアレー回路へのメモリ信号の書
き込みを行なう回路である。ここでは、データD,、ワ
ード線W1〜Wn、信号入出力線I/O,▲▼、センスア
ンプ駆動信号φＳをそれぞれ外部電圧を下げて動作させ
ている。E,F,G,Hがこれらの電圧を下げる動作に主とし
て関連する回路である。Ｅは動作の基準となる電圧を発
生する回路であり、VL2′,VL2″を発生する。ＦはVL2″
を基準としてデータ線のプリチャージ信号φP2lを発生
する。ＧはVL2″を基準としてワード線の駆動信号φXl
（第８図のφW0に対応）を発生する。ＨはVL2′を基準
としてI/O,▲▼のプリチャージ用電圧VCPを発生
する。同図には電源電圧VINT＝5V,MOSトランジスタのし
きい電圧VT＝0.5Vとしたときの、各部のおよその電圧が
カッコ内に示されている。
路、二点鎖線で囲んだ回路群720が前に述べたメモリセ
ルからの信号を増幅するセンスアンプ、あるいはデコー
ダなどの回路、三点鎖線で囲んだ回路群730は上記各回
路群に動作信号を与えたり、メモリアレー回路からのメ
モリ信号の増幅、メモリアレー回路へのメモリ信号の書
き込みを行なう回路である。ここでは、データD,、ワ
ード線W1〜Wn、信号入出力線I/O,▲▼、センスア
ンプ駆動信号φＳをそれぞれ外部電圧を下げて動作させ
ている。E,F,G,Hがこれらの電圧を下げる動作に主とし
て関連する回路である。Ｅは動作の基準となる電圧を発
生する回路であり、VL2′,VL2″を発生する。ＦはVL2″
を基準としてデータ線のプリチャージ信号φP2lを発生
する。ＧはVL2″を基準としてワード線の駆動信号φXl
（第８図のφW0に対応）を発生する。ＨはVL2′を基準
としてI/O,▲▼のプリチャージ用電圧VCPを発生
する。同図には電源電圧VINT＝5V,MOSトランジスタのし
きい電圧VT＝0.5Vとしたときの、各部のおよその電圧が
カッコ内に示されている。
さて、上記のような構成において、本実施例では、φ
Xl,▲▼に昇圧回路210′,210″を付加し、100
の出力φBCまたは▲▼により、情報保持状態（V
INTが低い状態）ではφXl,▲▼の電圧を昇圧す
る。
Xl,▲▼に昇圧回路210′,210″を付加し、100
の出力φBCまたは▲▼により、情報保持状態（V
INTが低い状態）ではφXl,▲▼の電圧を昇圧す
る。
これにより、通常動作時には外部電源電圧により低い電
圧で動作して、一方情報保持動作時には、上記とは逆に
回路の少なくとも一部の動作電圧を外部電源電圧より高
くして、極めて安定なメモリLSIを実現できる。またさ
らに本実施例においても前に述べた本発明の実施例はそ
のまま適用できる。
圧で動作して、一方情報保持動作時には、上記とは逆に
回路の少なくとも一部の動作電圧を外部電源電圧より高
くして、極めて安定なメモリLSIを実現できる。またさ
らに本実施例においても前に述べた本発明の実施例はそ
のまま適用できる。
以上述べた本発明によれば、電源電圧が小さくなった場
合でも、ワード線電圧の昇圧比を大きくすることによ
り、メモリセルが安定に情報を保持できる。
合でも、ワード線電圧の昇圧比を大きくすることによ
り、メモリセルが安定に情報を保持できる。
第１図は本発明が適用されるLSIチップを説明する実施
例、第２図は動作状態検出手段の具体的実施例、第３図
は動作状態検出手段の具体的実施例、第４図は動作状態
検出手段の具体的実施例、第５図は動作状態検出手段の
具体的実施例、第６図は本発明をダイナミックメモリに
適用した具体的実施例、第７図はワード線電圧の昇圧を
切り換える具体的実施例、第８図は第７図の方法を適用
した具体的実施例、第９図はLSIチップ内に電圧リミッ
タを有する場合の実施例、第10図はLSIチップ内に電圧
リミッタを有する場合の具体的実施例である。 １……LSIチップ、２……回路部、３……電源配線、４
……信号入力配線、５……電池、６……ダイオード。
例、第２図は動作状態検出手段の具体的実施例、第３図
は動作状態検出手段の具体的実施例、第４図は動作状態
検出手段の具体的実施例、第５図は動作状態検出手段の
具体的実施例、第６図は本発明をダイナミックメモリに
適用した具体的実施例、第７図はワード線電圧の昇圧を
切り換える具体的実施例、第８図は第７図の方法を適用
した具体的実施例、第９図はLSIチップ内に電圧リミッ
タを有する場合の実施例、第10図はLSIチップ内に電圧
リミッタを有する場合の具体的実施例である。 １……LSIチップ、２……回路部、３……電源配線、４
……信号入力配線、５……電池、６……ダイオード。
フロントページの続き (72)発明者 川尻 良樹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−172761（ＪＰ，Ａ) 特開 昭58−91591（ＪＰ，Ａ) 特開 昭58−100290（ＪＰ，Ａ) 実開 昭57−17196（ＪＰ，Ｕ)
Claims (7)
- 【請求項１】１ヶのMOSトランジスタと１ヶのキャパシ
タとからなるダイナミックメモリセルと、 上記ダイナミックメモリセルの上記１ヶのMOSトランジ
スタのソース又はドレインに接続されたデータ線と、 上記ダイナミックメモリセルの上記１ヶのMOSトランジ
スタのゲートに接続されたワード線と、 上記ワード線を駆動するワード線駆動回路とをチップ内
部に具備してなり、 上記ワード線駆動回路は上記チップ内部の電圧を昇圧す
ることによってワード昇圧電圧を発生する電圧昇圧手段
と、 電源電圧が所定の電圧よりも小さいことを示す信号を出
力する電圧検出回路とを含み、 上記電源電圧が上記所定の電圧よりも小さな電圧である
場合の安定した情報保持を行う手段として、上記電圧検
出回路の出力信号に従って、上記小さな電圧のときの上
記ワード昇圧電圧の昇圧比が、上記電源電圧が上記所定
の電圧より大きな電圧である場合の上記ワード昇圧電圧
の昇圧比より大きくなる如く上記ワード線駆動回路の上
記電圧昇圧手段が構成されてなることを特徴とする半導
体装置。 - 【請求項２】上記ワード線駆動回路の上記電圧昇圧手段
は、 その一端に上記電圧検出回路の出力信号及びワード線駆
動信号に応答した昇圧制御信号が印加され、その他端が
上記ワード線駆動回路の出力端子に接続された容量を含
むことを特徴とする特許請求の範囲第１項の半導体装
置。 - 【請求項３】上記所定の電圧は、予め定められた基準電
圧と比較することを特徴とする特許請求の範囲第２項に
記載の半導体装置。 - 【請求項４】上記電圧検出回路の回路自体にしきい値を
有し、該しきい値を用いて上記電源電圧の大小を検出す
ることを特徴とする特許請求の範囲第２項に記載の半導
体装置。 - 【請求項５】上記しきい値はMOSトランジスタのしきい
値電圧を利用したものであることを特徴とする特許請求
の範囲第４項に記載の半導体装置。 - 【請求項６】上記電圧昇圧手段は、上記電源電圧を昇圧
することを特徴とする特許請求の範囲第１項乃至第５項
の何れかに記載の半導体装置。 - 【請求項７】上記電圧昇圧手段は、上記電源電圧が上記
大きな電圧である場合に行われる昇圧を、上記電源電圧
が上記小さな電圧である場合には２度行うことを特徴と
する特許請求の範囲第１項乃至第５項の何れかに記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153308A JPH07111835B2 (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153308A JPH07111835B2 (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303765A Division JP2783138B2 (ja) | 1993-12-03 | 1993-12-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6045997A JPS6045997A (ja) | 1985-03-12 |
| JPH07111835B2 true JPH07111835B2 (ja) | 1995-11-29 |
Family
ID=15559640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153308A Expired - Lifetime JPH07111835B2 (ja) | 1983-08-24 | 1983-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111835B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239398A (ja) * | 1985-04-10 | 1986-10-24 | リンナイ株式会社 | 住宅情報交信装置 |
| JPS61271695A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
| US5197033A (en) | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JP2796311B2 (ja) * | 1988-09-07 | 1998-09-10 | 株式会社日立製作所 | 半導体装置 |
| USRE40132E1 (en) * | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
| US5297097A (en) | 1988-06-17 | 1994-03-22 | Hitachi Ltd. | Large scale integrated circuit for low voltage operation |
| JP3255947B2 (ja) * | 1991-11-12 | 2002-02-12 | 株式会社日立製作所 | 半導体装置 |
| JP2752304B2 (ja) * | 1992-10-21 | 1998-05-18 | 株式会社東芝 | 半導体記憶装置 |
| JP2851786B2 (ja) * | 1993-01-27 | 1999-01-27 | 松下電器産業株式会社 | 半導体メモリ |
| JP2783138B2 (ja) * | 1993-12-03 | 1998-08-06 | 株式会社日立製作所 | 半導体装置 |
| KR100605076B1 (ko) * | 1999-05-14 | 2006-07-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| US6463003B2 (en) * | 2000-06-07 | 2002-10-08 | Advanced Micro Devices, Inc. | Power saving scheme for burst mode implementation during reading of data from a memory device |
| JP2003022672A (ja) * | 2001-07-10 | 2003-01-24 | Sharp Corp | 半導体記憶装置、携帯電子機器及び着脱式記憶装置 |
| US6807122B2 (en) | 2001-11-14 | 2004-10-19 | Hitachi, Ltd. | Semiconductor memory device requiring refresh |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53109445A (en) * | 1977-03-07 | 1978-09-25 | Nec Corp | Refresh request signal generating circuit |
| JPS57142032A (en) * | 1981-02-27 | 1982-09-02 | Toshiba Corp | Self substrate bias circuit |
| JPS57147190A (en) * | 1981-03-05 | 1982-09-10 | Nec Corp | Memory circuit |
| JPS581884A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | スタティックｒａｍの電源供給方式 |
| JPS5891591A (ja) * | 1981-11-27 | 1983-05-31 | Toshiba Corp | 半導体メモリのパワ−セ−ブ方式 |
| JPS58100290A (ja) * | 1981-12-11 | 1983-06-14 | Hitachi Ltd | Ｃｍｏｓ−ｒａｍ |
| JPS58108091A (ja) * | 1981-12-21 | 1983-06-28 | Nec Corp | メモリ回路 |
-
1983
- 1983-08-24 JP JP58153308A patent/JPH07111835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6045997A (ja) | 1985-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3085782B2 (ja) | 半導体記憶装置 | |
| US6549474B2 (en) | Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same | |
| US7339847B2 (en) | BLEQ driving circuit in semiconductor memory device | |
| JPH07111835B2 (ja) | 半導体装置 | |
| US6392944B1 (en) | Semiconductor memory device capable of performing stable sensing operation even under low power supply voltage environment | |
| JP2812230B2 (ja) | バイアス電圧発生回路 | |
| JPH06266452A (ja) | 半導体集積回路 | |
| JP3006014B2 (ja) | 半導体メモリ | |
| US7495990B2 (en) | Semiconductor memory device and method of controlling the semiconductor memory device | |
| US5708616A (en) | Low noise sense amplifier control circuits for dynamic random access memories and related methods | |
| US5267203A (en) | Sense amplifier control circuit of a semiconductor memory device | |
| JPH0817032B2 (ja) | 半導体集積回路装置 | |
| JPH0562481A (ja) | 半導体記憶装置 | |
| KR950014256B1 (ko) | 낮은 전원전압을 사용하는 반도체 메모리장치 | |
| JP2000057772A (ja) | 半導体記憶装置 | |
| JPH07111825B2 (ja) | 半導体記憶装置 | |
| US5448156A (en) | Low power voltage regulator | |
| JP2000285672A (ja) | メモリデバイス | |
| JP2685469B2 (ja) | 半導体装置 | |
| US20020054517A1 (en) | Sequence circuit and semiconductor device using sequence circuit | |
| JPS599735A (ja) | クロツク発生回路 | |
| US5694074A (en) | Semiconductor integrated circuit being able to generate sufficient boost potential disregarding generation of noise | |
| JPH05298884A (ja) | 半導体記憶装置 | |
| JP2595769B2 (ja) | 電圧変換回路 | |
| US6285602B1 (en) | Semiconductor memory device provided with I/O clamp circuit |