JP3255947B2 - 半導体装置 - Google Patents
半導体装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/36—Hydrogen production from non-carbon containing sources, e.g. by water electrolysis
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の低消
費電流化に係わる。
費電流化に係わる。
【０００２】
【従来の技術】従来例を以下に述べる。なお、以下の説
明において図面で記号にオーバーラインを付けて表した
コンプリメンタリ信号は記号の前に／を付けて示し、ま
た特に断らない限り端子名を表す記号は同時に配線名，
信号名も兼ね電源の場合はその電圧値も兼ねるものとす
る。従来のダイナミック形ランダムアクセスメモリ（Ｄ
ＲＡＭ）は図１３のような構成をしている。すなわち、
ワード線Ｗ１〜Ｗ４とデータ線Ｄ１〜／Ｄ２の交点に１
トランジスタ・１キャパシタのメモリセルＭＣが置かれ
る。ＲＡ１及びＲＡ２はこのメモリセルの信号の読み出
し及び再書き込みを行うセンスアンプであり、コモンソ
ースＰＮ及びＰＰで駆動される。コモンソースの信号
は、ＰＰ及びＰＮをショートしＨＶの電圧にプリチャー
ジするＰＣ０と、ＰＰを高電圧ＶＤへ充電するｐＭＯＳ
トランジスタＤＰ１及びＰＮを低電圧ＶＳへ放電するｎ
ＭＯＳトランジスタＤＮ１とで発生される。このＤＰ１
の駆動信号がＲＰであり、ＤＮ１の駆動信号がＲＮであ
る。また、ＰＣ１及びＰＣ２はデータ線対をショートし
ＨＶにプリチャージする回路であり、これらとＰＣ０の
制御信号がＦＰである。ＤＡ１及びＤＡ２はデータ線対
に現れた信号を後段の回路に転送し、またデータ線を介
してメモリセルに書き込む信号を後段から転送する回路
であり、Ｉ／Ｏと／Ｉ／Ｏの対がその入出力にあたる。
転送の開閉をＹＳ１及びＹＳ２で制御する。このような
ＤＲＡＭではメモリセルに蓄えられた電荷は様々なリー
ク電流によって消失してしまうため、一定の期間ごとに
同じ情報を再書き込みしなければならずこれはリフレッ
シュとよばれる。このリフレッシュ動作を図１４を用い
て説明する。ＣＫはこの動作を制御するクロック信号で
あり、／ＲＡＳなどの外部クロックで与えたり或いは発
振回路によって内部で発生したりする。まず、最初の状
態においては、ＣＫは低レベルであり、ＲＰは高レベル
でありＲＮは低レベルであるためＤＰ１及びＤＮ１はオ
フしている。また、ＦＰは高レベルＶＤとなっているた
め、データ線対及びＰＰ及びＰＮはショートされＨＶの
電位となっている。また、ＹＳ１及びＹＳ２は低レベル
であり、ＤＡ１及びＤＡ２はオフしている。リフレッシ
ュ動作では、ＹＳ１及びＹＳ２は常に低レベルである。
ワード線はＶＳである。ここで、ＣＫが低レベルから高
レベルへと変化すると、まず、ＦＰが低レベルＶＳとな
り、データ線対及びＰＮ及びＰＰはＨＶの電位でフロー
ティングとなる。ここでワード線Ｗ１が選択され、高レ
ベルＶＣＨとなるため、データ線対Ｄ１及び／Ｄ１上に
メモリセルからの情報に対応した微小な電圧差が生じ
る。次に、ＲＰ及びＲＮがそれぞれ反転するため、ＤＮ
１がオンしＰＮはＶＳへ向けて放電され、またＤＰ１が
オンしＰＰはＶＤへ向けて充電される。これによって、
センスアンプＲＡ１及びＲＡ２が動作し、微小な電圧信
号差はデータ線対上で大振幅ＶＤ−ＶＳに増幅される。
増幅が終わると、ワード線が低レベルＶＳとなり、ＲＰ
及びＲＮが反転し、ＤＰ１及びＤＮ１はオフする。この
後、従来例と本発明との差異で重要なことであるが、Ｆ
Ｐが高レベルＶＤとなり、データ線対及びＰＮとＰＰは
ショートされ、ＨＶとなる。以上が従来のＤＲＡＭにお
けるリフレッシュ動作である。
明において図面で記号にオーバーラインを付けて表した
コンプリメンタリ信号は記号の前に／を付けて示し、ま
た特に断らない限り端子名を表す記号は同時に配線名，
信号名も兼ね電源の場合はその電圧値も兼ねるものとす
る。従来のダイナミック形ランダムアクセスメモリ（Ｄ
ＲＡＭ）は図１３のような構成をしている。すなわち、
ワード線Ｗ１〜Ｗ４とデータ線Ｄ１〜／Ｄ２の交点に１
トランジスタ・１キャパシタのメモリセルＭＣが置かれ
る。ＲＡ１及びＲＡ２はこのメモリセルの信号の読み出
し及び再書き込みを行うセンスアンプであり、コモンソ
ースＰＮ及びＰＰで駆動される。コモンソースの信号
は、ＰＰ及びＰＮをショートしＨＶの電圧にプリチャー
ジするＰＣ０と、ＰＰを高電圧ＶＤへ充電するｐＭＯＳ
トランジスタＤＰ１及びＰＮを低電圧ＶＳへ放電するｎ
ＭＯＳトランジスタＤＮ１とで発生される。このＤＰ１
の駆動信号がＲＰであり、ＤＮ１の駆動信号がＲＮであ
る。また、ＰＣ１及びＰＣ２はデータ線対をショートし
ＨＶにプリチャージする回路であり、これらとＰＣ０の
制御信号がＦＰである。ＤＡ１及びＤＡ２はデータ線対
に現れた信号を後段の回路に転送し、またデータ線を介
してメモリセルに書き込む信号を後段から転送する回路
であり、Ｉ／Ｏと／Ｉ／Ｏの対がその入出力にあたる。
転送の開閉をＹＳ１及びＹＳ２で制御する。このような
ＤＲＡＭではメモリセルに蓄えられた電荷は様々なリー
ク電流によって消失してしまうため、一定の期間ごとに
同じ情報を再書き込みしなければならずこれはリフレッ
シュとよばれる。このリフレッシュ動作を図１４を用い
て説明する。ＣＫはこの動作を制御するクロック信号で
あり、／ＲＡＳなどの外部クロックで与えたり或いは発
振回路によって内部で発生したりする。まず、最初の状
態においては、ＣＫは低レベルであり、ＲＰは高レベル
でありＲＮは低レベルであるためＤＰ１及びＤＮ１はオ
フしている。また、ＦＰは高レベルＶＤとなっているた
め、データ線対及びＰＰ及びＰＮはショートされＨＶの
電位となっている。また、ＹＳ１及びＹＳ２は低レベル
であり、ＤＡ１及びＤＡ２はオフしている。リフレッシ
ュ動作では、ＹＳ１及びＹＳ２は常に低レベルである。
ワード線はＶＳである。ここで、ＣＫが低レベルから高
レベルへと変化すると、まず、ＦＰが低レベルＶＳとな
り、データ線対及びＰＮ及びＰＰはＨＶの電位でフロー
ティングとなる。ここでワード線Ｗ１が選択され、高レ
ベルＶＣＨとなるため、データ線対Ｄ１及び／Ｄ１上に
メモリセルからの情報に対応した微小な電圧差が生じ
る。次に、ＲＰ及びＲＮがそれぞれ反転するため、ＤＮ
１がオンしＰＮはＶＳへ向けて放電され、またＤＰ１が
オンしＰＰはＶＤへ向けて充電される。これによって、
センスアンプＲＡ１及びＲＡ２が動作し、微小な電圧信
号差はデータ線対上で大振幅ＶＤ−ＶＳに増幅される。
増幅が終わると、ワード線が低レベルＶＳとなり、ＲＰ
及びＲＮが反転し、ＤＰ１及びＤＮ１はオフする。この
後、従来例と本発明との差異で重要なことであるが、Ｆ
Ｐが高レベルＶＤとなり、データ線対及びＰＮとＰＰは
ショートされ、ＨＶとなる。以上が従来のＤＲＡＭにお
けるリフレッシュ動作である。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭの情報を電池
バックアップで保持しようとする場合、いわゆる待機時
の電源電流は主にリフレッシュ電流で決まりこれをいか
に小さくするかが課題である。待機時においてはメモリ
セルは順番にリフレッシュされる。このリフレッシュ電
流はリフレッシュ制御回路の動作電流とデータ線充放電
電流とからなる。このうちリフレッシュ制御回路の電流
低減については回路的に最小の動作素子数にする検討な
どが進んでいる。しかしながら、データ線電流について
は、特開昭６０−４５９９７号公報に記載されているよ
うな、待機時は低電圧にすること又はリフレッシュ周期
を長くすること等により、電源供給側からの消費電流を
抑える方法が開示されているだけであり、回路内での電
流の効率的利用については全く言及されていなかった。
バックアップで保持しようとする場合、いわゆる待機時
の電源電流は主にリフレッシュ電流で決まりこれをいか
に小さくするかが課題である。待機時においてはメモリ
セルは順番にリフレッシュされる。このリフレッシュ電
流はリフレッシュ制御回路の動作電流とデータ線充放電
電流とからなる。このうちリフレッシュ制御回路の電流
低減については回路的に最小の動作素子数にする検討な
どが進んでいる。しかしながら、データ線電流について
は、特開昭６０−４５９９７号公報に記載されているよ
うな、待機時は低電圧にすること又はリフレッシュ周期
を長くすること等により、電源供給側からの消費電流を
抑える方法が開示されているだけであり、回路内での電
流の効率的利用については全く言及されていなかった。
【０００４】本発明では、一旦電源から供給された電流
をすぐに接地に流してしまうことなく、他の回路に利用
することにより、低消費電流の半導体記憶装置を提供す
る。
をすぐに接地に流してしまうことなく、他の回路に利用
することにより、低消費電流の半導体記憶装置を提供す
る。
【０００５】
【課題を解決するための手段】上記課題は、以下のよう
にして解決できる。
にして解決できる。
【０００６】第１のメモリセルと、該第１のメモリセル
が接続された第１のデータ線対と、該第１のデータ線対
に読み出された微小信号を増幅する第１のセンスアンプ
と、第２のメモリセルと、該第２のメモリセルが接続さ
れた第２のデータ線対と、該第２のデータ線対に読み出
された微小信号を増幅する第２のセンスアンプと、上記
第１のセンスアンプを駆動する第１の駆動信号線と、該
第１の駆動信号線と電源線とを接続する第１のスイッチ
手段と、上記第２のセンスアンプを駆動する第２の駆動
信号線と、該第２の駆動信号線と電源線とを接続する第
２のスイッチ手段とを有する半導体記憶装置において、
上記第１の駆動信号線と上記第２の駆動信号線の間に接
続手段を設ける。
が接続された第１のデータ線対と、該第１のデータ線対
に読み出された微小信号を増幅する第１のセンスアンプ
と、第２のメモリセルと、該第２のメモリセルが接続さ
れた第２のデータ線対と、該第２のデータ線対に読み出
された微小信号を増幅する第２のセンスアンプと、上記
第１のセンスアンプを駆動する第１の駆動信号線と、該
第１の駆動信号線と電源線とを接続する第１のスイッチ
手段と、上記第２のセンスアンプを駆動する第２の駆動
信号線と、該第２の駆動信号線と電源線とを接続する第
２のスイッチ手段とを有する半導体記憶装置において、
上記第１の駆動信号線と上記第２の駆動信号線の間に接
続手段を設ける。
【０００７】
【作用】上記構成とすることにより、第１の駆動信号線
側に蓄えられている電荷が、接続手段を介して第２の駆
動信号線側に流れ込む。この流れ込んだ電荷の分だけ、
第２の駆動信号線に電圧を印加したときに流れる電流を
抑えることができる。すなわち従来、単にショートする
だけで捨ててしまっていた電荷を別の線に流して再利用
することによって、消費電流を従来よりも低減できる。
側に蓄えられている電荷が、接続手段を介して第２の駆
動信号線側に流れ込む。この流れ込んだ電荷の分だけ、
第２の駆動信号線に電圧を印加したときに流れる電流を
抑えることができる。すなわち従来、単にショートする
だけで捨ててしまっていた電荷を別の線に流して再利用
することによって、消費電流を従来よりも低減できる。
【０００８】
【実施例】以下、本発明を詳細に説明する。
【０００９】図１は、本発明の第１の実施例を示す図で
ある。記号などは、ほとんど従来例で説明したものと同
じであるが、スイッチＳＰとスイッチＳＮとで接続され
た２系統のコモンソースＰＰ（ＰＰ１及びＰＰ２）及び
ＰＮ（ＰＮ１及びＰＮ２）があり、これに同様な回路が
接続している。スイッチＳＰとスイッチＳＮの制御端子
がＴＰ及びＴＮである。ＭＣはメモリセルであり、Ｗ１
１及びＷ２１はワード線であり、Ｄ１１〜／Ｄ２ｎはデ
ータ線対である。ＰＣ１０〜ＰＣ２ｎはショート回路で
あり、ＲＡ１１〜ＲＡ２ｎはセンスアンプである。ＤＰ
１１はＰＰ１をＶＤに充電するｐＭＯＳトランジスタで
ありその制御端子がＲＰ１、ＤＰ２１はこれのＰＰ２用
でありその制御端子がＲＰ２である。ＤＮ１１はＰＮ１
１をＶＳに放電するｎＭＯＳトランジスタでありその制
御端子がＲＮ１、ＤＮ２１はこれのＰＮ２用でありその
制御端子がＲＮ２である。本発明では、これらメモリセ
ルの構造及びデータ線並びにコモンソース線の例えば途
中で交差させる等を特定するものではない。この回路の
動作を図２を用いて説明する。なお、以下の説明におい
てワード線高電位電圧ＶＣＨ以外の高電位電圧はすべて
ＶＤと表すがこれらの電位は同じである必要はない。最
初の状態ではワード線はＷ１１及びＷ２１は低レベルＶ
Ｓである。また、ＲＰ１及びＲＰ２がＶＤでありＲＮ１
及びＲＮ２がＶＳであるためＤＰ１１〜ＤＮ２１はオフ
し、ＦＰ１及びＦＰ２がＶＤであるためＰＣ１０〜ＰＣ
２ｎがオンしているため、データ線Ｄ１１〜／Ｄ２１及
びＰＰ１〜ＰＮ２はＨＶにプリチャージされている。ま
ず、ＦＰ１が低レベルＶＳとなるとこれと接続されるシ
ョート回路がオフし、ＰＰ１及びＰＮ１及びデータ線Ｄ
１１〜／Ｄ１ｎはＨＶの電位でフローティングとなる。
この後、ワード線Ｗ１１が高レベルＶＣＨとなるとメモ
リセルＭＣ内のトランジスタがオンしデータ線に微小電
圧が発生する。この微小電圧はＲＰ１及びＲＮ１が反転
すると増幅される。この動作は従来例の動作と同じであ
る。なお、ＲＰ１及びＲＮ１が反転する前一時的ににＴ
Ｐ及びＴＮをオンさせてＨＶであるＰＰ２及びＰＮ２と
ＰＰ１及びＰＮ１とを各々接続しても変化は起こらない
ため後述の動作と同じにするためにＴＰ及びＴＮをオン
させても良い。データ線対Ｄ１１及び／Ｄ１１は読み出
し信号に応じて各々ＶＤ及びＶＳとなる。この後、ワー
ド線Ｗ１１が低レベルとなり、また、ＲＰ１及びＲＮ１
が反転しＰＰ１及びＰＮ１は各々ＶＤ及びＶＳの電位で
フローティングとなる。次のサイクルでまず、ＦＰ２が
低レベルＶＳとなりこれと接続するショート回路がオフ
し、ＰＰ２及びＰＮ２及びデータ線Ｄ２１〜／Ｄ２ｎは
ＨＶの電位でフローティングとなる。ワード線Ｗ２１が
高レベルＶＣＨとなり、メモリセルＭＣ内のトランジス
タがオンし図中ではデータ線Ｄ２１及び／Ｄ２１にメモ
リセルの信号に応じた微小電圧が発生する。この微小信
号が発生した後、本発明では、ＴＰ及びＴＮによってス
イッチＳＰ及びＳＮをオンさせる。これによって、ＰＰ
１とＰＰ２及びＰＮ１とＰＮ２とが各々ショートされ
る。これによって、ＶＤであるＰＰ１及びこれと電気的
に接続しているデータ線の電荷が、ＨＶであるＰＰ２に
流れ込み、ＰＰ２に接続しているセンスアンプのｐＭＯ
Ｓトランジスタを動作させる。同様に、ＶＳであるＰＮ
１及びこれと電気的に接続しているデータ線へ、ＨＶで
あるＰＮ２の電荷が流れ込み、ＰＮ２に接続しているセ
ンスアンプのｎＭＯＳトランジスタを動作させる。これ
によって、データ線Ｄ２１〜Ｄ２ｎ上の微小信号は増幅
されることになる。この増幅は、同じデータ線数を持つ
ＰＰ及びＰＮの組であれば総容量は等しいので本来の振
幅の半分まで行われる。すなわち、データ線の高レベル
側はＶＤ＋ＨＶの２分の１倍の電位であるＶＭ１まで、
低レベル側はＶＳ＋ＨＶの２分の１倍の電位であるＶＭ
２までである。このためＤ１１及び／Ｄ１１側の電位も
同様になる。この後ＴＰ及びＴＮを反転しスイッチＳＰ
及びＳＮをオフする。次に、ＲＰ２及びＲＮ２を反転
し、通常のセンスアンプ動作を行う。この時は、既に本
来の振幅の半分まで増幅されているため電源端子ＶＤ及
びＶＳからＤＰ２１及びＤＮ２１を介して補う電荷は通
常の半分で良い。また、本来の振幅の半分まで増幅され
ているため通常のセンスアンプ動作での貫通電流も小さ
い。本来の振幅の半分となったＤ１１及び／Ｄ１１側で
はＦＰ１が高レベルＶＤとなってショート回路がオン
し、ショートされる。すなわち、ショートして捨ててし
まう電荷は従来の半分となったのである。さて、通常の
センスアンプ動作によって本来の振幅となったＤ２１及
び／Ｄ２１側では、ＲＰ２及びＲＮ２がオフし、ＰＰ２
及びＰＮ２は各々ＶＤ及びＶＳの電位でフローティング
となる。また、ワード線Ｗ２１が低レベルＶＳとなりメ
モリセル内のトランジスタはオフする。この状態で図示
はしないが、Ｗ１１を選択しＤ１１及び／Ｄ１１に微小
信号を読み出せば、再び、スイッチＳＰ及びＳＮをオン
することによって同様な動作を行うことができる。今度
は、Ｄ１１及び／Ｄ１１上で本来の振幅の半分までＰＰ
２及びＰＮ２及びこれと接続するデータ線の電荷によっ
て増幅を行うのである。このような動作を繰り返すこと
により、本発明では、従来と比べてデータ線の充放電電
流をおよそ半分にすることができる。
ある。記号などは、ほとんど従来例で説明したものと同
じであるが、スイッチＳＰとスイッチＳＮとで接続され
た２系統のコモンソースＰＰ（ＰＰ１及びＰＰ２）及び
ＰＮ（ＰＮ１及びＰＮ２）があり、これに同様な回路が
接続している。スイッチＳＰとスイッチＳＮの制御端子
がＴＰ及びＴＮである。ＭＣはメモリセルであり、Ｗ１
１及びＷ２１はワード線であり、Ｄ１１〜／Ｄ２ｎはデ
ータ線対である。ＰＣ１０〜ＰＣ２ｎはショート回路で
あり、ＲＡ１１〜ＲＡ２ｎはセンスアンプである。ＤＰ
１１はＰＰ１をＶＤに充電するｐＭＯＳトランジスタで
ありその制御端子がＲＰ１、ＤＰ２１はこれのＰＰ２用
でありその制御端子がＲＰ２である。ＤＮ１１はＰＮ１
１をＶＳに放電するｎＭＯＳトランジスタでありその制
御端子がＲＮ１、ＤＮ２１はこれのＰＮ２用でありその
制御端子がＲＮ２である。本発明では、これらメモリセ
ルの構造及びデータ線並びにコモンソース線の例えば途
中で交差させる等を特定するものではない。この回路の
動作を図２を用いて説明する。なお、以下の説明におい
てワード線高電位電圧ＶＣＨ以外の高電位電圧はすべて
ＶＤと表すがこれらの電位は同じである必要はない。最
初の状態ではワード線はＷ１１及びＷ２１は低レベルＶ
Ｓである。また、ＲＰ１及びＲＰ２がＶＤでありＲＮ１
及びＲＮ２がＶＳであるためＤＰ１１〜ＤＮ２１はオフ
し、ＦＰ１及びＦＰ２がＶＤであるためＰＣ１０〜ＰＣ
２ｎがオンしているため、データ線Ｄ１１〜／Ｄ２１及
びＰＰ１〜ＰＮ２はＨＶにプリチャージされている。ま
ず、ＦＰ１が低レベルＶＳとなるとこれと接続されるシ
ョート回路がオフし、ＰＰ１及びＰＮ１及びデータ線Ｄ
１１〜／Ｄ１ｎはＨＶの電位でフローティングとなる。
この後、ワード線Ｗ１１が高レベルＶＣＨとなるとメモ
リセルＭＣ内のトランジスタがオンしデータ線に微小電
圧が発生する。この微小電圧はＲＰ１及びＲＮ１が反転
すると増幅される。この動作は従来例の動作と同じであ
る。なお、ＲＰ１及びＲＮ１が反転する前一時的ににＴ
Ｐ及びＴＮをオンさせてＨＶであるＰＰ２及びＰＮ２と
ＰＰ１及びＰＮ１とを各々接続しても変化は起こらない
ため後述の動作と同じにするためにＴＰ及びＴＮをオン
させても良い。データ線対Ｄ１１及び／Ｄ１１は読み出
し信号に応じて各々ＶＤ及びＶＳとなる。この後、ワー
ド線Ｗ１１が低レベルとなり、また、ＲＰ１及びＲＮ１
が反転しＰＰ１及びＰＮ１は各々ＶＤ及びＶＳの電位で
フローティングとなる。次のサイクルでまず、ＦＰ２が
低レベルＶＳとなりこれと接続するショート回路がオフ
し、ＰＰ２及びＰＮ２及びデータ線Ｄ２１〜／Ｄ２ｎは
ＨＶの電位でフローティングとなる。ワード線Ｗ２１が
高レベルＶＣＨとなり、メモリセルＭＣ内のトランジス
タがオンし図中ではデータ線Ｄ２１及び／Ｄ２１にメモ
リセルの信号に応じた微小電圧が発生する。この微小信
号が発生した後、本発明では、ＴＰ及びＴＮによってス
イッチＳＰ及びＳＮをオンさせる。これによって、ＰＰ
１とＰＰ２及びＰＮ１とＰＮ２とが各々ショートされ
る。これによって、ＶＤであるＰＰ１及びこれと電気的
に接続しているデータ線の電荷が、ＨＶであるＰＰ２に
流れ込み、ＰＰ２に接続しているセンスアンプのｐＭＯ
Ｓトランジスタを動作させる。同様に、ＶＳであるＰＮ
１及びこれと電気的に接続しているデータ線へ、ＨＶで
あるＰＮ２の電荷が流れ込み、ＰＮ２に接続しているセ
ンスアンプのｎＭＯＳトランジスタを動作させる。これ
によって、データ線Ｄ２１〜Ｄ２ｎ上の微小信号は増幅
されることになる。この増幅は、同じデータ線数を持つ
ＰＰ及びＰＮの組であれば総容量は等しいので本来の振
幅の半分まで行われる。すなわち、データ線の高レベル
側はＶＤ＋ＨＶの２分の１倍の電位であるＶＭ１まで、
低レベル側はＶＳ＋ＨＶの２分の１倍の電位であるＶＭ
２までである。このためＤ１１及び／Ｄ１１側の電位も
同様になる。この後ＴＰ及びＴＮを反転しスイッチＳＰ
及びＳＮをオフする。次に、ＲＰ２及びＲＮ２を反転
し、通常のセンスアンプ動作を行う。この時は、既に本
来の振幅の半分まで増幅されているため電源端子ＶＤ及
びＶＳからＤＰ２１及びＤＮ２１を介して補う電荷は通
常の半分で良い。また、本来の振幅の半分まで増幅され
ているため通常のセンスアンプ動作での貫通電流も小さ
い。本来の振幅の半分となったＤ１１及び／Ｄ１１側で
はＦＰ１が高レベルＶＤとなってショート回路がオン
し、ショートされる。すなわち、ショートして捨ててし
まう電荷は従来の半分となったのである。さて、通常の
センスアンプ動作によって本来の振幅となったＤ２１及
び／Ｄ２１側では、ＲＰ２及びＲＮ２がオフし、ＰＰ２
及びＰＮ２は各々ＶＤ及びＶＳの電位でフローティング
となる。また、ワード線Ｗ２１が低レベルＶＳとなりメ
モリセル内のトランジスタはオフする。この状態で図示
はしないが、Ｗ１１を選択しＤ１１及び／Ｄ１１に微小
信号を読み出せば、再び、スイッチＳＰ及びＳＮをオン
することによって同様な動作を行うことができる。今度
は、Ｄ１１及び／Ｄ１１上で本来の振幅の半分までＰＰ
２及びＰＮ２及びこれと接続するデータ線の電荷によっ
て増幅を行うのである。このような動作を繰り返すこと
により、本発明では、従来と比べてデータ線の充放電電
流をおよそ半分にすることができる。
【００１０】図３は、本発明を更に具体的に示した本発
明の第２の実施例である。本実施例では、メモリセルア
レイＡＲ１１及びＡＲ１２とＡＲ２１及びＡＲ２２との
組についてそれらに対応するＰＰ及びＰＮ間をスイッチ
で接続して前述の動作を行う。ＡＭ１１〜ＡＭ２２は２
組のデ−線対で共用されており、ＳＨ１１〜ＳＨ２２で
制御されるｎＭＯＳトランジスタによってどちらのデー
タ線と電気的に接続するかを決める。このような構成と
すると、メモリセルのレイアウトピッチよりもゆるいピ
ッチでＡＭ１１〜ＡＭ２２のレイアウトを行うことがで
きる。また、ＰＰ１１とＰＰ２１とを接続するスイッチ
ＳＰ１１はｐＭＯＳトランジスタで構成した。同様にＳ
Ｎ１１はｎＭＯＳトランジスタで構成したＰＮ１１とＰ
Ｎ２１とを接続するスイッチであり、ＳＰ１２はＰＰ１
２とＰＰ２２とを接続するｐＭＯＳトランジスタのスイ
ッチ、ＳＮ１２はＰＮ１２とＰＮ２２とを接続するｎＭ
ＯＳトランジスタのスイッチである。この動作を、図４
を用いて説明する。ＣＫはこの実施例の回路の動作を制
御するクロック信号である。ここでは、ＡＲ１１及びＡ
Ｒ２１が交互に選択される場合を例にする。このため、
ＳＨ１１２及びＳＨ１２１及びＳＨ２１２及びＳＨ２２
１は常に高レベルであり、これと接続するｎＭＯＳトラ
ンジスタは常にオンしている。ＳＨ１１１及びＳＨ１２
２及びＳＨ２１１及びＳＨ２２２は動作に応じて低レベ
ルＶＳとなり選択しないメモリセルアレイを電気的に切
り離す。さて、ＣＫが低レベルから高レベルとなると、
まず、ＳＨ１１１及びＳＨ１２２が低レベルＶＳとな
り、ＡＭ１１及びＡＭ１２はメモリセルアレイＡＲ１１
とのみ電気的に接続された状態となる。また、ＦＰ１１
およびＦＰ１２が高レベルＶＤから低レベルＶＳとなり
データ線及びＰＰ１１〜ＰＮ１２のショート及びＨＶへ
のプリチャージが解除される。この後、ワード線Ｗ１１
が選択され高レベルＶＣＨとなり、データ線Ｄ１１及び
／Ｄ１１上に微小信号が発生する。ここで、ＴＰ１及び
ＴＰ２及びＴＮ１及びＴＮ２が反転しＰＰ１１とＰＰ２
１、ＰＰ１２とＰＰ２２及びＰＮ１１とＰＮ２１、ＰＮ
１２とＰＮ２２とがショートされるがこれは同電位であ
るためなんの変化も生じない。ＴＰ１〜ＴＮ２がまた反
転した後、ＲＰ１１及びＲＰ１２が高レベルＶＤから低
レベルＶＳとなりまたＲＮ１１及びＲＮ１２が低レベル
ＶＳから高レベルＶＤとなるとセンスアンプＲＡ１１〜
ＲＡ２ｎが動作し、データ線上の微小信号は増幅され
る。増幅が終わると、ＲＰ１１及びＲＰ１２及びＲＮ１
１及びＲＮ１２は反転し、ＰＰ１１及びＰＰ１２及びＰ
Ｎ１１及びＰＮ１２はフローティング状態となる。ま
た、ワード線Ｗ１１は低レベルＶＳとなる。ここでクロ
ックＣＫの次のサイクルによってワード線Ｗ２１が選択
されデータ線Ｄ２１及び／Ｄ２１に微小信号が発生す
る。この後、ＴＰ１及びＴＰ２及びＴＮ１及びＴＮ２が
反転し、ＰＰ１１とＰＰ２１及びＰＰ１２とＰＰ２２及
びＰＮ１１とＰＮ２１及びＰＮ１２とＰＮ２２とがショ
ートされるのである。これによって、図１及び図２で説
明したように本来のデータ線振幅の半分の振幅まで増幅
される。この後、ＲＰ１１及びＲＰ１２及びＲＮ１１及
びＲＮ１２が反転し、データ線対はＶＤ−ＶＳの振幅ま
で増幅される。その後、ＦＰ１１及びＦＰ１２が高レベ
ルとなりＤ１１及び／Ｄ１１はショートされる。以降の
説明はこの繰返しであるので省略するが、このように本
発明を用いれば、データ線の充放電電流を従来のおよそ
半分にすることができるのである。
明の第２の実施例である。本実施例では、メモリセルア
レイＡＲ１１及びＡＲ１２とＡＲ２１及びＡＲ２２との
組についてそれらに対応するＰＰ及びＰＮ間をスイッチ
で接続して前述の動作を行う。ＡＭ１１〜ＡＭ２２は２
組のデ−線対で共用されており、ＳＨ１１〜ＳＨ２２で
制御されるｎＭＯＳトランジスタによってどちらのデー
タ線と電気的に接続するかを決める。このような構成と
すると、メモリセルのレイアウトピッチよりもゆるいピ
ッチでＡＭ１１〜ＡＭ２２のレイアウトを行うことがで
きる。また、ＰＰ１１とＰＰ２１とを接続するスイッチ
ＳＰ１１はｐＭＯＳトランジスタで構成した。同様にＳ
Ｎ１１はｎＭＯＳトランジスタで構成したＰＮ１１とＰ
Ｎ２１とを接続するスイッチであり、ＳＰ１２はＰＰ１
２とＰＰ２２とを接続するｐＭＯＳトランジスタのスイ
ッチ、ＳＮ１２はＰＮ１２とＰＮ２２とを接続するｎＭ
ＯＳトランジスタのスイッチである。この動作を、図４
を用いて説明する。ＣＫはこの実施例の回路の動作を制
御するクロック信号である。ここでは、ＡＲ１１及びＡ
Ｒ２１が交互に選択される場合を例にする。このため、
ＳＨ１１２及びＳＨ１２１及びＳＨ２１２及びＳＨ２２
１は常に高レベルであり、これと接続するｎＭＯＳトラ
ンジスタは常にオンしている。ＳＨ１１１及びＳＨ１２
２及びＳＨ２１１及びＳＨ２２２は動作に応じて低レベ
ルＶＳとなり選択しないメモリセルアレイを電気的に切
り離す。さて、ＣＫが低レベルから高レベルとなると、
まず、ＳＨ１１１及びＳＨ１２２が低レベルＶＳとな
り、ＡＭ１１及びＡＭ１２はメモリセルアレイＡＲ１１
とのみ電気的に接続された状態となる。また、ＦＰ１１
およびＦＰ１２が高レベルＶＤから低レベルＶＳとなり
データ線及びＰＰ１１〜ＰＮ１２のショート及びＨＶへ
のプリチャージが解除される。この後、ワード線Ｗ１１
が選択され高レベルＶＣＨとなり、データ線Ｄ１１及び
／Ｄ１１上に微小信号が発生する。ここで、ＴＰ１及び
ＴＰ２及びＴＮ１及びＴＮ２が反転しＰＰ１１とＰＰ２
１、ＰＰ１２とＰＰ２２及びＰＮ１１とＰＮ２１、ＰＮ
１２とＰＮ２２とがショートされるがこれは同電位であ
るためなんの変化も生じない。ＴＰ１〜ＴＮ２がまた反
転した後、ＲＰ１１及びＲＰ１２が高レベルＶＤから低
レベルＶＳとなりまたＲＮ１１及びＲＮ１２が低レベル
ＶＳから高レベルＶＤとなるとセンスアンプＲＡ１１〜
ＲＡ２ｎが動作し、データ線上の微小信号は増幅され
る。増幅が終わると、ＲＰ１１及びＲＰ１２及びＲＮ１
１及びＲＮ１２は反転し、ＰＰ１１及びＰＰ１２及びＰ
Ｎ１１及びＰＮ１２はフローティング状態となる。ま
た、ワード線Ｗ１１は低レベルＶＳとなる。ここでクロ
ックＣＫの次のサイクルによってワード線Ｗ２１が選択
されデータ線Ｄ２１及び／Ｄ２１に微小信号が発生す
る。この後、ＴＰ１及びＴＰ２及びＴＮ１及びＴＮ２が
反転し、ＰＰ１１とＰＰ２１及びＰＰ１２とＰＰ２２及
びＰＮ１１とＰＮ２１及びＰＮ１２とＰＮ２２とがショ
ートされるのである。これによって、図１及び図２で説
明したように本来のデータ線振幅の半分の振幅まで増幅
される。この後、ＲＰ１１及びＲＰ１２及びＲＮ１１及
びＲＮ１２が反転し、データ線対はＶＤ−ＶＳの振幅ま
で増幅される。その後、ＦＰ１１及びＦＰ１２が高レベ
ルとなりＤ１１及び／Ｄ１１はショートされる。以降の
説明はこの繰返しであるので省略するが、このように本
発明を用いれば、データ線の充放電電流を従来のおよそ
半分にすることができるのである。
【００１１】本発明では、２系統のＰＰとＰＮとをショ
ートして本来の振幅の半分の振幅まで増幅を行うが、シ
ョートを行う２系統のレイアウト的な配置を図５及び図
６に示す。図５はショートを行うスイッチＳ１及びＳ２
を挟んで両側にメモリセルアレイＡＲ１１〜ＡＲ２１及
びセンスアンプやショート回路を含むＡＭ１１〜ＡＭ２
２を配置する方法であり、図６は一列に並んだＡＲ１１
〜ＡＲ１４及びＡＭ１１〜ＡＭ１５と平行にスイッチ回
路Ｓ１〜Ｓ４を置き図に示すように結線する配置であ
る。図６ではＳ１とＳ３はメモリセルアレイを挟んでＳ
２とＳ４の反対に置いているが、同じ方向においても良
い。図５の配置の方がスイッチ回路Ｓ１及びＳ２との結
線数は少ないが、ＡＲ１１とＡＲ２１とが距離的に離れ
過ぎていたり、スイッチ回路の場所にボンディングパッ
ドが配置されてレイアウトが困難な場合には図６の配置
も望ましい。図５の配置での動作は図３の実施例の通り
である。図６でも本質的には同じであり、最初、ＡＲ１
１を選択して、ＡＭ１１とＡＭ１２を動作させて、次に
ＡＲ１３を選択して、ＡＭ１２及びＡＭ１４を動作させ
る。この時、スイッチＳ１とＳ２を用いて、ＰＰ１１と
ＰＰ１１をＰＰ１３とＰＮ１３と電気的に接続し、ま
た、ＰＰ１２とＰＮ１２をＰＰ１４とＰＮ１４と電気的
に接続する。これによって、前述のような動作を行うこ
とができるのである。このように図６の配置では、メモ
リセルアレイをこのように一個置きに選択するようにす
れば良い。どちらの方法でも本発明の長所を発揮するこ
とができるのである。
ートして本来の振幅の半分の振幅まで増幅を行うが、シ
ョートを行う２系統のレイアウト的な配置を図５及び図
６に示す。図５はショートを行うスイッチＳ１及びＳ２
を挟んで両側にメモリセルアレイＡＲ１１〜ＡＲ２１及
びセンスアンプやショート回路を含むＡＭ１１〜ＡＭ２
２を配置する方法であり、図６は一列に並んだＡＲ１１
〜ＡＲ１４及びＡＭ１１〜ＡＭ１５と平行にスイッチ回
路Ｓ１〜Ｓ４を置き図に示すように結線する配置であ
る。図６ではＳ１とＳ３はメモリセルアレイを挟んでＳ
２とＳ４の反対に置いているが、同じ方向においても良
い。図５の配置の方がスイッチ回路Ｓ１及びＳ２との結
線数は少ないが、ＡＲ１１とＡＲ２１とが距離的に離れ
過ぎていたり、スイッチ回路の場所にボンディングパッ
ドが配置されてレイアウトが困難な場合には図６の配置
も望ましい。図５の配置での動作は図３の実施例の通り
である。図６でも本質的には同じであり、最初、ＡＲ１
１を選択して、ＡＭ１１とＡＭ１２を動作させて、次に
ＡＲ１３を選択して、ＡＭ１２及びＡＭ１４を動作させ
る。この時、スイッチＳ１とＳ２を用いて、ＰＰ１１と
ＰＰ１１をＰＰ１３とＰＮ１３と電気的に接続し、ま
た、ＰＰ１２とＰＮ１２をＰＰ１４とＰＮ１４と電気的
に接続する。これによって、前述のような動作を行うこ
とができるのである。このように図６の配置では、メモ
リセルアレイをこのように一個置きに選択するようにす
れば良い。どちらの方法でも本発明の長所を発揮するこ
とができるのである。
【００１２】図７に本発明を用いたＤＲＡＭの構成を示
す。／ＲＡＳはＸ系の起動信号であり、／ＣＡＳはＹ系
の起動信号であり、／ＷＥは書き込み動作を行うか否か
の選択信号であり、／ＯＥは外部へ信号出力を出すか否
かの選択信号である。ＣＬＫはこれら外部信号の入力バ
ッファ及びこれら外部信号から様々な内部制御信号を発
生する回路である。Ａ１〜Ａｎはアドレス信号であり、
ＡＤＢｕｆはこのアドレスバッファである。ＡＲはメモ
リセルアレイである。Ｒｏｗ ＤｅｃはＸデコーダ及び
ワードドライバであり、Ｃｏｌｏｍｎ ＤｅｃはＹデコ
ーダ及びドライバである。ＡＭはセンスアンプやショー
ト回路や読み出し回路などのデータ線関連回路である。
Ｄｉｎ Ｂｕｆは入力バッファであり、Ｄｏｕｔ Ｂｕ
ｆは出力バッファであり、Ｄｉｎが入力端子であり、Ｄ
ｏｕｔがその出力信号端子である。Ｓは本発明固有のこ
れまでの実施例で説明したショート回路である。ＲＦは
リフレッシュ制御回路であり、ＡＤＣはアドレスカウン
タであり、本発明では後述するような回路を用いて構成
することができる。
す。／ＲＡＳはＸ系の起動信号であり、／ＣＡＳはＹ系
の起動信号であり、／ＷＥは書き込み動作を行うか否か
の選択信号であり、／ＯＥは外部へ信号出力を出すか否
かの選択信号である。ＣＬＫはこれら外部信号の入力バ
ッファ及びこれら外部信号から様々な内部制御信号を発
生する回路である。Ａ１〜Ａｎはアドレス信号であり、
ＡＤＢｕｆはこのアドレスバッファである。ＡＲはメモ
リセルアレイである。Ｒｏｗ ＤｅｃはＸデコーダ及び
ワードドライバであり、Ｃｏｌｏｍｎ ＤｅｃはＹデコ
ーダ及びドライバである。ＡＭはセンスアンプやショー
ト回路や読み出し回路などのデータ線関連回路である。
Ｄｉｎ Ｂｕｆは入力バッファであり、Ｄｏｕｔ Ｂｕ
ｆは出力バッファであり、Ｄｉｎが入力端子であり、Ｄ
ｏｕｔがその出力信号端子である。Ｓは本発明固有のこ
れまでの実施例で説明したショート回路である。ＲＦは
リフレッシュ制御回路であり、ＡＤＣはアドレスカウン
タであり、本発明では後述するような回路を用いて構成
することができる。
【００１３】次に、制御回路の例について説明する。図
４の本発明の動作と、図１４の従来例の動作とで大きな
点は、従来例では、ワード線を低レベルＶＳとした後で
ＦＰを高レベルとしてショート回路をオンさせるのにた
いして、本発明では、もう一方のワード線を選択するま
で低レベルのままにして置く点である。図８に本発明に
用いるこのようなパルスを発生する制御回路の例を示
す。／ＲＯは、クロックＣＫから発生させたワード線の
選択サイクルと同じサイクルで動作するクロックであ
る。一方、ＲＫはこの／ＲＯのクロックを分周した２倍
のクロック周期を持つクロック信号である。２ヶの２入
力のＮＡＮＤがあり、一方のＮＡＮＤには／ＲＯとＲＫ
が入力し、他方のＮＡＮＤには／ＲＯとＲＫをインバー
タ反転した／ＲＫが入力する。ＮＡＮＤの出力は各々／
ＦＰ１及び／ＦＰ２であり、このインバータ反転した出
力がＦＰ１及びＦＰ２である。これらを用いれば、図９
に示すように所望のパルスを発生することができる。す
なわち、出力が／ＦＰ１であるＮＡＮＤには、／ＲＯと
／ＲＫが入力するため、／ＲＫが高レベルの時の／ＲＯ
のパルスが反転して／ＦＰ１に発生しそれ以外は高レベ
ルである。この／ＦＰ１を反転したＦＰ１は図４に示し
たものと同じ信号となっている。同様に、／ＦＰ２には
ＲＫが高レベルの時の／ＲＯのパルスが反転して現れ
る。この／ＦＰ２を反転したＦＰ２は図４に示したもの
と少し異なり最初が図４ではＶＤであるが、これは問題
とはならず図４の動作と同じ動作を行うことができる。
４の本発明の動作と、図１４の従来例の動作とで大きな
点は、従来例では、ワード線を低レベルＶＳとした後で
ＦＰを高レベルとしてショート回路をオンさせるのにた
いして、本発明では、もう一方のワード線を選択するま
で低レベルのままにして置く点である。図８に本発明に
用いるこのようなパルスを発生する制御回路の例を示
す。／ＲＯは、クロックＣＫから発生させたワード線の
選択サイクルと同じサイクルで動作するクロックであ
る。一方、ＲＫはこの／ＲＯのクロックを分周した２倍
のクロック周期を持つクロック信号である。２ヶの２入
力のＮＡＮＤがあり、一方のＮＡＮＤには／ＲＯとＲＫ
が入力し、他方のＮＡＮＤには／ＲＯとＲＫをインバー
タ反転した／ＲＫが入力する。ＮＡＮＤの出力は各々／
ＦＰ１及び／ＦＰ２であり、このインバータ反転した出
力がＦＰ１及びＦＰ２である。これらを用いれば、図９
に示すように所望のパルスを発生することができる。す
なわち、出力が／ＦＰ１であるＮＡＮＤには、／ＲＯと
／ＲＫが入力するため、／ＲＫが高レベルの時の／ＲＯ
のパルスが反転して／ＦＰ１に発生しそれ以外は高レベ
ルである。この／ＦＰ１を反転したＦＰ１は図４に示し
たものと同じ信号となっている。同様に、／ＦＰ２には
ＲＫが高レベルの時の／ＲＯのパルスが反転して現れ
る。この／ＦＰ２を反転したＦＰ２は図４に示したもの
と少し異なり最初が図４ではＶＤであるが、これは問題
とはならず図４の動作と同じ動作を行うことができる。
【００１４】図１０は、本発明に用いる制御回路例の第
２の回路であるアドレスカウンタの例である。ＡＤＣ０
〜ＡＤＣｊは各々破線で囲った回路ＡＤＣを示す。ＡＤ
Ｃにおいて、ＩＮＴはこの回路を使用しない時に低レベ
ルとしておいて出力Ａを高レベルにする信号である。Ｃ
ｋはクロック信号であり、Ｃｉ及びＣｊはＡＤＣをＡＤ
Ｃ０〜ＡＤＣｊのように接続し大きな分周器として用い
る場合の入力及び出力端子である。ＡＤＣは単体では、
ＩＮＴが高レベルＶＤでありＣｉが高レベルＶＤの時に
クロックＣｋを２倍に分周した信号をＡ及びＣｊに出力
する回路である。ＲＭはこのアドレスカウンタを動作さ
せるか否かを選択する信号である。Ｒ０はクロック信号
である。図１１を用いてこのアドレスカウンタの動作の
概略を説明する。まず、最初はＲＭが低レベルであるた
め、ＡＤＣ０〜ＡＤＣｊの出力ＲＫ及びＡ１Ｒ及びＡｊ
Ｒはすべて高レベルＶＤとなっている。ＲＭが高レベル
となると、各ＡＤＣの回路はクロックによって動作でき
るようになる。これによって、ＲＫはＲ０を２倍に分周
し、Ａ１ＲはこのＲＫをさらに２倍に分周する。以下同
様である。このうちＲＫを用いれば、図８及び図９で説
明したように所望のＦＰ１及びＦＰ２を発生することが
できる。他の出力Ａ１Ｒ〜ＡｊＲでメモリセルがうまく
選択されるようにデコーダ及びドライバを構成する。な
お、ＲＭは／ＲＡＳや／ＣＡＳや／ＯＥや／ＷＥの信号
のタイミング関係や信号レベルの組み合わせで発生でき
るようにしておけば良い。
２の回路であるアドレスカウンタの例である。ＡＤＣ０
〜ＡＤＣｊは各々破線で囲った回路ＡＤＣを示す。ＡＤ
Ｃにおいて、ＩＮＴはこの回路を使用しない時に低レベ
ルとしておいて出力Ａを高レベルにする信号である。Ｃ
ｋはクロック信号であり、Ｃｉ及びＣｊはＡＤＣをＡＤ
Ｃ０〜ＡＤＣｊのように接続し大きな分周器として用い
る場合の入力及び出力端子である。ＡＤＣは単体では、
ＩＮＴが高レベルＶＤでありＣｉが高レベルＶＤの時に
クロックＣｋを２倍に分周した信号をＡ及びＣｊに出力
する回路である。ＲＭはこのアドレスカウンタを動作さ
せるか否かを選択する信号である。Ｒ０はクロック信号
である。図１１を用いてこのアドレスカウンタの動作の
概略を説明する。まず、最初はＲＭが低レベルであるた
め、ＡＤＣ０〜ＡＤＣｊの出力ＲＫ及びＡ１Ｒ及びＡｊ
Ｒはすべて高レベルＶＤとなっている。ＲＭが高レベル
となると、各ＡＤＣの回路はクロックによって動作でき
るようになる。これによって、ＲＫはＲ０を２倍に分周
し、Ａ１ＲはこのＲＫをさらに２倍に分周する。以下同
様である。このうちＲＫを用いれば、図８及び図９で説
明したように所望のＦＰ１及びＦＰ２を発生することが
できる。他の出力Ａ１Ｒ〜ＡｊＲでメモリセルがうまく
選択されるようにデコーダ及びドライバを構成する。な
お、ＲＭは／ＲＡＳや／ＣＡＳや／ＯＥや／ＷＥの信号
のタイミング関係や信号レベルの組み合わせで発生でき
るようにしておけば良い。
【００１５】以上、ＤＲＡＭの待機時のリフレッシュ動
作に本発明を用いた例を述べたが、擬似ＳＲＡＭの待機
時のリフレッシュ動作にも同様に適用できる。本発明は
他にメモリセルを読み出す順番があらかじめ決まってい
る画像メモリのようなシリアルアクセスメモリの読み出
し動作にも適用できる。予め、読みだす情報を２系統の
ＰＰ及びＰＮがショートできるようにしたメモリセルア
レイに順番に書き込んでおけば良い。また、ＤＲＡＭに
おいて、１９９１ ＳＹＭＰＯＳＩＵＭ ＯＮＶＬＳＩ
ＣＩＲＣＵＩＴＳのダイジェストの第６５頁〜第６６
頁に記載の一つのキャパシタに２ヶのトランジスタを並
列に接続して読み出しと平行してリフレッシュを行う方
式にも適用することができる。さらに、１９９１ ＩＳ
ＳＣＣのダイジェストの第１０６頁〜第１０７頁に記載
のＤＲＡＭメモリセルを直列に接続して、これを順に読
み出す方式にも適用可能である。また、ＤＲＡＭの通常
の読み出し動作においても本発明の本質を変えずに適用
できるような場合もありえる。
作に本発明を用いた例を述べたが、擬似ＳＲＡＭの待機
時のリフレッシュ動作にも同様に適用できる。本発明は
他にメモリセルを読み出す順番があらかじめ決まってい
る画像メモリのようなシリアルアクセスメモリの読み出
し動作にも適用できる。予め、読みだす情報を２系統の
ＰＰ及びＰＮがショートできるようにしたメモリセルア
レイに順番に書き込んでおけば良い。また、ＤＲＡＭに
おいて、１９９１ ＳＹＭＰＯＳＩＵＭ ＯＮＶＬＳＩ
ＣＩＲＣＵＩＴＳのダイジェストの第６５頁〜第６６
頁に記載の一つのキャパシタに２ヶのトランジスタを並
列に接続して読み出しと平行してリフレッシュを行う方
式にも適用することができる。さらに、１９９１ ＩＳ
ＳＣＣのダイジェストの第１０６頁〜第１０７頁に記載
のＤＲＡＭメモリセルを直列に接続して、これを順に読
み出す方式にも適用可能である。また、ＤＲＡＭの通常
の読み出し動作においても本発明の本質を変えずに適用
できるような場合もありえる。
【００１６】図１２は本発明を用いたシステム構成を示
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＲＡＳ及び
／ＣＡＳは本発明を用いたＤＲＡＭの起動をかける信号
である。ＳＧはＣＰＵとシステム内の他の装置との信号
のやりとりをまとめて表わしたものである。Ｍとしては
擬似ＳＲＡＭ等も考えられる。この時はもちろんそれに
応じた起動信号や制御信号が存在する。本発明を用いた
半導体装置を用いれば待機時におけるリフレシュ動作時
にデータ線の充放電電流をほぼ半分にすることができる
ため待機時の電流を小さくすることができる。このた
め、電池駆動可能な小さな待機時電流を実現することが
できる。
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＲＡＳ及び
／ＣＡＳは本発明を用いたＤＲＡＭの起動をかける信号
である。ＳＧはＣＰＵとシステム内の他の装置との信号
のやりとりをまとめて表わしたものである。Ｍとしては
擬似ＳＲＡＭ等も考えられる。この時はもちろんそれに
応じた起動信号や制御信号が存在する。本発明を用いた
半導体装置を用いれば待機時におけるリフレシュ動作時
にデータ線の充放電電流をほぼ半分にすることができる
ため待機時の電流を小さくすることができる。このた
め、電池駆動可能な小さな待機時電流を実現することが
できる。
【００１７】
【発明の効果】第１のデータ線対及びこれと接続する第
１のＰＮ及びＰＰと第２のデータ線対及びこれと接続す
る第２のＰＮ及びＰＰにおいて、第１及び第２のＰＰ及
びＰＮをショートする手段を設けたことにより、第２の
データ線上の微小信号は本来の半分の振幅まで第１のデ
ータ線対及びこれと接続する第１のＰＮ及びＰＰの電荷
によって増幅できることになる。すなわち従来、単にシ
ョートするだけで捨ててしまっていた電荷によって本来
の半分の振幅までの増幅を行うのである。この後通常通
りのセンスアンプによる増幅を行い本来の振幅を得る。
これを繰り返すことによって、データ線電流を従来のお
よそ半分にできる。
１のＰＮ及びＰＰと第２のデータ線対及びこれと接続す
る第２のＰＮ及びＰＰにおいて、第１及び第２のＰＰ及
びＰＮをショートする手段を設けたことにより、第２の
データ線上の微小信号は本来の半分の振幅まで第１のデ
ータ線対及びこれと接続する第１のＰＮ及びＰＰの電荷
によって増幅できることになる。すなわち従来、単にシ
ョートするだけで捨ててしまっていた電荷によって本来
の半分の振幅までの増幅を行うのである。この後通常通
りのセンスアンプによる増幅を行い本来の振幅を得る。
これを繰り返すことによって、データ線電流を従来のお
よそ半分にできる。
【図１】本発明の第１の実施例を示す図。
【図２】第１の実施例の動作を示す図。
【図３】本発明の第２の実施例を示す図。
【図４】第２の実施例の動作を示す図。
【図５】本発明を用いたＤＲＡＭの構成を示す図。
【図６】レイアウト上の第１の配置を示す図。
【図７】レイアウト上の第２の配置を示す図。
【図８】制御回路例の第１の回路を示す図。
【図９】図８の回路の動作を示す図。
【図１０】制御回路例の第２の回路を示す図。
【図１１】図１０の回路の動作を示す図。
【図１２】本発明を用いたシステム構成を示す図。
【図１３】従来例を示す図。
【図１４】従来例の動作を示す図。
ＭＣ…メモリセル、Ｗ１１〜Ｗ２ｍ…ワード線、Ｄ１１
〜／Ｄ１（２ｎ）…データ線、ＰＣ１０〜ＰＮ２ｎ〜シ
ョート回路、ＲＡ１１〜ＲＡ２ｎ…センスアンプ、ＰＰ
１〜ＰＮ２２…コモンソース線、ＤＡ１，ＤＡ２…入出
力ゲート、Ｓ，ＳＰ，ＳＮ，ＳＰ１１〜ＳＮ１２…スイ
ッチ回路、ＣＬＫ…制御回路、ＲＦ…リフレッシュ制御
回路、ＡＤＣ…アドレスカウンタ、ＡＤＢｕｆ…アドレ
スバッファ、Ｄｉｎ Ｂｕｆ…Ｄｉｎバッファ、Ｄｏｕ
ｔ Ｂｕｆ…Ｄｏｕｔバッファ、Ｒｏｗ Ｄｅｃ…Ｘデ
コーダ，ワードドライバ、Ｃｏｌｕｍｎ Ｄｅｃ…Ｙデ
コーダ・ドライバ、ＡＤＣ…アドレスカウンタ回路。
〜／Ｄ１（２ｎ）…データ線、ＰＣ１０〜ＰＮ２ｎ〜シ
ョート回路、ＲＡ１１〜ＲＡ２ｎ…センスアンプ、ＰＰ
１〜ＰＮ２２…コモンソース線、ＤＡ１，ＤＡ２…入出
力ゲート、Ｓ，ＳＰ，ＳＮ，ＳＰ１１〜ＳＮ１２…スイ
ッチ回路、ＣＬＫ…制御回路、ＲＦ…リフレッシュ制御
回路、ＡＤＣ…アドレスカウンタ、ＡＤＢｕｆ…アドレ
スバッファ、Ｄｉｎ Ｂｕｆ…Ｄｉｎバッファ、Ｄｏｕ
ｔ Ｂｕｆ…Ｄｏｕｔバッファ、Ｒｏｗ Ｄｅｃ…Ｘデ
コーダ，ワードドライバ、Ｃｏｌｕｍｎ Ｄｅｃ…Ｙデ
コーダ・ドライバ、ＡＤＣ…アドレスカウンタ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平３−41695（ＪＰ，Ａ) 特開 昭61−142593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/34
Claims (9)
- 【請求項１】複数の第１データ線対と複数の第１ワード
線との交点に設けられた複数の第１メモリセルと、 前記複数の第１データ線対に結合される複数の第１増幅
手段と、 複数の第２データ線対と複数の第２ワード線との交点に
設けられた複数の第２メモリセルと、 前記複数の第２データ線対に結合される複数の第２増幅
手段と、 前記複数の第１増幅手段に接続された第１駆動線と、 前記第１駆動線に所定電圧を供給するための第１スイッ
チ手段と、 前記複数の第２増幅手段に接続された第２駆動線と、 前記第２駆動線に前記所定電圧を供給するための第２ス
イッチ手段と、 前記第１及び第２駆動線を結合するための第３スイッチ
手段とを備え、 前記複数の第１ワード線の一つを選択して前記複数の第
１データ線対に読み出された信号を前記複数の第１増幅
手段により増幅した後、選択された前記複数の第１ワー
ド線の一つを非選択として前記第１スイッチ手段をオフ
にし、さらに前記第３スイッチ手段によって前記第１駆
動線と前記第２駆動線を一旦接続してから切り離し、し
かる後に前記第２スイッチ手段をオンにして前記複数の
第２増幅手段により前記複数の第２データ線対に読み出
された信号を増幅することを特徴とする半導体装置。 - 【請求項２】請求項１において、前記第１スイッチ手段
をオフにする期間と前記第２スイッチ手段をオフにする
期間とが重なる期間があり、該重なる期間中に前記第３
スイッチ手段によって前記第１の駆動線と前記第２の駆
動線は接続される期間を有することを特徴とする半導体
装置。 - 【請求項３】請求項１において、前記第３のスイッチ手
段は、前記第１及び第２駆動線のいづれか一方が駆動さ
れて蓄えられた電荷を残る他方に転送して、電荷を再使
用するためのものであることを特徴とする半導体装置。 - 【請求項４】請求項１において、前記複数の第２データ
線対に読み出される信号を前記複数の第２の増幅手段に
より増幅した後、選択された前記複数の第２ワード線の
一つを非選択として前記第２スイッチ手段をオフにし、
さらに前記第３スイッチ手段によって前記第１駆動線と
前記第２駆動線を一旦接続してから切り離し、しかる後
に前記第１スイッチ手段をオンにして前記複数の第１増
幅手段により前記複数の第１データ線対に読み出される
信号を増幅することを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかにおいて、前記
第１から第３のスイッチ手段のそれぞれは、ＭＯＳトラ
ンジスタであることを特徴とする半導体装置。 - 【請求項６】請求項１から５のいずれかにおいて、前記
半導体装置は、前記複数の第１データ線対をプリチャー
ジ電位にプリチャージするための第１プリチャージ回路
と、前記複数の第２データ線対を前記プリチャージ電位
にプリチャージするための第２プリチャージ回路と、前
記第１駆動線を前記プリチャージ電位にプリチャージす
るための第３プリチャージ回路と、前記第２駆動線を前
記プリチャージ電位にプリチャージするための第４プリ
チャージ回路とを更に有することを特徴とする半導体装
置。 - 【請求項７】請求項６において、前記第１増幅手段は対
応する前記第１データ線対の一方と他方の間を第１電圧
に増幅するものであり、前記プリチャージ電位は、前記
第１電圧の１／２の電圧であることを特徴とする半導体
装置。 - 【請求項８】請求項１から７のいずれかにおいて、前記
複数の第１及び第２メモリセルのそれぞれは、１つのト
ランジスタと１つのキャパシタを含むダイナミック形メ
モリセルであることを特徴とする半導体装置。 - 【請求項９】請求項１から８のいずれかにおいて、前記
第３スイッチ手段による前記第１及び第２駆動線の間の
電荷再利用は、前記半導体装置のリフレッシュ動作で用
いられることを特徴とする半導体装置。
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-
1992
- 1992-11-09 KR KR1019920020962A patent/KR100266714B1/ko not_active IP Right Cessation
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