WO2006013632A1 - 半導体メモリ - Google Patents

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WO2006013632A1
WO2006013632A1 PCT/JP2004/011267 JP2004011267W WO2006013632A1 WO 2006013632 A1 WO2006013632 A1 WO 2006013632A1 JP 2004011267 W JP2004011267 W JP 2004011267W WO 2006013632 A1 WO2006013632 A1 WO 2006013632A1
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WO
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signal
word line
address
word
refresh
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Application number
PCT/JP2004/011267
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Inventor
Kaoru Mori
Original Assignee
Fujitsu Limited
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Publication date
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Definitions

  • the present invention relates to a semiconductor memory that automatically executes refresh of memory cells.
  • a memory block and a word line are allocated to the lower bits and upper bits of a refresh address generated in the DRAM, respectively, and the address pre-decode signal reset frequency is set during the self-refresh mode.
  • a technique for reducing power consumption by lowering is disclosed (for example, Patent Document 1).
  • a semiconductor memory called pseudo-SRAM has been developed.
  • Pseudo SRAM has DRAM memory cells (dynamic memory cells) and operates as SRAM by automatically executing the refresh operation of the memory cells internally.
  • the dynamic memory cell used for pseudo SRAM has a small area. Therefore, it is possible to develop a large capacity pseudo SRAM with low bit cost.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-161477
  • the refresh operation Since the refresh address is sequentially incremented or decremented, the address of the memory cell to be accessed (refreshed) next is known. On the other hand, since pseudo SRAM accepts access requests even during the standby period, the address of the memory cell accessed next does not have enough power until an external address is received. Therefore, the technology described in the above document that operates under conditions where no access request is generated cannot be applied to pseudo SRAM.
  • An object of the present invention is to reduce the power consumption of a semiconductor memory that automatically executes refresh. In particular, it is to reduce power consumption by minimizing an increase in circuits. Means for solving the problem
  • the memory block includes a plurality of memory cells and a plurality of word lines connected to the memory cells.
  • a plurality of word line groups are constituted by a predetermined number of word lines.
  • the refresh request generation circuit generates a refresh request for refreshing the memory cells at a predetermined cycle.
  • the refresh address generation circuit sequentially generates refresh addresses indicating word lines connected to the memory cells to be refreshed in response to the refresh request. That is, the semiconductor memory automatically executes a refresh operation.
  • the first word decoder is formed corresponding to each word line group.
  • the first word decoder selects a word line selection signal line in order to select one of the word lines in the word line group according to the refresh address or the external address.
  • the second word decoder is formed corresponding to each word line.
  • the second word decoder selects one of the word lines in the word line group according to the refresh address or the external address in response to the selection of the word line selection signal line.
  • the word control circuit holds the selected state of the word line selection signal line selected for each memory block corresponding to the refresh address after the refresh operation.
  • the word control circuit deselects only the word line selection signal line of the memory block selected by the external address corresponding to the access request in response to the access request.
  • At least one least significant bit of the refresh address generated by the refresh address generation circuit is assigned to select a memory block. Therefore, the memory block to be refreshed is switched for each refresh request, and the refresh operation for the word line selected by the refresh address is executed.
  • the word line selection signal line is not deselected until it is switched to the next refresh address or an access request is received. Therefore, the frequency of deselecting and selecting the word line selection signal line can be reduced. As a result, the charge / discharge current of the word line selection signal line can be reduced, and the current consumption of the semiconductor memory can be reduced.
  • the word control circuit has a reset prohibition control circuit and a block reset control circuit.
  • the reset disable control circuit activates the reset disable signal in response to the refresh request (reset disabled state), and deactivates the reset disable signal in response to the access request (reset enabled state).
  • the block reset control circuit is formed for each memory block and generates a block reset signal for deselecting a word line selection signal line selected in a memory block selected by an external address corresponding to an access request.
  • the reset prohibition control circuit generates a reset prohibition signal common to the memory blocks, and the block reset circuit generates a block reset signal for each memory block selected according to the address. Therefore, the word line selection signal line selected in the memory block accessed by the access request can be easily deactivated with a simple circuit.
  • a word line selection signal line is continuously selected for refresh.
  • the first word decoder deselects this word line selection signal line.
  • the word line selection signal line is selected in response to the first word decoder block reset signal selected by the external address. Since the word line selection signal lines for refresh and access are not selected at the same time, it is possible to prevent multiple word lines from being selected. As a result, malfunction of the semiconductor memory can be prevented.
  • the word line group selected for the refresh operation is deselected in response to the access request, it is not necessary to specify the selected word line group.
  • a circuit to be deselected can be simplified.
  • the semiconductor memory has a burst access function for continuously executing a read operation or a write operation in response to one access request. Yes.
  • the active key mask circuit formed in the reset prohibition control circuit masks the active key of the reset prohibition signal during burst access.
  • burst access where access operations are continuously executed after the refresh operation, it is possible to prevent the word control circuit from operating wastefully by prohibiting the activation of the reset inhibit signal during burst access. Can be prevented. Therefore, the power consumption of the word control circuit can be reduced.
  • the refresh operation is executed by sequentially switching the memory blocks in accordance with the refresh address, and then executed by sequentially switching the selected address of the word line. Executed by sequentially switching word line groups.
  • the reset prohibition control circuit deactivates the reset prohibition signal during the period in which the memory block refresh operation completes immediately before the word line group is switched.
  • the word line selection signal lines selected in each memory block are sequentially switched.
  • the word line selection signal line can be deselected for each refresh operation during this period.
  • the selected word line selection signal line is switched to the next word line selection signal line by continuing the refresh operation, the selected word line selection signal line is deselected in advance. Switching control is simpler than when two word line selection signal lines are not selected and selected at the same time.
  • the reset prohibition control circuit includes an entry generation circuit and a flip-flop.
  • the entry generation circuit generates an entry signal in synchronization with the timing signal indicating the start of the refresh operation while the access request is not received.
  • the flip-flop activates the reset prohibition signal in synchronization with the entry signal, and deactivates the reset prohibition signal in synchronization with the access request.
  • Access requests and refresh requests are generated asynchronously. For this reason, when the entry signal is generated in synchronization with the refresh request, the entry signal and the access request may be input to the flip-flop input almost simultaneously.
  • the flip-flop can be prevented from malfunctioning, and the reset prohibition signal can be reliably activated or deactivated.
  • the reset prohibition control circuit deactivates the reset prohibition signal to deselect the word line selection signal line when the semiconductor memory is powered on. For this reason, it is possible to prevent multiple word lines from being selected immediately after power-on, and to prevent the semiconductor memory from malfunctioning.
  • the reset prohibition control circuit is , An entry generation circuit and a flip-flop.
  • the entry generation circuit generates an entry signal responding to the refresh request using a plurality of timing signals. Since some of the timing signals are generated asynchronously with each other, the pulse width (valid period) of the entry signal may become narrower if the timing is shifted.
  • the flip-flop is composed of a transistor having a predetermined threshold voltage. The flip-flop activates the reset prohibition signal in synchronization with the entry signal, and deactivates the reset prohibition signal in synchronization with the access request.
  • the reset prohibition signal is activated from the entry signal, and at least one of the threshold voltages (absolute values) of the transistors existing in the signal path fed back to the input is the threshold voltage (absolute value) of the other transistors. Value). Therefore, the flip-flop can determine its own state at high speed even when the pulse width of the entry signal is narrow. Therefore, the flip-flop can be prevented from becoming unstable, and malfunction of the semiconductor memory can be prevented.
  • the semiconductor memory has a plurality of memory banks that are selected according to the bank address and operate independently of each other.
  • Each memory bank has a plurality of memory blocks, a plurality of word line groups, and a plurality of first and second word decoders.
  • the reset prohibition control circuit transmits an inactive signal of a reset prohibition signal responding to the access request only to the memory bank selected according to the bank address. Therefore, the word line selection signal line can be unselected independently for each memory bank. In memory banks that are not involved in access requests, unnecessary deselection of word line selection signal lines can be prevented, thus reducing power consumption.
  • the address latch control circuit is formed in each memory block, and generates an address latch signal in response to selection of the memory block by a refresh address or an external address.
  • the address latch circuit is formed corresponding to each address signal line for selecting the first word decoder, latches the refresh address or the external address in synchronization with the corresponding address latch signal, and the latched address is the first word. Output to the decoder. Whether the first word decoder selects or deselects the word line selection signal line depends on the address latched in the address latch circuit. In other words, the word line selection signal line selection Z non-selection state is the address It is held as long as the latch state of the latch circuit does not change.
  • the word line selection signal line selected for refreshing V and V is deselected, and at the same time, the word line selection signal line for access is selected. Is selected.
  • a simple circuit can maintain the selected state of the word line selection signal line after the refresh operation and switch the word line selection signal line selected in response to the access request for each memory block. Since the circuit configuration is simplified, the operation verification time during circuit design can be shortened. Non-selection of two word line selection signal lines Z selection can be switched at the same time, so access required power Time required to start an access operation can be shortened. That is, the access time can be shortened.
  • the first test control circuit outputs a first test signal common to the address latch control circuit during the test mode.
  • Each address latch control circuit generates an address latch signal in synchronization with the output of the first test signal. Therefore, the address latch circuit of each memory block can be operated simultaneously during the test mode, and for example, a multiple selection test of word lines can be performed.
  • the second test control circuit outputs a second test signal common to the first word decoder during the test mode.
  • Each first-side decoder selects a word line selection signal line in synchronization with the output of the first test signal. For this reason, all the word line selection signal lines can be simultaneously selected during the test mode, and the test time of the burn-in test, for example, can be shortened.
  • each address latch circuit has a level shifter that converts a high level voltage of the latched address into a boosted voltage.
  • the first word decoder receives the boosted voltage as a high level power supply and sets the high level voltage of the word line selection signal line to the boosted voltage.
  • the semiconductor memory has a plurality of memory banks that are selected according to the bank address and operate independently of each other.
  • Each memory bank includes a plurality of memory blocks, a plurality of word line groups, a plurality of first and first It has a 2-word decoder. Only the address latch circuit of the memory bank selected according to the bank address latches the external address corresponding to the access request, and the word line selection signal line can be selected independently for each memory bank. Since it is possible to prevent unnecessary deselection of the word line selection signal line in the memory bank regardless of the access request, power consumption can be reduced.
  • the program circuit is formed corresponding to each memory block, and the defective address is programmed in advance.
  • the program circuit outputs a redundant hit signal when the refresh address or the external address matches the defective address.
  • a redundant word line is formed in each memory block and is selected in response to a redundant hit signal.
  • the first word decoder deselects the selected word line selection signal line in synchronization with the output of the redundant hit signal. For this reason, even in a semiconductor memory having a redundant word line, the selection state of the word line selection signal line selected by the refresh operation can be held, and the corresponding word line selection signal line can be deselected when accessing the redundant word line. .
  • the word line selection signal line and the word line are a main word line and a sub word line, respectively.
  • the first word decoder is the main word decoder.
  • the second word decoder is a sub-word decoder that is distributed in each memory block. Since the main word line needs to be connected to the distributed sub word decoder, its wiring length is long. For this reason, a large charge / discharge current is generated by selecting the main word line Z and not selecting it.
  • the charge / discharge current of the main word line can be reduced and the current consumption of the semiconductor memory can be reduced.
  • At least one most significant bit of the refresh address generated by the refresh address generation circuit is allocated for selecting a word line group. Bits other than the! /, Bits assigned to the refresh address! /, The memory block and the word line group are assigned to select the first line. By assigning a word line group to the top of the refresh address, the refresh operation is executed repeatedly. The switching frequency of the line selection signal line can be minimized and the current consumption of the semiconductor memory can be reduced.
  • the word line selection signal line and the word line are a sub word selection signal line and a sub word line, respectively.
  • the first word decoder is a subword selection decoder.
  • the second word decoder is a sub-word decoder that is distributed in each memory block. Since the sub-word selection signal line needs to be connected to the distributed sub-word decoder, the wiring length is long. For this reason, a large charge / discharge current is generated by the selection Z deselection of the sub word selection signal line. By reducing the frequency of non-selection and selection of the sub word selection signal line according to the present invention, the charge / discharge current of the sub word selection signal line can be reduced and the current consumption of the semiconductor memory can be reduced.
  • At least one most significant bit of the refresh address generated by the refresh address generation circuit is assigned to select a word line! /. Bits other than the bits assigned to select the memory block and the first line at the refresh address are assigned to select the word line group! /.
  • the semiconductor memory has a plurality of memory banks that are selected according to the bank address and operate independently of each other.
  • Each memory bank has a plurality of memory blocks, a plurality of word line groups, and a plurality of first and second word decoders.
  • the word control circuit deselects only the memory bank selected according to the bank address, in response to the access request, the word line selection signal line that has been selected for refresh. For this reason, as described above, the word line selection signal line can be selected Z unselected independently for each memory bank. In a memory bank that is not involved in access requests, unnecessary deselection of the word line selection signal line can be prevented, thus reducing power consumption.
  • the invention's effect By applying the present invention to a semiconductor memory that automatically executes refresh of memory cells, the power consumption of the semiconductor memory can be reduced.
  • FIG. 1 is a block diagram showing a first embodiment of a semiconductor memory of the present invention.
  • FIG. 2 is a circuit diagram showing details of the reset control circuit shown in FIG. 1.
  • FIG. 3 is a block diagram showing details of the fuse circuit shown in FIG. 1.
  • FIG. 4 is a circuit diagram showing a main part of the memory core shown in FIG. 1.
  • FIG. 5 is a block diagram showing details of each word decoder shown in FIG. 4.
  • FIG. 6 is a circuit diagram showing details of the main word decoder and redundant main word decoder shown in FIG. 5.
  • FIG. 6 is a circuit diagram showing details of the main word decoder and redundant main word decoder shown in FIG. 5.
  • FIG. 7 is a timing chart showing operations of the main word decoder and the redundant main word decoder when a read operation or a write operation is executed in the first embodiment.
  • FIG. 8 is a timing diagram showing another example of the operations of the main word decoder and the redundant main word decoder when the read operation or the write operation is performed in the first embodiment.
  • FIG. 9 is a timing chart showing operations of the arbiter Z operation control circuit, reset control circuit, and reset signal generation circuit in the first embodiment.
  • FIG. 10 is a timing diagram showing operations of the arbiter Z operation control circuit, the reset control circuit, and the reset signal generation circuit in the first embodiment.
  • FIG. 11 is a timing chart showing the operation of the memory core in the first embodiment.
  • FIG. 12 is a circuit diagram showing a main part of a second embodiment of the semiconductor memory of the present invention.
  • FIG. 13 is a circuit diagram showing the main part of a third embodiment of the semiconductor memory of the present invention.
  • FIG. 14 is a block diagram showing a fourth embodiment of a semiconductor memory of the present invention.
  • FIG. 15 is a block diagram showing details of the word decoder shown in FIG.
  • 16 is a circuit diagram showing details of the address latch control circuit and the address latch circuit shown in FIG.
  • FIG. 17 is a circuit diagram showing details of a main word decoder and a redundant main word decoder. is there.
  • FIG. 18 is a timing diagram showing operations of the main word decoder and the redundant main word decoder when the read operation or the write operation is executed in the fourth embodiment.
  • FIG. 19 is a timing diagram showing another example of the operations of the main word decoder and the redundant main word decoder when the read operation or the write operation is performed in the fourth embodiment.
  • FIG. 20 is a timing chart showing the operation of the memory core in the fourth embodiment.
  • FIG. 23 is a block diagram showing a sixth embodiment of a semiconductor memory of the present invention.
  • FIG. 24 is a block diagram showing details of the bank shown in FIG. 23.
  • FIG. 25 is a timing chart showing an operation of the pseudo SRAM according to the sixth embodiment.
  • FIG. 26 is a block diagram showing a seventh embodiment of the semiconductor memory of the present invention.
  • FIG. 27 is a block diagram showing details of the bank shown in FIG. 26.
  • FIG. 29 is a block diagram showing an eighth embodiment of the semiconductor memory of the present invention.
  • FIG. 30 is a circuit diagram showing a main part of the memory core shown in FIG. 29.
  • FIG. 31 is a block diagram showing details of each word decoder shown in FIG. 30.
  • FIG. 32 is a circuit diagram showing details of the sub-word selection decoder shown in FIG. 31.
  • ⁇ 33 A timing diagram showing the operation of the subword selection decoder when the read operation or write operation is executed in the eighth embodiment.
  • FIG. 34 is a timing chart showing operations of the arbiter Z operation control circuit, the reset control circuit, and the reset signal generation circuit in the eighth embodiment.
  • FIG. 35 is a block diagram showing a ninth embodiment of a semiconductor memory according to the present invention.
  • FIG. 36 is a block diagram showing details of the word decoder shown in FIG. 35.
  • FIG. 37 is a circuit diagram showing details of an address latch control circuit and an address latch circuit shown in FIG. 36.
  • FIG. 38 is a circuit diagram showing details of the sub-word selection decoder shown in FIG. 36.
  • FIG. 39 is a timing chart showing an operation of the subword selection decoder when the read operation or the write operation is executed in the ninth embodiment.
  • FIG. 40 is a timing chart showing the operation of the memory core in the ninth embodiment.
  • FIG. 41 is a block diagram showing another example of pseudo SRAM to which the present invention is applied.
  • FIG. 42 is a block diagram showing another example of pseudo SRAM to which the present invention is applied.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines in the figure are composed of a plurality of lines. Some of the blocks to which the thick lines are connected are composed of multiple circuits. Use the same symbol as the terminal name for the signal supplied via the external terminal. In addition, the same symbol as the signal name is used for the signal line through which the signal is transmitted.
  • a signal with "Z” at the end indicates positive logic. Signals with "z” at the beginning and signals with "X” at the end indicate negative logic.
  • FIG. 1 shows a first embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo SRAM on a silicon substrate using a CMOS process.
  • the pseudo SRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the pseudo SRAM has a burst access function that continuously executes read or write operations in response to a single access request.
  • the pseudo SRAM includes an external command input circuit 10, a refresh request generation circuit 12, a refresh address generation circuit 14, an arbiter Z operation control circuit 16, a reset control circuit 18 (reset inhibition control circuit), and a reset signal generation circuit 20 ( Reset prohibition control circuit), external address input circuit 22, external data input / output circuit 24, internal row address generation circuit 26, predecoder 28 for selecting a later-described row block RBLK (memory block), and a later sub-node line Predecoder 29 for selecting SWL (word line), predecoder 30 for selecting main word line MW LX described later, predecoder 32 for column address CAD, fuse circuit 34 (program circuit) and memory It has a core CORE.
  • the reset control circuit 18, the reset signal generation circuit 20, and the block reset control circuit RSTC shown in FIG. 4 are the main word line MWL selected for each row block RBLK corresponding to the refresh address. Operates as a word control circuit that holds the selected state of X (Fig. 4) after the refresh operation and deselects only the main word line MWLX of the row block RBLK selected by the external address EAL supplied in response to the access request To do.
  • a pseudo SRAM having a burst access function operates in synchronization with an external clock received at a clock terminal. In this embodiment, description of an external clock is omitted.
  • the external command input circuit 10 has an input buffer and receives a command signal CMD (for example, a chip enable signal ZCE1, a write enable signal Z WE, and an output enable signal ZOE) supplied to the command terminal CMD. To do.
  • the external command input circuit 10 has a command decoder function. According to the received command signal CMD, the read control signal RDPZ for executing the read operation and the write control signal WRPZ for executing the write operation. Etc. are output.
  • the chip enable signal ZCE1 indicating the access request is supplied to the internal circuit as the internal chip enable signal CEX via the input buffer.
  • the refresh request generation circuit 12 has a refresh timer (not shown) that generates a refresh request SRTZ for refreshing the memory cell MC at a predetermined cycle. For example, the refresh request SRTZ is generated every few seconds.
  • the refresh address generation circuit 14 counts in synchronization with the refresh request SRTZ and generates an internal address (hereinafter also referred to as a refresh address) IALO-12Z composed of 13 bits. Of the refresh address IALO—12Z, the lower 4 bits IALO—3Z are used to select the row block RBLK0—15, and the next 2 bits are used to select the sub word line SWL. The 7 bits are used to select the main word line MWLX.
  • the refresh address IALO — 12Z identifies the subword line SWL connected to the memory cell MC to be refreshed. Since the low-block RBLK is assigned to the low-order bits of the refresh address IALO—12Z, the refresh operation is executed with a different row block RBLK for each refresh request. By assigning the lower and upper bits of the refresh address IAL to the row block RBLK and the main word line MWLX, respectively, the frequency with which the main word line MWLX is deselected during the pseudo SRAM standby period is reduced as described later. be able to.
  • the refresh address generation circuit 14 includes four The refresh counter signal SRTXZ is held high while the refresh address (bits IAL4-5Z are both high) for selecting the last subword line SWL3 of subword lines SWLO-3.
  • the arbiter Z operation control circuit 16 has an arbiter function that determines the priority order of an access request (read command and write command) to which external power of the pseudo SRAM is supplied and a refresh request generated inside the pseudo SRAM. is doing. In addition, the arbiter Z operation control circuit 16 causes the memory core CORE to perform a read operation or a write operation in response to an access request, and in order to cause the memory core CORE to perform a refresh operation in response to a refresh request. It has the function of an operation control circuit that outputs control signals and timing signals to the circuit.
  • the arbiter Z operation control circuit 16 outputs a command latch signal (pulse signal) CMDLP Z in synchronization with reception of an access request (RDPZ, WRPZ), and executes an access operation (read operation, write operation).
  • RASZ and RASDZ are output.
  • the basic timing signal RASDZ is a signal obtained by delaying the basic timing signal RASZ. For example, the selection period of the word line WL is set by the basic timing signal RASZ.
  • the reset control circuit 18 activates the reset inhibition signal NORSTZ in synchronization with the start of the refresh operation, and deactivates the reset inhibition signal NORSTZ in synchronization with reception of the access request. However, during the burst access operation described later and during the selection period of the sub word line SWL3 (the high level period of the refresh counter signal SRTXZ), the reset inhibit signal NORSTZ is activated and the reset inhibit signal NORSTZ is deactivated. Hold the heel state.
  • the reset signal generation circuit 20 outputs the basic timing signal RASZ as the reset signal RSTX while the reset prohibition signal NORSTZ is inactive (low level period).
  • the external address input circuit 22 has an input buffer, receives the external address AD supplied to the address terminal AD, and receives the received signal as an external address EAL0-12Z (row address) and a column address CAD. Output as.
  • the external data input / output circuit 24 has an input buffer and an output buffer.
  • the external data input / output circuit 24 Moricore CORE force Read data transferred via the common data bus CDB is output to the external data terminal DQ. During the write operation, the external data input / output circuit 24 receives the write data via the external data terminal DQ and transfers the received data to the memory core CORE via the common data bus CDB.
  • the internal row address generation circuit 26 outputs the external address EAL0 — 12Z as the row address RA0 — 12Z when executing the access operation, and the internal address IALO — 12Z as the row address RAO — when executing the refresh operation. Output as 12Z. That is, the internal address generation circuit 26 functions as a selector that switches between the external address EAL and the internal address IAL. The internal row address generation circuit 26 has a function of latching the row address RAO-12Z.
  • the predecoder 28 predecodes the 4-bit row address RAO-3Z to select one of the row blocks RBLK0-15 (Fig. 4) and outputs eight predecode signals X01Z ⁇ 0: 3>, X23Z ⁇ 0: 3> (row block address) is generated. Note that 0: n> at the end of the signal name indicates that the signal power is composed of 1 bit.
  • Predecode signals X01Z and X23Z are signals obtained by decoding row addresses RA0-1Z and RA2-3Z, respectively.
  • Predecoder 30 predecodes 7-bit row address RA6-12Z to select one of main word lines MWLX0—127 (Fig.
  • predecode signals X67Z, X89Z, and X101112Z are signals obtained by decoding the row addresses RA6-7Z, RA8-9Z, and RA10-12Z, respectively.
  • the predecoder 32 predecodes the column address CAD in order to select the column switch connected to the bit lines BL and ZBL for each data terminal DQ, and outputs the generated predecode signal to the column decoder CDEC.
  • the fuse circuit 34 outputs a redundant hit signal RHITX or the like when the value of the row address RA6-12Z matches the programmed address value.
  • the fuse circuit 34 is a control circuit for replacing the defective main word line MWLX (the MWLX corresponding to the defective memory cell) with the redundant main word line R MWLX. In this embodiment, one main word line MWLX can be relieved for each row block RBLK.
  • the memory core CORE has a memory array ARY, a word decoder WDEC, a column decoder CDEC, a sense amplifier SA, a precharge circuit PRE, a sense buffer SB, and a write amplifier WA.
  • the memory array ARY includes a plurality of volatile memory cells MC (dynamic memory cells) arranged in a matrix, a plurality of word lines WL (hereinafter also referred to as sub word lines SWL) connected to the memory cells MC, and a plurality of It has a bit line pair BL and ZBL.
  • Memory cell MC has a capacitor for holding data as electric charge, and a transfer transistor arranged between the capacitor and bit line BL (or ZBL). The gate of the transfer transistor is connected to the word line WL.
  • the word decoder WDEC has a main word decoder MWD (first word decoder) and a sub word decoder SWD (second word decoder) as shown in FIG.
  • the main word line MWLX selected by the main word decoder MWD is deselected in synchronization with the activation signal of the reset signal RSTX.
  • the main word line MWLX selected for the refresh operation in each row block RBLK is selected for another main word line MWLX until an access request is received or by a subsequent refresh operation. Do not be deselected until ...
  • the column decoder CDEC outputs a column line signal for turning on a column switch (not shown) for connecting the bit lines BL, / BL and the local data bus lines LDB, / LDB, respectively, according to the column address CAD.
  • the sense amplifier SA is activated during the activation of the sense amplifier activation signal output from the arbiter Z operation control circuit 16, and differentially amplifies the data signal read on the bit lines BL and ZBL.
  • the precharge circuit PRE is activated during the activation of the precharge control signal output from the arbiter Z operation control circuit 16, and supplies a precharge voltage to the bit lines BL and ZBL.
  • the sense buffer unit SB amplifies the signal amount of the read data on the local data bus lines LDB and ZLDB during the read operation, and outputs it to the common data bus CDB.
  • the write amplifier section WA outputs write data to the local data bus lines LDB and ZLDB according to the write data on the common data bus CDB during the write operation.
  • FIG. 2 shows details of the reset control circuit 18 shown in FIG. Reset control circuit 18 Is an entry generation circuit 36 that generates an entry pulse signal ENTPX that responds to a refresh request using a plurality of timing signals WLSPX, CEX, REFZ, and WLCHCTLZ, an exit generation circuit 38 that generates an exit pulse signal EXITPX, and a pair of NANDs
  • An RS flip-flop 40 composed of a gate, a filter circuit 42, and a reset prohibition generation circuit 44 that generates a reset prohibition signal NORST Z are provided.
  • the activation of entry pulse signal ENTPX is prohibited during burst access operation by burst flag signal WLCHCTLZ. Therefore, the entry generation circuit 36 operates as an active mask circuit that masks the activation of the reset inhibition signal NORSTZ during the burst access operation.
  • the exit generation circuit 38 temporarily activates the exit pulse signal EXITPX in synchronization with the activation of the command latch signal CMDLPZ or the initialization signal CLRX.
  • the initialization signal CLRX is activated to a low level when the pseudo SRAM is powered on.
  • the exit pulse signal EXITPX is activated, the reset disable signal NORSTZ is deactivated, and the main word line MWLX, which will be described later, is deselected. By deselecting all the main word lines MWLX at power-on, it is possible to prevent multiple word lines from being selected immediately after power-on, and to prevent malfunction of the pseudo SRAM.
  • the flip-flop 40 sets the output nodes ND1 and ND2 to a high level and a low level in synchronization with the activation of the entry pulse signal ENTPX, and outputs the output node ND1 in synchronization with the activation of the exit pulse signal EXITP X. Reset ND2 to low level and high level, respectively.
  • pseudo SRAM refresh requests and access requests are generated asynchronously.
  • the filter circuit 42 has an inverter that inverts the node ND1 and transmits it to the node ND3, and a NOR gate that outputs negative AND logic of the nodes ND2 and ND3.
  • the entry pulse signal ENTPX when the entry pulse signal ENTPX is generated, the low level of the node ND2 is transmitted to the reset prohibition generation circuit 44 as the prereset prohibition signal PNORSTZ until the flip-flop 40 is set. Is prohibited. Therefore, even when the pulse width is short due to noise or the like, the entry pulse signal ENTPX is generated, and the state of the flip-flop 40 becomes unstable, the reset control circuit 18 is prevented from malfunctioning.
  • the pre-reset inhibit signal PNORSTZ can be deactivated quickly.
  • the main word line MWLX selected for the refresh operation can be quickly switched in response to the access request, and the access time can be shortened.
  • the reset prohibition generation circuit 44 activates the reset prohibition signal NORSTZ in synchronization with the prereset prohibition signal PNORSTZ while the refresh counter signal SRTXZ is at a low level.
  • the reset prohibition generation circuit 44 fixes the reset prohibition signal NORSTZ at a low level while the refresh counter signal SRTXZ is at a high level.
  • the refresh counter signal SRTX Z is activated during the period when both of the internal addresses IAL4-5Z for selecting the sub word lines output from the refresh address generation circuit 14 are high. That is, the reset disable signal NORSTZ is applied to the pre-reset disable signal PNORSTZ during the period when the last sub word line SWL3 among the four sub word lines SWL0-3 corresponding to each main word line is selected for the refresh operation. Independent and deactivated to a low level.
  • FIG. 3 shows details of the fuse circuit 34 shown in FIG.
  • the fuse circuit 34 has fuse units FUS for programming the addresses of the redundant main word lines RMWLX of the row blocks RBLK0-15.
  • Each fuse section FUS detects the redundant selection signal RWSZ (RWSOZ-RWS 15Z!) And redundant hit signal RHITX (RHITOX—R HIT15X) when the input address RA0-12Z matches the programmed address. Activating!
  • FIG. 4 shows a main part of the memory core CORE shown in FIG. Memory core CORE It has 16 row blocks RBLKO-15 selected according to the block address X01Z ⁇ 0: 3> and X23Z ⁇ 0: 3>.
  • the word decoder WDEC has a block reset control circuit RSTC, a main word decoder MWD (first word decoder), and a sub word decoder SWD (second word decoder).
  • the block reset control circuit RSTC is formed for each row block RBLKO-15.
  • the main word decoder MWD is formed for each main word line MWLX.
  • the sub word decoder SWD is formed for each sub word line SWL.
  • the block reset control circuit RSTC is not shown for operating the block reset signal SRSTX and the memory core CORE according to the reset signal RSTX and the row block address X 01Z 0: 3>, X23Z ⁇ 0: 3>.
  • the main word decoder MWD is selected for each row block RBLKO-15 according to the main word address X67Z ⁇ 0: 3>, X89Z ⁇ 0: 3>, X101112Z ⁇ 0: 7>.
  • the selected main word decoder MWD selects the main word line MW LX while the block reset signal SRSTX is inactive.
  • the main word decoder MWD that selects the main word line MWLX deselects the main word line MWLX (word line selection signal line) in synchronization with the selection of the block reset signal SRSTX.
  • each main word line MWLX is connected to four subword decoders SWD.
  • the four sub word decoders SWD corresponding to the sub word line SWLO-3 are selected by the selected main word line MWLX, and the sub word decoder SWD is further selected by the sub word address RA 4 5Z. Is selected, and the subword line SWL is selected by the selected subword decoder SWD.
  • a word line group is formed by sub word lines SWLO-3 corresponding to the main word lines MWLX. That is, the main word decoder MWD is formed for each word line group.
  • the sub word decoder SWD is distributed in the row block RBLK. Since the main word line MWLX is connected to all the corresponding sub word decoders SWD, its wiring length is long. Therefore, a large charge / discharge current flows each time the main word line MWLX is selected and Z is not selected. In this embodiment, as described later, the main word line MWLX is selected Z By reducing the frequency of selection, the charge / discharge current is reduced and the power consumption is reduced.
  • the sub word decoder group SWD sandwiched between the memory cell arrays ALY is commonly used for the memory cell arrays ALY on both sides. For this reason, in the sub-word decoder group SWD arranged in the horizontal direction in the figure, either the odd-numbered sub-word decoder group SWD or the even-numbered sub-word decoder group SWD operates to execute the access operation or the refresh operation.
  • FIG. 5 shows details of each word decoder WDEC shown in FIG.
  • the block reset control circuit RSTC generates the row block selection signal RBLKSELZ according to the row block address X01Z 0: 3>, X23Z ⁇ 0: 3>, and the timing according to the row block selection signal R BLKSELZ.
  • Timing signal generation circuit TSC that generates signals MUX, EQL, LE, and WLENZ, and a NAND gate that outputs reset signal RSTX as block reset signal SRSTX during the activation of row block selection signal RBLKSELZ Yes.
  • the block reset signal SRSTX is activated for each row block RBLK in synchronization with the reset signal RSTX generated in response to the inactivation of the reset inhibit signal NO RSTZ.
  • the main word line MWLX selected in the corresponding row block RBLK is deselected by the deactivation of the block reset signal SRSTX.
  • the timing signal MUX is used to turn on and off the switch that connects the bit lines BL and ZBL to the sense amplifier SA.
  • the timing signal EQL is used to equalize the voltages on the bit lines BL and / BL and set them to the precharge voltage.
  • the timing signal LE is used to activate the sense amplifier SA.
  • the timing signal WLENZ is used to generate the selection timing of the sub word line SWL.
  • the pseudo SRAM has a redundant main word decoder RMWD connected to the redundant main word line RMWLX for each row block RBLKO-15.
  • the redundant main word line RMWLX is selected in synchronization with the activation signal of the redundant selection signal RWSOZ (the number of the signal name indicates the number of the row block RBLK).
  • the redundant hit signal RHITX is activated and the main word decoder MWD is not selected.
  • the redundant main word line RMWLX is connected to the main row of the corresponding row block RBLK. Used to relieve the lead wire MWLX. Further, even when a memory cell MC connected to one sub word line SWL has a defect, the defect is relieved by the main word line MWLX unit (sub word line SWLO-3 unit).
  • FIG. 6 shows details of the main word decoder MWD and the redundant main word decoder RMWD.
  • main word addresses X67Z, X89Z, and X101112Z respectively indicate main word addresses X67Z ⁇ 0: 3>, X89Z ⁇ 0: 3>, and X101112Z ⁇ 0: 7>.
  • the common circuit COM is a circuit common to the main word decoders MWD and RMWD.
  • the common circuit COM has a level converter LEVC1 for the main word decoder MWD, a pulse unit PLS for generating a pulsed predecode signal RX67Z, and a level converter LEVC2 for the redundant main word decoder RMWD.
  • the level converter LEVC1 generates the block reset signal PRSTX by converting the high level of the block reset signal SRSTX from the internal power supply voltage VII to the boost voltage VPP while the redundant hit signal RHITX (RHITOX—RHIT15X) is inactive.
  • the boost voltage VPP is generated by a boost voltage generation circuit formed in a pseudo SRAM.
  • the NOR part PLS converts the predecode signal X67Z into the predecode signal RX67Z synchronized with the timing signal WLENZ that determines the selection period of the sub word line SWL during the inactive state of the redundant hit signal RHITX.
  • the level converter LEVC2 generates a redundant block reset signal RPRSTX by converting the high level of the block reset signal SRSTX from the internal power supply voltage VII to the boost voltage VPP.
  • the main word decoder MWD includes a pMOS transistor that receives the block reset signal PRSTX at the gate, an nMOS transistor that receives the predecode signals RX67Z, X89Z, and X101112Z at the gate, and a latch connected to the drain of the pMOS transistor. Yes.
  • the pMOS transistor and the nMOS transistor are connected in series between the boost power supply line VPP and the ground line VSS.
  • the output of the latch is connected to the main node line MWLX via an inverter.
  • the redundant main word decoder RMWD is the same circuit as the main word decoder MWD.
  • the pMOS transistor of the redundant main word decoder RMWD receives the redundant block reset signal RPRSTX at the gate! Redundant main word decoder RMWD nMOS transistor
  • the registers receive the redundancy selection signal RWSZ, the internal power supply voltage VII, and the redundancy block reset signal RPRSTX at their gates, respectively.
  • FIG. 7 shows operations of the main word decoder MWD and the redundant main word decoder RMWD when a read operation or a write operation is executed.
  • the redundant hit signal RHITX that does not cause a failure in the main word line MWLX or the memory cell MC is not activated is shown.
  • the arbiter Z operation control circuit 16 activates the access signal ACTPZ in response to an access command (read command or write command) (FIG. 7 (a)).
  • the main word addresses X67Z, X89Z, and X101112Z (predecode signals) are activated in synchronization with the activation of the access signal ACTPZ (Fig. 7 (b)), and the reset signal RSTX is activated (Fig. 7 (c)).
  • the row block selection signal RBLKSELZ of the input block RBLK selected by the row block addresses X01Z and X23Z predecode signal
  • FIG. 7 (d) the row block selection signal RBLKSELZ of the input block RBLK selected by the row block addresses X01Z and X23Z
  • the block reset signal SRSTX is activated in synchronization with the activation of the input block selection signal RBLKSELZ (Fig. 7 (e)), and the pMOS transistor of the main word decoder MWD is turned on and selected to execute the refresh operation.
  • the main word line MWLX that continues is deselected (Fig. 7 (f)). That is, the main word line MWLX is not selected only in the row block RBLK that executes the read operation or the write operation (access operation).
  • the basic timing signal RASZ is activated for the access operation, and the reset signal RSTX and the block reset signal SRSTX are sequentially deactivated (FIG. 7 (g)).
  • the main word decoder MWD selected for the access operation activates the predecode signal RX67Z in synchronization with the activation signal of the timing signal WLENZ and the deactivation signal of the block reset signal SRSTX (FIG. 7). (h)).
  • the predecode signal RX67Z is not activated until the block reset signal SRSTX is deactivated.
  • the main node line MWLX corresponding to the access request is selected and the access operation is executed (FIG. 7 (i)).
  • Access signal ACTPZ The activation time for the main word line MWLX is Tl.
  • the timing signal WLENZ is deactivated (Fig. 7 (j)), and the predecode signal RX67Z is deactivated (Fig. 7 (k)).
  • the predecode signal RX67Z is deactivated, the selected state of the main word line MWLX is held by the latch circuit.
  • the reset signal RSTX and the block reset signal SRSTX are activated in synchronization with the deactivation of the basic timing signal RASZ (Fig. 7 (1)).
  • the pMOS transistor of the decoder unit DEC is turned on in synchronization with the activation signal of the block reset signal SRSTX, and is selected for the access operation, and the main word line MWLX is deactivated (Fig. 7 (m)) .
  • FIG. 8 shows another example of the operation of the main word decoder MWD and the redundant main word decoder RMWD when a read operation or a write operation is executed.
  • the main word line MWLX or the memory cell MC has a defect, and the redundant hit signal RHITX is activated. Detailed description of the same operation as in FIG. 7 is omitted.
  • the reset signal RSTX and the block reset signal SRSTX are activated (FIG. 8 (a)), and the main word line MWLX that is continuously selected for executing the refresh operation is not selected. (Fig. 8 (b)).
  • the fuse circuit 34 receives the row address RA6-12Z and activates the redundant hit signal RHITX (FIG. 8 (c)).
  • the activation of the redundant hit signal RHITX prohibits the activation of the predecode signal RX67Z and also activates the block reset signal P RSTX, so that the main word decoder MWD holds the unselected state of the main word line MWLX. To do.
  • the redundancy word decoder RMWD selects the redundancy main word line RMWLX (FIG. 8 (d)). . That is, the main word line is replaced and the defect is relieved.
  • the time required to select the redundant main word line RMWLX for the active signal of the access signal ACTPZ is T1 as in FIG. Thereafter, the access operation is completed, and the redundant main word line RMWLX is not selected as in FIG. It is.
  • FIG. 9 and FIG. 10 show operations of the arbiter Z operation control circuit 16, the reset control circuit 18, and the reset signal generation circuit 20 in the first embodiment.
  • the waveform at the right end of Fig. 9 is connected to the waveform at the left end of Fig. 10.
  • the refresh operation that is automatically executed in the pseudo SRAM is executed by updating the row block RBLK number for each refresh request, then updating the sub word line SWL number, and finally performing the main operation.
  • the word line MWLX number is updated and executed.
  • the update order is determined by the allocation of internal addresses IAL0-12Z generated by the refresh address generation circuit 14.
  • the pseudo SRAM receives a write request and a burst write request sequentially between the second and third refresh requests SRTZ.
  • the standby state continues without receiving an access request.
  • the sub word line SWL connected to the memory cell MC is activated in synchronization with the high level period of the basic timing signal RASZ.
  • burst access operation burst write operation or burst read operation
  • write operation or read operation continues even after chip enable signal ZCE1 is deactivated in response to one write request or read request. And executed.
  • the entry pulse signal ENT PX is generated in synchronization with the start of the first refresh operation (FIG. 9 (a)), and the reset inhibition signal NORSTZ is activated (FIG. 9 (b)). ). While the reset disable signal NORSTZ is active, the pseudo SRAM enters the reset disable mode.
  • the reset signal RSTX is generated by the OR logic of the reset disable signal NORSTZ and the basic timing signal RASZ (Fig. 9 (c)). While the reset signal RSTX is inactive (high level), deselection of the main word line MWLX is prohibited.
  • the exit pulse signal EXITPX is generated and the reset inhibit signal NORSTZ is deactivated (Fig. 9 (e)).
  • the reset prohibit mode is then released.
  • the reset signal RSTX is activated in synchronism with the earlier of the reset disable signal NORSTZ inactive or the basic timing signal RASZ inactive associated with the refresh operation. (Fig. 9 (f)).
  • the main word line MWLX is continuously selected for the refresh operation, and the write operation is executed. Main word line MWLX is selected.
  • the other row blocks RBLK continue to select the main word line MWLX for the refresh operation.
  • a burst write request is supplied and the command latch signal CMDLPZ is activated (FIG. 9 (g)).
  • the third refresh request is generated immediately after the burst write request (Fig. 9 (h)).
  • the refresh operation corresponding to this refresh request is executed during the burst write operation.
  • the reset control circuit 18 receives a burst flag signal WLCHCTLZ having a wider V and active period than the active period of the basic timing signal RASZ for the refresh operation (FIG. 9 (i)). Therefore, the reset disable signal NORSTZ is not activated even when the refresh operation is executed (Fig. 9 (j)).
  • the reset signal RSTX is activated in synchronization with the deactivation of the basic timing signal RASZ during the deactivation of the reset inhibit signal NORSTZ (Fig. 9 (k)).
  • the third refresh operation is executed immediately after the first burst write (FIG. 9 (1)).
  • the reset disable signal NORSTZ is activated in synchronization with the start of the fourth refresh operation (Fig. 9 (m)). Since no access request is generated thereafter, the reset inhibition signal NORST Z holds the activated state. Therefore, the main word line MWLX selected for the refresh operation is not deselected unless the main word addresses X67Z, X89Z, and X101112Z are updated.
  • the 33rd to 48th refresh operations are performed on the last sub-word line SWL3 (subword decoder SWD3).
  • bits IAL4-5Z of the internal address are held at a high level, and the refresh address generation circuit 14 holds the refresh counter signal SRTXZ at a high level (FIG. 10 (a)).
  • the reset disable signal NORSTZ is deactivated by the low-level refresh counter signal S RTXZ (Fig. 10 (b)). Therefore, the main word line MWLX selected in each row block RBLK is refreshed.
  • the basic timing signal for the operation is deselected sequentially in synchronization with the inactive state of RASZ.
  • the refresh operation for the sub word line SWLO of another main word line MWLX is executed.
  • the adjacent main word line MWLX can be quickly selected in the subsequent refresh operation.
  • FIG. 11 shows the operation of the memory core CORE in the first embodiment.
  • the memory core CORE has four row blocks RBLK0-3 and two sub word lines SWL0-1.
  • the number attached to the refresh signal REFPZ indicates the number of the row block RBLK in which the refresh operation REF is executed.
  • the refresh operation REF is the number of the row block RBLK for each refresh request. It is executed by incrementing by one. In this example, immediately after the third refresh operation REF, the access operation ACT of the row block RBLK2 that is executing the refresh operation REF is executed. In addition, after the sixth refresh operation REF, the access operation ACT of the row block RBLK3 different from the row block RBLK1 that executed the refresh operation REF is executed.
  • the non-selection of the main word line MWLX is performed only in the row block R BLK in which the access request is generated.
  • the selected main word line MWLX holds the selected state. Since the plurality of main word lines MWLX are not simultaneously deselected, the peak current due to charging / discharging of the main word line MWLX can be dispersed. Therefore, the voltage drop can be reduced as compared with the case where a plurality of main word lines MWLX are not simultaneously selected. In other words, the power supply wiring can be narrowed, and the pseudo SRAM chip size can be reduced. In addition, electoric port migration in the power supply wiring is less likely to occur, improving reliability.
  • the main word line MWLX is not selected in synchronization with the completion of the refresh operation REF.
  • the main word line MWLX is not selected by executing the access operation ACT (the seventh and eighth REFs)
  • the main word line MWLX is selected only for the period of the refresh operation REF. Since the main word line MWLX is not selected after the refresh operation for each row block RBLK, the peak current due to charging / discharging of the main word line MWLX can be dispersed.
  • the main word line MWLX has a long wiring length because it is connected to the sub word decoder SWD distributed in the memory core CORE. For this reason, the charge / discharge current generated when Z is not selected for main word line MW LX is large.
  • the charge / discharge current of the main word line MWLX can be reduced, and the current consumption of the pseudo SRAM can be reduced. Further, since the main word line MWLX is selected and deselected for each row block RBLK, the peak current due to charging / discharging of the main word line MWLX can be dispersed.
  • the reset control circuit 18 and the reset signal generation circuit 20 generate the reset signal RSTX common to the row block RBLK, and the block reset control circuit RSTC formed for each row block RBLK generates the block reset signal SRSTX As a result, the main word line MWLX selected in the row block RBLK accessed by the access request is changed. Can be easily deselected with a simple circuit.
  • main word line MWLX for access is selected after the main word line MWLX for refresh is not selected, multiple selection of the word line SWL can be prevented. As a result, the malfunction of the pseudo SRAM can be prevented. Further, since it is not necessary to designate the main word line MWLX to be deselected, a circuit for deselecting the main word line MWLX can be simplified. By generating the entry pulse signal ENTPX in synchronization with the start of the refresh operation, the flip-flop 40 can be prevented from malfunctioning, and the reset inhibition signal NORSTZ can be reliably activated or deactivated.
  • the main word line MWLX which no longer needs to be selected, can be deselected in synchronization with the completion of the refresh operation of the sub word line SWL3. Therefore, when the main word line MWLX is switched by updating the refresh address, it is possible to prevent the two main word lines MWLX from being simultaneously deselected and selected, and the switching control of the main word line MWLX can be simplified.
  • the word line SWL is multiple-selected by deactivating the reset inhibit signal NORSTZ in response to the initialization signal CLRX. Therefore, it is possible to prevent the pseudo SRAM from malfunctioning.
  • the main word line MWLX selected for refresh is deactivated in synchronization with the redundant hit signal RHITX output from the fuse circuit 34, so that the pseudo SRAM having the redundant main word line RM WLX has However, the selected state of the main word line MWLX selected by the refresh operation can be maintained, and the corresponding main word line MWLX can be deselected when the redundant main word line RMWLX is accessed. [0081] When the refresh address is repeatedly executed by assigning the refresh address IAL0-12Z to the row block RBLK, the sub-word line SWL, and the main word line MWLX in order from the lower bit, the switching frequency of the main word line MWLX And the current consumption of pseudo SRA M can be reduced.
  • FIG. 12 shows the main part of the second embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo SRAM on a silicon substrate using a CMOS process. Pseudo SRAM is used for work memory installed in mobile devices such as mobile phones.
  • This embodiment has a flip-flop 40A instead of the flip-flop 40 (FIG. 2) of the first embodiment. Other configurations are the same as those of the first embodiment.
  • the threshold voltage force of the nMOS transistor of the NAND gate that receives the exit pulse signal EXITPX is set lower than the threshold voltage of other nMOS transistors.
  • the threshold voltage of a part of the transistors existing in the signal path where the entry signal ENTPX force is also fed back to the input via the node ND2 is set lower than the threshold voltage of the other transistors. Therefore, the flip-flop 40A can reliably change the node ND2 to a low level even when it receives the entry pulse signal ENTPX having a narrow pulse width (active period). That is, in this embodiment, the state of the flip-flop 40A can be prevented from becoming unstable, and the output can be reliably inverted.
  • the entry pulse signal ENTPX is generated using a plurality of signals WLS PX, CEX, REFZ, and WLCHCTLZ having different timings.
  • the chip enable signal CEX and the internal refresh signal REFZ are generated asynchronously with each other, so the generation timing may be shifted. For this reason, the pulse width of the entry pulse signal ENTPX is easy to change. Therefore, by lowering the threshold voltage, the internal operation of the flip-flop 40A can be speeded up, and malfunction of the flip-flop 40A can be prevented.
  • FIG. 13 shows an essential part of a third embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo-SRAM on a silicon substrate using a CMOS process. Pseudo SRAM is used for work memory installed in mobile devices such as mobile phones.
  • This embodiment has a filter 42B instead of the filter 42 (FIG. 2) of the first embodiment. Other configurations are the same as those in the first embodiment.
  • the filter 42B has an AND circuit that receives the node ND1 and the inverted logic of the node ND2.
  • the filter effect is greater than that of the filter 42 of the first embodiment. That is, even when the entry pulse signal ENTPX has a plurality of fine pulses due to noise or the like, it is possible to prevent the pre-reset inhibition signal PNORSTZ from being activated.
  • the filter 42B can surely remove noise added to the entry pulse signal ENTPX, that is, it can prevent malfunction of the pseudo SRAM.
  • FIG. 14 shows a fourth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo SRAM on a silicon substrate using a CMOS process.
  • the pseudo SRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the pseudo SRAM includes an external command input circuit 10C, a refresh request generation circuit 12, a refresh address generation circuit 14, an arbiter Z operation control circuit 16, an external address input circuit 22, an external data input / output circuit 24, and an internal row address generation circuit. 26, predecoders 28C, 30, 32, fuse circuit 34, memory core CORE and test control circuit TC (first and second test control circuits).
  • the external command input circuit 10C When the external command input circuit 10C receives a test command at the command terminal CMD, the external command input circuit 10C activates one of the test activation signal signals TM1Z and TM2Z according to the test command, and receives the test release command. When activated, the test activation signals TM1Z and TM2Z are deactivated.
  • the pseudo SRAM shifts to the normal operation mode test mode when it receives a test command, and shifts from the test mode to the normal operation mode when it receives a test release command.
  • Other functions of the external command input circuit 10C are the same as those of the external command input circuit 10 of the first embodiment.
  • the predecoder 28C is different from the predecoder 28 of the first embodiment in that it generates a pulsed predecode signal X23PZ ⁇ 0: 3>.
  • the word decoder WDEC is different from that of the first embodiment.
  • the test control circuit TC activates the first test signal TOPENZ and the second test signal TSWLZ in response to the activation of the test activation signals TM1Z and TM2Z, respectively. Other configurations are the same as those in the first embodiment.
  • FIG. 15 shows details of the word decoder WDEC shown in FIG.
  • the difference from the word decoder WDEC (Fig. 5) in the first embodiment is that it does not receive the reset signal RSTX, the block latch control circuit RSTC uses the address latch signal AINZ, instead of the circuit that outputs the block reset signal SRSTX, Having an address latch control circuit ALC that outputs AINX, having an address latch circuit ADLT that latches the predecode signals X67Z ⁇ 0: 3>, X89Z ⁇ 0: 3>, X101112Z ⁇ 0: 7>, and main
  • the word decoder MWD and the redundant main word decoder RMWD are different.
  • Other configurations are the same as those in the first embodiment.
  • the row block selection signal RBLKSELPZ has a pulse waveform that is synchronized with the pulsed predecode signal X23PZ 0: 3>.
  • the address latch control circuit ALC generates address latch signals AINZ and AINX in synchronization with the pulse-like row block selection signal RBLKSELPZ.
  • the address latch signals AINZ and AINX are complementary to each other.
  • the address latch circuit ADLT passes through the predecode signals X67Z, X89Z, and X101112Z and outputs them to the main word decoder MWD as the latch decode signals LX67Z, LX89Z, and LX101112Z when the address latch signal AINZ is high.
  • the predecode signals X67Z, X89Z, and X101112Z are latched in synchronization with the change of AINZ to a low level.
  • the main word decoder MWD selects the main word line MWLX using latch decode signals LX67Z, LX89Z, and LX101112Z.
  • FIG. 16 shows details of the address latch control circuit ALC and the address latch circuit ADLT. is doing.
  • the address latch control circuit ALC outputs the low level address latch signal AINX and the high level address latch signal AINZ while the row block selection signal RBLKSELPZ or the first test signal TOPENZ is high level.
  • the first test signal TOPENZ is a signal common to the address latch control circuit ALC of the row blocks RBLK0-15.
  • the first test signal TOPENZ is activated when the main word lines MWLX of a plurality of row blocks RBLK are simultaneously selected in the test mode in order to perform a word line multiple selection test or a disturb test.
  • the word lines MWLX and SWL adjacent to the focused word lines MWLX and SWL are selected, and the influence on the focused word lines MWLX and SWL is examined.
  • the first test signal TOPENZ is fixed at a low level in the normal operation mode.
  • the address latch circuit ADLT is turned on when the address latch signal AINZ is at a high level and transmits a predecode signal ( ⁇ 67 ⁇ ⁇ 0>, etc.), and a latch connected to the output of the CMOS transmission gate. And an AND circuit that outputs a latch decoding signal (LX67X ⁇ 0>, etc.) with one input connected to the output of the latch.
  • the latch is activated while the address latch signal AINZ is low and holds the received predecode signal.
  • the AND circuit outputs a positive logic latch decode signal (LX67Z ⁇ 0> etc.).
  • the other input of the AND circuit receives the second test signal TSWLZ via an inverter.
  • the second test signal TSWLZ is a signal common to the address latch circuits ADLT and all the main word decoders MWD of all the row blocks RBLK0-15.
  • the second test signal TSWLZ is activated when all the main word lines MWLX are selected in the test mode in order to efficiently execute the burn-in test mode.
  • the second test signal T SWLZ is fixed at a low level in the normal operation mode.
  • FIG. 17 shows details of the main word decoder MWD and the redundant main word decoder RMWD.
  • latch decode signals LX67Z, LX89Z, and LX101112Z indicate one of the latch decode signals LX67Z ⁇ 0: 3>, LX89Z ⁇ 0: 3>, and LX101112Z ⁇ 0: 7>, respectively.
  • the common circuit COM is a circuit common to the main word decoders MWD and RMWD.
  • the common circuit COM is the level converter LEVC 1 for the main word decoder MWD and the level converter for the redundant main word decoder RMWD. Have LEVC2! /
  • the level converter LEVC1 converts the high level of the latch decode signal LX67Z from the internal power supply voltage VII to the boost voltage VPP to generate the latch decode signal PRLX67Z.
  • the level converter LEVC1 fixes the latch decode signal PRLX67Z to a low level in order to select all the main word lines MWLX during the activation of the redundant hit signal RHITX.
  • the latch decode signal RLX67Z is generated in response to the latch signal LX67Z during the inactive state of the redundant hit signal RHITX.
  • the level converter LEVC2 converts the high level of the redundancy selection signal RWSZ (RWSOZ—RWS 15Z shown in Fig. 3! Or the second test signal TSWLZ from the internal power supply voltage VII to the boost voltage VPP, and selects the redundancy. Output as signal PRWSZ.
  • the main word decoder MWD includes a pMOS transistor that receives the latch decode signal PRLX67Z at the gate, an nMOS transistor that receives the latch decode signals RLX67Z, LX89Z, and LX101112Z at the gate, and a latch connected to the drain of the pMOS transistor. And a reset circuit which also has an nMOS transistor power connected to the output of the latch and receiving latch decode signals LX89Z and LX101112Z at the gates.
  • the pMOS transistor and the nMOS transistor that receive the latch decode signals PRLX67Z, RLX67Z, LX89Z, and LX101112Z are connected in series between the boost power supply line VPP and the ground line VSS.
  • the output of the latch is connected to the main word line MWLX via an inverter. When the reset circuit (nMOS transistor) is turned on, the main word line MWLX is not selected.
  • the redundant main word decoder RMWD is the same circuit as that of the first embodiment (FIG. 6). For this reason, defect relief is performed in units of main word lines MWLX. Redundant main word decoder RMWD pMOS transistor receives redundant selection signal PRWSZ at its gate. The nMOS transistor of the redundant main word decoder RMWD receives the redundant selection signal RWSZ and internal power supply voltage VII at the gate.
  • the latch decode signal PRLX67Z and the redundancy selection signal PRWSZ are the only signals that use the boost voltage VPP at a high level. By minimizing the signal that uses the boost voltage VPP, the power consumption of the boost circuit that generates the boost voltage VPP can be reduced. wear. As a result, in particular, the standby current of the pseudo SRAM can be reduced.
  • FIG. 18 shows operations of the main word decoder MWD and the redundant main word decoder RMWD when a read operation or a write operation is executed in the fourth embodiment. Detailed descriptions of the same operations as those in FIG. 7 are omitted. In this example, the case where the redundant hit signal RHITX without a defect in the main word line MWLX or the memory cell MC is not activated! / Is shown.
  • the access signal ACTPZ is activated (FIG. 18 (a)).
  • the predecode signals X67Z, X89Z, and X101112Z to be accessed (ACT) are activated in synchronization with the activation of the access signal ACTPZ (Fig. 18 (b)).
  • the internal row address generation circuit 26 holds for the refresh operation !, and the row address RAO—12Z (internal address IALO—12Z) switches, so the refresh target (REF) predecode signals X67Z, X89Z, X101112Z force S is deactivated (Fig. 18 (c)).
  • the row block selection signal RBLK SELPZ is activated, and the address latch signal AINZ is activated in synchronization with the row block selection signal RBLKSELPZ (Fig. 18 (d)).
  • the address latch circuit ADLT of the row block RBLK that executes the access operation latches the predecode signals X67Z, X89Z, and X101112Z, and outputs them as latch decode signals LX67Z, LX89Z, and LX101112Z (FIG. 18 (e)).
  • the latch decode signals LX67Z, LX89Z, LX101112Z, and PRL X67Z that are activated to perform the refresh operation are deactivated.
  • the selected main word line MWLX is deselected (Fig. 18 (f)).
  • the latch decode signals LX67Z, LX89Z, LX101112Z, and PRLX67Z to be accessed (ACT) are activated, and the main word line MWLX for executing the access operation is not selected (FIG. 18 (g)). Since the main word line MWLX is not selected and is selected at the same time, the time from the activation of the access signal ACTPZ to the selection of the main word line MWLX is T2, which is shorter than T1 in the first embodiment.
  • the row block selection signal RB Since LKSELPZ is not activated and the address latch signals AINZ and AINX are not output, the address latch circuit ADLT continues to activate the latch decode signals LX67Z, LX89Z, and LX101112Z for executing refresh. In other words, the main word line MWLX to be refreshed is deselected only in the row block RBLK for which an access request has occurred.
  • FIG. 19 shows another example of the operation of the main word decoder MWD and redundant main word decoder RMWD when a read or write operation is performed!
  • the main word line MWLX or the memory cell MC has a defect, and the redundant hit signal RHITX is activated.
  • Detailed descriptions of the same operations as those in Fig. 18 are omitted.
  • the fuse circuit 34 receives the row address RA6-12Z and activates the redundant hit signal RH ITX (FIG. 19 (a)).
  • the activation of the redundant hit signal RHITX deactivates the latch decode signal PRLX67Z that is activated / refreshed for the refresh operation (Fig. 19 (b)).
  • the redundancy selection signal RWSZ (not shown) is activated, and the redundancy main word line RMWLX is selected (FIG. 19 (c)).
  • the time from the activation of the access signal ACTPZ to the selection of the redundant main word line RMWLX is equal to T1 in the first embodiment. A shorter T2.
  • the address latch circuit ADLT uses the latch decode to execute refresh. Continue to activate signals LX67Z, L X89Z, and LX101112Z. That is, the non-selection of the main word line MWLX to be refreshed is performed only in the row block RBLK where the access request has occurred.
  • FIG. 20 shows the operation of the memory core CORE in the fourth embodiment. Detailed description of the same operation as in FIG. 11 is omitted.
  • FIG. 20 shows the operation of the memory core CORE in the fourth embodiment. Detailed description of the same operation as in FIG. 11 is omitted.
  • FIG. 20 shows the operation of the memory core CORE in the fourth embodiment. Detailed description of the same operation as in FIG. 11 is omitted.
  • FIG. 11 an example with four core blocks RBLK0-3 and two sub word lines SWL0-1 is shown! / RU Number assigned to refresh signal REFPZ Indicates the number of the row block RBLK where the refresh operation REF is executed! /
  • This embodiment is different from the first embodiment in the following points.
  • the main word line MWLX selected for the refresh operation is deselected and the main word line MWLX for the access operation is simultaneously selected.
  • the main word line MWLX continues to be selected until the next operation is executed.
  • the refresh operation of the last sub word line SWL1 (actually SWL3)
  • the main word line MWLX continues to be selected even after REF.
  • the address latch circuit ADL T is formed corresponding to the decode signals X67Z ⁇ 0: 3>, X89Z ⁇ 0: 3>, and X101112Z ⁇ 0: 7> for selecting the main word decoder MWD.
  • the word line MWLX can be selected or not selected according to the latch decode signals LX67Z, LX89Z, and LX101112Z held in the address latch circuit ADLT. Therefore, the state of the address latch circuit ADLT changes according to the external address EAL supplied in response to the access request, so that the main word line MWLX selected for refresh can be deselected and at the same time the main address for access Word line MWLX can be selected.
  • the circuit for generating the reset inhibition signal PNORSTZ, the reset signal RSTX, and the block reset signal SRSTX of the first embodiment is not necessary. That is, a simple logic circuit can maintain the selected state of the main word line MWLX after the refresh operation, and can switch the main word line MWLX to be selected in response to an access request for each memory block. Since the circuit configuration is simplified, the operation verification time during circuit design can be shortened. Unselection of two main word lines MWLX Since Z selection can be switched at the same time, the access demand can also shorten the time T2 until the access operation starts. That is, the access time can be shortened.
  • the first test signal TOPENZ common to the address latch control circuit ALC is activated and the address latch signals AIN Z and AINX are generated in synchronization with the activation of the first test signal TOPENZ.
  • the address latch circuit ADLT of each row block RBLK can be operated simultaneously.
  • a multiple selection test and a disturb test can be performed on the word line SWL.
  • the second test signal TSWLZ common to the main word decoder MWD By activating the second test signal TSWLZ common to the main word decoder MWD during the test mode, all the main word lines MWLX are synchronized with the activation of the second test signal TSWLZ. You can select at the same time. As a result, the test time for the burn-in test can be shortened.
  • FIG. 21 and FIG. 22 show the main part of the fifth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as a pseudo-RAM on a silicon substrate using a CMOS process. Pseudo SRAM is used for work memory installed in mobile devices such as mobile phones.
  • This embodiment is different from the fourth embodiment in the address latch circuit ADLT, the main word decoder MWD, and the redundant main word decoder RMWD. Other configurations are the same as those in the first embodiment.
  • the operations of the main word decoder MWD and redundant main word decoder RMWD and the operation of the memory core CORE are the same as those in the fourth embodiment (FIGS. 18 to 20).
  • the address latch circuit ADLT receives a predecode signal (X67Z ⁇ 0>, etc.) when the address latch signal AINZ is high, and a signal received when the address latch signal AINZ is low. Is a differential input type latch that holds The received predecode signal is output as a latch decode signal (LX67X ⁇ 0> etc.).
  • the address latch circuit ADLT has a level shifter that converts the high level of the received predecode signal from the internal power supply voltage VII to the boosted voltage VPP. That is, the high level of all latch decode signals output from the address latch circuit ADLT is set to the boost voltage VPP.
  • the main word decoder MWD has a redundant hit in which the latch decode signals PLX67Z, PLX89Z, PLX101112Z whose high level is set to the boost voltage VPP and the high level is converted to the boost voltage VPP by the level converter LEVC. It consists of a 4-input NAND gate that receives the signal RHITX and two inverters connected in series. The final inverter is connected to the main word line MWLX.
  • the redundant main word decoder RMWD is the same circuit as the main word decoder MWD.
  • the 4-input NAND gate of the redundant main word decoder RMWD receives the boost voltage VPP and the redundancy selection signal RWSZ whose high level is converted to the boost voltage VPP by the level converter LEVC.
  • the final stage inverter is connected to the redundant main word line RMWLX.
  • the main word decoder MWD and redundant main word decoder RMWD are configured with simple logic gates by aligning the high level voltage of all latch decode signals (PLX67Z, etc.) with the boost voltage VPP. it can.
  • the main word decoder MWD is a circuit formed in large numbers in the memory core CORE, and the chip size reduction effect is significant by simplifying the circuit of the word decoder MWD.
  • the same effect as in the first and fourth embodiments can be obtained. Furthermore, by forming a level shifter in the address latch circuit ADLT, the address voltage (high level voltage) supplied to the main word decoder MWD and the redundant main word decoder RMWD can all be set to the same value. As a result, the main word decoder MWD and the redundant main word decoder RMWD can be easily configured, and the chip size of the pseudo SRAM can be reduced. As a result, the chip cost can be reduced.
  • FIG. 23 shows a sixth embodiment of semiconductor memory according to the present invention.
  • This semiconductor memory is formed as pseudo SRAM on a silicon substrate using a CMOS process.
  • the pseudo SRAM is used, for example, as a work memory mounted on a mobile device such as a mobile phone.
  • the pseudo SRAM of this embodiment has two banks BANK0-1 having memory cores CORE operating independently of each other, and a bank decoder 46 for selecting the bank BANK0-1.
  • the external address input circuit 22D is configured by adding an input buffer for receiving the 1-bit bank address BA0 to the external address input circuit 22 of the first embodiment.
  • the bank decoder 46 generates bank selection signals BRAS0Z and BRAS1Z from the bank address BA0 in synchronization with the basic timing signal RASZ.
  • Each bank BANK0-1 includes a reset signal generation circuit (reset inhibition control circuit) 20, a predecoder 28D for selecting a row block RBLK, a predecoder 30D for selecting a main word line MWLX, a predecoder 32, and The memory core CORE of the first embodiment is included.
  • the reset signal generation circuit 20 operates by receiving a bank selection signal BRAS0Z (or BRAS 1Z) instead of the basic timing signal RASZ. That is, the reset signal generation circuit 2 formed in each bank BANK0-1 With 0, only the bank BANK that received the access request activates the reset signal RSTX in response to the deactivation signal of the reset inhibit signal NORSTZ.
  • the predecoders 28D and 30D are the same as the predecoders 28 and 30 of the first embodiment except that they have a latch function. Other configurations are the same as those in the first embodiment.
  • FIG. 24 shows details of the bank BANKO-1 shown in FIG.
  • Each bank BANKO — 1 has a timing control circuit 48. Since bank BANKO-1 has the same configuration, only bank BANKO will be described.
  • the timing control circuit 48 activates the bank active signal BACTPOZ for a predetermined period in synchronization with the rising edge of the bank selection signal BRASOZ.
  • the predecoders 28D and 30D receive the row addresses RAO-3Z and RA6-12Z during the high level period of the bank active signal BACTPOZ, and latch the received signals in synchronization with the falling edge of the bank active signal BACTPOZ.
  • FIG. 25 shows the operation of the pseudo SRAM of the sixth embodiment.
  • a feature of this embodiment is that the reset signal RSTX is generated only in the bank BANK that requested access. Therefore, the non-selection of the main word line MWL X that has been selected for the refresh request is performed only in the row block RBLK for which an access request has been issued in synchronization with the activation of the block reset signal SRSTX (FIG. 25). (a, b)). The reset signal RSTX is activated in response to the deactivation of bank BANK (Fig. 25 (c)). The block reset signal SRSTX is deactivated in response to the deactivation of the row block RBLK due to the deactivation of the bank BANK (Fig. 25 (d)).
  • the reset signal generation circuit 20 formed in each bank BANKO-1 transmits the reset signal RSTX only to the bank BANK selected according to the bank address, so that when each bank BANK receives an access request, The main word line MWLX can be deselected independently. In bank BANK, which is not involved in access requests, unnecessary deselection of main word line MWLX can be prevented, thus reducing power consumption.
  • FIG. 26 shows a seventh embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo-SRAM on a silicon substrate using a CMOS process. It is. Pseudo SRAM is used, for example, for work memory installed in mobile devices such as mobile phones.
  • the pseudo SRAM of this embodiment has two banks BANK0-1 having memory cores CORE operating independently of each other, and a bank decoder 46 for selecting the bank BANK0-1.
  • the predecoder 30 for selecting the main word line MWLX is formed in common in the banks BANK0-1.
  • the predecoder 30 does not have a latch function.
  • a predecoder 28E for selecting the row block RBLK is formed for each bank BANK 0-1.
  • Other configurations are the same as those of the fourth embodiment.
  • FIG. 27 shows details of the bank BANK0-1 shown in FIG.
  • Each bank BANK0-1 has the same timing control circuit 48 as in the sixth embodiment and the same block reset control circuit RSTC as in the fourth embodiment.
  • the predecoder 28E is composed of a predecoder 28E-1 common to the banks BAN0-1 and a predecoder 28E-2 formed in each bank BANK0-1.
  • the predecoder 28E-1 predecodes the row address RA2-3Z and generates a decode signal X23Z 0: 3>.
  • Decode signal X23Z 0: 3> is not a pulse signal, unlike decode signal X23PZ ⁇ 0: 3> in the fourth embodiment!
  • the predecoder 28E-2 receives the row address RA0-1Z during the high level period of the bank active signal BACTP0Z (or BACTP1Z) and generates the bank decode signal BX01Z 0: 3>.
  • the row block selection signal RBLKSELPZ is selected by the NAND logic of the bank decode signal X01Z ⁇ 0: 3> and the predecode signal X23Z ⁇ 0: 3>.
  • the address latch signals AINZ and AINX are generated in synchronization with the block reset control circuit RSTC power low block selection signal RBLKSELPZ.
  • the pseudo SRAM of this embodiment is similar to the fourth embodiment (Fig. 15).
  • Each row block RBLK of the bank BANK0-1 is pre-decoded with the pre-decode signal pre-synchronized with the address latch signals AINZ and AINX. It has an address latch circuit ADLT that latches the decode signals X67Z, X89Z, and X101112Z.
  • the address latch signals AINZ and AINX are activated only in the bank BANK selected according to the bank address BA0-1Z. Not selected! Address latch circuit ADLT in bank BANK does not latch!
  • predecode signal for selecting main word line MWLX X67Z ⁇ 0: 3>, X89Z ⁇ 0: 3>, X101112Z ⁇ 0 : 7> Can be wired in common to the address latch circuit ADLT of bank BANKO-1.
  • the signal line of the predecode signal X23Z ⁇ 0: 3> Can be wired in common to the address latch circuit ADL T in bank BANKO-1.
  • the number of predecode signal lines wired to the bank BANKO-1 can be reduced from 48 to 28 in the sixth embodiment.
  • FIG. 28 shows an operation of the pseudo SRAM according to the seventh embodiment.
  • the feature of this embodiment is that the non-selection of the main word line MWLX that is continuously selected for the refresh request is performed in synchronism with the activation of the block reset signal SRSTX in the row block RBLK of the bank BAN K that requested the access. (Fig. 28 (a, b)).
  • the same effect as in the first, fourth, and sixth embodiments can be obtained.
  • only the address latch circuit ADLT of the bank BANK selected according to the bank address BAO can latch the external address EAL, so that the main word line MWLX can be selected and deselected independently for each bank BANK.
  • the bank BANK which is not involved in access requests, can prevent unnecessary deselection of the main word line MWLX, thus reducing power consumption.
  • the address latch signals AINZ and AINX can be generated using only the non-bank BANK that received the access request. Unselected bank BANK address latch circuit ADLT does not latch! Therefore, predecode signals X67Z ⁇ 0: 3>, X89Z> 0: 3>, X101112Z ⁇ 0: 7> signal lines are connected to bank BANKO— 1 can be wired in common. As a result, the number of signal lines for the predecode signals X23PZ, X67Z, and X101112Z can be almost halved, and the chip size of the pseudo SRAM can be reduced.
  • FIG. 29 shows the main part of the eighth embodiment of the semiconductor memory of the present invention.
  • This semiconductor memory is formed as pseudo-SRAM on a silicon substrate using a CMOS process. Pseudo SRAM is used for work memory installed in mobile devices such as mobile phones.
  • This embodiment is a substitute for the refresh address generation circuit 14 of the first embodiment. Instead, it has a refresh address generation circuit 14A. Further, the word decoder WDEC is different from that of the first embodiment. Other configurations are the same as those in the first embodiment.
  • the refresh address generation circuit 14A is different from the first embodiment in address assignment. That is, of the refresh addresses IAL0-12Z, the lower 4 bits IALO-3Z are used to select the row block RBLKO-15, and the next 7 bits are used to select the main word line MWLX. The upper 2 bits are used to select the sub word line SWL.
  • the 13-bit refresh address is assigned to IALO-3Z (row block selection address), IAL6-12Z (main word selection address), and IAL4 in order from the lower order. — 5Z (subword selection address).
  • the refresh address generation circuit 14A outputs a refresh address for selecting the last main word line MWLX127 out of 128 main word lines MWL XO-127 (both bits IAL6-12Z are both high). During the level period), the refresh counter signal SRTXZ is held high. Other functions of the refresh address generation circuit 14A are the same as those of the refresh address generation circuit 14 of the first embodiment.
  • FIG. 30 shows a main part of the memory core CORE shown in FIG.
  • the word decoder WD EC selects the sub word selection decoder SWDgen for selecting the sub word selection signal SWDZ 0: 3> (sub word selection signal line) according to the decode signal X45Z ⁇ 0: 3> for each row block RBLK0-15.
  • the sub word selection signals SWDZ 0: 3> are supplied to sub word decoders SWD arranged in a distributed manner in each block RBLK.
  • Other configurations are the same as those of the first embodiment (FIG. 4). Since the sub word selection signal line SW DZ is connected to the sub word decoder SWD distributed in the row block RBLK, its wiring length is long.
  • FIG. 31 shows details of each word decoder WDEC shown in FIG. Block reset control circuit RSTC timing signal generation circuit
  • the block reset signal SRSTX is supplied to the sub word selection decoder SWDgen, which is not the main word decoder MWD.
  • the subword selection decoder SWDgen generates a subword selection signal SWDZ ⁇ 0: 3> in response to the decode signal x45Z ⁇ 0: 3>.
  • the subword selection decoder SWDgen selects (activates) the subword selection signal SWDZ and deselects the subword selection signal SWDZ in response to the activation of the block reset signal SRSTX.
  • Other configurations are the same as those of the first embodiment (FIG. 5).
  • FIG. 32 shows details of the subword selection decoder SWDgen.
  • the subword selection decoder SWDgen has a pMOS transistor and nMOS transistor that receive the block reset signal PRSTX at the gate, an nMOS transistor that receives the predecode signal X45Z at the gate, a latch connected to the drain of the pMOS transistor, and the latch output. It has a buffer consisting of two connected inverters!
  • the power supply line of the sub-word selection decoder SW Dgen is connected to the boost voltage line VPP.
  • FIG. 33 shows an operation of the sub word selection decoder SWDgen when a read operation or a write operation is executed in the eighth embodiment.
  • This example shows a case where the redundant hit signal RHITX in which there is no defect in the main node line MWLX or the memory cell MC is not activated.
  • the same operations as those in the first embodiment (FIG. 7) are denoted by the same reference numerals.
  • the difference from the first embodiment is that, in response to the block reset signal SRSTX, the sub-word selection signal SWDZ which is not selected and selected is not selected and selected.
  • the pMOS transistor of the sub-word selection decoder SWDgen is turned on, and the sub-word selection signal SWDZ that continues to be selected to perform the refresh operation is deselected (see FIG. 33 (F)).
  • the subword selection signal SWDZ corresponding to the access request is selected and the access operation is executed (Fig. 33 (I)).
  • the pMOS transistor of the subword selection decoder SWDgen is turned on and selected for access operation !, and the subword selection signal SWDZ is deactivated (Fig. 7 ( M)). From activation of access signal ACTPZ The time until selection of the subword selection signal SWDZ is T3. Time ⁇ 3 is substantially the same as time T1 in the first embodiment (FIG. 7). Other operations are the same as those in the first embodiment.
  • FIG. 34 shows operations of the arbiter / operation control circuit 16, reset control circuit 18 and reset signal generation circuit 20 in the eighth embodiment.
  • the order of the word lines selected in response to the refresh request is different from that of the first embodiment (FIG. 10). That is, in this embodiment, for each refresh request, the row block RBLK is switched first, then the main word line MWLX is switched, and finally the sub word line SWL is switched. Further, while the refresh address generation circuit 14 outputs the high-level refresh counter signal SRTXZ, that is, while the last main word line MWLX1 27 is specified by the refresh address, the reset signal RSTX generates the refresh request SRTZ. Output every time. Other operations are the same as those in the first embodiment.
  • the charge / discharge current can be reduced, and the power consumption of the pseudo SRAM can be reduced.
  • FIG. 35 shows the essential parts of a ninth embodiment of semiconductor memory according to the present invention.
  • This semiconductor memory is formed as pseudo SRAM on a silicon substrate using a CMOS process. Pseudo SRAM is used for work memory installed in mobile devices such as mobile phones.
  • This embodiment has a refresh address generation circuit 14A in place of the refresh address generation circuit 14 of the fourth embodiment.
  • the refresh address generation circuit 14A is the same as that in the eighth embodiment.
  • the word decoder WDE C is different from that of the fourth embodiment.
  • Other configurations are the same as those of the fourth embodiment.
  • FIG. 36 shows details of the word decoder WDEC shown in FIG.
  • the mode decoder WDEC shown in FIG. 36 is formed in each row block RBLK0-15.
  • the word decoder WDEC uses four subword selection decoders SW Dgen and subword selection decoder SWDgen to select the subword selection signal SWDZ 0: 3> (subword selection signal line) according to the decode signal X45Z ⁇ 0: 3>.
  • an address latch circuit ADLT an address latch circuit
  • Address latch circuit ADLT synchronizes the predecode signal ⁇ 67 ⁇ ⁇ 0: 3>, ⁇ 89 ⁇ ⁇ 0: 3>, ⁇ 101112 ⁇ ⁇ 0: 7>, and the predecode signal ⁇ 45 ⁇ ⁇ 0: 3> to the address latch signal ⁇ , ⁇ Latch and output the latch decode signal LX45Z 0: 3>.
  • the timing signal WLENZ generated by the timing signal generation circuit TSC of the block reset control circuit RST C is supplied to the main word decoder MWD.
  • Other configurations are the same as those of the fourth embodiment (FIG. 15).
  • the> is connected to the sub word decoder SWD distributed in the row block RBLK, so that the wiring length is long. For this reason, a large charge / discharge current occurs due to the selection Z deselection of the subword selection signal line SWDZ.
  • the charge / discharge current is reduced and the power consumption is reduced.
  • FIG. 37 shows details of the address latch control circuit ALC and the address latch circuit ADLT.
  • the address latch control circuit ALC is the same as that of the fourth embodiment (FIG. 16).
  • the address latch circuit ADLT is configured by changing the logic of the address latch circuit ADLT (FIG. 16) of the fourth embodiment in order to output a positive logic latch decode signal LX45Z ⁇ 0: 3>.
  • the address latch circuit ADLT fixes all the latch decode signals LX45Z ⁇ 0: 3> to high level when the second test signal TSWLZ is high level.
  • FIG. 38 shows details of the subword selection decoder SWDgen.
  • the sub-word selection decoder SWDgen has a level converter LEVC1 and a buffer that also has two inverters connected to the output of the level converter LEVC1.
  • the power line of the subword selection decoder SWDgen is connected to the boost voltage line VPP.
  • the level converter LEVC1 converts the high level of the latch decode signal LX45Z from the internal power supply voltage VII to the boost voltage VPP and outputs it to the buffer.
  • FIG. 39 shows an operation of the sub word selection decoder SWDgen when a read operation or a write operation is executed in the ninth embodiment.
  • the redundant hit signal RHITX that activates the main node line MWLX or the memory cell MC is activated. The case where it is not displayed is shown.
  • the same operations as those in the fourth embodiment (FIG. 18) are denoted by the same reference numerals.
  • the difference from the fourth embodiment is that, in response to the block reset signal SRSTX, the sub word selection signal SWDZ, which is not the main word line MWLX, is not selected or selected.
  • the subword selection signal SWDZ that has been selected to perform the refresh operation is deselected (FIG. 39 (F)), and at the same time, the access request is responded.
  • Sub-node selection signal SWDZ is selected (Fig. 39 (G)).
  • the time from activation of access signal ACTPZ to selection of subword selection signal SWDZ is T4.
  • Time T4 is almost the same as time T2 in the fourth embodiment (Fig. 18). Since the sub-word selection signal SWDZ is not selected and selected simultaneously, the time from the activation of the access signal ACTPZ to the selection of the sub-word selection signal SWDZ is T4 shorter than T3 in the eighth embodiment.
  • Other operations are the same as those in the fourth embodiment.
  • FIG. 40 shows the operation of the memory core CORE in the ninth embodiment.
  • the memory core CORE has four row blocks RBLK0—3, two main node lines MWLX0—1, and two sub word lines SWL0—1! /.
  • the number attached to the refresh signal REFPZ indicates the number of the row block RBLK where the refresh operation REF is executed.
  • the refresh address IAL0-12Z generated by the refresh address generation circuit 14A first switches the row block RBLK, then switches the main word line MWLX, and finally switches the sub-word line SWL ( Subword decoder SWD) is switched. Therefore, every time a refresh request is made, the sub word selection signal SWDZ in the row blocks RBLK0-3 is sequentially selected on the main word line MWLX. Other operations are almost the same as those in the fourth embodiment.
  • the same effect as in the first, fourth, and eighth embodiments can be obtained. That is, by reducing the frequency of selection Z deselection of the subword selection signal line SWDZ, the charge / discharge current can be reduced and the power consumption of the pseudo SRAM can be reduced.
  • the present invention is applied to a pseudo SRAM having hierarchical word lines MWLX and SWL has been described. That is, the main word line MWLX, which is selected for the refresh operation, is requested to be accessed for each row block RBLK.
  • An example of non-selection in response to was described.
  • the invention is not limited to the powerful embodiments. For example, as shown in FIGS.
  • the present invention may be applied to a pseudo SRAM having a non-hierarchized V ⁇ word line WL (or redundant word line RWL). That is, the first word decoder WD1 that receives the predecode signal and generates the decode signal WDS, and the second word decoder WD2 that receives the decode signal WDS and the row address RA4-5Z and selects one of the word lines WL
  • the decode signal WDS that is continuously selected for the refresh operation may be deselected in response to the access request for each row block RBLK.
  • the word lines WL that are not hierarchized are generally composed of a polysilicon wiring for forming the gate of the transfer transistor of the memory cell MC and a metal wiring running on the polysilicon wiring.
  • the example in which the sub word line SWL3 is not selected every refresh of the main word line MWLX when the sub word line SWL3 is a refresh target has been described.
  • the present invention is not limited to such embodiments.
  • the sub word line SWLO becomes a refresh target
  • the main word line MWLX that has been selected until then may be deselected and a new main word line MWLX to be refreshed may be selected.
  • the example in which the predecode signal is latched by the address latch circuit ADLT in order to keep the main word line MWLX activated is described.
  • the invention is not limited to the powerful embodiments.
  • the next external address EAL or refresh address IAL is received, and the redundancy of the received address is judged. By determining the redundancy of the next refresh operation or access operation during the refresh operation or access operation, the cycle time can further shorten the access time.

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Abstract

　ワード制御回路は、リフレッシュアドレスに対応してメモリブロック毎に選択されたワード線選択信号線の選択状態をリフレッシュ動作後に保持する。また、ワード制御回路は、アクセス要求に応答して、このアクセス要求に対応する外部アドレスにより選択されるメモリブロックのワード線選択信号線のみを非選択する。各メモリブロックにおいて、一度選択されたワード線選択信号線は、アクセス要求を受けるまで非選択されないため、ワード線選択信号線の非選択および選択の頻度を下げることができる。この結果、ワード線選択信号線の充放電電流を減らすことができ、半導体メモリの消費電流を削減できる。

Description

明 細 書
半導体メモリ 技術分野
[0001] メモリセルのリフレッシュを自動的に実行する半導体メモリに関する。
背景技術
[0002] セルフリフレッシュモードを有する DRAMにおいて、 DRAM内で生成されるリフレ ッシュアドレスの下位ビットおよび上位ビットにそれぞれメモリブロックおよびワード線 を割り当て、セルフリフレッシュモード中に、アドレスのプリデコード信号のリセット頻度 を下げることで、消費電力を削減する技術が開示されている (例えば、特許文献 1)。 一方、近年、擬似 SRAM (Pseudo- SRAM)と呼ばれる半導体メモリが開発されて いる。擬似 SRAMは、 DRAMのメモリセル（ダイナミックメモリセル）を有し、メモリセ ルのリフレッシュ動作を内部で自動的に実行することで SRAMとして動作する。擬似 SRAMに使用されるダイナミックメモリセルは、面積が小さい。このため、ビットコスト が低ぐ大容量の擬似 SRAMを開発できる。
特許文献 1：特開平 9— 161477号公報
発明の開示
発明が解決しょうとする課題
[0003] DRAMでは、セルフリフレッシュモード中にアクセス要求の受け付けが禁止される。
このため、セルフリフレッシュモード中に発生するメモリセルのアクセスは、リフレッシュ 動作だけである。リフレッシュアドレスは、順次インクリメントまたはデクリメントされるた め、次にアクセス（リフレッシュ）されるメモリセルのアドレスは、既知である。これに対し て、擬似 SRAMでは、スタンバイ期間中にも、アクセス要求を受け付けるため、次に アクセスされるメモリセルのアドレスは、外部アドレスを受信するまで分力 ない。した がって、アクセス要求が発生しな 、条件で動作する上記文献に記載された技術は、 擬似 SRAMに適用できな 、。
[0004] 本発明の目的は、リフレッシュを自動的に実行する半導体メモリの消費電力を削減 することにある。特に、回路の増加を最小限にして消費電力を削減することにある。 課題を解決するための手段
[0005] 本発明の半導体メモリの一形態では、メモリブロックは、複数のメモリセルおよびメモ リセルに接続された複数のワード線をそれぞれ有している。各メモリブロックでは、複 数のワード線グループが所定数のワード線により構成されて 、る。リフレッシュ要求発 生回路は、メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生 する。リフレッシュアドレス発生回路は、リフレッシュするメモリセルに接続されたワード 線を示すリフレッシュアドレスを、リフレッシュ要求に応答して順次生成する。すなわち 、半導体メモリは、リフレッシュ動作を自動的に実行する。
[0006] 第 1ワードデコーダは、ワード線グループに対応してそれぞれ形成されている。第 1 ワードデコーダは、ワード線グループ内のワード線のいずれかをリフレッシュアドレス または外部アドレスに応じて選択するために、ワード線選択信号線を選択する。第 2 ワードデコーダは、ワード線にそれぞれ対応して形成されている。第 2ワードデコーダ は、ワード線選択信号線の選択に応答して、ワード線グループ内のワード線のいず れかをリフレッシュアドレスまたは外部アドレスに応じて選択する。ワード制御回路は、 リフレッシュアドレスに対応してメモリブロック毎に選択されたワード線選択信号線の 選択状態をリフレッシュ動作後に保持する。また、ワード制御回路は、アクセス要求に 応答して、このアクセス要求に対応する外部アドレスにより選択されるメモリブロックの ワード線選択信号線のみを非選択する。
[0007] リフレッシュアドレス生成回路が生成するリフレッシュアドレスの最下位の少なくとも 1 ビットは、メモリブロックを選択するために割り当てられている。このため、リフレッシュ 要求毎にリフレッシュするメモリブロックが切り替わり、リフレッシュアドレスにより選択さ れるワード線に対するリフレッシュ動作が実行される。各メモリブロックにおいて、一度 選択されたワード線選択信号線は、次のリフレッシュアドレスに切り替わるまで、ある いはアクセス要求を受けるまで非選択されない。このため、ワード線選択信号線の非 選択および選択の頻度を下げることができる。この結果、ワード線選択信号線の充放 電電流を減らすことができ、半導体メモリの消費電流を削減できる。また、ワード線選 択信号線は、メモリブロック毎に選択 Z非選択されるため、ワード線選択信号線の充 放電によるピーク電流を分散できる。 [0008] 本発明の半導体メモリの一形態における好ましい例では、ワード制御回路は、リセ ット禁止制御回路およびブロックリセット制御回路を有している。リセット禁止制御回 路は、リフレッシュ要求に応答してリセット禁止信号を活性ィ匕 (リセット禁止状態)し、ァ クセス要求に応答してリセット禁止信号を非活性ィ匕（リセット許可状態)する。ブロック リセット制御回路は、メモリブロック毎に形成され、アクセス要求に対応する外部アドレ スにより選択されるメモリブロック内で選択されているワード線選択信号線を非選択す るためのブロックリセット信号を、リセット禁止信号の非活性ィ匕に応答して第 1ワードデ コーダに出力する。すなわち、リセット禁止制御回路は、メモリブロックに共通のリセッ ト禁止信号を生成し、ブロックリセット回路は、アドレスに応じて選択されるメモリブロッ ク毎にブロックリセット信号を生成する。このため、アクセス要求によりアクセスされるメ モリブロック内で選択されているワード線選択信号線を簡易な回路で容易に非活性 化できる。
[0009] 本発明の半導体メモリの一形態における好ましい例では、アクセス要求に応答して アクセス動作が実行されるメモリブロックにおいて、まず、リフレッシュのためにワード 線選択信号線を選択し続けて ヽる第 1ワードデコーダが、このワード線選択信号線を 非選択する。この後、外部アドレスにより選択される第 1ワードデコーダ力 ブロックリ セット信号に応答してワード線選択信号線を選択する。リフレッシュ用とアクセス用の ワード線選択信号線が同時に選択されることがないため、ワード線が多重選択される ことを防止できる。この結果、半導体メモリの誤動作を防止できる。また、リフレッシュ 動作のために選択されて 、るワード線グループをアクセス要求に応答して非選択す るときに、選択されているワード線グループを指定する必要がないため、ワード線選 択信号を非選択にする回路を簡易にできる。
[0010] 本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、 1回のァ クセス要求に応答して、読み出し動作または書き込み動作を連続して実行するバー ストアクセス機能を有している。リセット禁止制御回路に形成される活性ィ匕マスク回路 は、バーストアクセス中にリセット禁止信号の活性ィ匕をマスクする。リフレッシュ動作後 にアクセス動作が続けて実行されることが予め分力つているバーストアクセス中に、リ セット禁止信号の活性ィ匕を禁止することで、ワード制御回路が無駄に動作することを 防止できる。したがって、ワード制御回路の消費電力を削減できる。
[0011] 本発明の半導体メモリの一形態における好ましい例では、リフレッシュ動作は、リフ レッシュアドレスに従って、まずメモリブロックを順次切り替えて実行され、次にワード 線の選択アドレスを順次切り替えて実行され、さらにワード線グループを順次切り替 えて実行される。リセット禁止制御回路は、ワード線グループが切り替わる直前にメモ リブロックのリフレッシュ動作が一巡する期間中、リセット禁止信号を非活性ィ匕する。
[0012] リフレッシュ動作が繰り返し実行されると、各メモリブロックにおいて選択されるワード 線選択信号線は、順次切り替わる。ワード線グループ内において最後のワード線のリ フレッシュ期間にリセット禁止信号を非活性ィ匕することで、この期間中リフレッシュ動 作毎にワード線選択信号線を非選択にできる。選択されるワード線選択信号線が、リ フレッシュ動作が続くことで次のワード線選択信号線に切り替わるときに、選択されて V、るワード線選択信号線を予め非選択しておくことで、 2つのワード線選択信号線を 同時に非選択および選択する場合に比べて切り替え制御を簡単にできる。
[0013] 本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は 、エントリ生成回路およびフリップフロップを有している。エントリ生成回路は、アクセス 要求の非受信中に、リフレッシュ動作の開始を示すタイミング信号に同期してエントリ 信号を生成する。フリップフロップは、エントリ信号に同期してリセット禁止信号を活性 化し、アクセス要求に同期してリセット禁止信号を非活性ィ匕する。アクセス要求とリフ レッシュ要求とは非同期に生成される。このため、エントリ信号を、リフレッシュ要求に 同期して生成する場合、フリップフロップの入力にエントリ信号とアクセス要求がほぼ 同時に入力される可能性がある。エントリ信号をリフレッシュ動作の開始に同期して生 成することで、フリップフロップの誤動作を防止でき、リセット禁止信号を確実に活性 化または非活性ィ匕できる。
[0014] 本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は 、半導体メモリのパワーオン時に、ワード線選択信号線を非選択するためにリセット禁 止信号を非活性化する。このため、パワーオン直後に、ワード線が多重選択されるこ とを防止でき、半導体メモリが誤動作することを防止できる。
本発明の半導体メモリの一形態における好ましい例では、リセット禁止制御回路は 、エントリ生成回路およびフリップフロップを有している。エントリ生成回路は、リフレツ シュ要求に応答するエントリ信号を複数のタイミング信号を用いて生成する。タイミン グ信号の一部は、互いに非同期に生成されるため、タイミングがずれるとエントリ信号 のパルス幅 (有効期間）が細くなる場合がある。フリップフロップは、所定の閾値電圧 を有するトランジスタで構成されている。フリップフロップは、エントリ信号に同期してリ セット禁止信号を活性ィ匕し、アクセス要求に同期してリセット禁止信号を非活性ィ匕す る。フリップフロップ内において、エントリ信号からリセット禁止信号を活性ィ匕し、入力 に帰還される信号経路に存在するトランジスタの少なくともいずれかの閾値電圧 (絶 対値）は、他のトランジスタの閾値電圧 (絶対値)より低く設定されている。このため、フ リップフロップは、エントリ信号のパルス幅が細い場合にも自身の状態を高速に確定 させることができる。したがって、フリップフロップが不安定な状態になることを防止で き、半導体メモリの誤動作を防止できる。
[0015] 本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクァ ドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各 メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第 1および第 2ワードデコーダを有している。リセット禁止制御回路は、アクセス要求に応答するリセ ット禁止信号の非活性ィ匕をバンクアドレスに応じて選択されたメモリバンクのみに伝達 する。このため、メモリバンク毎に独立してワード線選択信号線を非選択できる。ァク セス要求に関与しないメモリバンクにおいて、ワード線選択信号線の不要な非選択を 防止できるため、消費電力を削減できる。
[0016] 本発明の半導体メモリの一形態における好ましい例では、アドレスラッチ制御回路 は、各メモリブロックに形成され、リフレッシュアドレスまたは外部アドレスによるメモリ ブロックの選択に応答してアドレスラッチ信号を生成する。アドレスラッチ回路は、第 1 ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成され、対応 するアドレスラッチ信号に同期してリフレッシュアドレスまたは外部アドレスをラッチし、 ラッチしたアドレスを第 1ワードデコーダに出力する。第 1ワードデコーダがワード線選 択信号線を選択するか非選択するかは、アドレスラッチ回路にラッチされたアドレスに 依存して決まる。換言すれば、ワード線選択信号線の選択 Z非選択状態は、アドレス ラッチ回路のラッチ状態が変わらない限り保持される。アクセス要求に対応して供給 される外部アドレスに応じてラッチの状態が変わることで、リフレッシュ用に選択されて V、るワード線選択信号線は非選択され、同時にアクセス用のワード線選択信号線が 選択される。この結果、簡易な回路により、リフレッシュ動作後にワード線選択信号線 の選択状態を保持し、メモリブロック毎にアクセス要求に応答して選択されるワード線 選択信号線を切り替えることができる。回路構成が簡素になるため、回路設計時の動 作検証時間を短縮できる。 2つのワード線選択信号線の非選択 Z選択を同時に切り 替えられるため、アクセス要求力 アクセス動作を開始するまでの時間を短縮できる。 すなわち、アクセス時間を短縮できる。
[0017] 本発明の半導体メモリの一形態における好ましい例では、第 1テスト制御回路は、 テストモード中にアドレスラッチ制御回路に共通の第 1テスト信号を出力する。各アド レスラッチ制御回路は、第 1テスト信号の出力に同期してアドレスラッチ信号を生成す る。このため、テストモード中に、各メモリブロックのアドレスラッチ回路を同時に動作さ せることができ、例えば、ワード線の多重選択テストを実施できる。
[0018] 本発明の半導体メモリの一形態における好ましい例では、第 2テスト制御回路は、 テストモード中に第 1ワードデコーダに共通の第 2テスト信号を出力する。各第 1ヮー ドデコーダは、第 1テスト信号の出力に同期してワード線選択信号線を選択する。こ のため、テストモード中に、全てのワード線選択信号線を同時に選択でき、例えば、 バーンインテストのテスト時間を短縮できる。
[0019] 本発明の半導体メモリの一形態における好ましい例では、各アドレスラッチ回路は、 ラッチしたアドレスの高レベル電圧を昇圧電圧に変換するレベルシフタを有している 。第 1ワードデコーダは、昇圧電圧を高レベル電源として受け、ワード線選択信号線 の高レベル電圧を昇圧電圧に設定する。第 1ワードデコーダに供給されるアドレスの 電圧 (高レベル電圧)を全て同じ値に設定することで、第 1ワードデコーダの回路構成 を簡易にできる。
[0020] 本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクァ ドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各 メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第 1および第 2ワードデコーダを有している。バンクアドレスに応じて選択されたメモリバンクのアド レスラッチ回路のみ力 アクセス要求に対応する外部アドレスをラッチすることで、メモ リバンク毎に独立してワード線選択信号線を選択 Z非選択できる。アクセス要求に関 与しな 、メモリバンクにぉ 、て、ワード線選択信号線の不要な非選択を防止できるた め、消費電力を削減できる。
[0021] 本発明の半導体メモリの一形態における好ましい例では、プログラム回路は、メモリ ブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムされる。また、 プログラム回路は、リフレッシュアドレスまたは外部アドレスが不良アドレスと一致する ときに冗長ヒット信号を出力する。冗長ワード線は、各メモリブロックに形成され、冗長 ヒット信号に対応して選択される。各メモリブロックにおいて、第 1ワードデコーダは、 選択されて!ヽるワード線選択信号線を冗長ヒット信号の出力に同期して非選択する。 このため、冗長ワード線を有する半導体メモリにおいても、リフレッシュ動作により選択 されたワード線選択信号線の選択状態を保持し、冗長ワード線へのアクセス時に対 応するワード線選択信号線を非選択できる。
[0022] 本発明の半導体メモリの一形態における好ましい例では、ワード線選択信号線およ びワード線は、それぞれメインワード線およびサブワード線である。第 1ワードデコー ダは、メインワードデコーダである。第 2ワードデコーダは、各メモリブロック内に分散 して配置されるサブワードデコーダである。メインワード線は、分散するサブワードデ コーダに接続する必要があるため、その配線長は長い。このため、メインワード線の 選択 Z非選択により、大きな充放電電流が生じる。本発明によりメインワード線の非 選択および選択の頻度を下げることで、メインワード線の充放電電流を減らすことが でき、半導体メモリの消費電流を削減できる。
[0023] 本発明の半導体メモリの一形態における好ましい例では、リフレッシュアドレス生成 回路が生成するリフレッシュアドレスの最上位の少なくとも 1ビットは、ワード線グルー プを選択するために割り当てられて 、る。リフレッシュアドレスにお!/、てメモリブロック およびワード線グループを選択するために割り当てられて!/、るビットを除くビットは、ヮ 一ド線を選択するために割り当てられている。リフレッシュアドレスの最上位にワード 線グループを割り当てることで、リフレッシュ動作が繰り返し実行される場合に、ワード 線選択信号線の切り替え頻度を最も低くでき、半導体メモリの消費電流を削減できる
[0024] 本発明の半導体メモリの一形態における好ましい例では、ワード線選択信号線およ びワード線は、それぞれサブワード選択信号線およびサブワード線である。第 1ヮー ドデコーダは、サブワード選択デコーダである。第 2ワードデコーダは、各メモリブロッ ク内に分散して配置されるサブワードデコーダである。サブワード選択信号線は、分 散するサブワードデコーダに接続する必要があるため、その配線長は長い。このため 、サブワード選択信号線の選択 Z非選択により、大きな充放電電流が生じる。本発明 によりサブワード選択信号線の非選択および選択の頻度を下げることで、サブワード 選択信号線の充放電電流を減らすことができ、半導体メモリの消費電流を削減できる
[0025] 本発明の半導体メモリの一形態における好ましい例では、リフレッシュアドレス生成 回路が生成するリフレッシュアドレスの最上位の少なくとも 1ビットは、ワード線を選択 するために割り当てられて!/、る。リフレッシュアドレスにお!/、てメモリブロックおよびヮ 一ド線を選択するために割り当てられているビットを除くビットは、ワード線グループを 選択するために割り当てられて!/、る。リフレッシュアドレスの最上位にワード線を割り 当てることで、リフレッシュ動作が繰り返し実行される場合に、ワード線選択信号線の 切り替え頻度を最も低くでき、半導体メモリの消費電流を削減できる。
[0026] 本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、バンクァ ドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを有している。各 メモリバンクは、複数のメモリブロック、複数のワード線グループ、複数の第 1および第 2ワードデコーダを有している。ワード制御回路は、バンクアドレスに応じて選択され たメモリバンクのみに対して、リフレッシュのために選択し続けているワード線選択信 号線をアクセス要求に応答して非選択する。このため、上述と同様に、メモリバンク毎 に独立してワード線選択信号線を選択 Z非選択できる。アクセス要求に関与しな ヽメ モリバンクにおいて、ワード線選択信号線の不要な非選択を防止できるため、消費電 力を削減できる。
発明の効果 [0027] 本発明を、メモリセルのリフレッシュを自動的に実行する半導体メモリに適用するこ とで、半導体メモリの消費電力を削減できる。
図面の簡単な説明
[0028] [図 1]本発明の半導体メモリの第 1の実施形態を示すブロック図である。
[図 2]図 1に示したリセット制御回路の詳細を示す回路図である。
[図 3]図 1に示したヒューズ回路の詳細を示すブロック図である。
[図 4]図 1に示したメモリコアの要部を示す回路図である。
[図 5]図 4に示した各ワードデコーダの詳細を示すブロック図である。
[図 6]図 5に示したメインワードデコーダおよび冗長メインワードデコーダの詳細を示 す回路図である。
[図 7]第 1の実施形態における読み出し動作または書き込み動作が実行されるときの メインワードデコーダおよび冗長メインワードデコーダの動作を示すタイミング図であ る。
[図 8]第 1の実施形態における読み出し動作または書き込み動作が実行されるときの メインワードデコーダおよび冗長メインワードデコーダの動作を別の例を示すタイミン グ図である。
[図 9]第 1の実施形態におけるアービタ Z動作制御回路、リセット制御回路およびリセ ット信号生成回路の動作を示すタイミング図である。
[図 10]第 1の実施形態におけるアービタ Z動作制御回路、リセット制御回路およびリ セット信号生成回路の動作を示すタイミング図である。
[図 11]第 1の実施形態におけるメモリコアの動作を示すタイミング図である。
[図 12]本発明の半導体メモリの第 2の実施形態の要部を示す回路図である。
[図 13]本発明の半導体メモリの第 3の実施形態の要部を示す回路図である。
[図 14]本発明の半導体メモリの第 4の実施形態を示すブロック図である。
[図 15]図 14に示したワードデコーダの詳細を示すブロック図である。
[図 16]図 15に示したアドレスラッチ制御回路およびアドレスラッチ回路の詳細を示す 回路図である。
[図 17]メインワードデコーダおよび冗長メインワードデコーダの詳細を示す回路図で ある。
圆 18]第 4の実施形態における読み出し動作または書き込み動作が実行されるとき のメインワードデコーダおよび冗長メインワードデコーダの動作を示すタイミング図で ある。
圆 19]第 4の実施形態における読み出し動作または書き込み動作が実行されるとき のメインワードデコーダおよび冗長メインワードデコーダの動作の別の例を示すタイミ ング図である。
[図 20]第 4の実施形態におけるメモリコアの動作を示すタイミング図である。
圆 21]本発明の半導体メモリの第 5の実施形態の要部を示す回路図である。
圆 22]本発明の半導体メモリの第 5の実施形態の要部を示す回路図である。
圆 23]本発明の半導体メモリの第 6の実施形態を示すブロック図である。
[図 24]図 23に示したバンクの詳細を示すブロック図である。
[図 25]第 6の実施形態の擬似 SRAMの動作を示すタイミング図である。
圆 26]本発明の半導体メモリの第 7の実施形態を示すブロック図である。
[図 27]図 26に示したバンクの詳細を示すブロック図である。
圆 28]第 7の実施形態の擬似 SRAMの動作を示すタイミング図である。
圆 29]本発明の半導体メモリの第 8の実施形態を示すブロック図である。
[図 30]図 29に示したメモリコアの要部を示す回路図である。
[図 31]図 30に示した各ワードデコーダの詳細を示すブロック図である。
[図 32]図 31に示したサブワード選択デコーダの詳細を示す回路図である。
圆 33]第 8の実施形態における読み出し動作または書き込み動作が実行されるとき のサブワード選択デコーダの動作を示すタイミング図である。
圆 34]第 8の実施形態におけるアービタ Z動作制御回路、リセット制御回路およびリ セット信号生成回路の動作を示すタイミング図である。
圆 35]本発明の半導体メモリの第 9の実施形態を示すブロック図である。
[図 36]図 35に示したワードデコーダの詳細を示すブロック図である。
[図 37]図 36に示したアドレスラッチ制御回路およびアドレスラッチ回路の詳細を示す 回路図である。 [図 38]図 36に示したサブワード選択デコーダの詳細を示す回路図である。
[図 39]第 9の実施形態における読み出し動作または書き込み動作が実行されるとき のサブワード選択デコーダの動作を示すタイミング図である。
[図 40]第 9の実施形態におけるメモリコアの動作を示すタイミング図である。
[図 41]本発明を適用した擬似 SRAMの別の例を示すブロック図である。
[図 42]本発明を適用した擬似 SRAMの別の例を示すブロック図である。
発明を実施するための最良の形態
[0029] 以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を 示している。図に太線で示した信号線は、複数本で構成されている。また、太線が接 続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供 給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線に は、信号名と同じ符号を使用する。末尾に" Z"の付く信号は、正論理を示している。 先頭に" z"の付く信号および末尾に" X"の付く信号は、負論理を示している。
[0030] 図 1は、本発明の半導体メモリの第 1の実施形態を示している。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されている。擬 似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用され る。擬似 SRAMは、 1回のアクセス要求に応答して、読み出し動作または書き込み動 作を連続して実行するバーストアクセス機能を有している。
[0031] 擬似 SRAMは、外部コマンド入力回路 10、リフレッシュ要求発生回路 12、リフレツ シュアドレス発生回路 14、アービタ Z動作制御回路 16、リセット制御回路 18 (リセット 禁止制御回路）、リセット信号生成回路 20 (リセット禁止制御回路）、外部アドレス入 力回路 22、外部データ入出力回路 24、内部ロウアドレス生成回路 26、後述するロウ ブロック RBLK (メモリブロック）を選択するためのプリデコーダ 28、後述するサブヮー ド線 SWL (ワード線)を選択するためのプリデコーダ 29、後述するメインワード線 MW LXを選択するためのプリデコーダ 30、コラムアドレス CAD用のプリデコーダ 32、ヒュ ーズ回路 34 (プログラム回路）およびメモリコア COREを有している。リセット制御回路 18、リセット信号生成回路 20および図 4に示すブロックリセット制御回路 RSTCは、リ フレッシュアドレスに対応してロウブロック RBLK毎に選択されたメインワード線 MWL X(図 4)の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に対応し て供給される外部アドレス EALにより選択されるロウブロック RBLKのメインワード線 MWLXのみを非選択するワード制御回路として動作する。一般に、バーストアクセス 機能を有する疑似 SRAMは、クロック端子で受ける外部クロックに同期して動作する 力 この実施形態では、外部クロックの記載を省略している。
[0032] 外部コマンド入力回路 10は、入力バッファを有し、コマンド端子 CMDに供給される コマンド信号 CMD (例えば、チップィネーブル信号 ZCE1、ライトイネ一ブル信号 Z WE、アウトプットィネーブル信号 ZOE)を受信する。外部コマンド入力回路 10は、コ マンドデコーダの機能を有しており、受信したコマンド信号 CMDに応じて、読み出し 動作を実行するための読み出し制御信号 RDPZ、書き込み動作を実行するための 書き込み制御信号 WRPZ等を出力する。アクセス要求を示すチップィネーブル信号 ZCE1は、入力バッファを介して内部チップィネーブル信号 CEXとして内部回路に 供給される。
[0033] リフレッシュ要求発生回路 12は、メモリセル MCをリフレッシュするためのリフレツシ ュ要求 SRTZを所定の周期で発生するリフレッシュタイマ（図示せず)を有して!/ヽる。 例えば、リフレッシュ要求 SRTZは、数 s毎に生成される。リフレッシュアドレス発生 回路 14は、リフレッシュ要求 SRTZに同期してカウント動作し、 13ビットで構成される 内部アドレス（以下、リフレッシュアドレスとも称する） IALO— 12Zを生成する。リフレツ シュアドレス IALO— 12Zのうち、下位の 4ビット IALO— 3Zは、ロウブロック RBLK0— 1 5を選択するために使用され、次の 2ビットは、サブワード線 SWLを選択するために 使用され、上位の 7ビットは、メインワード線 MWLXを選択するために使用される。リ フレッシュアドレス IALO— 12Zにより、リフレッシュするメモリセル MCに接続されたサ ブワード線 SWLが特定される。リフレッシュアドレス IALO— 12Zの下位ビットにロウブ ロック RBLKが割り当てられているため、リフレッシュ動作は、リフレッシュ要求毎に異 なるロウブロック RBLKで実行される。リフレッシュアドレス IALの下位ビットおよび上 位ビットをロウブロック RBLKおよびメインワード線 MWLXにそれぞれ割り当てること で、後述するように、擬似 SRAMのスタンバイ期間中にメインワード線 MWLXが非選 択される頻度を下げることができる。また、リフレッシュアドレス発生回路 14は、 4本の サブワード線 SWLO—3のうち、最後のサブワード線 SWL3を選択するためのリフレツ シュアドレス（ビット IAL4—5Zがともに高レベル）を出力している間、リフレッシュカウン タ信号 SRTXZを高レベルに保持する。
[0034] アービタ Z動作制御回路 16は、擬似 SRAMの外部力も供給されるアクセス要求（ 読み出しコマンドおよび書き込みコマンド）と擬似 SRAMの内部で生成するリフレツシ ュ要求との優先順を決めるアービタの機能を有している。また、アービタ Z動作制御 回路 16は、アクセス要求に応答してメモリコア COREに読み出し動作または書き込 み動作を実行させ、リフレッシュ要求に応答してメモリコア COREにリフレッシュ動作 を実行させるために、内部回路に制御信号およびタイミング信号を出力する動作制 御回路の機能を有している。具体的には、アービタ Z動作制御回路 16は、アクセス 要求（RDPZ、 WRPZ)の受信に同期してコマンドラッチ信号（パルス信号） CMDLP Zを出力し、アクセス動作 (読み出し動作、書き込み動作)を実行するときにアクセス 信号 ACTPZを出力し、リフレッシュ動作を実行するときにリフレッシュ信号 REFZ、 R EFPZを出力し、アクセス動作およびリフレッシュ動作を実行するときに、メモリコア C OREを動作させるための基本タイミング信号 RASZ、 RASDZを出力する。基本タイ ミング信号 RASDZは、基本タイミング信号 RASZを遅延させた信号である。基本タイ ミング信号 RASZにより、例えば、ワード線 WLの選択期間が設定される。
[0035] リセット制御回路 18は、リフレッシュ動作の開始に同期してリセット禁止信号 NORS TZを活性ィ匕し、アクセス要求の受信に同期してリセット禁止信号 NORSTZを非活性 化する。但し、後述するバーストアクセス動作中およびサブワード線 SWL3の選択期 間中（リフレッシュカウンタ信号 SRTXZの高レベル期間）に、リセット禁止信号 NORS TZの活性ィ匕はマスクされ、リセット禁止信号 NORSTZは非活性ィ匕状態を保持する。 リセット信号生成回路 20は、リセット禁止信号 NORSTZの非活性ィ匕中（低レベル期 間）に、基本タイミング信号 RASZをリセット信号 RSTXとして出力する。
[0036] 外部アドレス入力回路 22は、入力バッファを有し、アドレス端子 ADに供給される外 部アドレス ADを受信し、受信した信号を外部アドレス EAL0— 12Z (ロウアドレス）およ びコラムアドレス CADとして出力する。外部データ入出力回路 24は、入力バッファお よび出力バッファを有している。外部データ入出力回路 24は、読み出し動作時に、メ モリコア CORE力 コモンデータバス CDBを介して転送される読み出しデータを外部 データ端子 DQに出力する。外部データ入出力回路 24は、書き込み動作時に、書き 込みデータを外部データ端子 DQを介して受信し、受信したデータをコモンデータバ ス CDBを介してメモリコア COREに転送する。
[0037] 内部ロウアドレス生成回路 26は、アクセス動作を実行するときに外部アドレス EAL0 — 12Zをロウアドレス RA0— 12Zとして出力し、リフレッシュ動作を実行するときに内部 アドレス IALO— 12Zをロウアドレス RAO— 12Zとして出力する。すなわち、内部ロウァ ドレス生成回路 26は、外部アドレス EALと内部アドレス IALとを切り替えるセレクタと して機能する。内部ロウアドレス生成回路 26は、ロウアドレス RAO— 12Zをラッチする 機能を有している。
[0038] プリデコーダ 28は、ロウブロック RBLK0—15 (図 4)の!、ずかを選択するために 4ビ ットのロウアドレス RAO— 3Zをプリデコードし、 8本のプリデコード信号 X01Z< 0 : 3 > 、 X23Zく 0 : 3 > (ロウブロックアドレス）を生成する。なお、信号名の末尾のく 0 : n> は、その信号力 + 1ビットで構成されることを示している。プリデコード信号 X01Z、 X 23Zは、それぞれロウアドレス RA0—1Z、 RA2— 3Zをデコードした信号である。プリデ コーダ 30は、ロウブロック RBLK毎にメインワード線 MWLX0— 127 (図 5)のいずかを 選択するために 7ビットのロウアドレス RA6—12Zをプリデコードし、 16本のプリデコー ド信号 X67Zく 0 : 3 >、 X89Zく 0 : 3 >、X101112Zく 0 : 7 > (メインワードアドレス） を生成する。プリデコード信号 X67Z、 X89Z、 X101112Zは、それぞれロウアドレス RA6— 7Z、 RA8— 9Z、 RA10— 12Zをデコードした信号である。プリデコーダ 32は、 ビット線 BL、 ZBLに接続されたコラムスィッチをデータ端子 DQ毎に選択するために コラムアドレス CADをプリデコードし、生成したプリデコード信号をコラムデコーダ CD ECに出力する。
[0039] ヒューズ回路 34は、ロウアドレス RA6—12Zの値がプログラムされたアドレス値と一 致するときに、冗長ヒット信号 RHITX等を出力する。ヒューズ回路 34は、不良のメイ ンワード線 MWLX (不良のメモリセルに対応する MWLX)を、冗長メインワード線 R MWLXに置換するための制御回路である。この実施形態では、ロウブロック RBLK 毎に 1本のメインワード線 MWLXを救済できる。 [0040] メモリコア COREは、メモリアレイ ARY、ワードデコーダ WDEC、コラムデコーダ CD EC、センスアンプ SA、プリチャージ回路 PRE、センスバッファ SBおよびライトアンプ WAを有している。メモリアレイ ARYは、マトリックス状に配置された複数の揮発性の メモリセル MC (ダイナミックメモリセル）と、メモリセル MCに接続された複数のワード 線 WL (以下、サブワード線 SWLとも称す)および複数のビット線対 BL、 ZBLとを有 している。メモリセル MCは、データを電荷として保持するためのキャパシタと、このキ ャパシタとビット線 BL (または、 ZBL)との間に配置された転送トランジスタとを有して いる。転送トランジスタのゲートは、ワード線 WLに接続されている。
[0041] ワードデコーダ WDECは、後述する図 4に示すようにメインワードデコーダ MWD ( 第 1ワードデコーダ）およびサブワードデコーダ SWD (第 2ワードデコーダ）を有して V、る。リフレッシュ動作に伴!、メインワードデコーダ MWDにより選択されたメインヮー ド線 MWLXは、リセット信号 RSTXの活性ィ匕に同期して非選択される。換言すれば、 各ロウブロック RBLKにお!/、て、リフレッシュ動作のために選択されたメインワード線 MWLXは、アクセス要求を受けるまで、あるいはその後のリフレッシュ動作により別の メインワード線 MWLXが選択されるまで非選択されな!、。コラムデコーダ CDECは、 コラムアドレス CADに応じて、ビット線 BL、 /BLとローカルデータバス線 LDB、 /L DBとをそれぞれ接続するコラムスィッチ（図示せず)をオンさせるコラム線信号を出力 する。
[0042] センスアンプ SAは、アービタ Z動作制御回路 16から出力されるセンスアンプ活性 化信号の活性ィ匕中に活性化され、ビット線 BL、 ZBL上に読み出されたデータ信号 を差動増幅する。プリチャージ回路 PREは、アービタ Z動作制御回路 16から出力さ れるプリチャージ制御信号の活性化中に活性化され、ビット線 BL、 ZBLにプリチヤ ージ電圧を供給する。センスバッファ部 SBは、読み出し動作時にローカルデータバ ス線 LDB、 ZLDB上の読み出しデータの信号量を増幅し、コモンデータバス CDB に出力する。ライトアンプ部 WAは、書き込み動作時にコモンデータバス CDB上の書 き込みデータに応じて、ローカルデータバス線 LDB、 ZLDBに書き込みデータを出 力する。
[0043] 図 2は、図 1に示したリセット制御回路 18の詳細を示している。リセット制御回路 18 は、複数のタイミング信号 WLSPX、 CEX、 REFZ、 WLCHCTLZを用いてリフレツシ ュ要求に応答するエントリパルス信号 ENTPXを生成するエントリ生成回路 36、イク ジットパルス信号 EXITPXを生成するイクジット生成回路 38、一対の NANDゲートで 構成される RSフリップフロップ 40、フィルタ回路 42、およびリセット禁止信号 NORST Zを生成するリセット禁止生成回路 44を有して 、る。
[0044] エントリ生成回路 36は、アクセス要求を受けていない期間（CEX=高レベル）で、 かつバーストアクセス動作が実行されて 、な 、期間（バーストフラグ信号 WLCHCTL Z =低レベル）に、リフレッシュ動作（リフレッシュ信号 REFZ = H)の開始を示すヮー ド線セットタイミング信号 WLSPX (パルス信号)の活性ィ匕に同期してエントリパルス信 号 ENTPXを一時的に活性化する。エントリパルス信号 ENTPXの活性化は、バース トフラグ信号 WLCHCTLZにより、バーストアクセス動作中に禁止される。このため、 エントリ生成回路 36は、バーストアクセス動作中にリセット禁止信号 NORSTZの活性 化をマスクする活性ィ匕マスク回路として動作する。
[0045] イクジット生成回路 38は、コマンドラッチ信号 CMDLPZまたは初期化信号 CLRX の活性ィ匕に同期してイクジットパルス信号 EXITPXを一時的に活性ィ匕する。初期化 信号 CLRXは、擬似 SRAMのパワーオン時に低レベルに活性ィ匕される。初期化信 号 CLRXの活性化により、イクジットパルス信号 EXITPXは活性化され、リセット禁止 信号 NORSTZは非活性ィ匕され、後述するメインワード線 MWLXは非選択される。パ ヮーオン時に全てのメインワード線 MWLXを非選択することで、パワーオン直後にヮ ード線が多重選択されることが防止され、擬似 SRAMの誤動作が防止される。
[0046] フリップフロップ 40は、エントリパルス信号 ENTPXの活性化に同期して出力ノード ND1、 ND2をそれぞれ高レベル、低レベルにセットし、イクジットパルス信号 EXITP Xの活性化に同期して出力ノード ND1、 ND2をそれぞれ低レベル、高レベルにリセ ットする。擬似 SRAMでは、リフレッシュ要求とアクセス要求とは互いに非同期に発生 する。エントリパルス信号 ENTPXをリフレッシュ動作の開始に同期して活性ィ匕するこ とで、リフレッシュ要求とアクセス要求が同時に発生した場合にも、エントリパルス信号 ENTPXとイクジットパルス信号 EXITPXとが同時にフリップフロップ 40に供給される ことが防止される。したがって、リセット制御回路 18の誤動作が防止される。 [0047] フィルタ回路 42は、ノード ND1を反転してノード ND3に伝達するインバータと、ノー ド ND2、 ND3の負論理のアンド論理を出力する NORゲートを有している。フィルタ 回路 42は、エントリパルス信号 ENTPXが生成されたときに、フリップフロップ 40のセ ットが完了するまでノード ND2の低レベルがプリリセット禁止信号 PNORSTZとしてリ セット禁止生成回路 44に伝達されることを禁止する。したがって、ノイズ等によりパル ス幅が短!、エントリパルス信号 ENTPXが生成され、フリップフロップ 40の状態が不 安定になる場合にも、リセット制御回路 18が誤動作することが防止される。なお、コマ ンドラッチ信号 CMDLPZの活性化からプリリセット禁止信号 PNORSTZの非活性化 までの信号経路には、 3つのゲートが存在するのみである。このため、プリリセット禁 止信号 PNORSTZを迅速に非活性ィ匕できる。この結果、リフレッシュ動作のために 選択されているメインワード線 MWLXをアクセス要求に応答して迅速に切り替えるこ とができ、アクセス時間を短縮できる。
[0048] リセット禁止生成回路 44は、リフレッシュカウンタ信号 SRTXZが低レベルの期間、 プリリセット禁止信号 PNORSTZに同期してリセット禁止信号 NORSTZを活性化す る。リセット禁止生成回路 44は、リフレッシュカウンタ信号 SRTXZが高レベルの期間 、リセット禁止信号 NORSTZを低レベルに固定する。リフレッシュカウンタ信号 SRTX Zは、リフレッシュアドレス発生回路 14から出力されるサブワード線選択用の内部アド レス IAL4— 5Zが共に高レベルの期間に活性ィ匕される。すなわち、リセット禁止信号 NORSTZは、各メインワード線に対応する 4本のサブワード線 SWL0— 3のうち、最 後のサブワード線 SWL3がリフレッシュ動作の対象に選ばれている期間、プリリセット 禁止信号 PNORSTZに依存せず、低レベルに非活性ィ匕される。
[0049] 図 3は、図 1に示したヒューズ回路 34の詳細を示している。
ヒューズ回路 34は、ロウブロック RBLK0— 15の冗長メインワード線 RMWLXのアド レスをそれぞれプログラムするヒューズ部 FUSを有している。各ヒューズ部 FUSは、口 ゥアドレス RA0-12Zがプログラムされたアドレスと一致するときに、冗長選択信号 R WSZ (RWSOZ-RWS 15Zの!、ずれか）および冗長ヒット信号 RHITX (RHITOX— R HIT15Xの!、ずれか）を活性化する。
[0050] 図 4は、図 1に示したメモリコア COREの要部を示して!/、る。メモリコア COREは、口 ゥブロックアドレス X01Z< 0： 3 >、 X23Z< 0： 3 >に応じて選択される 16個のロウブ ロック RBLKO— 15を有している。ワードデコーダ WDECは、ブロックリセット制御回路 RSTC、メインワードデコーダ MWD (第 1ワードデコーダ）およびサブワードデコーダ SWD (第 2ワードデコーダ）を有している。ブロックリセット制御回路 RSTCは、ロウブ ロック RBLKO— 15毎に形成されている。メインワードデコーダ MWDは、メインワード 線 MWLX毎に形成されている。サブワードデコーダ SWDは、サブワード線 SWL毎 に形成されている。
[0051] ブロックリセット制御回路 RSTCは、リセット信号 RSTXおよびロウブロックアドレス X 01Zく 0 : 3 >、 X23Z< 0 : 3 >に応じて、ブロックリセット信号 SRSTXおよびメモリコ ァ COREを動作させるための図示しないタイミング信号を出力する。メインワードデコ ーダ MWDは、ロウブロック RBLKO— 15毎に、メインワードアドレス X67Z< 0 : 3 >、 X89Z< 0 : 3 >、X101112Z< 0 : 7>に応じて選択される。選択されたメインワード デコーダ MWDは、ブロックリセット信号 SRSTXの非活性化中にメインワード線 MW LXを選択する。メインワード線 MWLXを選択して!/、るメインワードデコーダ MWDは 、ブロックリセット信号 SRSTXの選択に同期してメインワード線 MWLX (ワード線選 択信号線)を非選択する。
[0052] 図では詳細に示して!/、な 、が、各メインワード線 MWLXは、 4つのサブワードデコ ーダ SWDに接続されている。アクセス動作 (読み出し動作、書き込み動作)およびリ フレッシュ動作では、選択されるメインワード線 MWLXによりサブワード線 SWLO—3 に対応する 4つのサブワードデコーダ SWDが選択され、さらにサブワードアドレス RA 4 5Zによりサブワードデコーダ SWDの 1つが選択され、選択されたサブワードデコ ーダ SWDによりサブワード線 SWLが選択される。また、各メインワード線 MWLXに 対応するサブワード線 SWLO— 3によりワード線グループが構成されて 、る。すなわち 、メインワードデコーダ MWDは、ワード線グループ毎に形成されている。サブワード デコーダ SWDは、ロウブロック RBLK内に分散して配置されている。メインワード線 MWLXは、対応する全てのサブワードデコーダ SWDに接続されるため、その配線 長は長い。したがって、メインワード線 MWLXの選択 Z非選択毎に、大きな充放電 電流が流れる。本実施形態では、後述するように、メインワード線 MWLXの選択 Z非 選択の頻度を下げることで、充放電電流を少なくし、消費電力を削減している。
[0053] なお、メモリセルアレイ ALYに挟まれたサブワードデコーダグループ SWDは、両側 のメモリセルアレイ ALYに共通に使用される。このため、図の横方向に並ぶサブヮー ドデコーダグループ SWDにおいて、奇数番目のサブワードデコーダグループ SWD または偶数番目のサブワードデコーダグループ SWDのいずれかが動作することで、 アクセス動作またはリフレッシュ動作が実行される。
[0054] 図 5は、図 4に示した各ワードデコーダ WDECの詳細を示している。ブロックリセット 制御回路 RSTCは、ロウブロックアドレス X01Zく 0： 3 >、 X23Z< 0： 3 >に応じて、 ロウブロック選択信号 RBLKSELZを生成する AND回路と、ロウブロック選択信号 R BLKSELZに応じて、タイミング信号 MUX、 EQL、 LEおよび WLENZを生成するタ イミング信号生成回路 TSCと、ロウブロック選択信号 RBLKSELZの活性ィ匕中にリセ ット信号 RSTXをブロックリセット信号 SRSTXとして出力する NANDゲートとを有して いる。ブロックリセット信号 SRSTXは、ロウブロック RBLK毎に、リセット禁止信号 NO RSTZの非活性ィ匕に応答して生成されるリセット信号 RSTXに同期して活性ィ匕される
[0055] 後述するように、ブロックリセット信号 SRSTXの非活性ィ匕により、対応するロウブロッ ク RBLK内で選択されて 、るメインワード線 MWLXが非選択される。タイミング信号 MUXは、ビット線 BL、 ZBLをセンスアンプ SAに接続するスィッチをオン Zオフする ために使用される。タイミング信号 EQLは、ビット線 BL、 /BLの電圧をィコライズし、 プリチャージ電圧に設定するために使用される。タイミング信号 LEは、センスアンプ S Aを活性ィ匕するために使用される。タイミング信号 WLENZは、サブワード線 SWLの 選択タイミングを生成するために使用される。
[0056] 擬似 SRAMは、ロウブロック RBLKO— 15毎に冗長メインワード線 RMWLXに接続 された冗長メインワードデコーダ RMWDを有して!/、る。冗長メインワード線 RMWLX は、冗長選択信号 RWSOZ (信号名の数字は、ロウブロック RBLKの番号を示す)の 活性ィ匕に同期して選択される。冗長メインワード線 RMWLXが選択されるとき、冗長 ヒット信号 RHITXが活性ィ匕され、メインワードデコーダ MWDは非選択される。この実 施形態では、冗長メインワード線 RMWLXは、対応するロウブロック RBLKのメインヮ ード線 MWLXを救済するために使用される。また、 1つのサブワード線 SWLに接続 されたメモリセル MCに不良が存在する場合にも、不良は、メインワード線 MWLX単 位 (サブワード線 SWLO— 3単位)で救済される。
[0057] 図 6は、メインワードデコーダ MWDおよび冗長メインワードデコーダ RMWDの詳 細を示している。図において、メインワードアドレス X67Z、 X89Z、 X101112Zは、そ れぞれメインワードアドレス X67Z< 0 : 3 >、 X89Z< 0 : 3 >、X101112Z< 0 : 7>の いずれかを示している。共通回路 COMは、メインワードデコーダ MWD、 RMWDに 共通の回路である。共通回路 COMは、メインワードデコーダ MWD用のレベルコン バータ LEVC1、パルス状のプリデコード信号 RX67Zを生成するパルス部 PLS、お よび冗長メインワードデコーダ RMWDのレベルコンバータ LEVC2を有している。
[0058] レベルコンバータ LEVC1は、冗長ヒット信号 RHITX(RHITOX— RHIT15X)の非 活性化中に、ブロックリセット信号 SRSTXの高レベルを内部電源電圧 VIIから昇圧 電圧 VPPに変換してブロックリセット信号 PRSTXを生成する。昇圧電圧 VPPは、疑 似 SRAMに形成された昇圧電圧生成回路により生成される。ノ ルス部 PLSは、冗長 ヒット信号 RHITXの非活性ィ匕中に、プリデコード信号 X67Zを、サブワード線 SWLの 選択期間を決めるタイミング信号 WLENZに同期するプリデコード信号 RX67Zに変 換する。レベルコンバータ LEVC2は、ブロックリセット信号 SRSTXの高レベルを内 部電源電圧 VIIから昇圧電圧 VPPに変換して冗長ブロックリセット信号 RPRSTXを 生成する。
[0059] メインワードデコーダ MWDは、ゲートでブロックリセット信号 PRSTXを受ける pMO Sトランジスタと、ゲートでプリデコード信号 RX67Z、 X89Z、 X101112Zをそれぞれ 受ける nMOSトランジスタと、 pMOSトランジスタのドレインに接続されたラッチとを有 している。 pMOSトランジスタおよび nMOSトランジスタは、昇圧電源線 VPPと接地 線 VSSとの間に直列に接続されている。ラッチの出力は、インバータを介してメインヮ ード線 MWLXに接続されて!、る。
[0060] 冗長メインワードデコーダ RMWDは、メインワードデコーダ MWDと同じ回路である 。冗長メインワードデコーダ RMWDの pMOSトランジスタは、ゲートで冗長ブロックリ セット信号 RPRSTXを受けて!/、る。冗長メインワードデコーダ RMWDの nMOSトラン ジスタは、ゲートで冗長選択信号 RWSZ、内部電源電圧 VIIおよび冗長ブロックリセ ット信号 RPRSTXをそれぞれ受けて 、る。
[0061] 図 7は、読み出し動作または書き込み動作が実行されるときのメインワードデコーダ MWDおよび冗長メインワードデコーダ RMWDの動作を示している。この例では、メ インワード線 MWLXまたはメモリセル MC等に不良がなぐ冗長ヒット信号 RHITXが 活性化されな 、場合を示して ヽる。
まず、アービタ Z動作制御回路 16は、アクセスコマンド (読み出しコマンドまたは書 き込みコマンド）に応答して、アクセス信号 ACTPZを活性ィ匕する（図 7 (a) )。アクセス 信号 ACTPZの活性化に同期してメインワードアドレス X67Z、 X89Z、 X101112Z ( プリデコード信号)が活性化され (図 7 (b) )、リセット信号 RSTXが活性化される（図 7 ( c) )。また、ロウブロックアドレス X01Z、 X23Z (プリデコード信号）により選択される口 ゥブロック RBLKのロウブロック選択信号 RBLKSELZが活性化される（図 7 (d) )。口 ゥブロック選択信号 RBLKSELZの活性化に同期してブロックリセット信号 SRSTXが 活性化され（図 7 (e) )、メインワードデコーダ MWDの pMOSトランジスタがオンし、リ フレッシュ動作を実行するために選択し続けて ヽるメインワード線 MWLXが非選択さ れる（図 7 (f) )。すなわち、読み出し動作または書き込み動作 (アクセス動作)を実行 するロウブロック RBLKのみメインワード線 MWLXが非選択される。
[0062] この後、アクセス動作のために基本タイミング信号 RASZが活性ィ匕され、リセット信 号 RSTXおよびブロックリセット信号 SRSTXが順次非活性ィ匕される（図 7 (g) )。ァク セス動作のために選択されるメインワードデコーダ MWDは、タイミング信号 WLENZ の活性ィ匕およびブロックリセット信号 SRSTXの非活性ィ匕に同期してプリデコード信 号 RX67Zを活性ィ匕する（図 7 (h) )。プリデコード信号 RX67Zは、ブロックリセット信 号 SRSTXが非活性化されるまで活性化されない。このため、メインワードデコーダ M WDのデコード部 DECの pMOSトランジスタおよび nMOSトランジスタが同時にオン することが防止され、貫通電流が流れることが防止される。すなわち、メインワードデコ ーダ MWDの誤動作が防止される。
[0063] プリデコード信号 RX67Zの活性ィ匕に同期して、アクセス要求に対応するメインヮー ド線 MWLXが選択され、アクセス動作が実行される（図 7 (i) )。アクセス信号 ACTPZ の活性化力もメインワード線 MWLXの選択までの時間は Tlである。
アクセス動作が完了し、タイミング信号 WLENZが非活性ィ匕され（図 7 (j) )、プリデコ ード信号 RX67Zが非活性化される（図 7 (k) )。プリデコード信号 RX67Zが非活性ィ匕 された後、メインワード線 MWLXの選択状態は、ラッチ回路により保持される。また、 基本タイミング信号 RASZの非活性ィ匕に同期して、リセット信号 RSTXおよびブロック リセット信号 SRSTXが活性ィ匕される（図 7 (1) )。ブロックリセット信号 SRSTXの活性 ィ匕に同期してデコーダ部 DECの pMOSトランジスタがオンし、アクセス動作のために 選択されて 、たメインワード線 MWLXが非活性ィ匕される（図 7 (m) )。外部アドレス E ALO— 12Zの供給が停止されてブロック選択信号 RBLKSELZが非活性ィ匕され（図 7 (n) )、ブロックリセット信号 SRSTXが再び非活性ィ匕される（図 7 (o) )。そして、ァクセ スサイクルが完了する。
[0064] 図 8は、読み出し動作または書き込み動作が実行されるときのメインワードデコーダ MWDおよび冗長メインワードデコーダ RMWDの動作の別の例を示して!/、る。この 例では、メインワード線 MWLXまたはメモリセル MC等に不良があり、冗長ヒット信号 RHITXが活性ィ匕される場合を示している。図 7と同じ動作については詳細な説明を 省略する。
[0065] まず、図 7と同様に、リセット信号 RSTXおよびブロックリセット信号 SRSTXが活性 化され（図 8 (a) )、リフレッシュ動作を実行するために選択し続けているメインワード線 MWLXが非選択される（図 8 (b) )。ヒューズ回路 34は、ロウアドレス RA6— 12Zを受 けて冗長ヒット信号 RHITXを活性ィ匕する（図 8 (c) )。冗長ヒット信号 RHITXの活性 化により、プリデコード信号 RX67Zの活性ィ匕が禁止され、かつブロックリセット信号 P RSTXが活性化されるため、メインワードデコーダ MWDは、メインワード線 MWLX の非選択状態を保持する。ヒューズ回路 34により冗長選択信号 RWSZが活性化され 、ブロックリセット信号 SRSTX (RPRSTX)が非活性ィ匕されるため、冗長ワードデコー ダ RMWDは、冗長メインワード線 RMWLXを選択する（図 8 (d) )。すなわち、メイン ワード線の置き換えが実施され、不良が救済される。アクセス信号 ACTPZの活性ィ匕 力も冗長メインワード線 RMWLXの選択までの時間は、図 7と同じ T1である。この後 、アクセス動作が完了し、図 7と同様にして、冗長メインワード線 RMWLXが非選択さ れる。
[0066] 図 9および図 10は、第 1の実施形態におけるアービタ Z動作制御回路 16、リセット 制御回路 18およびリセット信号生成回路 20の動作を示している。図 9の右端の波形 は、図 10の左端の波形につながつている。擬似 SRAMの内部で自動的に実行され るリフレッシュ動作は、リフレッシュ要求毎に、まずロウブロック RBLKの番号を更新し て実行され、次にサブワード線 SWLの番号が更新して実行され、最後にメインワード 線 MWLXの番号が更新して実行される。更新の順序は、リフレッシュアドレス発生回 路 14が生成する内部アドレス IAL0—12Zの割り当てにより決められている。この例で は、擬似 SRAMは、 2番目と 3番目のリフレッシュ要求 SRTZの間に、書き込み要求と バースト書き込み要求とを順次受ける。そして、バースト書き込み動作後、アクセス要 求を受けな 、スタンバイ状態が続く。リフレッシュ動作および書き込み動作 (または読 み出し動作）において、メモリセル MCに接続されたサブワード線 SWLは、基本タイミ ング信号 RASZの高レベル期間に同期して活性ィ匕される。バーストアクセス動作 (バ 一スト書き込み動作またはバースト読み出し動作)では、 1回の書き込み要求または 読み出し要求に応答して、チップィネーブル信号 ZCE1が非活性化された後も書き 込み動作または読み出し動作が連続して実行される。
[0067] 図 9において、 1番目のリフレッシュ動作の開始に同期してエントリパルス信号 ENT PXが生成され（図 9 (a) )、リセット禁止信号 NORSTZが活性ィ匕される（図 9 (b) )。リ セット禁止信号 NORSTZの活性化中、擬似 SRAMは、リセット禁止モードになる。リ セット信号 RSTXは、リセット禁止信号 NORSTZと基本タイミング信号 RASZの OR 論理により生成される（図 9 (c) )。リセット信号 RSTXの非活性化 (高レベル)期間、メ インワード線 MWLXの非選択は禁止される。
[0068] 2番目のリフレッシュ動作の実行中または実行直後に書き込み要求 (CEX=低レべ ル）が供給され、コマンドラッチ信号 CMDLPZが活性ィ匕される（図 9 (d) )。コマンドラ ツチ信号 CMDLPZに同期して、イクジットパルス信号 EXITPXが生成され、リセット 禁止信号 NORSTZが非活性ィ匕される（図 9 (e) )。そして、リセット禁止モードは解除 される。リセット信号 RSTXは、リセット禁止信号 NORSTZの非活性ィ匕またはリフレツ シュ動作に伴う基本タイミング信号 RASZの非活性ィ匕の早い方に同期して活性化さ れる（図 9 (f) )。
[0069] リセット信号 RSTXの非活性ィ匕により、書き込み動作が実行されるロウブロック RBL Kでは、リフレッシュ動作のために選択し続けて 、るメインワード線 MWLXが非選択 され、書き込み動作を実行するメインワード線 MWLXが選択される。他のロウブロック RBLKは、リフレッシュ動作のためにメインワード線 MWLXを選択し続ける。
次に、バースト書き込み要求が供給され、コマンドラッチ信号 CMDLPZが活性化さ れる（図 9 (g) )。バースト書き込み要求の直後に 3番目のリフレッシュ要求が発生する (図 9 (h) )。このリフレッシュ要求に対応するリフレッシュ動作は、バースト書き込み動 作の間に実行される。ここでは、説明を簡単にするため、バースト動作が 2回の書き 込み動作により実行される例を示している。リセット制御回路 18は、バースト書き込み 動作中に、リフレッシュ動作のための基本タイミング信号 RASZの活性ィ匕期間より広 V、活性ィ匕期間を有するバーストフラグ信号 WLCHCTLZを受ける（図 9 (i) )。このた め、リセット禁止信号 NORSTZは、リフレッシュ動作が実行されても活性ィ匕されない（ 図 9 (j) )。リセット信号 RSTXは、リセット禁止信号 NORSTZの非活性ィ匕中、基本タイ ミング信号 RASZの非活性ィ匕に同期して活性化される（図 9 (k) )。
[0070] アービタ Z動作制御回路 16の制御により、 3番目のリフレッシュ動作は、最初のバ 一スト書き込み直後に実行される（図 9 (1) )。バースト書き込み動作が完了した後、 4 番目のリフレッシュ動作の開始に同期してリセット禁止信号 NORSTZが活性ィ匕され る（図 9 (m) )。これ以降、アクセス要求は発生しないため、リセット禁止信号 NORST Zは活性化状態を保持する。このため、リフレッシュ動作のために選択されているメイ ンワード線 MWLXは、メインワードアドレス X67Z、 X89Z、 X101112Zが更新されな い限り非選択されない。
[0071] 図 10において、 33— 48番目のリフレッシュ動作は、最後のサブワード線 SWL3 (サ ブワードデコーダ SWD3)に対して実行される。この期間、内部アドレスのビット IAL4 —5Zを高レベルに保持し、リフレッシュアドレス発生回路 14は、リフレッシュカウンタ信 号 SRTXZを高レベルに保持する（図 10 (a) )。低レベルのリフレッシュカウンタ信号 S RTXZにより、リセット禁止信号 NORSTZは、非活性化される（図 10 (b) )。このため 、各ロウブロック RBLKにおいて選択されているメインワード線 MWLXは、リフレツシ ュ動作のための基本タイミング信号 RASZの非活性ィ匕に同期して順次非選択される 。 4つのサブワード線 SWLO— 3に対するリフレッシュ動作が順次実行された後、別の メインワード線 MWLXのサブワード線 SWLOに対するリフレッシュ動作が実行される 。選択されているメインワード線 MWLXを、最後のサブワード線 SWL3のリフレッシュ 動作の完了に同期して非選択することで、後に続くリフレッシュ動作において隣のメイ ンワード線 MWLXを迅速に選択できる。
[0072] 図 11は、第 1の実施形態におけるメモリコア COREの動作を示している。説明を簡 単にするため、メモリコア COREが、 4つのロウブロック RBLK0— 3と 2つのサブワード 線 SWL0— 1とを有する例を示す。リフレッシュ信号 REFPZに付した数字は、リフレツ シュ動作 REFが実行されるロウブロック RBLKの番号を示している。
リフレッシュアドレス発生回路 14が生成する内部アドレス IALの下位 2ビット（実際に は、下位 4ビット）にロウブロック RBLKが割り当てられているため、リフレッシュ動作 R EFは、リフレッシュ要求毎にロウブロック RBLKの番号を 1つずつインクリメントして実 行される。この例では、 3番目のリフレッシュ動作 REFの直後に、リフレッシュ動作 RE Fを実行しているロウブロック RBLK2のアクセス動作 ACTが実行される。また、 6番 目のリフレッシュ動作 REFの後に、リフレッシュ動作 REFを実行したロウブロック RBL K1と異なるロウブロック RBLK3のアクセス動作 ACTが実行される。
[0073] この際、メインワード線 MWLXの非選択は、アクセス要求が発生したロウブロック R BLKのみで行われる。その他のロウブロック RBLKでは、選択されているメインワード 線 MWLXは、選択状態を保持する。複数のメインワード線 MWLXが同時に非選択 されないため、メインワード線 MWLXの充放電によるピーク電流を分散できる。した がって、複数のメインワード線 MWLXが同時に非選択される場合に比べ、電圧ドロッ プを小さくできる。換言すれば、電源配線を細くでき、擬似 SRAMのチップサイズを 小さくできる。また、電源配線でのエレクト口マイグレーションも起こり難くなり、信頼性 が向上する。
[0074] 各ロウブロック RBLK0—3において、アクセス要求が発生しない場合、最後のサブ ワード線 SWL1 (実際には SWL3)を除くサブワード線 SWL0 (実際には SWL0— 2) のリフレッシュ動作 REFでは、リフレッシュ動作 REFの開始に同期してメインワード線 MWLXが選択される。メインワード線 MWLXの選択状態は、リフレッシュ動作 REF が完了しても保持される（1、 2、 4、 9、 10番目のリフレッシュ動作 REF)。但し、ァクセ ス要求が発生した場合、選択されているメインワード線 MWLXは非選択され、ァクセ ス要求に対応するメインワード線 MWLXが選択される（1、 2番目のアクセス動作 AC T)。リフレッシュアドレスとアクセスアドレスが同じ場合、メインワード線 MWLXは、一 度非選択された後、再び選択される。
[0075] 各ロウブロック RBLKO—3において、最後のサブワード線 SWL1のリフレッシュ動作 REF (5、 6番目の REF)では、リフレッシュ動作 REFの完了に同期してメインワード線 MWLXが非選択される。アクセス動作 ACTの実行によりメインワード線 MWLXが非 選択されている場合（7、 8番目の REF)、メインワード線 MWLXは、リフレッシュ動作 REFの期間だけ選択される。リフレッシュ動作後のメインワード線 MWLXの非選択も ロウブロック RBLK毎に行われるため、メインワード線 MWLXの充放電によるピーク 電流を分散できる。
[0076] 以上、第 1の実施形態では、各ロウブロック RBLKにおいて、リフレッシュ動作のた めに選択されたメインワード線 MWLXは、対応する全てのサブワード線 SWLのリフ レッシュ動作が完了するまで、あるいはアクセス要求を受けるまで非選択されない。こ のため、メインワード線 MWLXの非選択および選択の頻度を下げることができる。特 に、メインワード線 MWLXは、メモリコア CORE内に分散して配置されるサブワード デコーダ SWDに接続されるため、その配線長が長い。このため、メインワード線 MW LXの選択 Z非選択により発生する充放電電流は大き ヽ。本発明によりメインワード 線 MWLXの選択 Z非選択の頻度を下げることで、メインワード線 MWLXの充放電 電流を減らすことができ、擬似 SRAMの消費電流を削減できる。また、メインワード線 MWLXは、ロウブロック RBLK毎に選択 Z非選択されるため、メインワード線 MWLX の充放電によるピーク電流を分散できる。
[0077] リセット制御回路 18およびリセット信号生成回路 20により、ロウブロック RBLKに共 通のリセット信号 RSTXを生成し、ロウブロック RBLK毎に形成されるブロックリセット 制御回路 RSTCにより、ブロックリセット信号 SRSTXを生成することで、アクセス要求 によりアクセスされるロウブロック RBLK内で選択されているメインワード線 MWLXを 簡易な回路で容易に非選択できる。
[0078] リフレッシュ用のメインワード線 MWLXが非選択された後、アクセス用のメインワード 線 MWLXが選択されるため、ワード線 SWLの多重選択を防止できる。この結果、擬 似 SRAMの誤動作を防止できる。また、非選択にするメインワード線 MWLXを指定 する必要がな 、ため、メインワード線 MWLXを非選択にする回路を簡易にできる。 エントリパルス信号 ENTPXをリフレッシュ動作の開始に同期して生成することで、 フリップフロップ 40の誤動作を防止でき、リセット禁止信号 NORSTZを確実に活性 化または非活性ィ匕できる。
[0079] バーストアクセス中にリセット禁止信号 NORSTZの活性化をマスクすることで、バー ストアクセス中にリセット制御回路 18およびリセット信号生成回路 20が無駄に動作す ることを防止できる。この結果、これ等回路の消費電力を削減できるとともに、リセット 禁止信号 NORSTZを非活性ィ匕する時間を省くことができる。
メインワード線 MWLXに接続されるサブワード線 SWL0— 3のうち最後にリフレツシ ュされるサブワード線 SWL3の選択期間に、すなわち、リフレッシュアドレスのビット IA L4-5Z (RA4-5Z)がともに高レベルの期間に、リセット禁止信号 PNORSTZを非活 性ィ匕することで、サブワード線 SWL3のリフレッシュ動作の完了に同期して、選択する 必要が無くなったメインワード線 MWLXを非選択できる。したがって、リフレッシュアド レスの更新によりメインワード線 MWLXが切り替わるときに、 2つのメインワード線 M WLXが同時に非選択および選択することを防止でき、メインワード線 MWLXの切り 替え制御を簡単にできる。
[0080] 擬似 SRAMのパワーオン時に、全てのメインワード線 MWLXを非選択するために 、初期化信号 CLRXに応答してリセット禁止信号 NORSTZを非活性ィ匕することで、 ワード線 SWLが多重選択され、擬似 SRAMが誤動作することを防止できる。
リフレッシュ用に選択されて 、るメインワード線 MWLXを、ヒューズ回路 34から出力 される冗長ヒット信号 RHITXに同期して非活性ィ匕することで、冗長メインワード線 RM WLXを有する擬似 SRAMにお 、ても、リフレッシュ動作により選択されたメインヮー ド線 MWLXの選択状態を保持し、冗長メインワード線 RMWLXへのアクセス時に対 応するメインワード線 MWLXを非選択できる。 [0081] リフレッシュアドレス IAL0—12Zを下位ビットから順に、ロウブロック RBLK、サブヮ ード線 SWL、メインワード線 MWLXに割り当てることで、リフレッシュ動作が繰り返し 実行される場合に、メインワード線 MWLXの切り替え頻度を最も低くでき、擬似 SRA Mの消費電流を削減できる。
図 12は、本発明の半導体メモリの第 2の実施形態の要部を示している。第 1の実施 形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メ モリは、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されてい る。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使 用される。この実施形態は、第 1の実施形態のフリップフロップ 40 (図 2)の代わりにフ リップフロップ 40Aを有している。その他の構成は、第 1の実施形態と同じである。
[0082] フリップフロップ 40Aでは、イクジットパルス信号 EXITPXを受ける NANDゲートの nMOSトランジスタの閾値電圧力 他の nMOSトランジスタの閾値電圧より低く設定 されている。換言すれば、エントリ信号 ENTPX力もノード ND2を介して入力に帰還 される信号経路に存在するトランジスタの一部の閾値電圧は、他のトランジスタの閾 値電圧より低く設定されている。このため、フリップフロップ 40Aは、パルス幅 (活性ィ匕 期間）が狭いエントリパルス信号 ENTPXを受けた場合にも、ノード ND2を確実に低 レベルに変化させることができる。すなわち、この実施形態では、フリップフロップ 40 Aの状態が不安定になることを防止でき、その出力を確実に反転できる。特に、図 2 に示したように、エントリパルス信号 ENTPXは、タイミングの異なる複数の信号 WLS PX、 CEX、 REFZ、 WLCHCTLZを用いて生成される。このうち、チップィネーブル 信号 CEXと内部リフレッシュ信号 REFZは、互いに非同期で生成されるため、生成タ イミングがずれる場合がある。このため、エントリパルス信号 ENTPXのパルス幅は、 変化しやすい。したがって、閾値電圧を低くすることで、フリップフロップ 40Aの内部 動作を高速にでき、フリップフロップ 40Aの誤動作を防止できる。
[0083] 以上、第 2の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さら〖こ、エントリパルス信号 ENTPXのパルス幅が狭い場合にも、リセット禁止信号 N ORSTZを確実に活性ィ匕できる。すなわち、半導体製造条件の変動によりタイミング 信号の生成タイミングがずれたときにも、擬似 SRAMの誤動作を防止できる。 図 13は、本発明の半導体メモリの第 3の実施形態の要部を示している。第 1の実施 形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メ モリは、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されてい る。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使 用される。この実施形態は、第 1の実施形態のフィルタ 42 (図 2)の代わりにフィルタ 4 2Bを有している。その他の構成は、第 1の実施形態と同じである。
[0084] フィルタ 42Bは、ノード ND1と、ノード ND2の反転論理とを受ける AND回路を有し ている。この実施形態では、ノード ND2からプリリセット禁止信号 PNORSTZの出力 ノードまでの信号経路に 3つのゲートが存在するため、第 1の実施形態のフィルタ 42 に比べ、フィルタ効果は大きい。すなわち、ノイズ等によりエントリパルス信号 ENTPX が複数の細 、パルスを有する場合にも、プリリセット禁止信号 PNORSTZが活性ィ匕 することを防止できる。
[0085] 以上、第 3の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さらに、フィルタ 42Bにより、エントリパルス信号 ENTPXにのつたノイズを確実に除去 できるすなわち、擬似 SRAMの誤動作を防止できる。
図 14は、本発明の半導体メモリの第 4の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されている。擬 似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用され る。
[0086] 擬似 SRAMは、外部コマンド入力回路 10C、リフレッシュ要求発生回路 12、リフレ ッシュアドレス発生回路 14、アービタ Z動作制御回路 16、外部アドレス入力回路 22 、外部データ入出力回路 24、内部ロウアドレス生成回路 26、プリデコーダ 28C、 30、 32、ヒューズ回路 34、メモリコア COREおよびテスト制御回路 TC (第 1および第 2テス ト制御回路）を有している。
[0087] 外部コマンド入力回路 10Cは、コマンド端子 CMDでテストコマンドを受けたときに、 テストコマンドに応じてテスト活性ィ匕信号 TM1Z、 TM2Zのいずれかを活性ィ匕し、テ スト解除コマンドを受けたときに、テスト活性化信号 TM1Z、 TM2Zを非活性ィ匕する。 擬似 SRAMは、テストコマンドを受けたときに通常動作モード力 テストモードに移行 し、テスト解除コマンドを受けたときにテストモードから通常動作モードに移行する。外 部コマンド入力回路 10Cのその他の機能は、第 1の実施形態の外部コマンド入力回 路 10と同じである。
[0088] プリデコーダ 28Cは、パルス状のプリデコード信号 X23PZ< 0 : 3 >を生成する点 で、第 1の実施形態のプリデコーダ 28と異なる。また、ワードデコーダ WDECは、第 1 の実施形態と相違している。テスト制御回路 TCは、テスト活性化信号 TM1Z、 TM2 Zの活性ィ匕に応答して第 1テスト信号 TOPENZおよび第 2テスト信号 TSWLZをそれ ぞれ活性化する。その他の構成は、第 1の実施形態と同じである。
[0089] 図 15は、図 14に示したワードデコーダ WDECの詳細を示している。第 1の実施形 態のワードデコーダ WDEC (図 5)との相違は、リセット信号 RSTXを受けないこと、ブ ロックリセット制御回路 RSTCがブロックリセット信号 SRSTXを出力する回路の代わり にアドレスラッチ信号 AINZ、 AINXを出力するアドレスラッチ制御回路 ALCを有する こと、プリデコード信号 X67Z< 0 : 3 >、X89Z< 0 : 3 >、X101112Z< 0 : 7 >をラッ チするアドレスラッチ回路 ADLTを有すること、およびメインワードデコーダ MWD、 冗長メインワードデコーダ RMWDが異なる点である。その他の構成は、第 1の実施 形態と同じである。なお、ロウブロック選択信号 RBLKSELPZは、パルス状のプリデ コード信号 X23PZく 0： 3 >に同期するパルス波形を有する。
[0090] アドレスラッチ制御回路 ALCは、パルス状のロウブロック選択信号 RBLKSELPZ に同期してアドレスラッチ信号 AINZ、 AINXを生成する。アドレスラッチ信号 AINZ、 AINXは、互いに相補の信号である。アドレスラッチ回路 ADLTは、アドレスラッチ信 号 AINZが高レベルのときに、プリデコード信号 X67Z、 X89Z、 X101112Zをスルー してラッチデコード信号 LX67Z、 LX89Z、 LX101112Zとしてメインワードデコーダ MWDに出力し、アドレスラッチ信号 AINZの低レベルへの変化に同期して、プリデコ ード信号 X67Z、 X89Z、 X101112Zをラッチする。メインワードデコーダ MWDは、ラ ツチデコード信号 LX67Z、 LX89Z、 LX101112Zを用いて、メインワード線 MWLX を選択する。
[0091] 図 16は、アドレスラッチ制御回路 ALCおよびアドレスラッチ回路 ADLTの詳細を示 している。アドレスラッチ制御回路 ALCは、ロウブロック選択信号 RBLKSELPZまた は第 1テスト信号 TOPENZが高レベルの期間、低レベルのアドレスラッチ信号 AINX と高レベルのアドレスラッチ信号 AINZを出力する。第 1テスト信号 TOPENZは、ロウ ブロック RBLK0— 15のアドレスラッチ制御回路 ALCに共通の信号である。第 1テスト 信号 TOPENZは、テストモードにおいて、ワード線の多重選択テストまたはディスタ ーブテストを実施するために複数のロウブロック RBLKのメインワード線 MWLXを同 時に選択するときに活性ィ匕される。例えば、ディスターブテストでは、着目するワード 線 MWLX、 SWLに隣接するワード線 MWLX、 SWLを選択し、着目するワード線 M WLX、 SWLへの影響が調べられる。第 1テスト信号 TOPENZは、通常動作モード では、低レベルに固定されている。
[0092] アドレスラッチ回路 ADLTは、アドレスラッチ信号 AINZが高レベルのときにオンし てプリデコード信号 (Χ67Ζ< 0>等）を伝達する CMOS伝達ゲートと、 CMOS伝達 ゲートの出力に接続されたラッチと、ラッチの出力に一方の入力が接続されラッチデ コード信号 (LX67X< 0>等）を出力する AND回路とを有している。ラッチは、ァドレ スラッチ信号 AINZが低レベルの期間活性化され、受信したプリデコード信号を保持 する。 AND回路は、正論理のラッチデコード信号 (LX67Zく 0>等）を出力する。
[0093] AND回路の他方の入力は、インバータを介して第 2テスト信号 TSWLZを受けて!/ヽ る。第 2テスト信号 TSWLZは、全てのロウブロック RBLK0— 15のアドレスラッチ回路 ADLTおよび全てのメインワードデコーダ MWDに共通の信号である。第 2テスト信 号 TSWLZは、テストモードにおいて、バーンインテストモードを効率よく実施するた めに、全てのメインワード線 MWLXを選択するときに活性ィ匕される。第 2テスト信号 T SWLZは、通常動作モードでは、低レベルに固定されている。
[0094] 図 17は、メインワードデコーダ MWDおよび冗長メインワードデコーダ RMWDの詳 細を示している。図において、ラッチデコード信号 LX67Z、 LX89Z、 LX101112Z は、それぞれラッチデコード信号 LX67Z< 0 : 3 >、 LX89Z< 0 : 3 >、 LX101112Z く 0 : 7 >のいずれかを示している。共通回路 COMは、メインワードデコーダ MWD、 RMWDに共通の回路である。共通回路 COMは、メインワードデコーダ MWD用の レベルコンバータ LEVC 1および冗長メインワードデコーダ RMWDのレベルコンバ ータ LEVC2を有して!/、る。
[0095] レベルコンバータ LEVC1は、冗長ヒット信号 RHITXの非活性化中に、ラッチデコ ード信号 LX67Zの高レベルを内部電源電圧 VIIから昇圧電圧 VPPに変換してラッ チデコード信号 PRLX67Zを生成する。レベルコンバータ LEVC1は、冗長ヒット信号 RHITXの活性ィ匕中に、全てのメインワード線 MWLXを選択するために、ラッチデコ ード信号 PRLX67Zを低レベルに固定する。ラッチデコード信号 RLX67Zは、冗長ヒ ット信号 RHITXの非活性ィ匕中に、ラッチ信号 LX67Zに応じて生成される。レベルコ ンバータ LEVC2は、冗長選択信号 RWSZ (図 3に示した RWSOZ—RWS 15Zの!ヽ ずれカゝ)または第 2テスト信号 TSWLZの高レベルを内部電源電圧 VIIから昇圧電圧 VPPに変換し、冗長選択信号 PRWSZとして出力する。
[0096] メインワードデコーダ MWDは、ゲートでラッチデコード信号 PRLX67Zを受ける pM OSトランジスタと、ゲートでラッチデコード信号 RLX67Z、 LX89Z、 LX101112Zを それぞれ受ける nMOSトランジスタと、 pMOSトランジスタのドレインに接続されたラッ チと、ラッチの出力に接続されゲートでラッチデコード信号 LX89Z、 LX101112Zを それぞれ受ける nMOSトランジスタ力もなるリセット回路とを有している。ラッチデコー ド信号 PRLX67Z、 RLX67Z、 LX89Z、 LX101112Zをそれぞれ受ける pMOSトラ ンジスタおよび nMOSトランジスタは、昇圧電源線 VPPと接地線 VSSとの間に直列 に接続されている。ラッチの出力は、インバータを介してメインワード線 MWLXに接 続されている。リセット回路（nMOSトランジスタ）がオンすると、メインワード線 MWLX は非選択される。
[0097] 冗長メインワードデコーダ RMWDは、第 1の実施形態（図 6)と同じ回路である。こ のため、不良の救済は、メインワード線 MWLX単位で実施される。冗長メインワード デコーダ RMWDの pMOSトランジスタは、ゲートで冗長選択信号 PRWSZを受けて いる。冗長メインワードデコーダ RMWDの nMOSトランジスタは、ゲートで冗長選択 信号 RWSZおよび内部電源電圧 VIIを受けて ヽる。図に示したメインワードデコーダ MWD、 RMWDでは、高レベルに昇圧電圧 VPPを使用する信号は、ラッチデコード 信号 PRLX67Zと冗長選択信号 PRWSZだけである。昇圧電圧 VPPを使用する信 号を最小限にすることで、昇圧電圧 VPPを生成する昇圧回路の消費電力を削減で きる。この結果、特に、擬似 SRAMのスタンバイ電流を削減できる。
[0098] 図 18は、第 4の実施形態における読み出し動作または書き込み動作が実行される ときのメインワードデコーダ MWDおよび冗長メインワードデコーダ RMWDの動作を 示している。図 7と同じ動作については、詳細な説明を省略する。この例では、メイン ワード線 MWLXまたはメモリセル MC等に不良がなぐ冗長ヒット信号 RHITXが活性 化されな!/、場合を示して 、る。
[0099] まず、アクセスコマンド (読み出しコマンドまたは書き込みコマンド）に応答して、ァク セス信号 ACTPZが活性ィ匕される（図 18 (a) )。アクセス信号 ACTPZの活性ィ匕に同 期してアクセス対象（ACT)のプリデコード信号 X67Z、 X89Z、 X101112Zが活性 化される（図 18 (b) )。同時に、リフレッシュ動作のために内部ロウアドレス生成回路 2 6で保持されて!、たロウアドレス RAO— 12Z (内部アドレス IALO— 12Z)が切り替わる ため、リフレッシュ対象（REF)のプリデコード信号 X67Z、 X89Z、 X101112Z力 S非 活性化される（図 18 (c) )。
[0100] アクセス動作を実行するロウブロック RBLKにおいて、ロウブロック選択信号 RBLK SELPZが活性化され、ロウブロック選択信号 RBLKSELPZに同期してアドレスラッ チ信号 AINZが活性ィ匕される（図 18 (d) )。アクセス動作を実行するロウブロック RBL Kのアドレスラッチ回路 ADLTは、プリデコード信号 X67Z、 X89Z、 X101112Zをラ ツチし、ラッチデコード信号 LX67Z、 LX89Z、 LX101112Zとして出力する（図 18 (e ) )。アクセス動作を実行するロウブロック RBLKにおいて、リフレッシュを実行するた めに活性化されているのラッチデコード信号 LX67Z、 LX89Z、 LX101112Z、 PRL X67Zが非活性ィ匕されるため、リフレッシュ動作を実行するために選択し続けているメ インワード線 MWLXが非選択される（図 18 (f) )。同時に、アクセス対象 (ACT)のラ ツチデコード信号 LX67Z、 LX89Z、 LX101112Z、 PRLX67Zが活性化される、ァ クセス動作を実行するためのメインワード線 MWLXが非選択される（図 18 (g) )。メイ ンワード線 MWLXの非選択と選択力 同時に行われるため、アクセス信号 ACTPZ の活性ィ匕からメインワード線 MWLXの選択までの時間は第 1の実施形態の T1より短 い T2になる。
[0101] アクセス動作を実行しないロウブロック RBLKにおいては、ロウブロック選択信号 RB LKSELPZが活性化されず、アドレスラッチ信号 AINZ、 AINXが出力されないため 、アドレスラッチ回路 ADLTは、リフレッシュを実行するためのラッチデコード信号 LX 67Z、 LX89Z、 LX101112Zを活性化し続ける。すなわち、リフレッシュ対象のメイン ワード線 MWLXの非選択は、アクセス要求の発生したロウブロック RBLKのみで行 われる。
[0102] 図 19は、読み出し動作または書き込み動作が実行されるときのメインワードデコー ダ MWDおよび冗長メインワードデコーダ RMWDの動作の別の例を示して!/、る。こ の例では、メインワード線 MWLXまたはメモリセル MC等に不良があり、冗長ヒット信 号 RHITXが活性ィ匕される場合を示している。図 18と同じ動作については詳細な説 明を省略する。
[0103] この例では、ヒューズ回路 34は、ロウアドレス RA6— 12Zを受けて冗長ヒット信号 RH ITXを活性ィ匕する（図 19 (a) )。冗長ヒット信号 RHITXの活性ィ匕により、リフレッシュ 動作のために活性化されて!/ヽるラッチデコード信号 PRLX67Zが非活性ィ匕される（図 19 (b) )。同時に、冗長選択信号 RWSZ (図示せず)が活性化され、冗長メインワード 線 RMWLXが選択される（図 19 (c) )。この例においても、メインワード線 MWLX、 R MWLXの非選択と選択力 同時に行われるため、アクセス信号 ACTPZの活性ィ匕か ら冗長メインワード線 RMWLXの選択までの時間は第 1の実施形態の T1より短い T2 になる。
[0104] アクセス動作を実行しないロウブロック RBLKにおいては、図 18と同様に、アドレス ラッチ信号 AINZ、 AINXおよび冗長ヒット信号 RHITXが出力されないため、ァドレ スラッチ回路 ADLTは、リフレッシュを実行するためのラッチデコード信号 LX67Z、 L X89Z、 LX101112Zを活性化し続ける。すなわち、リフレッシュ対象のメインワード 線 MWLXの非選択は、アクセス要求の発生したロウブロック RBLKのみで行われる
[0105] 図 20は、第 4の実施形態におけるメモリコア COREの動作を示している。図 11と同 じ動作については、詳細な説明を省略する。説明を簡単にするため、第 1の実施形 態（図 11)と同様に、メモリコア CORE力 4つのロウブロック RBLK0— 3と 2つのサブ ワード線 SWL0— 1とを有する例を示して!/、る。リフレッシュ信号 REFPZに付した数字 は、リフレッシュ動作 REFが実行されるロウブロック RBLKの番号を示して!/、る。
[0106] この実施形態は、次の点で第 1の実施形態と相違する。まず、リフレッシュ動作のた めに選択されて 、るメインワード線 MWLXの非選択と、アクセス動作のためのメイン ワード線 MWLXの選択とが同時に行われる。各ロウブロック RBLKにおいて、リフレ ッシュ動作およびアクセス動作にかかわらず、次の動作を実行するまでメインワード 線 MWLXは選択し続ける。最後のサブワード線 SWL1 (実際には SWL3)のリフレツ シュ動作 REF後も、メインワード線 MWLXは選択され続ける。
[0107] 以上、第 4の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さらに、メインワードデコーダ MWDを選択するためのデコード信号 X67Z< 0： 3 >、 X89Z< 0 : 3 >、X101112Z< 0 : 7>にそれぞれ対応してアドレスラッチ回路 ADL Tを形成することで、メインワード線 MWLXを、アドレスラッチ回路 ADLTに保持され ているラッチデコード信号 LX67Z、 LX89Z、 LX101112Zに応じて選択または非選 択できる。したがって、アクセス要求に対応して供給される外部アドレス EALに応じて アドレスラッチ回路 ADLTの状態が変わることで、リフレッシュ用に選択して 、るメイン ワード線 MWLXを非選択でき、同時にアクセス用のメインワード線 MWLXを選択で きる。この結果、第 1の実施形態のリセット禁止信号 PNORSTZ、リセット信号 RSTX およびブロックリセット信号 SRSTXを生成する回路が不要になる。すなわち、簡易な 論理回路で、リフレッシュ動作後にメインワード線 MWLXの選択状態を保持し、メモリ ブロック毎にアクセス要求に応答して選択するメインワード線 MWLXを切り替えること 力 Sできる。回路構成が簡素になるため、回路設計時の動作検証時間を短縮できる。 2 つのメインワード線 MWLXの非選択 Z選択を同時に切り替えられるため、アクセス要 求力もアクセス動作を開始するまでの時間 T2を短縮できる。すなわち、アクセス時間 を短縮できる。
[0108] テストモード中に、アドレスラッチ制御回路 ALCに共通の第 1テスト信号 TOPENZ を出活性ィ匕し、第 1テスト信号 TOPENZの活性ィ匕に同期してアドレスラッチ信号 AIN Z、 AINXを生成することで、各ロウブロック RBLKのアドレスラッチ回路 ADLTを同 時に動作させることができる。この結果、ワード線 SWLの多重選択テストおよびディス ターブテストを実施できる。 [0109] テストモード中に、メインワードデコーダ MWDに共通の第 2テスト信号 TSWLZを活 性ィ匕することで、第 2テスト信号 TSWLZの活性ィ匕に同期して全てのメインワード線 M WLXを同時に選択できる。この結果、バーンインテストのテスト時間を短縮できる。 図 21および図 22は、本発明の半導体メモリの第 5の実施形態の要部を示している 。第 1および第 4の実施形態と同じ要素については、同じ符号を付し、詳細な説明は 省略する。この半導体メモリは、シリコン基板上に CMOSプロセスを使用して擬似 SR AMとして形成されている。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載 されるワークメモリに使用される。この実施形態では、アドレスラッチ回路 ADLT、メイ ンワードデコーダ MWDおよび冗長メインワードデコーダ RMWD力 第 4の実施形態 と相違している。その他の構成は、第 1の実施形態と同じである。メインワードデコー ダ MWDおよび冗長メインワードデコーダ RMWDの動作と、メモリコア COREの動作 は、第 4の実施形態（図 18—図 20)と同じである。
[0110] 図 21において、アドレスラッチ回路 ADLTは、アドレスラッチ信号 AINZが高レベル のときにプリデコード信号 (X67Z< 0>等）を受信し、アドレスラッチ信号 AINZが低 レベルのときに受信した信号を保持する差動入力タイプのラッチである。受信したプ リデコード信号は、ラッチデコード信号 (LX67Xく 0>等）として出力される。アドレス ラッチ回路 ADLTは、受信したプリデコード信号の高レベルを内部電源電圧 VIIから 昇圧電圧 VPPに変換するレベルシフタを有している。すなわち、アドレスラッチ回路 ADLTから出力される全てのラッチデコード信号の高レベルは昇圧電圧 VPPに設定 される。
[0111] 図 22において、メインワードデコーダ MWDは、高レベルが昇圧電圧 VPPに設定さ れたラッチデコード信号 PLX67Z、 PLX89Z、 PLX101112Zおよび高レベルがレ ベルコンバータ LEVCにより昇圧電圧 VPPに変換された冗長ヒット信号 RHITXを受 ける 4入力 NANDゲートと、 2つのインバータを直列に接続して構成されている。最 終段のインバータは、メインワード線 MWLXに接続されている。冗長メインワードデコ ーダ RMWDは、メインワードデコーダ MWDと同じ回路である。冗長メインワードデコ ーダ RMWDの 4入力 NANDゲートは、昇圧電圧 VPPおよび高レベルがレベルコン バータ LEVCにより昇圧電圧 VPPに変換された冗長選択信号 RWSZを受けて 、る。 最終段のインバータは、冗長メインワード線 RMWLXに接続されて 、る。
[0112] この実施形態では、全てのラッチデコード信号 (PLX67Z等）の高レベル電圧を昇 圧電圧 VPPに揃えることで、メインワードデコーダ MWDおよび冗長メインワードデコ ーダ RMWDを簡易な論理ゲートで構成できる。特に、メインワードデコーダ MWDは 、メモリコア CORE内に多数形成される回路であり、ワードデコーダ MWDの回路を 簡易にすることによるチップサイズの削減効果は大き 、。
[0113] 以上、第 5の実施形態においても第 1および第 4の実施形態と同様の効果を得るこ とができる。さらに、アドレスラッチ回路 ADLT内にレベルシフタを形成することで、メ インワードデコーダ MWDおよび冗長メインワードデコーダ RMWDに供給されるアド レスの電圧（高レベル電圧）を全て同じ値に設定できる。この結果、メインワードデコ ーダ MWDおよび冗長メインワードデコーダ RMWDを簡易に構成でき、擬似 SRAM のチップサイズを小さくできる。この結果、チップコストを削減できる。
[0114] 図 23は、本発明の半導体メモリの第 6の実施形態を示している。第 1の実施形態と 同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メモリは 、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されている。擬 似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使用され る。この実施形態の擬似 SRAMは、互いに独立に動作するメモリコア COREを有す る 2つのバンク BANK0— 1と、バンク BANK0— 1を選択するためのバンクデコーダ 4 6を有している。
[0115] 外部アドレス入力回路 22Dは、第 1の実施形態の外部アドレス入力回路 22に 1ビッ トのバンクアドレス BA0を受信する入力バッファを付カ卩して構成されて 、る。バンクデ コーダ 46は、基本タイミング信号 RASZに同期して、バンクアドレス BA0からバンク選 択信号 BRAS0Z、 BRAS 1Zを生成する。各バンク BANK0—1は、リセット信号生成 回路（リセット禁止制御回路） 20、ロウブロック RBLKを選択するためのプリデコーダ 2 8D、メインワード線 MWLXを選択するためのプリデコーダ 30D、プリデコーダ 32お よび第 1の実施形態のメモリコア COREを有している。リセット信号生成回路 20は、基 本タイミング信号 RASZの代わりにバンク選択信号 BRAS0Z (または BRAS 1Z)を受 けて動作する。すなわち、各バンク BANK0— 1に形成されたリセット信号生成回路 2 0により、アクセス要求を受けたバンク BANKのみが、リセット禁止信号 NORSTZの 非活性ィ匕に応じてリセット信号 RSTXを活性ィ匕する。プリデコーダ 28D、 30Dは、ラッ チ機能を有していることを除き、第 1の実施形態のプリデコーダ 28、 30と同じである。 その他の構成は、第 1の実施形態と同じである。
[0116] 図 24は、図 23に示したバンク BANKO— 1の詳細を示している。各バンク BANKO — 1は、タイミング制御回路 48を有している。バンク BANKO— 1は、同じ構成のため、 バンク BANKOのみ説明する。タイミング制御回路 48は、バンク選択信号 BRASOZ の立ち上がりエッジに同期してバンクアクティブ信号 BACTPOZを所定期間活性ィ匕 する。プリデコーダ 28D、 30Dは、バンクアクティブ信号 BACTPOZの高レベル期間 にロウアドレス RAO— 3Z、 RA6— 12Zを受信し、バンクアクティブ信号 BACTPOZの 立ち下がりエッジに同期して受信した信号をラッチする。
[0117] 図 25は、第 6の実施形態の擬似 SRAMの動作を示している。この実施形態の特徴 は、リセット信号 RSTXは、アクセス要求のあったバンク BANKのみで生成されること である。したがって、リフレッシュ要求のために選択し続けているメインワード線 MWL Xの非選択は、ブロックリセット信号 SRSTXの活性ィ匕に同期して、アクセス要求のあ つたロウブロック RBLKのみで行われる（図 25 (a、 b) )。また、リセット信号 RSTXは、 バンク BANKの非活性ィ匕に応答して活性ィ匕される（図 25 (c) )。ブロックリセット信号 SRSTXは、バンク BANKの非活性化によるロウブロック RBLKの非活性化に応答し て非活性化される（図 25 (d) )。
[0118] 以上、第 6の実施形態においても第 1の実施形態と同様の効果を得ることができる。
さらに、各バンク BANKO— 1に形成したリセット信号生成回路 20により、リセット信号 RSTXをバンクアドレスに応じて選択されたバンク BANKのみに伝達することで、ァク セス要求を受けたときにバンク BANK毎に独立してメインワード線 MWLXを非選択 できる。アクセス要求に関与しないバンク BANKにおいて、メインワード線 MWLXの 不要な非選択を防止できるため、消費電力を削減できる。
[0119] 図 26は、本発明の半導体メモリの第 7の実施形態を示している。第 1および第 4の 実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半 導体メモリは、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成さ れている。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリ に使用される。この実施形態の擬似 SRAMは、互いに独立に動作するメモリコア CO REを有する 2つのバンク BANK0— 1と、バンク BANK0— 1を選択するためのバンク デコーダ 46を有している。
[0120] メインワード線 MWLXを選択するためのプリデコーダ 30は、第 6の実施形態と異な り、バンク BANK0— 1に共通に形成されている。プリデコーダ 30は、ラッチ機能を有 していない。ロウブロック RBLKを選択するためのプリデコーダ 28Eは、バンク BANK 0-1毎に形成されている。その他の構成は、第 4の実施形態と同じである。
図 27は、図 26に示したバンク BANK0— 1の詳細を示している。各バンク BANK0 -1は、第 6の実施形態と同じタイミング制御回路 48と、第 4の実施形態と同じブロック リセット制御回路 RSTCを有している。プリデコーダ 28Eは、バンク BAN0— 1に共通 のプリデコーダ 28E— 1と、各バンク BANK0— 1に形成されたプリデコーダ 28E— 2と で構成されている。プリデコーダ 28E— 1は、ロウアドレス RA2— 3Zをプリデコードし、 デコード信号 X23Zく 0 : 3 >を生成する。デコード信号 X23Zく 0 : 3 >は、第 4の実 施形態のデコード信号 X23PZ< 0： 3 >と異なり、パルス信号でな!、。プリデコーダ 2 8E— 2は、バンクアクティブ信号 BACTP0Z (または BACTP1Z)の高レベル期間に ロウアドレス RA0—1Zを受信し、バンクデコード信号 BX01Zく 0 : 3 >を生成する。そ して、バンクデコード信号 X01Z< 0： 3 >とプリデコード信号 X23Z< 0： 3 >との AN D論理によりロウブロック選択信号 RBLKSELPZが選択される。各バンク BANK0— 1では、ブロックリセット制御回路 RSTC力 ロウブロック選択信号 RBLKSELPZに同 期してアドレスラッチ信号 AINZ、 AINXを生成する。
[0121] この実施形態の擬似 SRAMは、第 4の実施形態（図 15)と同様に、バンク BANK0 — 1の各ロウブロック RBLKは、アドレスラッチ信号 AINZ、 AINXに同期してプリデコ ード信号プリデコード信号 X67Z、 X89Z、 X101112Zをラッチするアドレスラッチ回 路 ADLTを有している。アドレスラッチ信号 AINZ、 AINXは、バンクアドレス BA0—1 Zに応じて選択されるバンク BANKのみで活性化する。選択されな!、バンク BANK のアドレスラッチ回路 ADLTはラッチ動作しな!、ため、メインワード線 MWLXを選択 するためのプリデコード信号 X67Z< 0： 3 >、 X89Z< 0： 3 >、 X101112Z< 0： 7 > の信号線を、バンク BANKO—1のアドレスラッチ回路 ADLTに共通に配線できる。さ らに、プリデコーダ 28E— 2において、バンクデコード信号 BX01Z< 0 : 3 >の生成に バンクアクティブ信号 BACTPOZ (または BACTP1Z)の論理を含めることで、プリデ コード信号 X23Z< 0： 3 >の信号線を、バンク BANKO— 1のアドレスラッチ回路 ADL Tに共通に配線できる。この結果、バンク BANKO-1に配線されるプリデコード信号 線の数を、第 6の実施形態の 48本から 28本に削減できる。
[0122] 図 28は、第 7の実施形態の擬似 SRAMの動作を示している。この実施形態の特徴 は、リフレッシュ要求のために選択し続けているメインワード線 MWLXの非選択は、 ブロックリセット信号 SRSTXの活性化に同期して、アクセス要求のあったバンク BAN Kのロウブロック RBLKのみで行われることである（図 28 (a、 b) )。
以上、第 7の実施形態においても第 1、第 4、第 6の実施形態と同様の効果を得るこ とができる。さらに、バンクアドレス BAOに応じて選択されたバンク BANKのアドレスラ ツチ回路 ADLTのみ力 外部アドレス EALをラッチすることで、バンク BANK毎に独 立してメインワード線 MWLXを選択 Z非選択できる。アクセス要求に関与しな 、バン ク BANKにおいて、メインワード線 MWLXの不要な非選択を防止できるため、消費 電力を削減できる。
[0123] アドレスラッチ信号 AINZ、 AINXの生成論理にプリデコード信号 X01Z、 X23PZ ( ロウブロックアドレス）を含めることで、アクセス要求を受けたノ ンク BANKのみでアド レスラッチ信号 AINZ、 AINXを生成できる。選択されないバンク BANKのアドレスラ ツチ回路 ADLTはラッチ動作しな!、ため、プリデコード信号 X67Z< 0： 3 >、 X89Z く 0 : 3 >、X101112Z< 0 : 7 >の信号線を、バンク BANKO— 1に共通に配線できる 。この結果、プリデコード信号 X23PZ、 X67Z、 X101112Zの信号線の数をほぼ半 減でき、擬似 SRAMのチップサイズを削減できる。
[0124] 図 29は、本発明の半導体メモリの第 8の実施形態の要部を示している。第 1の実施 形態と同じ要素については、同じ符号を付し、詳細な説明は省略する。この半導体メ モリは、シリコン基板上に CMOSプロセスを使用して擬似 SRAMとして形成されてい る。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載されるワークメモリに使 用される。この実施形態は、第 1の実施形態のリフレッシュアドレス発生回路 14の代 わりにリフレッシュアドレス発生回路 14Aを有している。また、ワードデコーダ WDEC が第 1の実施形態と相違している。その他の構成は、第 1の実施形態と同じである。
[0125] リフレッシュアドレス発生回路 14Aは、アドレスの割り当てが第 1の実施形態と相違 している。すなわち、リフレッシュアドレス IAL0—12Zのうち、下位の 4ビット IALO— 3Z は、ロウブロック RBLKO— 15を選択するために使用され、次の 7ビットは、メインワード 線 MWLXを選択するために使用され、上位の 2ビットは、サブワード線 SWLを選択 するために使用される。ここでは、第 1の実施形態の説明と重複を避けるために、 13 ビットのリフレッシュアドレスを、下位から順に IALO— 3Z (ロウブロック選択アドレス）、 I AL6-12Z (メインワード選択アドレス）、および IAL4— 5Z (サブワード選択アドレス）と している。また、リフレッシュアドレス発生回路 14Aは、 128本のメインワード線 MWL XO— 127のうち、最後のメインワード線 MWLX127を選択するためのリフレッシュアド レスを出力している間（ビット IAL6— 12Zがともに高レベルの期間）、リフレッシュカウ ンタ信号 SRTXZを高レベルに保持する。リフレッシュアドレス発生回路 14Aのその 他の機能は、第 1の実施形態のリフレッシュアドレス発生回路 14と同じである。
[0126] 図 30は、図 29に示したメモリコア COREの要部を示している。ワードデコーダ WD ECは、デコード信号 X45Z< 0： 3 >に応じてサブワード選択信号 SWDZく 0： 3 > ( サブワード選択信号線）を選択するためのサブワード選択デコーダ SWDgenを、ロウ ブロック RBLK0— 15毎に有している。サブワード選択信号 SWDZく 0 : 3 >は、各口 ゥブロック RBLK内に分散して配置されるサブワードデコーダ SWDに供給されてい る。その他の構成は、第 1の実施形態（図 4)と同じである。サブワード選択信号線 SW DZは、ロウブロック RBLK内に分散するサブワードデコーダ SWDに接続されるため 、その配線長は長い。このため、サブワード選択信号線 SWDZの選択 Z非選択によ り、大きな充放電電流が生じる。本実施形態では、後述するように、サブワード選択 信号線 SWDZの選択 Z非選択の頻度を下げることで、充放電電流を少なくし、消費 電力を削減している。
[0127] 図 31は、図 30に示した各ワードデコーダ WDECの詳細を示している。ブロックリセ ット制御回路 RSTCのタイミング信号生成回路 TSCが生成するタイミング信号 WLE NZ (ワード線 WL ( = SWL) )の活性化期間を生成）は、メインワードデコーダ MWD に供給されている。ブロックリセット信号 SRSTXは、メインワードデコーダ MWDでな ぐサブワード選択デコーダ SWDgenに供給されている。サブワード選択デコーダ S WDgenは、ロウブロック RBLKO— 15毎に 4つ形成されている。サブワード選択デコ ーダ SWDgenは、デコード信号 x45Z< 0： 3 >に応じてサブワード選択信号 SWDZ < 0 : 3 >をそれぞれ生成する。サブワード選択信号 SWDZを選択 (活性化)して!/、る サブワード選択デコーダ SWDgenは、ブロックリセット信号 SRSTXの活性ィ匕に応答 してサブワード選択信号 SWDZを非選択する。その他の構成は、第 1の実施形態（ 図 5)と同じである。
[0128] 図 32は、サブワード選択デコーダ SWDgenの詳細を示している。サブワード選択 デコーダ SWDgenは、ゲートでブロックリセット信号 PRSTXを受ける pMOSトランジ スタおよび nMOSトランジスタと、ゲートでプリデコード信号 X45Zを受ける nMOSトラ ンジスタと、 pMOSトランジスタのドレインに接続されたラッチと、ラッチの出力に接続 された 2つのインバータからなるバッファとを有して!/、る。サブワード選択デコーダ SW Dgenの電源線は、昇圧電圧線 VPPに接続されている。
[0129] 図 33は、第 8の実施形態において、読み出し動作または書き込み動作が実行され るときのサブワード選択デコーダ SWDgenの動作を示している。この例では、メインヮ ード線 MWLXまたはメモリセル MC等に不良がなぐ冗長ヒット信号 RHITXが活性 ィ匕されない場合を示している。第 1の実施形態（図 7)と同じ動作については、同じ符 号を付している。第 1の実施形態と相違は、ブロックリセット信号 SRSTXに応答して、 メインワード線 MWLXが非選択、選択されるのではなぐサブワード選択信号 SWDZ が非選択、選択される点である。すなわち、ブロックリセット信号 SRSTXの活性化に 応答して、サブワード選択デコーダ SWDgenの pMOSトランジスタがオンし、リフレツ シュ動作を実行するために選択し続けて 、るサブワード選択信号 SWDZが非選択さ れる（図 33 (F) )。ブロックリセット信号 SRSTXの非活性ィ匕に応答してアクセス要求に 対応するサブワード選択信号 SWDZが選択され、アクセス動作が実行される（図 33 ( I) )。ブロックリセット信号 SRSTXの活性ィ匕に同期してサブワード選択デコーダ SWD genの pMOSトランジスタがオンし、アクセス動作のために選択されて!、たサブワード 選択信号 SWDZが非活性ィ匕される（図 7 (M) )。アクセス信号 ACTPZの活性化から サブワード選択信号 SWDZの選択までの時間は T3である。時間 Τ3は、第 1の実施 形態（図 7)の時間 T1とほぼ同じである。その他の動作は、第 1の実施形態と同じであ る。
[0130] 図 34は、第 8の実施形態におけるアービタ Ζ動作制御回路 16、リセット制御回路 1 8およびリセット信号生成回路 20の動作を示している。図 34は、リフレッシュ要求に応 じて選択されるワード線の順序が、第 1の実施形態（図 10)と相違している。すなわち 、この実施形態では、リフレッシュ要求毎に、まず、ロウブロック RBLKが切り替わり、 次にメインワード線 MWLXが切り替わり、最後にサブワード線 SWLが切り替わる。ま た、リフレッシュアドレス発生回路 14が高レベルのリフレッシュカウンタ信号 SRTXZを 出力している間、すなわち、リフレッシュアドレスにより最後のメインワード線 MWLX1 27が指定されている間、リセット信号 RSTXは、リフレッシュ要求 SRTZ毎に出力され る。その他の動作は、第 1の実施形態と同じである。
[0131] 以上、第 8の実施形態においても第 1の実施形態と同様の効果を得ることができる。
すなわち、サブワード選択信号線 SWDZの選択 Ζ非選択の頻度を下げることで、充 放電電流を少なくでき、擬似 SRAMの消費電力を削減できる。
図 35は、本発明の半導体メモリの第 9の実施形態の要部を示している。第 1、第 4 および第 8の実施形態と同じ要素については、同じ符号を付し、詳細な説明は省略 する。この半導体メモリは、シリコン基板上に CMOSプロセスを使用して擬似 SRAM として形成されている。擬似 SRAMは、例えば、携帯電話等の携帯機器に搭載され るワークメモリに使用される。この実施形態は、第 4の実施形態のリフレッシュアドレス 発生回路 14の代わりにリフレッシュアドレス発生回路 14Aを有している。リフレッシュ アドレス発生回路 14Aは、第 8の実施形態と同じである。また、ワードデコーダ WDE Cが第 4の実施形態と相違している。その他の構成は、第 4の実施形態と同じである。
[0132] 図 36は、図 35に示したワードデコーダ WDECの詳細を示している。図 36に示すヮ ードデコーダ WDECは、各ロウブロック RBLK0— 15に形成されている。ワードデコー ダ WDECは、デコード信号 X45Z< 0： 3 >に応じてサブワード選択信号 SWDZく 0 : 3 > (サブワード選択信号線)を選択するための 4つのサブワード選択デコーダ SW Dgenと、サブワード選択デコーダ SWDgenにラッチデコード信号 LX45Zく 0： 3 > を供給するアドレスラッチ回路 ADLTとを有して 、る。アドレスラッチ回路 ADLTは、 プリデコード信号 Χ67Ζ< 0 : 3 >、Χ89Ζ< 0 : 3 >、 Χ101112Ζ< 0 : 7>ではなく、 プリデコード信号 Χ45Ζ< 0 : 3 >をアドレスラッチ信号 ΑΙΝΖ、 ΑΙΝΧに同期してラッ チし、ラッチデコード信号 LX45Zく 0 : 3 >を出力する。ブロックリセット制御回路 RST Cのタイミング信号生成回路 TSCが生成するタイミング信号 WLENZは、メインワード デコーダ MWDに供給されている。その他の構成は、第 4の実施形態（図 15)と同じ である。
[0133] サブワード選択デコーダ SWDgenが生成するサブワード選択信号 SWDZく 0： 3
>は、第 8の実施形態（図 30)と同様に、ロウブロック RBLK内に分散するサブワード デコーダ SWDに接続されるため、その配線長は長い。このため、サブワード選択信 号線 SWDZの選択 Z非選択により、大きな充放電電流が生じる。本実施形態では、 後述するように、サブワード選択信号線 SWDZの選択 Z非選択の頻度を下げること で、充放電電流を少なくし、消費電力を削減している。
[0134] 図 37は、アドレスラッチ制御回路 ALCおよびアドレスラッチ回路 ADLTの詳細を示 している。アドレスラッチ制御回路 ALCは、第 4の実施形態（図 16)と同じである。アド レスラッチ回路 ADLTは、正論理のラッチデコード信号 LX45Z< 0 : 3 >を出力する ために、第 4の実施形態のアドレスラッチ回路 ADLT (図 16)の論理を変更して構成 されている。アドレスラッチ回路 ADLTは、第 2テスト信号 TSWLZが高レベルのとき に、全てのラッチデコード信号 LX45Z< 0 : 3 >を高レベルに固定する。
[0135] 図 38は、サブワード選択デコーダ SWDgenの詳細を示している。サブワード選択 デコーダ SWDgenは、レベルコンバータ LEVC1と、レベルコンバータ LEVC1の出 力に接続された 2つのインバータカもなるバッファとを有して 、る。サブワード選択デ コーダ SWDgenの電源線は、昇圧電圧線 VPPに接続されている。レベルコンバータ LEVC1は、ラッチデコード信号 LX45Zの高レベルを内部電源電圧 VIIから昇圧電 圧 VPPに変換してバッファに出力する。
[0136] 図 39は、第 9の実施形態において、読み出し動作または書き込み動作が実行され るときのサブワード選択デコーダ SWDgenの動作を示している。この例では、メインヮ ード線 MWLXまたはメモリセル MC等に不良がなぐ冗長ヒット信号 RHITXが活性 ィ匕されない場合を示している。第 4の実施形態（図 18)と同じ動作については、同じ 符号を付している。第 4の実施形態と相違は、ブロックリセット信号 SRSTXに応答し て、メインワード線 MWLXが非選択、選択されるのではなぐサブワード選択信号 S WDZが非選択、選択される点である。すなわち、ブロックリセット信号 SRSTXの活性 化に応答して、リフレッシュ動作を実行するために選択し続けているサブワード選択 信号 SWDZが非選択され、（図 39 (F) )、同時に、アクセス要求に対応するサブヮー ド選択信号 SWDZが選択され、（図 39 (G) )。アクセス信号 ACTPZの活性化からサ ブワード選択信号 SWDZの選択までの時間は T4である。時間 T4は、第 4の実施形 態（図 18)の時間 T2とほぼ同じである。サブワード選択信号 SWDZの非選択と選択 力 同時に行われるため、アクセス信号 ACTPZの活性化からサブワード選択信号 S WDZの選択までの時間は第 8の実施形態の T3より短い T4になる。その他の動作は 、第 4の実施形態と同じである。
[0137] 図 40は、第 9の実施形態におけるメモリコア COREの動作を示している。説明を簡 単にするため、メモリコア COREが、 4つのロウブロック RBLK0— 3、 2つのメインヮー ド線 MWLX0— 1および 2つのサブワード線 SWL0— 1とを有する例を示して!/、る。リフ レッシュ信号 REFPZに付した数字は、リフレッシュ動作 REFが実行されるロウブロッ ク RBLKの番号を示している。この実施形態では、リフレッシュアドレス発生回路 14A が生成するリフレッシュアドレス IAL0—12Zにより、リフレッシュ要求毎に、まず、ロウ ブロック RBLKが切り替わり、次にメインワード線 MWLXが切り替わり、最後にサブヮ ード線 SWL (サブワードデコーダ SWD)が切り替わる。このため、リフレッシュ要求毎 に、メインワード線 MWLXではなぐロウブロック RBLK0— 3内のサブワード選択信号 SWDZ力 順次選択される。その他の動作は、第 4の実施形態とほぼ同じである。
[0138] 以上、第 9の実施形態においても第 1、第 4および第 8の実施形態と同様の効果を 得ることができる。すなわち、サブワード選択信号線 SWDZの選択 Z非選択の頻度 を下げることで、充放電電流を少なくでき、擬似 SRAMの消費電力を削減できる。 なお、上述した実施形態では、本発明を、階層構造のワード線 MWLX、 SWLを有 する擬似 SRAMに適用する例について述べた。すなわち、リフレッシュ動作のため に選択し続けて 、るメインワード線 MWLXを、ロウブロック RBLK毎にアクセス要求 に応答して非選択する例について述べた。本発明は力かる実施形態に限定されるも のではない。例えば、図 41および図 42に示すように、本発明を、階層化されていな Vヽワード線 WL (または冗長ワード線 RWL)を有する擬似 SRAMに適用してもよ ヽ。 すなわち、プリデコード信号を受け、デコード信号 WDSを生成する第 1ワードデコー ダ WD1と、デコード信号 WDSおよびロウアドレス RA4— 5Zを受け、ワード線 WLのい ずれかを選択する第 2ワードデコーダ WD2とを有する擬似 SRAMにおいて、リフレツ シュ動作のために選択し続けて 、るデコード信号 WDSを、ロウブロック RBLK毎にァ クセス要求に応答して非選択してもよい。なお、階層化されていないワード線 WLは、 一般に、メモリセル MCのトランスファトランジスタのゲートを構成するためのポリシリコ ン配線と、ポリシリコン配線上を併走するメタル配線とで構成される。
[0139] 上述した第 1の実施形態では、サブワード線 SWL3がリフレッシュの対象のときに、 メインワード線 MWLXのリフレッシュ毎に非選択する例について述べた。本発明はか 力る実施形態に限定されるものではない。例えば、サブワード線 SWLOがリフレッシュ の対象になったときに、それまで選択していたメインワード線 MWLXを非選択し、新 たにリフレッシュ対象のメインワード線 MWLXを選択してもよい。
[0140] 上述した第 4、第 5および第 7の実施形態では、メインワード線 MWLXを活性化し 続けるためにプリデコード信号をアドレスラッチ回路 ADLTでラッチする例にっ 、て 述べた。本発明は力かる実施形態に限定されるものではない。さらに、アドレスをラッ チした状態で、次の外部アドレス EALまたはリフレッシュアドレス IALを受信し、受信 したアドレスの冗長判定を行ってもょ 、。リフレッシュ動作またはアクセス動作中に、 次のリフレッシュ動作またはアクセス動作の冗長判定を行うことで、サイクル時間ゃァ クセス時間をさらに短縮できる。

Claims

請求の範囲
[1] 複数のメモリセルおよびメモリセルに接続された複数のワード線をそれぞれ有する 複数のメモリブロックと、
前記メモリブロックにそれぞれ形成され、所定数のワード線を含む複数のワード線グ ループと、
メモリセルをリフレッシュするためのリフレッシュ要求を所定の周期で発生するリフレ ッシュ要求発生回路と、
リフレッシュするメモリセルに接続されたワード線を示すリフレッシュアドレスを、前記 リフレッシュ要求に応答して順次生成するリフレッシュアドレス発生回路と、
前記ワード線グループに対応してそれぞれ形成され、前記ワード線グループ内のヮ ード線のいずれかを前記リフレッシュアドレスまたは外部アドレスに応じて選択するた めに、ワード線選択信号線を選択する第 1ワードデコーダと、
前記ワード線にそれぞれ対応して形成され、前記ワード線選択信号線の選択に応 答して、前記ワード線グループ内のワード線の 、ずれかを前記リフレッシュアドレスま たは外部アドレスに応じて選択する第 2ワードデコーダと、
前記リフレッシュアドレスに対応して前記メモリブロック毎に選択されたワード線選択 信号線の選択状態をリフレッシュ動作後に保持するとともに、アクセス要求に応答し てこのアクセス要求に対応する前記外部アドレスが示すメモリブロックのワード線選択 信号線のみを非選択するワード制御回路とを備え、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最下位の 少なくとも 1ビットは、前記メモリブロックを選択するために割り当てられて!/、ることを特 徴とする半導体メモリ。
[2] 請求項 1記載の半導体メモリにおいて、
前記ワード制御回路は、
前記リフレッシュ要求に応答してリセット禁止信号を活性ィ匕 (リセット禁止状態)し、 前記アクセス要求に応答して前記リセット禁止信号を非活性ィ匕 (リセット許可状態)す るリセット禁止制御回路と、
前記メモリブロック毎に形成され、前記アクセス要求に対応する外部アドレスが示す メモリブロック内で選択されているワード線選択信号線を非選択するためのブロックリ セット信号を、前記リセット禁止信号の非活性ィ匕に応答して前記第 1ワードデコーダ に出力するブロックリセット制御回路とを備えていることを特徴とする半導体メモリ。
[3] 請求項 2記載の半導体メモリにおいて、
アクセス要求に応答してアクセス動作が実行されるメモリブロックにおいて、リフレツ シュのために前記ワード線選択信号線を選択し続けて 、る第 1ワードデコーダ力 こ のワード線選択信号線を非選択した後、前記外部アドレスにより選択される第 1ワード デコーダが、前記ブロックリセット信号に応答してワード線選択信号線を選択すること を特徴とする半導体メモリ。
[4] 請求項 2記載の半導体メモリにおいて、
1回のアクセス要求に応答して、読み出し動作または書き込み動作を連続して実行 するバーストアクセス機能を備え、
前記リセット禁止制御回路は、前記バーストアクセス中に前記リセット禁止信号の活 性ィ匕をマスクする活性ィ匕マスク回路を備えていることを特徴とする半導体メモリ。
[5] 請求項 2記載の半導体メモリにおいて、
リフレッシュ動作は、前記リフレッシュアドレスに従って、まず前記メモリブロックを順 次切り替えて実行され、次に前記ワード線の選択アドレスを順次切り替えて実行され 、さらに前記ワード線グループを順次切り替えて実行され、
前記リセット禁止制御回路は、前記ワード線グループが切り替わる直前に前記メモ リブロックのリフレッシュ動作が一巡する期間中、前記リセット禁止信号を非活性ィ匕す ることを特徴とする半導体メモリ。
[6] 請求項 2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記アクセス要求の非受信中に、リフレッシュ動作の開始を示すタイミング信号に 同期してエントリ信号を生成するエントリ生成回路と、
前記エントリ信号に同期して前記リセット禁止信号を活性ィ匕し、前記アクセス要求に 同期して前記リセット禁止信号を非活性ィ匕するフリップフロップとを備えていることを 特徴とする半導体メモリ。
[7] 請求項 2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、半導体メモリのパワーオン時に、前記ワード線選択 信号線を非選択するために前記リセット禁止信号を非活性化することを特徴とする半 導体メモリ。
[8] 請求項 2記載の半導体メモリにおいて、
前記リセット禁止制御回路は、
前記リフレッシュ要求に応答する前記エントリ信号を一部の信号が互いに非同期な 複数のタイミング信号を用いて生成するエントリ生成回路と、
所定の閾値電圧を有するトランジスタで構成され、前記エントリ信号に同期して前記 リセット禁止信号を活性ィ匕し、前記アクセス要求に同期して前記リセット禁止信号を非 活性ィ匕するフリップフロップとを備え、
前記フリップフロップ内において、前記エントリ信号から前記リセット禁止信号を活 性化し、入力に帰還される信号経路に存在するトランジスタの少なくとも ヽずれかの 閾値電圧 (絶対値)は、他のトランジスタの閾値電圧 (絶対値)より低く設定されている ことを特徴とする半導体メモリ。
[9] 請求項 2記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え 前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、 複数の前記第 1および第 2ワードデコーダを備え、
前記リセット禁止制御回路は、前記アクセス要求に応答する前記リセット禁止信号 の非活性ィ匕を前記バンクアドレスに応じて選択されたメモリバンクのみに伝達すること を特徴とする半導体メモリ。
[10] 請求項 1記載の半導体メモリにおいて、
前記各メモリブロックに形成され、前記リフレッシュアドレスまたは前記外部アドレス によるメモリブロックの選択に応答してアドレスラッチ信号を生成するアドレスラッチ制 御回路と、
前記第 1ワードデコーダを選択するためのアドレス信号線にそれぞれ対応して形成 され、対応する前記アドレスラッチ信号に同期して前記リフレッシュアドレスまたは前 記外部アドレスをラッチし、ラッチしたアドレスを前記第 1ワードデコーダに出力するァ ドレスラッチ回路とを備えていることを特徴とする半導体メモリ。
[11] 請求項 10記載の半導体メモリにおいて、
テストモード中に前記アドレスラッチ制御回路に共通の第 1テスト信号を出力する第 1テスト制御回路を備え、
前記各アドレスラッチ制御回路は、前記第 1テスト信号の出力に同期して前記アドレ スラッチ信号を生成することを特徴とする半導体メモリ。
[12] 請求項 10記載の半導体メモリにおいて、
テストモード中に前記第 1ワードデコーダに共通の第 2テスト信号を出力する第 2テ スト制御回路を備え、
前記各第 1ワードデコーダは、前記第 1テスト信号の出力に同期して前記ワード線 選択信号線を選択することを特徴とする半導体メモリ。
[13] 請求項 10記載の半導体メモリにおいて、
前記各アドレスラッチ回路は、ラッチしたアドレスの高レベル電圧を昇圧電圧に変 換するレベルシフタを備え、
前記第 1ワードデコーダは、昇圧電圧を高レベル電源として受け、前記ワード線選 択信号線の高レベル電圧を昇圧電圧に設定することを特徴とする半導体メモリ。
[14] 請求項 10記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え 前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、 複数の前記第 1および第 2ワードデコーダを備え、
前記バンクアドレスに応じて選択されたメモリバンクの前記アドレスラッチ回路のみ 力 前記アクセス要求に対応する前記外部アドレスをラッチすることを特徴とする半導 体メモリ。
[15] 請求項 1記載の半導体メモリにおいて、
前記メモリブロックにそれぞれ対応して形成され、不良アドレスが予めプログラムさ れるとともに、前記リフレッシュアドレスまたは前記外部アドレスが前記不良アドレスと 一致するときに冗長ヒット信号を出力するプログラム回路と、
前記各メモリブロックに形成され、前記冗長ヒット信号に対応して選択される冗長ヮ ード線とを備え、
前記各メモリブロックにおいて、前記第 1ワードデコーダは、選択されているワード線 選択信号線を前記冗長ヒット信号の出力に同期して非選択することを特徴とする半 導体メモリ。
[16] 請求項 1記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれメインワード線およびサ ブワード線であり、
前記第 1ワードデコーダは、メインワードデコーダであり、
前記第 2ワードデコーダは、前記各メモリブロック内に分散して配置されるサブヮー ドデコーダであることを特徴とする半導体メモリ。
[17] 請求項 1記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の 少なくとも 1ビットは、前記ワード線グループを選択するために割り当てられており、 前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線グループを 選択するために割り当てられて!/、るビットを除くビットは、前記ワード線を選択するた めに割り当てられて!/ヽることを特徴とする半導体メモリ。
[18] 請求項 1記載の半導体メモリにおいて、
前記ワード線選択信号線および前記ワード線は、それぞれサブワード選択信号線 およびサブワード線であり、
前記第 1ワードデコーダは、サブワード選択デコーダであり、
前記第 2ワードデコーダは、前記各メモリブロック内に分散して配置されるサブヮー ドデコーダであることを特徴とする半導体メモリ。
[19] 請求項 1記載の半導体メモリにおいて、
前記リフレッシュアドレス生成回路が生成する前記リフレッシュアドレスの最上位の 少なくとも 1ビットは、前記ワード線を選択するために割り当てられており、 前記リフレッシュアドレスにおいて前記メモリブロックおよび前記ワード線を選択する ために割り当てられているビットを除くビットは、前記ワード線グループを選択するた めに割り当てられて!/ヽることを特徴とする半導体メモリ。
請求項 1記載の半導体メモリにおいて、
バンクアドレスに応じて選択され、互いに独立に動作する複数のメモリバンクを備え 前記各メモリバンクは、複数の前記メモリブロック、複数の前記ワード線グループ、 複数の前記第 1および第 2ワードデコーダを備え、
前記ワード制御回路は、前記バンクアドレスに応じて選択されたメモリバンクのみに 対して、リフレッシュのために選択し続けて ヽる前記ワード線選択信号線を前記ァク セス要求に応答して非選択することを特徴とする半導体メモリ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008084428A (ja) * 2006-09-27 2008-04-10 Fujitsu Ltd 半導体メモリおよびシステム
JP2009043373A (ja) * 2007-08-10 2009-02-26 Fujitsu Microelectronics Ltd 半導体記憶装置及びワードデコーダ制御方法
CN1851825B (zh) * 2006-05-10 2010-05-12 威盛电子股份有限公司 高效能存储器及相关方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7444577B2 (en) * 2005-08-04 2008-10-28 Rambus Inc. Memory device testing to support address-differentiated refresh rates
JP4816911B2 (ja) * 2006-02-07 2011-11-16 日本電気株式会社 メモリの同期化方法及びリフレッシュ制御回路
JP4813937B2 (ja) * 2006-03-20 2011-11-09 ルネサスエレクトロニクス株式会社 半導体装置
KR100878307B1 (ko) * 2007-05-11 2009-01-14 주식회사 하이닉스반도체 멀티 워드라인 테스트 제어 회로 및 그의 제어 방법
CN102194513B (zh) * 2010-03-11 2013-07-31 复旦大学 自动调整存储器刷新操作频率的电路、方法及其存储器
US8547777B2 (en) * 2010-12-22 2013-10-01 Intel Corporation Nor logic word line selection
JP5932236B2 (ja) * 2011-04-13 2016-06-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びシステム
KR20130117424A (ko) * 2012-04-17 2013-10-28 삼성전자주식회사 반도체 메모리 장치의 리프레쉬 회로
KR20160119588A (ko) * 2015-04-06 2016-10-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
KR102471500B1 (ko) * 2018-03-12 2022-11-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 테스트 시스템
KR102627228B1 (ko) * 2018-09-14 2024-01-22 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
US10998022B2 (en) * 2019-08-16 2021-05-04 Micron Technology, Inc. Apparatuses and methods for reducing access device sub-threshold leakage in semiconductor devices
CN113129976B (zh) * 2021-06-17 2021-09-03 中天弘宇集成电路有限责任公司 行译码电路及存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315569A (ja) * 1995-05-16 1996-11-29 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JPH08315598A (ja) * 1995-05-12 1996-11-29 Mitsubishi Electric Corp テスト機能内蔵メモリ集積回路
JP2002133865A (ja) * 2000-10-27 2002-05-10 Seiko Epson Corp 半導体メモリ装置内のワード線の活性化
JP2002184182A (ja) * 2000-10-05 2002-06-28 Fujitsu Ltd 半導体メモリおよびその制御方法
JP2003068071A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体メモリ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255947B2 (ja) * 1991-11-12 2002-02-12 株式会社日立製作所 半導体装置
JP3752288B2 (ja) 1995-12-11 2006-03-08 株式会社ルネサステクノロジ 半導体記憶装置
TW509943B (en) * 1999-10-06 2002-11-11 Ind Tech Res Inst Hidden-type refreshed 2P2N pseudo static random access memory and its refreshing method
US6515929B1 (en) * 2001-10-29 2003-02-04 Etron Technology, Inc. Partial refresh feature in pseudo SRAM
JP2004102508A (ja) * 2002-09-06 2004-04-02 Renesas Technology Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315598A (ja) * 1995-05-12 1996-11-29 Mitsubishi Electric Corp テスト機能内蔵メモリ集積回路
JPH08315569A (ja) * 1995-05-16 1996-11-29 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JP2002184182A (ja) * 2000-10-05 2002-06-28 Fujitsu Ltd 半導体メモリおよびその制御方法
JP2002133865A (ja) * 2000-10-27 2002-05-10 Seiko Epson Corp 半導体メモリ装置内のワード線の活性化
JP2003068071A (ja) * 2001-08-30 2003-03-07 Hitachi Ltd 半導体メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851825B (zh) * 2006-05-10 2010-05-12 威盛电子股份有限公司 高效能存储器及相关方法
JP2008084428A (ja) * 2006-09-27 2008-04-10 Fujitsu Ltd 半導体メモリおよびシステム
JP2009043373A (ja) * 2007-08-10 2009-02-26 Fujitsu Microelectronics Ltd 半導体記憶装置及びワードデコーダ制御方法

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