JP2002133865A - 半導体メモリ装置内のワード線の活性化 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリ装置内のワード線の活性化に伴
う消費電流を低減することのできる技術を提供する。 【解決手段】 半導体メモリ装置は、ワード線の活性化
を制御するためのワード線活性化制御部を備える。ワー
ド線活性化制御部は、同じ行アドレスを含むアドレスを
用いるオペレーションサイクルが連続する場合に、連続
するサイクルのうちの最初のサイクルにおいて活性化さ
れたワード線を、非活性化することなく連続するサイク
ルのうちの最終のサイクルまで活性化した状態で保持す
ることが可能である。そして、最初のサイクルより後で
最終のサイクル以前のサイクルにおいてリフレッシュが
実行される場合には、活性化状態のワード線を、リフレ
ッシュが実行される前に非活性化させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置内のワード線の活性化制御に関する。

【０００２】

【従来の技術】半導体メモリ装置としては、ＤＲＡＭや
ＳＲＡＭが用いられている。良く知られているように、
ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リ
フレッシュ動作が必要である。一方、ＳＲＡＭはリフレ
ッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価
であり、また容量が小さい。

【０００３】ＤＲＡＭとＳＲＡＭの利点を両方備えた半
導体メモリ装置として、擬似ＳＲＡＭ（ＶＳＲＡＭある
いはＰＳＲＡＭと呼ばれる）が知られている。擬似ＳＲ
ＡＭは、ＤＲＡＭと同じダイナミック型メモリセルを含
むメモリセルアレイを備えているとともに、リフレッシ
ュ制御部を内蔵しており、リフレッシュ動作を内部で実
行している。このため、擬似ＳＲＡＭに接続される外部
装置（例えばＣＰＵ）は、リフレッシュ動作を意識せず
に擬似ＳＲＡＭにアクセス（データの読み出しや書き込
み）することが可能である。このような擬似ＳＲＡＭの
特徴は、「リフレッシュの透過性」と呼ばれる。

【０００４】

【発明が解決しようとする課題】ところで、擬似ＳＲＡ
Ｍにおいてアクセスが実行されるサイクルでは、サイク
ル毎に、アドレスによって選択されるワード線が活性化
および非活性化されている。しかしながら、連続するサ
イクルで同一のワード線が活性化される場合などに、サ
イクル毎にワード線の活性化および非活性化を繰り返す
と、電流が無駄に消費されるという問題があった。な
お、これは、擬似ＳＲＡＭに限らず、サイクル毎にワー
ド線の活性化および非活性化を繰り返す半導体メモリ装
置に共通する問題である。

【０００５】この発明は、上述した従来の課題を解決す
るためになされたものであり、半導体メモリ装置内のワ
ード線の活性化に伴う消費電流を低減することのできる
技術を提供することを目的とする。

【０００６】

【課題を解決するための手段およびその作用・効果】上
記目的を達成するために、本発明の装置は、半導体メモ
リ装置であって、ダイナミック型のメモリセルがマトリ
クス状に配列された少なくとも１つのメモリセルブロッ
クと、前記メモリセルブロック内の複数本のワード線の
うちの１本を選択するための行アドレスを含むアドレス
が入力されるアドレス入力部と、前記アドレスに従って
選択されるメモリセルに対応するデータを入出力するた
めのデータ入出力部と、前記ワード線の活性化を制御す
るためのワード線活性化制御部と、を備え、前記ワード
線活性化制御部は、前記行アドレスに変化があるか否か
を検出するための行アドレス遷移検出部を備えており、
前記ワード線活性化制御部は、（ａ）前記メモリセルに
対し、データの読み出しと書き込みとの少なくとも一方
が可能なサイクルであって、同じ行アドレスを含むアド
レスを用いる前記サイクルが連続し、前記連続するサイ
クルにおいて前記行アドレスの変化が前記行アドレス遷
移検出部によって検出されない第１の場合には、前記連
続するサイクルのうちの最初のサイクルにおいて活性化
されたワード線を、非活性化することなく前記連続する
サイクルのうちの最終のサイクルまで活性化した状態で
保持することが可能であり、（ｂ）前記最初のサイクル
より後で前記最終のサイクル以前のサイクルにおいてリ
フレッシュが実行される第２の場合には、前記活性化状
態のワード線を、前記リフレッシュが実行される前に非
活性化させることを特徴とする。

【０００７】なお、最初のサイクルより後で最終のサイ
クル以前のリフレッシュが実行されるサイクルは、最終
のサイクルと異なるサイクルであってもよいし、最終の
サイクルであってもよい。

【０００８】この半導体メモリ装置では、ワード線活性
化制御部が備えられており、ワード線活性化制御部は、
同じ行アドレスを含むアドレスを用いるサイクルが連続
する場合には、最初のサイクルで活性化されたワード線
を、同じ行アドレスが用いられる最終のサイクルまで活
性化した状態で保持することができる。そして、ワード
線活性化制御部は、リフレッシュが必要となったときに
は、活性化状態のワード線を最終のサイクルの終了を待
たずに非活性化させることができる。

【０００９】このようなワード線活性化制御部を用いれ
ば、半導体メモリ装置においてリフレッシュを実行する
ことができ、また、リフレッシュが実行されない期間で
は、サイクル毎にワード線の活性化および非活性化を繰
り返す必要がないため、ワード線の活性化に伴う消費電
流を低減することが可能となる。

【００１０】なお、この装置を用いる効果は、最初のサ
イクルから最終のサイクルまでの複数のサイクルのう
ち、２以上のサイクルにおいて、活性化されたワード線
上のメモリセルに対してデータの読み出しや書き込みが
行われる場合に、顕著となる。

【００１１】上記の装置において、前記アドレス入力部
には、前記行アドレスとともに列アドレスも同時に入力
され、前記行アドレスは、複数ビットで構成される前記
アドレスのうちの最も上位にある複数のビットに割り当
てられていることが好ましい。

【００１２】このように、行アドレスを最も上位にある
複数のビットに割り当てれば、行アドレスが比較的変化
しにくくなるので、ワード線が活性化した状態で保持さ
れる頻度を高めることができ、この結果、ワード線の活
性化に伴う消費電流を低減することが可能となる。

【００１３】上記の装置において、前記半導体メモリ装
置には、前記メモリセルブロックが複数設けられてお
り、前記アドレスは、前記複数のメモリセルブロックの
うちの任意の１つのメモリセルブロックを選択するため
のブロックアドレスを含んでおり、前記ワード線活性化
制御部は、前記第１の場合には、前記最初のサイクルに
おいて活性化された第１のメモリセルブロック内のワー
ド線を、非活性化することなく前記最終のサイクルまで
活性化した状態で保持することが可能であるとともに、
さらに、前記最初のサイクルより後で前記最終のサイク
ル以前の任意のサイクルにおいて、前記第１のメモリセ
ルブロックとは異なる任意の第２のメモリセルブロック
内のメモリセルに対し、データの読み出しまたは書き込
みを実行した場合には、前記任意のサイクルにおいて活
性化された前記第２のメモリセルブロック内のワード線
を、非活性化することなく前記最終のサイクルまで活性
化した状態で保持することが可能であり、前記第２の場
合には、前記第１のメモリセルブロック内の活性化状態
のワード線を、前記第１のメモリセルブロックにおいて
前記リフレッシュが実行される前に非活性化させるとと
もに、さらに、前記第２のメモリセルブロック内に活性
化状態のワード線が含まれる場合には、前記第２のメモ
リセルブロック内の活性化状態のワード線を、前記第２
のメモリセルブロックにおいて前記リフレッシュが実行
される前に非活性化させるようにしてもよい。

【００１４】なお、最初のサイクルより後で最終のサイ
クル以前の任意のサイクルは、最終のサイクルと異なる
サイクルであってもよいし、最終のサイクルであっても
よい。

【００１５】このように、複数のメモリセルブロックが
設けられている場合には、ワード線活性化制御部は、２
以上のメモリセルブロックの中のワード線を同時に活性
化した状態で保持することができる。そして、リフレッ
シュが必要となったときには、各メモリセルブロックに
おいてリフレッシュが実行される前に、各メモリセルブ
ロック内の活性化状態のワード線を活性化することがで
きる。

【００１６】このようなワード線活性化制御部を用いれ
ば、半導体メモリ装置においてリフレッシュを実行する
ことができるとともに、リフレッシュが実行されない期
間では、活性化されたワード線上のメモリセルに対し
て、データの読み出しや書き込みが行われる頻度を高め
ることができる。この結果、ワード線の活性化に伴う消
費電流をかなり低減することが可能となる。

【００１７】上記の装置において、前記リフレッシュ
は、前記複数のメモリセルブロックの中の１つのメモリ
セルブロックにおいてデータの読み出しまたは書き込み
が実行されるサイクルでは、前記データの読み出しまた
は書き込みが実行されるメモリセルブロック以外のメモ
リセルブロックにおいて実行され、前記データの読み出
しまたは書き込みが実行されるメモリセルブロックに関
しては、当該読み出しまたは書き込みが終了した後のサ
イクルで実行され、前記ワード線活性化制御部は、前記
リフレッシュが実行される各メモリセルブロック内に活
性化状態のワード線が含まれる場合には、当該活性化状
態のワード線を、各メモリセルブロックにおいて前記リ
フレッシュが実行される直前に非活性化させることが好
ましい。

【００１８】こうすれば、複数のメモリセルブロックの
中の１つにおいてデータの読み出しまたは書き込みを実
行するとともに、他のメモリセルブロックにおいてリフ
レッシュを実行することができるので、半導体メモリ装
置におけるデータの読み出しまたは書き込みを比較的高
速に行うことが可能となる。

【００１９】また、本発明の方法は、ダイナミック型の
メモリセルがマトリクス状に配列された少なくとも１つ
のメモリセルブロックと、前記メモリセルブロック内の
複数本のワード線のうちの１本を選択するための行アド
レスを含むアドレスが入力されるアドレス入力部と、前
記アドレスに従って選択されるメモリセルに対応するデ
ータを入出力するためのデータ入出力部と、を備える半
導体メモリ装置において、前記ワード線の活性化を制御
するための方法であって、（ａ）前記メモリセルに対
し、データの読み出しと書き込みとの少なくとも一方が
可能なサイクルであって、同じ行アドレスを含むアドレ
スを用いる前記サイクルが連続し、前記連続するサイク
ルにおいて前記行アドレスの変化が検出されない第１の
場合には、前記連続するサイクルのうちの最初のサイク
ルにおいて活性化されたワード線を、非活性化すること
なく前記連続するサイクルのうちの最終のサイクルまで
活性化した状態で保持することが可能であり、（ｂ）前
記最初のサイクルより後で前記最終のサイクル以前のサ
イクルにおいてリフレッシュが実行される第２の場合に
は、前記活性化状態のワード線を、前記リフレッシュが
実行される前に非活性化させることを特徴とする。

【００２０】この方法を用いる場合にも、本発明の装置
を用いる場合と同様の作用・効果を奏し、半導体メモリ
装置においてリフレッシュを実行することができるとと
もに、ワード線の活性化に伴う消費電流を低減すること
が可能となる。

【００２１】なお、本発明は、種々の形態で実現するこ
とが可能であり、例えば、半導体メモリ装置、そのワー
ド線の活性化制御方法、半導体メモリ装置と制御装置と
を備えた半導体メモリシステム、半導体メモリ装置の制
御方法、および、半導体メモリ装置を備えた電子機器等
の形態で実現することができる。

【００２２】

【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づいて以下の順序で説明する。 Ａ．メモリチップの端子構成と動作状態の概要： Ｂ．メモリチップ内部の全体構成： Ｃ．ワード線活性化制御部の内部構成： Ｄ．ワード線活性化制御部の動作： Ｄ１．オペレーションサイクルにおける動作（リフレッ
シュ要求が無い場合）： Ｄ２．オペレーションサイクルにおける動作（リフレッ
シュ要求がある場合）： Ｄ３．スタンバイサイクルおよびスヌーズ状態における
動作： Ｅ．電子機器への適用例：

【００２３】Ａ．メモリチップの端子構成と動作状態の
概要：図１は、本発明の実施例としてのメモリチップ３
００の端子の構成を示す説明図である。メモリチップ３
００は、以下のような端子を有している。

【００２４】Ａ０〜Ａ１９：アドレス入力端子（２０
本）， ＃ＣＳ：チップセレクト入力端子， ＺＺ：スヌーズ入力端子， ＃ＷＥ：ライトイネーブル入力端子， ＃ＯＥ：アウトプットイネーブル入力端子， ＃ＬＢ：下位バイトイネーブル入力端子， ＃ＵＢ：上位バイトイネーブル入力端子， ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。

【００２５】なお、以下の説明では、端子名と信号名と
に同じ符号を用いている。端子名（信号名）の先頭に
「＃」が付されているものは、負論理であることを意味
している。アドレス入力端子Ａ０〜Ａ１９と入出力デー
タ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられてい
るが、図１では簡略化されて描かれている。

【００２６】このメモリチップ３００は、通常の非同期
型ＳＲＡＭと同じ手順でアクセスすることが可能な擬似
ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただ
し、ＳＲＡＭと異なり、ダイナミック型のメモリセルが
用いられているので、所定期間内にリフレッシュが必要
となる。このため、メモリチップ３００には、リフレッ
シュタイマ７０を含むリフレッシュ制御部が内蔵されて
いる。本明細書では、外部装置（制御装置）からのデー
タの読み出しや書き込みの動作を「外部アクセス」と呼
び、内蔵されたリフレッシュ制御部によるリフレッシュ
動作を「内部リフレッシュ」または単に「リフレッシ
ュ」と呼ぶ。

【００２７】メモリチップ３００の内部には、入力され
たアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が
変化したことを検出するためのアドレス遷移検出回路１
１０が設けられている。そして、メモリチップ３００内
の回路は、アドレス遷移検出回路１１０から供給される
アドレス遷移信号に基づいて動作する。例えば、外部ア
クセスと内部リフレッシュとの調停は、アドレス遷移信
号に基づいて行われる。なお、以下の説明では、アドレ
ス遷移検出回路１１０を「ＡＴＤ回路」と呼び、アドレ
ス遷移信号を「ＡＴＤ信号」と呼ぶ。

【００２８】図１に示すチップセレクト信号＃ＣＳとス
ヌーズ信号ＺＺは、メモリチップ３００の動作状態を制
御するための信号である。図２は、チップセレクト信号
＃ＣＳとスヌーズ信号ＺＺの信号レベルに応じたメモリ
チップ３００の動作状態の区分を示す説明図である。な
お、本明細書において、「Ｈレベル」は２値信号の２つ
のレベルのうちの「１」レベルを意味し、「Ｌレベル」
は「０」レベルを意味している。

【００２９】チップセレクト信号＃ＣＳがＬレベル（ア
クティブ）でスヌーズ信号ＺＺがＨレベルのときは、リ
ード／ライト・オペレーションサイクル（以下、単に
「オペレーションサイクル」または「リード／ライトサ
イクル」と呼ぶ）が行われる。オペレーションサイクル
では、外部アクセスの実行が可能であり、適時、内部リ
フレッシュが実行される。

【００３０】チップセレクト信号＃ＣＳとスヌーズ信号
ＺＺが共にＨレベルのときには、スタンバイサイクルが
行われる。スタンバイサイクルでは、外部アクセスの実
行が禁止されるため、すべてのワード線が非活性状態と
される。但し、内部リフレッシュが行われるときには、
リフレッシュアドレスで指定されたワード線は活性化さ
れる。

【００３１】チップセレクト信号＃ＣＳがＨレベル（非
アクティブ）のときにスヌーズ信号ＺＺがＬレベルにな
ると、メモリチップ３００はスヌーズ状態（「パワーダ
ウン状態」とも呼ぶ）に移行する。スヌーズ状態では、
リフレッシュ動作に必要な回路以外は停止している。ス
ヌーズ状態での消費電力は極めて少ないので、メモリ内
のデータのバックアップに適している。

【００３２】なお、リフレッシュ動作は、オペレーショ
ンサイクルとスタンバイサイクルでは第１のリフレッシ
ュモードに従って実行され、スヌーズ状態では第２のリ
フレッシュモードに従って実行される。第１のリフレッ
シュモードでは、リフレッシュタイマ７０がリフレッシ
ュタイミング信号を発生した後に、ＡＴＤ信号に同期し
てリフレッシュ動作が開始される。一方、第２のリフレ
ッシュモードでは、リフレッシュタイマ７０がリフレッ
シュタイミング信号を発生すると直ちにリフレッシュ動
作が開始される。第２のリフレッシュモードでのリフレ
ッシュ動作はＡＴＤ信号と非同期に行われるので、アド
レスＡ０〜Ａ１９の入力は不要である。このように、こ
のメモリチップ３００は、３つの動作状態にそれぞれ適
したリフレッシュモードに従ってリフレッシュを実行す
る。これらの２つのモードにおけるリフレッシュ動作の
詳細については後述する。

【００３３】図１に示すアドレスＡ０〜Ａ１９は、２０
ビットであり、１メガワードのアドレスを指定する。ま
た、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１
６ビットのデータである。すなわち、アドレスＡ０〜Ａ
１９の１つの値は１６ビット（１ワード）に対応してお
り、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５
を入出力することができる。

【００３４】オペレーションサイクルにおいては、ライ
トイネーブル信号＃ＷＥがＬレベルになるとライトサイ
クルが実行され、Ｈレベルになるとリードサイクルが実
行される。また、アウトプットイネーブル信号＃ＯＥが
Ｌレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５
からの出力が可能になる。下位バイトイネーブル信号＃
ＬＢや上位バイトイネーブル入力信号＃ＵＢは、１ワー
ド（１６ビット）の下位バイトと上位バイトとのうちの
いずれか１バイトのみに関して読み出しや書き込みを行
うための制御信号である。例えば、下位バイトイネーブ
ル信号＃ＬＢをＬレベルに設定し、上位バイトイネーブ
ル信号＃ＵＢをＨレベルに設定すると、１ワードの下位
８ビットのみに関して読み出しや書き込みが行われる。
なお、図１では、電源端子は省略されている。

【００３５】図３は、メモリチップ３００の動作の概要
を示すタイミングチャートである。図２に示した３つの
動作状態（オペレーション、スタンバイ、スヌーズ）の
いずれであるかは、チップセレクト信号＃ＣＳとスヌー
ズ信号ＺＺの変化に応じて、随時判断される。図３の最
初の３つのサイクルは、オペレーションサイクルであ
る。オペレーションサイクルでは、ライトイネーブル信
号＃ＷＥのレベルに応じて読み出し（リードサイクル）
と書き込み（ライトサイクル）のいずれかが実行され
る。なお、ＡＴＤ信号の最短周期Ｔｃ（すなわち、アド
レスＡ０〜Ａ１９の変化の最短周期）は、このメモリチ
ップ３００のサイクルタイム（「サイクル周期」とも呼
ばれる）に相当する。サイクルタイムＴｃは、例えば約
５０ｎｓから約１００ｎｓの範囲の値に設定される。

【００３６】図３の４番目のサイクルでは、チップセレ
クト信号＃ＣＳがＨレベルに立ち上がっているので、ス
タンバイサイクルが開始される。５番目のサイクルで
は、さらに、スヌーズ信号ＺＺがＬレベルに下がってい
るので、メモリチップ３００はスヌーズ状態となる。な
お、図３（ａ）に示すように、アドレスＡ０〜Ａ１９が
変化しない場合には、ＡＴＤ信号は生成されない。

【００３７】Ｂ．メモリチップ内部の全体構成：図４
は、メモリチップ３００の内部構成を示すブロック図で
ある。このメモリチップ３００は、データ入出力バッフ
ァ１０と、メモリセルアレイ２０と、アドレスバッファ
６０とを備えている。

【００３８】メモリセルアレイ２０は、４つのブロック
２０Ａ〜２０Ｄに区分されている。第１のブロック２０
Ａは、メモリセルサブアレイ２２Ａと、行デコーダ２４
Ａと、列デコーダ２６Ａと、ゲート２８Ａとを備えてい
る。他のブロック２０Ｂ〜２０Ｄも同様である。各ブロ
ック２０Ａ〜２０Ｄの構成はほぼ同じなので、以下では
主に第１のブロック２０Ａと、これに関連する他の回路
について説明する。

【００３９】１つのブロック２０Ａの構成は、典型的な
ＤＲＡＭのメモリセルアレイと同じである。すなわち、
サブアレイ２２Ａは、１トランジスタ１キャパシタ型の
複数のメモリセルがマトリクス状に配列されたものであ
る。各メモリセルには、ワード線とビット線対（データ
線対とも呼ばれる）とが接続されている。行デコーダ２
４Ａは、行ドライバを含んでおり、供給される行アドレ
スに従ってサブアレイ２２Ａ内の複数本のワード線のう
ちの１本を選択して活性化する。列デコーダ２６Ａは、
列ドライバを含んでおり、供給される列アドレスに従っ
てサブアレイ２２Ａ内の複数組のビット線対の中の１ワ
ード（１６ビット）分のビット線対を同時に選択する。
また、ゲート２８Ａは、読み出し回路や書き込み回路を
含んでおり、データ入出力バッファ１０とサブアレイ２
２Ａと間のデータのやり取りを可能とする。なお、ブロ
ック２０Ａ内には、図示しないプリチャージ回路やセン
スアンプなども設けられている。

【００４０】アドレスバッファ６０は、外部装置から与
えられた２０ビットのアドレスＡ０〜Ａ１９を他の内部
回路に供給する回路である。最も下位の２ビットのアド
レスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０Ｄのう
ちのいずれか１つを選択するためのブロックアドレスと
して用いられる。また、ブロックアドレスＡ０〜Ａ１よ
りも上位の６ビットのアドレスＡ２〜Ａ７は列アドレス
として用いられ、最も上位の１２ビットのアドレスＡ８
〜Ａ１９は行アドレスとして用いられる。従って、ブロ
ックアドレスＡ０〜Ａ１によって４つのブロック２０Ａ
〜２０Ｄのうちの１つが選択され、選択されたブロック
の中から、列アドレスＡ２〜Ａ７と行アドレスＡ８〜Ａ
１９とによって１ワード（１６ビット）分のメモリセル
が選択される。選択されたメモリセルに対応する１ワー
ド分のデータは、データ入出力バッファ１０を介して読
み出され、あるいは書き込まれる。すなわち、外部装置
は、１つのアドレスＡ０〜Ａ１９を入力することによ
り、１つのブロック内の１ワード分のメモリセルに同時
にアクセスすることが可能である。

【００４１】各ブロック２０Ａ〜２０Ｄには、それぞ
れ、行プリデコーダ３０Ａ〜３０Ｄと、ブロックコント
ローラ４０Ａ〜４０Ｄと、リフレッシュ要求信号発生回
路５０Ａ〜５０Ｄとがこの順に接続されている。メモリ
チップ３００内には、さらに、リフレッシュタイマ７０
と、リフレッシュカウンタコントローラ９０と、リフレ
ッシュカウンタ１００と、ＡＴＤ（アドレス遷移検出）
回路１１０と、行アドレス遷移検出回路１３０とが設け
られている。

【００４２】ＡＴＤ回路１１０は、外部装置から供給さ
れた２０ビットのアドレスＡ０〜Ａ１９の中のいずれか
１ビット以上に変化があるか否か検出し、変化が検出さ
れたときには、図３（ａ）に示すようなＡＴＤ信号を生
成する。

【００４３】図５は、ＡＴＤ回路１１０の内部構成を示
すブロック図である。ＡＴＤ回路１１０は、２０ビット
のアドレスＡ０〜Ａ１９の各ビットに対応した２０個の
遷移検出回路１１１と、２０入力ＯＲゲート１１８とを
備えている。各遷移検出回路１１１は、インバータ１１
２と、２つのパルス発生回路１１３，１１４と、ＯＲゲ
ート１１５とを有している。パルス発生回路１１３，１
１４としては、例えばワンショットマルチバイブレータ
が使用される。

【００４４】第１のパルス発生回路１１３は、アドレス
ビットＡ０の立ち上がりエッジに応じて、所定のパルス
幅を有するパルスを１つ生成する。また、インバータ１
１２と第２のパルス発生回路１１４は、アドレスビット
Ａ０の立ち下がりエッジに応じて、所定のパルス幅を有
するパルスを１つ生成する。したがって、ＯＲゲート１
１５からは、アドレスビットＡ０の立ち上がりエッジと
立ち下がりエッジの各エッジ毎に、パルスが１つずつ出
力される。これは、他のアドレスビットＡ１〜Ａ１９に
ついても同様である。

【００４５】２０入力ＯＲゲート１１８には、２０個の
遷移検出回路１１１の出力が入力されている。従って、
２０ビットの行アドレスＡ０〜Ａ１９の中の１つ以上の
ビットのレベルが変化すると、ＯＲゲート１１８からパ
ルス状のＡＴＤ信号が出力される。

【００４６】図４のリフレッシュタイマ７０は、一定の
リフレッシュ周期毎にリフレッシュタイミング信号ＲＦ
ＴＭを発生する回路である。リフレッシュタイマ７０
は、例えばリングオシレータによって構成される。リフ
レッシュ周期は、例えば約３２μｓに設定されている。

【００４７】リフレッシュ要求信号発生回路５０Ａ〜５
０Ｄは、リフレッシュタイマ７０から供給されるリフレ
ッシュタイミング信号ＲＦＴＭに応じて、各ブロック２
０Ａ〜２０Ｄのためのリフレッシュ要求信号ＲＦＲＥＱ
０〜ＲＦＲＥＱ３を発生する。このリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３は、対応するブロックコ
ントローラ４０Ａ〜４０Ｄにそれぞれ供給される。

【００４８】ブロックコントローラ４０Ａ〜４０Ｄに
は、リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３
とともに、外部装置から与えられたブロックアドレスＡ
０〜Ａ１が供給されている。リフレッシュ要求信号ＲＦ
ＲＥＱ０〜ＲＦＲＥＱ３は、４つのブロック２０Ａ〜２
０Ｄにおいてリフレッシュ動作を開始すべきことを意味
している。また、オペレーションサイクルでは、ブロッ
クアドレスＡ０〜Ａ１は、４つのブロック２０Ａ〜２０
Ｄのいずれに外部アクセスが要求されているかを示して
いる。そこで、ブロックコントローラ４０Ａ〜４０Ｄ
は、これらの信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３，Ａ０〜
Ａ１に応じて、４つのブロックに対する外部アクセスと
内部リフレッシュとを調停する。この調停は、具体的に
は、外部アクセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレ
ッシュ実施信号＃ＲＦ０〜＃ＲＦ３との出力レベルをそ
れぞれ設定することによって行われる。

【００４９】行プリデコーダ３０Ａ〜３０Ｄは、外部ア
クセス実施信号＃ＥＸ０〜＃ＥＸ３とリフレッシュ実施
信号＃ＲＦ０〜＃ＲＦ３のレベルに応じて、外部装置か
ら与えられた行アドレスＡ８〜Ａ１９と、リフレッシュ
カウンタ１００から与えられたリフレッシュアドレスＲ
ＦＡ８〜ＲＦＡ１９とのうちの一方を選択して、行デコ
ーダ２４Ａ〜２４Ｄに供給する。この２種類のアドレス
Ａ８〜Ａ１９，ＲＦＡ８〜ＲＦＡ１９の選択は、行プリ
デコーダ毎に独立に行われる。例えば、第１のブロック
２０Ａに対して外部アクセスの要求がある場合にリフレ
ッシュの要求があったときには、第１の行プリデコーダ
３０Ａは行アドレスＡ８〜Ａ１９を選択して第１のブロ
ック２０Ａに供給し、他の行プリデコーダ３０Ｂ〜３０
ＤはリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９を選択
して対応するブロック２０Ｂ〜２０Ｄにそれぞれ供給す
る。なお、第１の行プリデコーダ３０Ａは、第１のブロ
ック２０Ａに対する外部アクセスの終了後に、リフレッ
シュアドレスＲＦＡ８〜ＲＦＡ１９を第１のブロック２
０Ａに供給する。

【００５０】なお、リフレッシュ要求信号発生回路５０
Ａ〜５０Ｄと、ブロックコントローラ４０Ａ〜４０Ｄ
と、行プリデコーダ３０Ａ〜３０Ｄの構成および動作に
ついては、さらに後述する。

【００５１】リフレッシュカウンタコントローラ９０
は、４つのブロック２０Ａ〜２０Ｄのすべてにおいて、
同一のリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９に従
ってリフレッシュ動作が完了したか否かを検出する。こ
の検出は、後述するように、４つのリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化を調べるこ
とによって行われる。４つのブロック２０Ａ〜２０Ｄに
おけるリフレッシュ動作が完了すると、リフレッシュカ
ウンタコントローラ９０は、リフレッシュカウンタ１０
０にカウントアップ信号＃ＣＮＴＵＰを供給する。リフ
レッシュカウンタ１００は、このカウントアップ信号＃
ＣＮＴＵＰに応じてリフレッシュアドレスＲＦＡ８〜Ｒ
ＦＡ１９の値を１つカウントアップする。

【００５２】メモリチップ３００は、図４に示す回路の
他に、チップセレクト信号＃ＣＳやスヌーズ信号ＺＺに
従ってチップ内の回路の動作状態を制御するコントロー
ラや、各種のイネーブル信号＃ＷＥ，＃ＯＥ，＃ＬＢ，
＃ＵＢに応じて入出力状態を制御するコントローラなど
を有しているが、図４では、図示の便宜上省略されてい
る。

【００５３】なお、図４のデータ入出力バッファ１０と
アドレスバッファ６０とは、それぞれ本発明におけるデ
ータ入出力部とアドレス入力部とに相当する。また、図
４において、データ入出力バッファ１０とアドレスバッ
ファ６０とメモリセルアレイ２０とを除く回路部分（３
０Ａ〜３０Ｄ，４０Ａ〜４０Ｄ，５０Ａ〜５０Ｄ，７
０，９０，１００，１１０，１３０）は、メモリセルア
レイ２０内のワード線の活性化を制御しており、本発明
のワード線活性化制御部に相当する。

【００５４】なお、ワード線活性化制御部は、メモリセ
ルアレイ２０のリフレッシュ動作を制御するリフレッシ
ュ制御部としての機能も有している。特に、行プリデコ
ーダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜
４０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０
Ｄとで構成される回路部分は、内部リフレッシュと外部
アクセスとの調停を行う調停回路としての機能を有して
いる。

【００５５】Ｃ．ワード線活性化制御部の内部構成：図
６は、図４の第１のブロックコントローラ４０Ａの内部
構成を示すブロック図である。なお、他のブロックコン
トローラ４０Ｂ〜４０Ｄも図６と同じ構成を有してい
る。

【００５６】ブロックコントローラ４０Ａは、外部アク
セス実施信号＃ＥＸ０を発生させる外部アクセス実施信
号発生回路４２と、リフレッシュ実施信号＃ＲＦ０を発
生させるリフレッシュ実施信号発生回路４４と、リフレ
ッシュ実施信号＃ＲＦ０に応じてリセット信号ＲＳＴ０
を発生させるリセット信号発生回路４６とを備えてい
る。外部アクセス実施信号発生回路４２およびリフレッ
シュ実施信号発生回路４４には、それぞれ、チップセレ
クト信号＃ＣＳと、ブロックアドレスＡ０〜Ａ１と、Ａ
ＴＤ信号と、リフレッシュ要求信号発生回路５０Ａから
のリフレッシュ要求信号ＲＦＲＥＱ０とが供給されてい
る。また、外部アクセス実施信号発生回路４２には、行
アドレス遷移検出回路（以下、「ＲＡＴＤ回路」とも呼
ぶ）１３０から行アドレス遷移信号ＲＡＴ（以下、「Ｒ
ＡＴ信号」と呼ぶ）が供給されている。

【００５７】リフレッシュ要求信号発生回路５０Ａに
は、スヌーズ信号ＺＺとリフレッシュタイミング信号Ｒ
ＦＴＭとＡＴＤ信号とが入力されている。リフレッシュ
要求信号発生回路５０Ａは、スヌーズ信号ＺＺがＬレベ
ルのとき（すなわち、スヌーズ状態）には、リフレッシ
ュタイミング信号ＲＦＴＭの立ち上がりエッジに応じて
直ちにリフレッシュ要求信号ＲＦＲＥＱ０をＨレベルに
立ち上げる。一方、スヌーズ信号ＺＺがＨレベル（すな
わち、オペレーションサイクルおよびスタンバイサイク
ル）のときには、リフレッシュタイミング信号ＲＦＴＭ
が立ち上がった後に発生するＡＴＤ信号の立ち上がりエ
ッジに応じてリフレッシュ要求信号ＲＦＲＥＱ０をＨレ
ベルに立ち上げる。

【００５８】行アドレス遷移検出回路（ＲＡＴＤ回路）
１３０は、外部装置から供給された１２ビットの行アド
レスＡ８〜Ａ１９の中のいずれか１ビット以上に変化が
あるか否か検出し、変化が検出されたときには、ＲＡＴ
信号を出力する回路である。なお、ＲＡＴＤ回路１３０
は、図５に示すＡＴＤ回路１１０と同様に構成されてお
り、ＲＡＴＤ回路１３０には、アドレスＡ０〜Ａ１９の
うちの行アドレスＡ８〜Ａ１９のみが入力されている。
図４に示すように、このＲＡＴ信号は、４つのブロック
コントローラ４０Ａ〜４０Ｄにそれぞれ供給されてい
る。

【００５９】図７は、図６の外部アクセス実施信号発生
回路４２の内部構成を示すブロック図である。外部アク
セス実施信号発生回路４２は、ＲＳラッチ４１０および
インバータ４１１と、セット信号生成回路４２０と、リ
セット信号生成回路４３０とを備えている。セット信号
生成回路４２０からの出力信号Ｑ４２０はＲＳラッチ４
１０のセット端子Ｓに入力され、リセット信号生成回路
４３０からの出力信号Ｑ４３０はＲＳラッチ４１０のリ
セット端子Ｒに入力される。

【００６０】セット信号生成回路４２０は、インバータ
４２１とデコーダ４２２と３入力ＡＮＤゲート４２３と
パルス発生回路４２４とを備えている。デコーダ４２２
は、供給されるブロックアドレスＡ０〜Ａ１の値が第１
のブロック２０Ａを示す”０”となる場合には、その出
力をＨレベルとし、他の場合にはＬレベルとする。３入
力ＡＮＤゲート４２６には、ＡＴＤ信号と、インバータ
４２１によって反転されたチップセレクト信号＃ＣＳ
と、デコーダ４２２の出力信号とが入力されている。そ
して、ＡＮＤゲート４２３の出力は、パルス発生回路４
２４に与えられる。

【００６１】セット信号生成回路４２０は、ＡＴＤ信号
に同期して、第１のブロックコントローラ４０Ａに関連
する第１のブロック２０Ａに対して外部アクセスが要求
されているか否かを判断する。すなわち、セット信号生
成回路４２０は、チップセレクト信号＃ＣＳがＬレベル
（アクティブ）であり、かつ、ブロックアドレスＡ０〜
Ａ１の値が”０”のときには、ブロック２０Ａに対して
外部アクセスが要求されているものと判断し、ＲＳラッ
チ４１０のセット端子Ｓにパルス信号Ｑ４２０を供給す
る。ＲＳラッチ４１０およびインバータ４１１は、パル
ス信号Ｑ４２０に従って外部アクセス実施信号＃ＥＸ０
をアクティブ（Ｌレベル）に設定する。なお、外部アク
セス実施信号＃ＥＸ０がアクティブ（Ｌレベル）になる
と、ブロック２０Ａ（図４）内の行アドレスＡ８〜Ａ１
９によって選択されたワード線が活性化され、外部アク
セスが実施される。

【００６２】リセット信号生成回路４３０は、インバー
タ４３１とＡＮＤゲート４３２と３入力ＯＲゲート４３
６と２つのパルス発生回路４３４，４３８とを備えてい
る。ＡＮＤゲート４３２には、インバータ４３１によっ
て反転されたデコーダ４２２からの出力信号とリフレッ
シュ要求信号ＲＦＲＥＱ０とが供給されている。第１の
パルス発生回路４３４は、チップセレクト信号＃ＣＳの
立ち上がりエッジに伴いパルスを発生させる回路であ
る。３入力ＯＲゲート４３６には、ＡＮＤゲート４３２
の出力信号と、ＲＡＴ信号と、第１のパルス発生回路４
３４の出力信号とが入力されている。そして、ＯＲゲー
ト４３６の出力は、第２のパルス発生回路４３８に与え
られる。

【００６３】リセット信号生成回路４３０は、次の３つ
の場合に、ＲＳラッチ４１０のリセット端子Ｒにパルス
信号Ｑ４３０を供給する。（１）第１のブロック２０Ａ
に対する外部アクセスの要求が無く、かつ、リフレッシ
ュ要求があるとき。（２）行アドレスＡ８〜Ａ１９が変
化したとき。（３）チップセレクト信号＃ＣＳがＨレベ
ル（非アクティブ）に立ち上がったとき。ＲＳラッチ４
１０およびインバータ４１１は、パルス信号Ｑ４３０に
従って外部アクセス実施信号＃ＥＸ０を非アクティブ
（Ｈレベル）に設定する。

【００６４】図６のリフレッシュ実施信号発生回路４４
も、第１のブロック２０Ａへの外部アクセスが要求され
ているか否かを判断して、リフレッシュ実施信号＃ＲＦ
０の状態（レベル）を設定する。すなわち、ブロック２
０Ａに対する外部アクセス要求が無く、かつ、リフレッ
シュ要求があるときには、リフレッシュ実施信号＃ＲＦ
０はアクティブ（Ｌレベル）に設定される。なお、リフ
レッシュ実施信号＃ＲＦ０がアクティブ（Ｌレベル）に
なると、ブロック２０Ａ（図４）内のリフレッシュアド
レスＲＦＡ８〜ＲＦＡ１９によって選択されたワード線
が活性化され、そのワード線上のすべてのメモリセルに
ついてリフレッシュが実施される。ブロック２０Ａに対
する外部アクセス要求もリフレッシュ要求も無いときに
は、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈ
レベル）に設定される。

【００６５】また、ブロック２０Ａに対する外部アクセ
スの要求がある場合には、リフレッシュ要求があって
も、リフレッシュ実施信号＃ＲＦ０は非アクティブ（Ｈ
レベル）に設定される。その後、リフレッシュ実施信号
＃ＲＦ０は、ブロック２０Ａに対する外部アクセスが終
了するまで非アクティブ（Ｈレベル）のまま保持され、
外部アクセスが終了した後にアクティブ（Ｌレベル）に
設定される。こうしてリフレッシュ実施信号＃ＲＦ０が
アクティブ（Ｌレベル）になると、ブロック２０Ａにお
けるリフレッシュ動作が開始される。

【００６６】図６のリセット信号発生回路４６は、リフ
レッシュ実施信号＃ＲＦ０の立ち上がりエッジに応じ
て、短パルス状のリセット信号ＲＳＴ０を発生する。こ
のリセット信号発生回路４６は、例えばワンショットマ
ルチバイブレータで構成される。リフレッシュ要求信号
発生回路５０Ａは、リセット信号発生回路４６から供給
されたリセット信号ＲＳＴ０に従ってリフレッシュ要求
信号ＲＦＲＥＱ０をＬレベルに戻す。これにより、ブロ
ック２０Ａに対するリフレッシュ要求が解除される。

【００６７】なお、ブロックコントローラ４０Ａの動作
については、さらに、後述する。

【００６８】ブロックコントローラ４０Ａ（図６）から
出力された外部アクセス実施信号＃ＥＸ０やリフレッシ
ュ実施信号＃ＲＦ０は、ブロック２０Ａ内の行プリデコ
ーダ３０Ａ（図４）に供給される。

【００６９】図８は、図４の第１の行プリデコーダ３０
Ａの内部構成を示すブロック図である。行プリデコーダ
３０Ａは、２つのスイッチ＆ラッチ回路３４，３６と、
判定回路３８とを備えている。なお、他の行プリデコー
ダ３０Ｂ〜３０Ｄも図８と同じ構成を有している。

【００７０】判定回路３８には、ブロックコントローラ
４０Ａから外部アクセス実施信号＃ＥＸ０とリフレッシ
ュ実施信号＃ＲＦ０とが供給されている。判定回路３８
は、第１のスイッチ＆ラッチ回路３４に外部アクセス実
施信号＃ＥＸ０に応じた制御信号ＬＥＸを供給し、第２
のスイッチ＆ラッチ回路３６にリフレッシュ実施信号＃
ＲＦ０に応じた制御信号ＬＲＦを供給する。

【００７１】外部アクセス実施信号＃ＥＸ０がアクティ
ブ（Ｌレベル）の場合には、第１のスイッチ＆ラッチ回
路３４は、制御信号ＬＥＸに従って、外部装置から供給
された行アドレスＡ８〜Ａ１９をラッチして第１のブロ
ック２０Ａ内の行デコーダ２４Ａに供給する。また、こ
の場合には、第２のスイッチ＆ラッチ回路３６は、制御
信号ＬＲＦに従って、その出力を禁止している。

【００７２】一方、リフレッシュ実施信号＃ＲＦ０がア
クティブ（Ｌレベル）の場合には、第２のスイッチ＆ラ
ッチ回路３６は、制御信号ＬＲＦに従って、リフレッシ
ュカウンタ１００（図４）から供給されたリフレッシュ
アドレスＲＦＡ８〜ＲＦＡ１９をラッチして行デコーダ
２４Ａに供給する。また、この場合には、第１のスイッ
チ＆ラッチ回路３４は、制御信号ＬＥＸに従って、その
出力を禁止している。

【００７３】なお、ブロックコントローラ４０Ａ（図
６）は、２つの実施信号＃ＥＸ０，＃ＲＦ０を同時にア
クティブ（Ｌレベル）にすることが無いように構成され
ている。２つの実施信号＃ＥＸ０，＃ＲＦ０がいずれも
非アクティブ（Ｈレベル）のときには、行プリデコーダ
３０Ａは、行デコーダ２４ＡにアドレスＡ８〜Ａ１９，
ＲＦＡ８〜ＲＦＡ１９を供給しない。

【００７４】このように、行プリデコーダ３０Ａは、２
つの実施信号＃ＥＸ０，＃ＲＦ０のレベルに応じて、行
アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９とのうちの一方を選択して、ブロック２０
Ａ（図４）内の行デコーダ２４Ａに供給する。そして、
行デコーダ２４Ａは、行プリデコーダ３０Ａから行アド
レスＡ８〜Ａ１９またはリフレッシュアドレスＲＦＡ８
〜ＲＦＡ１９が供給されているときに、各アドレスＡ８
〜Ａ１９またはＲＦＡ８〜ＲＦＡ１９に従って選択され
るブロック２０Ａ内の１本のワード線を活性化状態とす
る。

【００７５】Ｄ．ワード線活性化制御部の動作： Ｄ１．オペレーションサイクルにおける動作（リフレッ
シュ要求が無い場合）：図９は、オペレーションサイク
ルにおける第１のブロックコントローラ４０Ａ（図６）
の動作を示すタイミングチャートである。オペレーショ
ンサイクルでは、チップセレクト信号＃ＣＳ（図９
（ｂ））がＬレベル（アクティブ）となり、かつ、スヌ
ーズ信号ＺＺ（図９（ｃ））がＨレベルとなる。時刻ｔ
１〜ｔ７では、ＡＴＤ信号（図９（ａ））の立ち上がり
エッジが形成されており、各時刻から始まるオペレーシ
ョンサイクルは７つ連続している。

【００７６】図９は、オペレーションサイクルにおい
て、リフレッシュ要求が無い場合、すなわち、図６のリ
フレッシュ要求信号発生回路５０Ａに与えられるリフレ
ッシュタイミング信号ＲＦＴＭ（図９（ｋ））に立ち上
がりエッジがない発生しない場合を示している。この場
合には、第１のブロックコントローラ４０Ａ内のリフレ
ッシュ実施信号発生回路４４に与えられるリフレッシュ
要求信号ＲＦＲＥＱ０（図９（ｌ））はＬレベルとな
る。したがって、リフレッシュ実施信号発生回路４４か
ら出力されるリフレッシュ実施信号＃ＲＦ０（図９
（ｍ））はＨレベル（非アクティブ）のままであり、リ
セット信号発生回路４６から出力されるリセット信号Ｒ
ＳＴ０（図９（ｎ））はＬレベルのままである。

【００７７】時刻ｔ１から始まる第１のサイクルでは、
ブロックアドレスＡ０〜Ａ１（図９（ｄ））の値が”
０”となっており、第１のブロック２０Ａに対する外部
アクセスが要求されている。したがって、図７のセット
信号生成回路４２０は、時刻ｔ１においてパルス信号Ｑ
４２０を出力する（図９（ｆ））。そして、ＲＳラッチ
４１０およびインバータ４１１は、パルス信号Ｑ４２０
に応じて外部アクセス実施信号＃ＥＸ０（図９（ｊ））
をＬレベル（アクティブ）に設定する。

【００７８】時刻ｔ２から始まる第２のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”から第２のブ
ロック２０Ｂを示す”１”に変化しており、第１のブロ
ック２０Ａに対する外部アクセスは要求されていない。
また、行アドレスＡ８〜Ａ１９（図９（ｅ））の値が”
ｐ”から”ｑ”に変化している。したがって、図６のＲ
ＡＴＤ回路１３０は、時刻ｔ２において行アドレスの変
化を検出し、ＲＡＴ信号（図９（ｇ））を出力する。そ
して、図７のリセット信号生成回路４３０は、ＲＡＴ信
号に応じてパルス信号Ｑ４３０（図９（ｉ））を出力す
る。ＲＳラッチ４１０およびインバータ４１１は、パル
ス信号Ｑ４３０に応じて外部アクセス実施信号＃ＥＸ０
をＨレベル（非アクティブ）に設定する。

【００７９】時刻ｔ３から始まる第３のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”に変化してお
り、第１のブロック２０Ａに対する外部アクセスが要求
されている。なお、行アドレスＡ８〜Ａ１９の値は”
ｑ”のままである。このとき、第１のサイクルと同様
に、パルス信号Ｑ４２０が出力されるので、外部アクセ
ス実施信号＃ＥＸ０はＬレベル（アクティブ）に設定さ
れる。

【００８０】時刻ｔ４から始まる第４のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”１”に変化してお
り、第１のブロック２０Ａに対する外部アクセスは要求
されていない。しかしながら、行アドレスＡ８〜Ａ１９
の値は”ｑ”のままで変化していないので、ＲＡＴ信号
はパルスを含んでいない。このため、図７のＲＳラッチ
４１０およびインバータ４１１は、外部アクセス実施信
号＃ＥＸ０をＬレベル（アクティブ）のまま保持する。

【００８１】時刻ｔ５から始まる第５のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”に変化してお
り、第１のブロック２０Ａに対する外部アクセスが要求
されている。このとき、第１および第３のサイクルと同
様に、パルス信号Ｑ４２０が出力されるが、外部アクセ
ス実施信号＃ＥＸ０は、既にＬレベル（アクティブ）と
なっているので、Ｌレベル（アクティブ）のまま保持さ
れる。

【００８２】時刻ｔ６から始まる第６のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が”０”のままであ
り、第１のブロック２０Ａに対する外部アクセスが要求
されている。そして、行アドレスＡ８〜Ａ１９の値は”
ｑ”から”ｒ”に変化している。このとき、第２のサイ
クルと同様に、ＲＡＴ信号が出力されるので、外部アク
セス実施信号＃ＥＸ０がＨレベル（非アクティブ）に設
定される。そして、この後、第１および第３のサイクル
と同様に、パルス信号Ｑ４２０が出力されるので、外部
アクセス実施信号＃ＥＸ０は再度Ｌレベル（アクティ
ブ）に設定される。

【００８３】時刻ｔ７から始まる第７のサイクルでは、
ブロックアドレスＡ０〜Ａ１の値が第３のブロック２０
Ｃを示す”２”に変化しており、第１のブロック２０Ａ
に対する外部アクセスは要求されていない。しかしなが
ら、行アドレスＡ８〜Ａ１９の値は”ｒ”のまま変化し
ていない。したがって、第４のサイクルと同様に、外部
アクセス実施信号＃ＥＸ０はＬレベル（アクティブ）の
まま保持される。

【００８４】時刻ｔ８の前に、チップセレクト信号＃Ｃ
ＳはＨレベル（非アクティブ）に立ち上がっている。こ
のとき、図７のリセット信号生成回路４３０内の第１の
パルス発生回路４３４はパルス信号Ｑ４３４（図９
（ｈ））を出力するので、リセット信号生成回路４３０
からはパルス信号Ｑ４３０が出力される。これに応じ
て、外部アクセス実施信号＃ＥＸ０はＨレベル（非アク
ティブ）に設定される。

【００８５】図９の第３のサイクルに示すように、第１
のブロックコントローラ４０Ａは、第１のブロック２０
Ａに対する外部アクセスの要求があったときには、外部
アクセス実施信号＃ＥＸ０をＬレベル（アクティブ）に
設定する。そして、第３〜第５のサイクルに示すよう
に、第１のブロックコントローラ４０Ａは、外部アクセ
ス実施信号＃ＥＸ０を一旦Ｌレベル（アクティブ）に設
定した後には、後続のサイクルで用いられるアドレスＡ
０〜Ａ１９のうち、行アドレスＡ８〜Ａ１９が変化する
までＬレベル（アクティブ）のまま保持する。

【００８６】図１０は、図９に示すオペレーションサイ
クルにおける各ブロックコントローラ４０Ａ〜４０Ｄの
動作を示すタイミングチャートである。図１０（ａ）〜
（ｅ）は、図９（ａ）〜（ｅ）と同じである。また、リ
フレッシュ要求が無い場合を仮定しているので、リフレ
ッシュタイミング信号ＲＦＴＭ（図１０（ｊ））は、図
９（ｋ）と同じである。したがって、各ブロックコント
ローラ４０Ａ〜４０Ｄに入力されるリフレッシュ要求信
号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１０（ｋ）〜
（ｎ））と、各ブロックコントローラ４０Ａ〜４０Ｄか
ら出力されるリフレッシュ実施信号＃ＲＦ０〜＃ＲＦ３
（図１０（ｏ）〜（ｒ））とは、それぞれ図９（ｌ），
（ｍ）と同じ信号レベルとなっている。

【００８７】図１０（ｆ）〜（ｉ）は、各ブロックコン
トローラ４０Ａ〜４０Ｄから出力される外部アクセス実
施信号＃ＥＸ０〜＃ＥＸ３を示しており、図１０（ｆ）
は図９（ｊ）と同じである。

【００８８】図示するように、第２のサイクルでは、ブ
ロックアドレスＡ０〜Ａ１の値が第２のブロック２０Ｂ
を示す”１”に変化しており、第２のブロック２０Ｂに
対する外部アクセスが要求されている。したがって、第
２のブロックコントローラ４０Ｂは、外部アクセス実施
信号＃ＥＸ１（図１０（ｇ））をＬレベル（アクティ
ブ）に設定する。また、第２のサイクルで用いられる行
アドレスＡ８〜Ａ１９の値”ｐ”は、第５のサイクルま
で”ｐ”のまま変化していないので、第２のブロックコ
ントローラ４０Ｂは、時刻ｔ２から始まる４つのサイク
ルで外部アクセス実施信号＃ＥＸ１をＬレベル（アクテ
ィブ）のまま保持している。なお、第３，第５のサイク
ルでは、外部アクセス実施信号＃ＥＸ１はＬレベル（ア
クティブ）で保持されているが、第２のブロック２０Ｂ
に対して外部アクセスは要求されていない。

【００８９】また、第７のサイクルでは、ブロックアド
レスＡ０〜Ａ１の値が第３のブロック２０Ｃを示す”
２”に変化しているので、第３のブロックコントローラ
４０Ｃは、外部アクセス実施信号＃ＥＸ２（図１０
（ｈ））をＬレベル（アクティブ）に設定している。

【００９０】図１０の第２〜第６のサイクルに示すよう
に、ブロックコントローラ４０Ａ〜４０Ｄは、すでに１
つの外部アクセス信号がＬレベル（アクティブ）に設定
されている場合（図１０（ｇ））にも、他の外部アクセ
ス実施信号をＬレベル（アクティブ）に設定することが
できる（図１０（ｆ））。そして、各外部アクセス実施
信号は一旦Ｌレベル（アクティブ）に設定されると、後
続のサイクルで用いられるアドレスＡ０〜Ａ１９のう
ち、行アドレスＡ８〜Ａ１９が変化するまでＬレベル
（アクティブ）のまま保持される。

【００９１】なお、仮に、図１０の第４のサイクルで、
第３のブロック２０Ｃに対する外部アクセス要求がある
場合には、第３の外部アクセス実施信号＃ＥＸ３もＬレ
ベル（アクティブ）に設定され、行アドレスＡ８〜Ａ１
９が変化するまでＬレベル（アクティブ）のまま保持さ
れる。

【００９２】図１１は、図１０に示すオペレーションサ
イクルにおけるワード線の状態を示すタイミングチャー
トである。図１１（ａ）〜（ｅ）は図１０（ａ）〜
（ｅ）と同じであり、図１１（ｆ）〜（ｉ）は図１０
（ｆ）〜（ｉ）と同じであり、図１１（ｊ）〜（ｍ）は
図１０（ｏ）〜（ｒ）と同じである。

【００９３】図１１（ｎ）〜（ｑ）は、各ブロック２０
Ａ〜２０Ｄ（図４）のサブアレイ２２Ａ〜２２Ｄ内のワ
ード線ＷＬの状態を示している。なお、各サブアレイ内
には、複数本のワード線が含まれているが、１つのサブ
アレイ内では２本以上のワード線は同時に活性化されな
い。例えば、図１１（ｎ）では、サブアレイ２２Ａ内で
順次活性化される異なるワード線が同じタイミングチャ
ート上に描かれている。Ｈレベルに立ち上がっているワ
ード線ＷＬｐ，ＷＬｑ，ＷＬｒは、活性化された異なる
ワード線をそれぞれ示している。

【００９４】図１２は、図１１の各オペレーションサイ
クルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化さ
れたワード線を模式的に示す説明図である。図１２
（Ａ）〜（Ｇ）は、それぞれ図１１の時刻ｔ１〜ｔ７か
ら始まる第１〜第７のオペレーションサイクルにおける
各サブアレイ２２Ａ〜２２Ｄ内の様子を示している。な
お、サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード
線は横線で描かれている。また、サブアレイ２２Ａ〜２
２Ｄ内に描かれた縦線はビット線対を示しており、ワー
ド線とビット線対との双方が描かれたサブアレイでは、
ワード線とビット線対で選択された１ワード分のメモリ
セル（○印の部分）に対して外部アクセスが実施され
る。

【００９５】第１のサイクルでは、図１１（ｆ）〜
（ｉ）に示すように、第１の外部アクセス実施信号＃Ｅ
Ｘ０のみがＬレベル（アクティブ）に設定されている。
したがって、第１のサイクルでは、図１１（ｎ）〜
（ｐ），図１２（Ａ）に示すように、第１のサブアレイ
２２Ａ内の行アドレスＡ８〜Ａ１９（図１１（ｅ））に
よって選択された”ｐ”番目のワード線ＷＬｐのみが活
性化され、他のサブアレイ２２Ｂ〜２２Ｄ内のワード線
はいずれも活性化されない。なお、第１のサイクルで
は、第１のブロック２０Ａに対して外部アクセスが要求
されているので（図１１（ｄ））、第１のサブアレイ２
２Ａ内のメモリセルに対して外部アクセスが実施される
（図１２（Ａ））。

【００９６】第２のサイクルでは、第２の外部アクセス
実施信号＃ＥＸ１のみがＬレベル（アクティブ）に設定
されている。したがって、第２のサイクルでは、図１１
（ｎ）〜（ｐ），図１２（Ｂ）に示すように、第１のサ
ブアレイ２２Ａ内の”ｐ”番目のワード線ＷＬｐが非活
性化され、第２のサブアレイ２２Ｂの”ｑ”番目のワー
ド線ＷＬｑのみが活性化される。なお、第２のサイクル
では、第２のブロック２０Ｂに対して外部アクセスが要
求されているので、第２のサブアレイ２２Ｂ内のメモリ
セルに対して外部アクセスが実施される（図１２
（Ｂ））。

【００９７】第３のサイクルでは、第２の外部アクセス
実施信号＃ＥＸ１がＬレベル（アクティブ）に設定され
たまま、第１の外部アクセス実施信号＃ＥＸ０もＬレベ
ル（アクティブ）に設定される。したがって、第３のサ
イクルでは、図１１（ｎ）〜（ｐ），図１２（Ｃ）に示
すように、第２のサブアレイ２２Ｂ内の”ｑ”番目のワ
ード線ＷＬｑが活性化されたまま、第１のサブアレイ２
２Ａ内の”ｑ”番目のワード線ＷＬｑが活性化される。
なお、第３のサイクルでは、第１のブロック２０Ａに対
して外部アクセスが要求されているので、第１のサブア
レイ２２Ａ内のメモリセルに対しては外部アクセスが実
施されるが、第２のサブアレイ２２Ｂ内のメモリセルに
対しては外部アクセスは実施されない（図１２
（Ｃ））。

【００９８】第４，第５のサイクルでは、２つの外部ア
クセス実施信号＃ＥＸ０，＃ＥＸ１が共にＬレベル（ア
クティブ）に設定されたままである。したがって、第
４，第５のサイクルでは、図１１（ｎ）〜（ｐ），図１
２（Ｄ），（Ｅ）に示すように、２つのサブアレイ２２
Ａ，２２Ｂ内の”ｑ”番目のワード線ＷＬｑが双方活性
化されたままとなっている。ただし、第４のサイクルで
は、第２のサブアレイ２２Ｂ内のメモリセルに対しての
み外部アクセスが実施され（図１２（Ｄ））、第５のサ
イクルでは、第１のサブアレイ２２Ａ内のメモリセルに
対してのみ外部アクセスが実行される（図１２
（Ｅ））。

【００９９】第６のサイクルでは、第１の外部アクセス
実施信号＃ＥＸ０のみがＬレベル（アクティブ）に設定
されている。したがって、第６のサイクルでは、図１１
（ｎ）〜（ｐ），図１２（Ｆ）に示すように、２つのサ
ブアレイ２２Ａ，２２Ｂ内の”ｑ”番目のワード線ＷＬ
ｑが非活性化され、第１のサブアレイ２２Ａ内の”ｒ”
番目のワード線ＷＬｒのみが活性化される。なお、第６
のサイクルでは、第１のサブアレイ２２Ａ内のメモリセ
ルに対して外部アクセスが実施される（図１２
（Ｆ））。

【０１００】第７のサイクルでは、第４のサイクルと同
様に、第１の外部アクセス実施信号＃ＥＸ０に加えて、
第３の外部アクセス実施信号＃ＥＸ２もＬレベル（アク
ティブ）に設定されている。したがって、第７のサイク
ルでは、図１１（ｎ）〜（ｐ），図１２（Ｇ）に示すよ
うに、第１のサブアレイ２２Ａ内の”ｒ”番目のワード
線ＷＬｒが活性化されたまま、第３のサブアレイ２２Ｃ
内の”ｒ”番目のワード線ＷＬｒが活性化される。な
お、第７のサイクルでは、第３のサブアレイ２２Ｃ内の
メモリセルに対してのみ外部アクセスが実行される（図
１２（Ｇ））。

【０１０１】図９〜図１２で説明したように、各ブロッ
クコントローラ４０Ａ〜４０Ｄは、あるブロックに対す
る外部アクセスが要求されると、そのブロックに対応す
る外部アクセス実施信号をアクティブに設定する。この
とき、そのブロック内の行アドレスで選択されたワード
線が活性化されて、活性化されたワード線上のメモリセ
ルに対して外部アクセスが実施される。そして、各ブロ
ックコントローラ４０Ａ〜４０Ｄは、一旦、アクティブ
（Ｌレベル）に設定した外部アクセス実施信号を、後続
のサイクルで用いられるアドレスＡ０〜Ａ１９のうちの
行アドレスＡ８〜Ａ１９が変化するまで保持する。この
とき、ワード線は活性化した状態で保持され、そのブロ
ックに対する外部アクセスが再度要求されたサイクルで
は、すでに活性化されたワード線上のメモリセルに対し
て外部アクセスが実施される。このようにすれば、ワー
ド線の活性化および非活性化をサイクル毎に繰り返さな
くて済むので、電流の消費をかなり低減させることが可
能となる。

【０１０２】このように、本実施例におけるワード線活
性化制御部は、同じ行アドレスを含むアドレスを用いる
オペレーションサイクルが連続する場合に、最初のサイ
クルにおいて活性化された第１のメモリセルブロック内
のワード線を、非活性化することなく最終のサイクルま
で活性化した状態で保持することができる。

【０１０３】また、これと同時に、ワード線活性化制御
部は、最初のサイクルより後で最終のサイクル以前のサ
イクルにおいて活性化された第２のメモリセルブロック
内のワード線を、非活性化することなく最終のサイクル
まで活性化した状態で保持することも可能である。この
ようにして、２以上のブロックにおいて、ワード線を同
時に活性化した状態で保持する場合には、活性化された
ワード線上のメモリセルに対して外部アクセスが実施さ
れる頻度を高めることができ、この結果、ワード線の活
性化に伴う消費電流をかなり低減することが可能とな
る。

【０１０４】なお、本実施例においては、行アドレス
は、２０ビットで構成されるアドレスのうちの最も上位
にある複数のビットに割り当てられているので、行アド
レスが比較的変化しにくくなる。このようにすれば、ワ
ード線が活性化した状態で保持される頻度を高めること
ができるので、ワード線の活性化に伴う消費電流をさら
に低減することが可能となる。

【０１０５】Ｄ２．オペレーションサイクルにおける動
作（リフレッシュ要求がある場合）：図１３は、オペレ
ーションサイクルにおいてリフレッシュ要求があった場
合の第１のブロックコントローラ４０Ａ（図６）の動作
を示すタイミングチャートであり、図９に対応する図で
ある。図１３は、図９の７つの連続するオペレーション
サイクル期間中に、リフレッシュ要求があった場合の動
作を示している。なお、図１３（ａ）〜（ｈ）は、図９
（ａ）〜（ｈ）と同じである。

【０１０６】図１３（ｋ）に示すように、第２のサイク
ル期間中に、リフレッシュタイミング信号ＲＦＴＭがＨ
レベルに立ち上がっている。リフレッシュ要求信号発生
回路５０Ａ（図６）は、ＡＴＤ信号（図１３（ａ））の
次の立ち上がりエッジ（時刻ｔ３）に同期して、リフレ
ッシュ要求信号ＲＦＲＥＱ０（図１３（ｌ））をＨレベ
ルに設定し、第１のブロック２０Ａに対してリフレッシ
ュを要求する。なお、前述のように、リフレッシュ要求
信号ＲＦＲＥＱ０は、第１のブロック２０Ａにおいてリ
フレッシュが終了するまでＨレベルに保たれる。

【０１０７】第３のサイクルでは、リフレッシュ要求信
号ＲＦＲＥＱ０がＨレベルに設定されており、第１のブ
ロック２０Ａに対してリフレッシュが要求されている
が、ブロックアドレスＡ０〜Ａ１の値が”０”となって
おり、第１のブロック２０Ａに対する外部アクセスが要
求されている。このとき、外部アクセス実施信号＃ＥＸ
０（図１３（ｊ））はＬレベル（アクティブ）に設定さ
れ、第１のブロック２０Ａでは外部アクセスが優先して
実施される。

【０１０８】第４のサイクルでは、ブロックアドレスＡ
０〜Ａ１の値が”１”に変化しており、第１のブロック
２０Ａに対して外部アクセスは要求されていない。ま
た、第４のサイクルにおいて、リフレッシュ要求信号Ｒ
ＦＲＥＱ０はＨレベルに保持されており、第１のブロッ
ク２０Ａに対するリフレッシュが要求されている。この
とき、図７のリセット信号生成回路４３０内のＡＮＤゲ
ート４３２の出力はＨレベルとなるので、リセット信号
生成回路４３０からは、パルス信号Ｑ４３０（図１３
（ｉ））が出力される。そして、ＲＳラッチ４１０およ
びインバータ４１１は、パルス信号Ｑ４３０に応じて外
部アクセス実施信号＃ＥＸ０をＨレベル（非アクティ
ブ）に設定する。

【０１０９】また、第４のサイクルでは、第１のブロッ
ク２０Ａに対する外部アクセスの要求が無く、かつ、リ
フレッシュの要求があるので、図６のリフレッシュ実施
信号発生回路４４は、リフレッシュ実施信号＃ＲＦ０
（図１３（ｍ））をＬレベル（アクティブ）に設定す
る。

【０１１０】なお、このとき、図８の第１の行プリデコ
ーダ３０Ａは、リフレッシュアドレスＲＦＡ８〜ＲＦＡ
１９を選択して第１の行デコーダ２４Ａに供給する。し
たがって、第１のブロック２０Ａでは、リフレッシュア
ドレスＲＦＡ８〜ＲＦＡ１９（図１３（ｏ））によって
選択された”ｎ”番目のワード線が活性化され、そのワ
ード線上のすべてのメモリセルについてリフレッシュが
実施される。

【０１１１】第４のサイクルにおいて、リフレッシュ動
作を行うために十分な時間が経過すると、リフレッシュ
実施信号発生回路４４は、リフレッシュ実施信号＃ＲＦ
０をＨレベル（非アクティブ）に立ち上げる。リセット
信号発生回路４６は、リフレッシュ実施信号＃ＲＦ０の
立ち上がりエッジに応じて短パルス状のリセット信号Ｒ
ＳＴ０（図１３（ｎ））を発生する。そして、リフレッ
シュ要求信号発生回路５０Ａ（図６）は、リセット信号
ＲＳＴ０に応じて、リフレッシュ要求信号ＲＦＲＥＱを
Ｌレベルに戻す。これにより、第１のブロック２０Ａに
関するリフレッシュ動作が完了する。

【０１１２】なお、第５のサイクルでは、ブロックアド
レスＡ０〜Ａ１の値が”０”に変化しているので、外部
アクセス実施信号＃ＥＸ０は再度Ｌレベル（アクティ
ブ）に設定される。

【０１１３】図１３と図９とを比較して分かるように、
第１のブロックコントローラ４０Ａは、外部アクセスの
要求がなく、かつ、リフレッシュ要求がある場合には、
行アドレスＡ８〜Ａ１９が変化しなくても、外部アクセ
ス実施信号＃ＥＸ０をＨレベル（非アクティブ）に設定
する。

【０１１４】図１４は、図１３に示すオペレーションサ
イクルにおける各ブロックコントローラ４０Ａ〜４０Ｄ
の動作を示すタイミングチャートであり、図１０に対応
する図である。図１４（ａ）〜（ｅ）は、図１３（ａ）
〜（ｅ）と同じである。図１４（ｊ）のリフレッシュタ
イミング信号ＲＦＴＭは図１３（ｋ）と同じであり、第
１のブロックコントローラ４０Ａに関する各信号＃ＥＸ
０（図１４（ｆ）），ＲＦＲＥＱ０（図１４（ｋ）），
＃ＲＦ０（図１４（ｏ））は、図１３（ｊ），（ｌ），
（ｍ）と同じである。

【０１１５】リフレッシュタイミング信号ＲＦＴＭ（図
１４（ｊ））が第２のサイクル期間中にＨレベルに立ち
上がると、第３のサイクルにおいて、すべてのリフレッ
シュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１４
（ｋ）〜（ｎ））がＨレベルに設定され、各ブロック２
０Ａ〜２０Ｄに対するリフレッシュが要求される。

【０１１６】第３のサイクルでは、第１のブロック２０
Ａに対して外部アクセスが要求されているので、図１３
で説明したように、第１のブロック２０Ａでは外部アク
セスが優先して実施される。一方、他の３つのブロック
２０Ｂ〜２０Ｄに対して外部アクセスは要求されていな
いので、３つのブロック２０Ｂ〜２０Ｄではリフレッシ
ュが実施される。すなわち、第３のサイクルでは、３つ
の外部アクセス実施信号＃ＥＸ１〜＃ＥＸ３（図１４
（ｇ）〜（ｉ））がＨレベル（非アクティブ）に設定さ
れるとともに、３つのリフレッシュ実施信号＃ＲＦ１〜
＃ＲＦ３（図１４（ｐ）〜（ｒ））がＬレベル（アクテ
ィブ）に設定される。なお、第３のサイクルでは、３つ
のブロック２０Ｂ〜２０Ｄ内のリフレッシュアドレスＲ
ＦＡ８〜ＲＦＡ１９（図１４（ｔ））によって選択され
た”ｎ”番目のワード線が活性化され、そのワード線上
のすべてのメモリセルについてリフレッシュが実施され
る。この後、リフレッシュ実施信号＃ＲＦ１〜＃ＲＦ３
がＨレベルに立ち上がると、リフレッシュ要求信号ＲＦ
ＲＥＱ１〜ＲＦＲＥＱ３がＬレベルに戻り、３つのブロ
ック２０Ｂ〜２０Ｄに関するリフレッシュ動作が完了す
る。

【０１１７】なお、第４のサイクルでは、第２のブロッ
ク２０Ｂに対する外部アクセスが要求されているので、
第２の外部アクセス実施信号＃ＥＸ１（図１４（ｇ））
が再度Ｌレベル（アクティブ）に設定される。

【０１１８】ところで、図１３，図１４で説明したよう
に、各ブロック２０Ａ〜２０Ｄにおけるリフレッシュ
は、同じリフレッシュアドレスＲＦＡ８〜ＲＦＡ１９
（図１４（ｔ））に従って実施されている。すなわち、
リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９の値”ｎ”
によって各ブロック２０Ａ〜２０Ｄ内のｎ番目のワード
線が活性化され、ｎ番目のワード線上のすべてのメモリ
セルがリフレッシュされる。なお、第１のブロック２０
Ａにおけるリフレッシュは第４のサイクルで実施され、
他のブロック２０Ｂ〜２０Ｄにおけるリフレッシュは第
３のサイクルで実施されており、各ブロックにおけるリ
フレッシュは、それぞれ１つのサイクル期間中に実施さ
れる。

【０１１９】各ブロック２０Ａ〜２０Ｄにおけるリフレ
ッシュ動作が完了すると、リフレッシュ要求信号ＲＦＲ
ＥＱ０〜ＲＦＲＥＱ３（図１４（ｋ）〜（ｎ））がそれ
ぞれＬレベルに戻る。図４のリフレッシュカウンタコン
トローラ９０は、すべてのリフレッシュ要求信号ＲＦＲ
ＥＱ０〜ＲＦＲＥＱ３がＬレベルに戻ると、カウントア
ップ信号＃ＣＮＴＵＰ（図１４（ｓ））を発生する。

【０１２０】図１５は、図４のリフレッシュカウンタコ
ントローラ９０の内部構成を示すブロック図である。こ
のコントローラ９０は、４入力ＮＯＲゲート９２と、Ｎ
ＡＮＤゲート９４と、遅延回路９６と、インバータ９８
とを備えている。４入力ＮＯＲゲート９２には、４つの
リフレッシュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が入
力されている。４入力ＮＯＲゲート９２の出力Ｑ９２
は、ＮＡＮＤゲート９４の一方の入力端子に入力されて
いる。出力Ｑ９２は、さらに、遅延回路９６で遅延さ
れ、インバータ９８で反転された後に、ＮＡＮＤゲート
９４の他方の入力端子に入力されている。この構成から
理解できるように、ＮＡＮＤゲート９４から出力される
カウントアップ信号＃ＣＮＴＵＰは、４つのリフレッシ
ュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３が共にＬレベル
に立ち下がった後に、遅延回路９６における遅延時間だ
けＬレベルとなるようなパルス信号となる（図１４
（ｓ））。

【０１２１】リフレッシュカウンタ１００（図４）は、
このカウントアップ信号＃ＣＮＴＵＰに応じて、リフレ
ッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１４（ｔ））
の値を１つカウントアップする。従って、次のリフレッ
シュ動作は、”ｎ＋１”番目のワード線に関して行われ
る。

【０１２２】図１６は、図１５に示すオペレーションサ
イクルにおけるワード線の状態を示すタイミングチャー
トであり、図１１に対応する図である。図１６（ａ）〜
（ｅ）は図１５（ａ）〜（ｅ）と同じであり、図１６
（ｆ）〜（ｉ）は図１５（ｆ）〜（ｉ）と同じであり、
図１６（ｊ）〜（ｍ）は図１５（ｏ）〜（ｒ）と同じで
ある。また、図１６（ｒ）は図１５（ｔ）と同じであ
る。

【０１２３】図１６（ｎ）〜（ｑ）は、各ブロック２０
Ａ〜２０Ｄ（図４）のサブアレイ２２Ａ〜２２Ｄ内のワ
ード線ＷＬの状態を示している。

【０１２４】図１７は、図１６の各オペレーションサイ
クルにおける各サブアレイ２２Ａ〜２２Ｄ内の活性化さ
れたワード線を模式的に示す説明図であり、図１２に対
応する図である。なお、図１７は、図１２とほぼ同じで
あり、サブアレイ２２Ａ〜２２Ｄの右上に「＊」が付さ
れたもののみが異なっている。また、サブアレイ２２Ａ
〜２２Ｄ内に破線で描かれた横線は、リフレッシュを実
施する際に活性化されたワード線を示している。

【０１２５】第３のサイクルでは、図１６（ｆ）〜
（ｉ）に示すように、第１の外部アクセス実施信号＃Ｅ
Ｘ０のみがＬレベル（アクティブ）に設定されている。
また、図１６（ｊ）〜（ｍ）に示すように、第２ないし
第４のリフレッシュ実施信号＃ＲＦ１〜＃ＲＦ３がＬレ
ベル（アクティブ）に設定されている。したがって、第
３のサイクルでは、図１６（ｎ）〜（ｑ），図１７
（Ｃ）に示すように、第１のサブアレイ２２Ａ内の行ア
ドレスＡ８〜Ａ１９（図１６（ｅ））によって選択され
る”ｑ”番目のワード線ＷＬｑが活性化されるととも
に、他のサブアレイ２２Ｂ〜２２Ｄ内のリフレッシュア
ドレスＲＦＡ８〜ＲＦＡ１９（図１６（ｒ））によって
選択される”ｎ”番目のワード線ＷＬｎが活性化され
る。このとき、図１６（ｏ）と図１１（ｏ）とを比較し
て分かるように、第２のサブアレイ２２Ｂ内では、”
ｑ”番目のワード線ＷＬｑが一旦非活性化された後
に、”ｎ”番目のワード線ＷＬｎが活性化される。

【０１２６】なお、第３のサイクルでは、第１のサブア
レイ２２Ａ内のメモリセルに対してのみ外部アクセスが
実施され、第２ないし第４のサブアレイ２２Ｂ〜２２Ｄ
内の”ｎ”番目のワード線ＷＬｎ上のすべてのメモリセ
ルについてリフレッシュが実施される（図１７
（Ｃ））。

【０１２７】第４のサイクルでは、第２の外部アクセス
実施信号＃ＥＸ１のみがＬレベル（アクティブ）に設定
されている。また、第１のリフレッシュ実施信号＃ＲＦ
０（図１６（ｏ））のみがＬレベル（アクティブ）に設
定されている。したがって、第４のサイクルでは、図１
６（ｎ）〜（ｑ），図１７（Ｄ）に示すように、第２の
サブアレイ２２Ｂ内の”ｑ”番目のワード線ＷＬｑが再
度活性化されるとともに、第１のサブアレイ２２Ａ内の
リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９によって選
択される”ｎ”番目のワード線ＷＬｎが活性化される。

【０１２８】なお、第４のサイクルでは、第２のサブア
レイ２２Ｂ内のメモリセルに対してのみ外部アクセスが
実施され、第１のサブアレイ２２Ａ内の”ｎ”番目のワ
ード線ＷＬｎ上のすべてのメモリセルについてリフレッ
シュが実施される（図１７（Ｄ））。

【０１２９】このようにして、４つのブロック２０Ａ〜
２０Ｄのサブアレイ２２Ａ〜２２Ｄ内において、同じリ
フレッシュアドレスＲＦＡ８〜ＲＦＡ１９で指定され
る”ｎ”番目のワード線上のすべてのメモリセルがリフ
レッシュされる。

【０１３０】図１３〜図１７で説明したように、各ブロ
ックコントローラ４０Ａ〜４０Ｄは、リフレッシュが要
求されると、外部アクセスが要求されている１つのブロ
ック以外の他のブロックに対応するリフレッシュ実施信
号をアクティブに設定する。このとき、他のブロック内
では、活性化状態で保持されているワード線が非活性化
される。その後、リフレッシュアドレスで選択されたワ
ード線が活性化されて、そのワード線上のすべてのメモ
リセルに対してリフレッシュが実施される。

【０１３１】そして、外部アクセスが実施される１つの
ブロックに関しては、そのブロックに対する外部アクセ
ス要求が無くなった後に、リフレッシュ実施信号がアク
ティブに設定される。このとき、その１つのブロック内
の活性化状態のワード線が非活性化される。この後、リ
フレッシュアドレスで選択されたワード線が活性化され
て、その活性化されたワード線上のすべてのメモリセル
に対してリフレッシュが実施される。

【０１３２】このように、本実施例におけるワード線活
性化制御部は、同じ行アドレスを含むアドレスを用いる
オペレーションサイクルが連続する場合に、最初のサイ
クルにおいて活性化された第１のメモリセルブロック内
のワード線を、非活性化することなく最終のサイクルま
で活性化した状態で保持することができる。そして、ワ
ード線活性化制御部は、最初のサイクルより後で最終の
サイクル以前のサイクルにおいてリフレッシュが実行さ
れる場合には、活性化状態のワード線を、リフレッシュ
が実行される前に非活性化させることができる。このよ
うにすれば、半導体メモリ装置においてリフレッシュを
実行することができるとともに、また、リフレッシュが
実行されない期間では、サイクル毎にワード線の活性化
および非活性化を繰り返す必要がないため、ワード線の
活性化に伴う消費電流を低減することが可能となる。

【０１３３】また、これと同時に、ワード線活性化制御
部は、最初のサイクルより後で最終のサイクル以前のサ
イクルにおいて活性化された第２のメモリセルブロック
内のワード線を、非活性化することなく最終のサイクル
まで活性化した状態で保持することも可能である。そし
て、ワード線活性化制御部は、最初のサイクルより後で
最終のサイクル以前のサイクルにおいてリフレッシュが
実行される場合には、第１のメモリセルブロック内の活
性化状態のワード線を、第１のメモリセルブロックにお
けるリフレッシュが実行される前に非活性化させる。ま
た、第２のメモリセルブロック内に活性化状態のワード
線が含まれる場合には、第２のメモリセルブロック内の
活性化状態のワード線を、第２のメモリセルブロックに
おけるリフレッシュが実行される前に非活性化させるこ
とができる。

【０１３４】このように、ワード線活性化制御部は、２
以上のメモリセルブロックの中のワード線を同時に活性
化した状態で保持することができ、リフレッシュが必要
となったときには、各メモリセルブロックにおいてリフ
レッシュが実行される前に、各メモリセルブロック内の
活性化状態のワード線を活性化することができる。

【０１３５】Ｄ３．スタンバイサイクルおよびスヌーズ
状態における動作：オペレーションサイクルでは、図９
〜図１７で説明したように、外部アクセスとともにリフ
レッシュが実施されるが、スタンバイサイクルとスヌー
ズ状態では、外部アクセスは実施されず、リフレッシュ
のみが実施される。

【０１３６】図１８は、スタンバイサイクルにおける各
ブロックコントローラ４０Ａ〜４０Ｄのリフレッシュ動
作を示すタイミングチャートである。スタンバイサイク
ルでは、チップセレクト信号＃ＣＳ（図１８（ｂ））が
Ｈレベル（非アクティブ）となり、かつ、スヌーズ信号
ＺＺ（図１８（ｃ））がＨレベルとなる。

【０１３７】時刻ｔ１１においてリフレッシュタイミン
グ信号ＲＦＴＭ（図１８（ｊ））が立ち上がる。その
後、アドレスＡ０〜Ａ１９（図１８（ｄ））が変化し
て、ＡＴＤ信号のパルスが発生する（図１８（ａ））。
なお、スタンバイサイクルにおいては、原則として入出
力アドレスＡ０〜Ａ１９が変化する必要は無い。しか
し、図２で説明したように、本実施例のスタンバイサイ
クルでは、ＡＴＤ信号に同期してリフレッシュを実行す
る第１のリフレッシュモードが採用されている。そこ
で、外部装置は、スタンバイサイクルの期間中におい
て、少なくとも１つのアドレスビット（例えばＡ０）を
定期的に変化させて内部リフレッシュを実行させる。こ
のようなアドレスビットの変化の周期は、リフレッシュ
タイミング信号ＲＦＴＭで規定されるリフレッシュ周期
の１／２以下であることが好ましい。この理由は、リフ
レッシュ周期の１／２以下の期間毎にアドレスビットが
変化すれば、リフレッシュタイミング信号ＲＦＴＭがＨ
レベルの期間において必ずＡＴＤ信号が発生するからで
ある。

【０１３８】リフレッシュタイミング信号ＲＦＴＭが立
ち上がると、ＡＴＤ信号（図１８（ａ））の次の立ち上
がりエッジ（時刻ｔ１２）に同期して、各ブロック２０
Ａ〜２０Ｄに対するリフレッシュ要求信号ＲＦＲＥＱ０
〜ＲＦＲＥＱ３（図１８（ｋ）〜（ｎ））がＨレベルに
立ち上がる。スタンバイサイクルでは、外部アクセスは
行われないので、４つのブロック２０Ａ〜２０Ｄに対す
る外部アクセス要求信号＃ＥＸ０〜＃ＥＸ３（図１８
（ｆ）〜（ｉ））はＨレベル（非アクティブ）に保持さ
れ、リフレッシュ実施信号＃ＲＦ０〜３（図１８（ｏ）
〜（ｒ））はＬレベル（アクティブ）に設定される。こ
の結果、４つのブロック２０Ａ〜２０Ｄにおいて、同じ
リフレッシュアドレスＲＦＡ８〜ＲＦＡ１９（図１８
（ｔ））で指定される”ｎ”番目のワード線上のすべて
のメモリセルがリフレッシュされる。

【０１３９】４つのブロック２０Ａ〜２０Ｄにおけるリ
フレッシュ動作がすべて完了すると、４つのリフレッシ
ュ要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１８（ｋ）
〜（ｎ））がＬレベルに戻る。リフレッシュカウンタコ
ントローラ９０（図４）は、これらのリフレッシュ要求
信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３のレベル変化に応じ
て、カウントアップ信号＃ＣＮＴＵＰ（図１８（ｓ））
を発生する。

【０１４０】このように、スタンバイサイクルでは、い
ずれのブロック２０Ａ〜２０Ｄに対しても外部アクセス
が無いので、４つのブロック２０Ａ〜２０Ｄにおいて同
時にリフレッシュ動作が実行される。

【０１４１】図１９は、スヌーズ状態における各ブロッ
クコントローラ４０Ａ〜４０Ｄのリフレッシュ動作を示
すタイミングチャートである。スヌーズ状態では、チッ
プセレクト信号＃ＣＳ（図１９（ｂ））がＨレベル（非
アクティブ）となり、かつ、スヌーズ信号ＺＺ（図１９
（ｃ））がＬレベルとなる。なお、スヌーズ状態では、
ＡＴＤ信号（図１９（ａ））は発生しない。

【０１４２】時刻ｔ２１においてリフレッシュタイミン
グ信号ＲＦＴＭ（図１９（ｊ））が立ち上がると、直ち
に４つのブロック２０Ａ〜２０Ｄに対するリフレッシュ
要求信号ＲＦＲＥＱ０〜ＲＦＲＥＱ３（図１９（ｋ）〜
（ｎ））がＨレベルに立ち上がる。スヌーズ状態では外
部アクセスは行われないので、４つのブロック２０Ａ〜
２０Ｄに対する外部アクセス実施信号＃ＥＸ０〜＃ＥＸ
３（図１９（ｆ）〜（ｉ））はＨレベル（非アクティ
ブ）に保持され、リフレッシュ実施信号＃ＲＦ０〜＃Ｒ
Ｆ３（図１９（ｏ）〜（ｒ））はＬレベル（アクティ
ブ）に立ち下がる。この結果、４つのブロック２０Ａ〜
２０Ｄにおいて、同じｎ番目のワード線上のすべてのメ
モリセルがリフレッシュされる。その後の動作は、図１
８に示したスタンバイサイクルのものと同じである。

【０１４３】以上のように、オペレーションサイクルや
スタンバイサイクルにおいては、リフレッシュタイミン
グ信号ＲＦＴＭによってリフレッシュ動作をすべきこと
が通知されると、ＡＴＤ信号に同期してリフレッシュ要
求信号ＲＦＲＥＱ０が発生し、これに応じてリフレッシ
ュ動作が開始される（図２の第１のリフレッシュモー
ド）。一方、スヌーズ状態では、リフレッシュ動作の開
始タイミングはＡＴＤ信号に同期しておらず、リフレッ
シュタイミング信号ＲＦＴＭによってリフレッシュ動作
の開始時期が示されると、直ちに４つのブロック２０Ａ
〜２０Ｄにおいて同時にリフレッシュ動作が実行される
（図２の第２のリフレッシュモード）。

【０１４４】なお、図１８に示すように、本実施例のス
タンバイサイクルでは、第１のリフレッシュモードに従
ってリフレッシュ動作を行っているが、これに代えて、
第２のリフレッシュモードに従ってリフレッシュ動作を
行うようにしてもよい。こうすれば、スタンバイサイク
ルの期間中において、アドレスを定期的に変化させてＡ
ＴＤ信号を発生させる必要がなくなるという利点があ
る。

【０１４５】Ｅ．電子機器への適用例：図２０は、本発
明による半導体メモリ装置を利用した電子機器の一実施
例としての携帯電話機の斜視図である。この携帯電話機
６００は、本体部６１０と、蓋部６２０とを備えてい
る。本体部６１０には、キーボード６１２と、液晶表示
部６１４と、受話部６１６と、本体アンテナ部６１８と
が設けられている。また、蓋部６２０には、送話部６２
２が設けられている。

【０１４６】図２１は、図２０の携帯電話機６００の電
気的構成を示すブロック図である。ＣＰＵ６３０には、
バスラインを介して、キーボード６１２と、液晶表示部
６１４を駆動するためのＬＣＤドライバ６３２と、ＳＲ
ＡＭ６４０と、ＶＳＲＡＭ６４２と、ＥＥＰＲＯＭ６４
４とが接続されている。

【０１４７】ＳＲＡＭ６４０は、例えば高速なキャッシ
ュメモリとして利用される。また、ＶＳＲＡＭ６４２
は、例えば画像処理用の作業メモリとして利用される。
このＶＳＲＡＭ６４２（擬似ＳＲＡＭあるいは仮想ＳＲ
ＡＭと呼ばれる）としては、上述したメモリチップ３０
０を採用することができる。ＥＥＰＲＯＭ６４４は、携
帯電話機６００の各種の設定値を格納するために利用さ
れる。

【０１４８】携帯電話機６００の動作を一時的に停止さ
せるときには、ＶＳＲＡＭ６４２をスヌーズ状態に維持
しておくことができる。こうすれば、ＶＳＲＡＭ６４２
が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ６
４２内のデータを消失させずに保持しておくことが可能
である。特に、本実施例のメモリチップ３００は比較的
大容量なので、画像データなどの大量のデータを長時間
保持し続けることができるという利点がある。

【０１４９】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。

【０１５０】（１）上記実施例では、ＡＴＤ回路（図
４）が設けられており、ＡＴＤ信号をブロックコントロ
ーラ４０Ａ〜４０Ｄなどのクロック信号として用いてい
るが、これに代えて、外部装置からクロック信号を供給
するようにしてもよい。

【０１５１】（２）上記実施例では、メモリセルアレイ
２０は４つのブロック２０Ａ〜２０Ｄに区分されている
が、メモリセルアレイ２０は１つのブロックとして扱わ
れてもよい。この場合には、ワード線活性化制御部は、
図４においてブロック毎に設けられている行プリデコー
ダ３０Ａ〜３０Ｄと、ブロックコントローラ４０Ａ〜４
０Ｄと、リフレッシュ要求信号発生回路５０Ａ〜５０Ｄ
とを、１つずつ備えていればよい。なお、この場合に
は、アドレスは、ブロックアドレスを含まず、行アドレ
スおよび列アドレスを含むこととなる。

【０１５２】このように、メモリセルアレイ２０が１つ
のブロックとして扱われる場合には、ワード線活性化制
御部は、外部アクセスが要求されたときに、そのブロッ
ク内の行アドレスで選択されたワード線を活性化し、活
性化したワード線を後続のサイクルで用いられるアドレ
スのうちの行アドレスが変化するまで保持すればよい。
なお、同じ行アドレスを含むアドレスが用いられる後続
のサイクルにおいて、異なる列アドレスが用いられる場
合には、すでに活性化されたワード線上の異なるメモリ
セルに対して外部アクセスが実施される。

【０１５３】そして、リフレッシュを実行する場合に
は、外部アクセスを中止させて、活性化状態のワード線
を非活性化させればよい。

【０１５４】なお、外部アクセスの中止は、メモリチッ
プ内部で強制的に行ってもよいし、外部装置（例えばＣ
ＰＵ）が行ってもよい。すなわち、本実施例のワード線
活性化制御部は、リフレッシュ制御部の機能を有し、こ
れによりリフレッシュと外部アクセスとの調停を行って
いるが、外部装置がリフレッシュ制御部の機能を有して
いてもよい。外部装置は、半導体メモリ装置でリフレッ
シュが必要となったときには、メモリチップへのアクセ
スを中止すればよい。

【０１５５】一般に、ワード線活性化制御部は、同じ行
アドレスを含むアドレスを用いるオペレーションサイク
ルが連続する場合に、その連続するサイクルのうちの最
初のサイクルにおいて活性化されたワード線を、非活性
化することなく最終のサイクルまで活性化した状態で保
持することが可能であればよい。これと同時に、ワード
線活性化制御部は、最初のサイクルより後で最終のサイ
クル以前のサイクルにおいてリフレッシュが実行される
場合には、活性化状態のワード線を、リフレッシュが実
行される前に非活性化させることができるように構成さ
れていればよい。

【０１５６】なお、上記のように、メモリセルアレイ２
０が１つのブロックとして扱われる場合には、リフレッ
シュは、外部アクセスが実施されない期間中に実施され
る必要がある。しかしながら、上記実施例のように、メ
モリセルアレイを複数のブロックに区分すれば、１つの
ブロックにおいて外部アクセスが実施される期間中に、
他のブロックにおいてリフレッシュを実施することが可
能となり（リフレッシュの透過性）、この結果、データ
の読み出しまたは書き込みを比較的高速に行うことが可
能となる。

【図面の簡単な説明】

【図１】本発明の実施例としてのメモリチップ３００の
端子の構成を示す説明図である。

【図２】チップセレクト信号＃ＣＳとスヌーズ信号ＺＺ
の信号レベルに応じたメモリチップ３００の動作状態の
区分を示す説明図である。

【図３】メモリチップ３００の動作の概要を示すタイミ
ングチャートである。

【図４】メモリチップ３００の内部構成を示すブロック
図である。

【図５】ＡＴＤ回路１１０の内部構成を示すブロック図
である。

【図６】図４の第１のブロックコントローラ４０Ａの内
部構成を示すブロック図である。

【図７】図６の外部アクセス実施信号発生回路４２の内
部構成を示すブロック図である。

【図８】図４の第１の行プリデコーダ３０Ａの内部構成
を示すブロック図である。

【図９】オペレーションサイクルにおける第１のブロッ
クコントローラ４０Ａ（図６）の動作を示すタイミング
チャートである。

【図１０】図９に示すオペレーションサイクルにおける
各ブロックコントローラ４０Ａ〜４０Ｄの動作を示すタ
イミングチャートである。

【図１１】図１０に示すオペレーションサイクルにおけ
るワード線の状態を示すタイミングチャートである。

【図１２】図１１の各オペレーションサイクルにおける
各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線
を模式的に示す説明図である。

【図１３】オペレーションサイクルにおいてリフレッシ
ュ要求があった場合の第１のブロックコントローラ４０
Ａ（図６）の動作を示すタイミングチャートであり、図
９に対応する図である。

【図１４】図１３に示すオペレーションサイクルにおけ
る各ブロックコントローラ４０Ａ〜４０Ｄの動作を示す
タイミングチャートであり、図１０に対応する図であ
る。

【図１５】図４のリフレッシュカウンタコントローラ９
０の内部構成を示すブロック図である。

【図１６】図１５に示すオペレーションサイクルにおけ
るワード線の状態を示すタイミングチャートであり、図
１１に対応する図である。

【図１７】図１６の各オペレーションサイクルにおける
各サブアレイ２２Ａ〜２２Ｄ内の活性化されたワード線
を模式的に示す説明図であり、図１２に対応する図であ
る。

【図１８】スタンバイサイクルにおける各ブロックコン
トローラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイ
ミングチャートである。

【図１９】スヌーズ状態における各ブロックコントロー
ラ４０Ａ〜４０Ｄのリフレッシュ動作を示すタイミング
チャートである。

【図２０】本発明による半導体メモリ装置を利用した電
子機器の一実施例としての携帯電話機の斜視図である。

【図２１】図２０の携帯電話機６００の電気的構成を示
すブロック図である。

【符号の説明】

１０…データ入出力バッファ ２０…メモリセルアレイ ２０Ａ〜２０Ｄ…ブロック ２２Ａ〜２２Ｄ…メモリサブアレイ ２４Ａ〜２４Ｄ…行デコーダ ２６Ａ〜２６Ｄ…列デコーダ ２８Ａ〜２８Ｄ…ゲート ３０Ａ〜３０Ｄ…行プリデコーダ ３４，３６…スイッチ＆ラッチ回路 ３８…判定回路 ４０Ａ〜４０Ｄ…ブロックコントローラ ４２…外部アクセス実施信号発生回路 ４４…リフレッシュ実施信号発生回路 ４６…リセット信号発生回路 ５０Ａ〜５０Ｄ…リフレッシュ要求信号発生回路 ６０…アドレスバッファ １１０…ＡＴＤ回路 ７０…リフレッシュタイマ ９０…リフレッシュカウンタコントローラ ９２…４入力ＮＯＲゲート ９４…ＮＡＮＤゲート ９６…遅延回路 ９８…インバータ １００…リフレッシュカウンタ １１０…アドレス遷移検出回路（ＡＴＤ回路） １１１…遷移検出回路 １１２…インバータ １１３，１１４…パルス発生回路 １１５…ＯＲゲート １１８…１２入力ＯＲゲート １３０…行アドレス遷移検出回路（ＲＡＴＤ回路） ３００…メモリチップ ４１０…ＲＳラッチ ４１１…インバータ ４２０…セット信号生成回路 ４２１…インバータ ４２２…デコーダ ４２３…３入力ＡＮＤゲート ４２４…パルス発生回路 ４３０…リセット信号生成回路 ４３１…インバータ ４３２…ＡＮＤゲート ４３４，４３８…パルス発生回路 ４３６…３入力ＯＲゲート ６００…携帯電話機 ６１０…本体部 ６１２…キーボード ６１４…液晶表示部 ６１６…受話部 ６１８…本体アンテナ部 ６２０…蓋部 ６２２…送話部 ６３０…ＣＰＵ ６３２…ＬＣＤドライバ ６４０…ＳＲＡＭ ６４２…ＶＳＲＡＭ ６４４…ＥＥＰＲＯＭ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１０月１６日（２００１．１０．
１６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】このように、複数のメモリセルブロックが
設けられている場合には、ワード線活性化制御部は、２
以上のメモリセルブロックの中のワード線を同時に活性
化した状態で保持することができる。そして、リフレッ
シュが必要となったときには、各メモリセルブロックに
おいてリフレッシュが実行される前に、各メモリセルブ
ロック内の活性化状態のワード線を非活性化することが
できる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１２２

【補正方法】変更

【補正内容】

【０１２２】図１６は、図１４に示すオペレーションサ
イクルにおけるワード線の状態を示すタイミングチャー
トであり、図１１に対応する図である。図１６（ａ）〜
（ｅ）は図１４（ａ）〜（ｅ）と同じであり、図１６
（ｆ）〜（ｉ）は図１４（ｆ）〜（ｉ）と同じであり、
図１６（ｊ）〜（ｍ）は図１４（ｏ）〜（ｒ）と同じで
ある。また、図１６（ｒ）は図１４（ｔ）と同じであ
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１３４

【補正方法】変更

【補正内容】

【０１３４】このように、ワード線活性化制御部は、２
以上のメモリセルブロックの中のワード線を同時に活性
化した状態で保持することができ、リフレッシュが必要
となったときには、各メモリセルブロックにおいてリフ
レッシュが実行される前に、各メモリセルブロック内の
活性化状態のワード線を非活性化することができる。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０１３７

【補正方法】変更

【補正内容】

【０１３７】時刻ｔ１１においてリフレッシュタイミン
グ信号ＲＦＴＭ（図１８（ｊ））が立ち上がる。その
後、アドレスＡ０〜Ａ１９（図１８（ｄ））が変化し
て、ＡＴＤ信号のパルスが発生する（図１８（ａ））。
なお、スタンバイサイクルにおいては、原則としてアド
レスＡ０〜Ａ１９が変化する必要は無い。しかし、図２
で説明したように、本実施例のスタンバイサイクルで
は、ＡＴＤ信号に同期してリフレッシュを実行する第１
のリフレッシュモードが採用されている。そこで、外部
装置は、スタンバイサイクルの期間中において、少なく
とも１つのアドレスビット（例えばＡ０）を定期的に変
化させて内部リフレッシュを実行させる。このようなア
ドレスビットの変化の周期は、リフレッシュタイミング
信号ＲＦＴＭで規定されるリフレッシュ周期の１／２以
下であることが好ましい。この理由は、リフレッシュ周
期の１／２以下の期間毎にアドレスビットが変化すれ
ば、リフレッシュタイミング信号ＲＦＴＭがＨレベルの
期間において必ずＡＴＤ信号が発生するからである。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】図１４に示すオペレーションサイクルにおけ
るワード線の状態を示すタイミングチャートであり、図
１１に対応する図である。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体メモリ装置であって、 ダイナミック型のメモリセルがマトリクス状に配列され
   た少なくとも１つのメモリセルブロックと、 前記メモリセルブロック内の複数本のワード線のうちの
   １本を選択するための行アドレスを含むアドレスが入力
   されるアドレス入力部と、 前記アドレスに従って選択されるメモリセルに対応する
   データを入出力するためのデータ入出力部と、 前記ワード線の活性化を制御するためのワード線活性化
   制御部と、を備え、 前記ワード線活性化制御部は、 前記行アドレスに変化があるか否かを検出するための行
   アドレス遷移検出部を備えており、 前記ワード線活性化制御部は、（ａ）前記メモリセルに
   対し、データの読み出しと書き込みとの少なくとも一方
   が可能なサイクルであって、同じ行アドレスを含むアド
   レスを用いる前記サイクルが連続し、前記連続するサイ
   クルにおいて前記行アドレスの変化が前記行アドレス遷
   移検出部によって検出されない第１の場合には、 前記連続するサイクルのうちの最初のサイクルにおいて
   活性化されたワード線を、非活性化することなく前記連
   続するサイクルのうちの最終のサイクルまで活性化した
   状態で保持することが可能であり、（ｂ）前記最初のサ
   イクルより後で前記最終のサイクル以前のサイクルにお
   いてリフレッシュが実行される第２の場合には、 前記活性化状態のワード線を、前記リフレッシュが実行
   される前に非活性化させることを特徴とする半導体メモ
   リ装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置であっ
   て、 前記アドレス入力部には、前記行アドレスとともに列ア
   ドレスも同時に入力され、 前記行アドレスは、複数ビットで構成される前記アドレ
   スのうちの最も上位にある複数のビットに割り当てられ
   ている、半導体メモリ装置。
3. 【請求項３】 請求項１または２記載の半導体メモリ装
   置であって、 前記半導体メモリ装置には、前記メモリセルブロックが
   複数設けられており、 前記アドレスは、前記複数のメモリセルブロックのうち
   の任意の１つのメモリセルブロックを選択するためのブ
   ロックアドレスを含んでおり、 前記ワード線活性化制御部は、 前記第１の場合には、 前記最初のサイクルにおいて活性化された第１のメモリ
   セルブロック内のワード線を、非活性化することなく前
   記最終のサイクルまで活性化した状態で保持することが
   可能であるとともに、 さらに、前記最初のサイクルより後で前記最終のサイク
   ル以前の任意のサイクルにおいて、前記第１のメモリセ
   ルブロックとは異なる任意の第２のメモリセルブロック
   内のメモリセルに対し、データの読み出しまたは書き込
   みを実行した場合には、 前記任意のサイクルにおいて活性化された前記第２のメ
   モリセルブロック内のワード線を、非活性化することな
   く前記最終のサイクルまで活性化した状態で保持するこ
   とが可能であり、 前記第２の場合には、 前記第１のメモリセルブロック内の活性化状態のワード
   線を、前記第１のメモリセルブロックにおいて前記リフ
   レッシュが実行される前に非活性化させるとともに、 さらに、前記第２のメモリセルブロック内に活性化状態
   のワード線が含まれる場合には、 前記第２のメモリセルブロック内の活性化状態のワード
   線を、前記第２のメモリセルブロックにおいて前記リフ
   レッシュが実行される前に非活性化させる、半導体メモ
   リ装置。
4. 【請求項４】 請求項３記載の半導体メモリ装置であっ
   て、 前記リフレッシュは、前記複数のメモリセルブロックの
   中の１つのメモリセルブロックにおいてデータの読み出
   しまたは書き込みが実行されるサイクルでは、前記デー
   タの読み出しまたは書き込みが実行されるメモリセルブ
   ロック以外のメモリセルブロックにおいて実行され、前
   記データの読み出しまたは書き込みが実行されるメモリ
   セルブロックに関しては、当該読み出しまたは書き込み
   が終了した後のサイクルで実行され、 前記ワード線活性化制御部は、 前記リフレッシュが実行される各メモリセルブロック内
   に活性化状態のワード線が含まれる場合には、当該活性
   化状態のワード線を、各メモリセルブロックにおいて前
   記リフレッシュが実行される直前に非活性化させる、半
   導体メモリ装置。
5. 【請求項５】 ダイナミック型のメモリセルがマトリク
   ス状に配列された少なくとも１つのメモリセルブロック
   と、前記メモリセルブロック内の複数本のワード線のう
   ちの１本を選択するための行アドレスを含むアドレスが
   入力されるアドレス入力部と、前記アドレスに従って選
   択されるメモリセルに対応するデータを入出力するため
   のデータ入出力部と、を備える半導体メモリ装置におい
   て、前記ワード線の活性化を制御するための方法であっ
   て、（ａ）前記メモリセルに対し、データの読み出しと
   書き込みとの少なくとも一方が可能なサイクルであっ
   て、同じ行アドレスを含むアドレスを用いる前記サイク
   ルが連続し、前記連続するサイクルにおいて前記行アド
   レスの変化が検出されない第１の場合には、 前記連続するサイクルのうちの最初のサイクルにおいて
   活性化されたワード線を、非活性化することなく前記連
   続するサイクルのうちの最終のサイクルまで活性化した
   状態で保持することが可能であり、（ｂ）前記最初のサ
   イクルより後で前記最終のサイクル以前のサイクルにお
   いてリフレッシュが実行される第２の場合には、 前記活性化状態のワード線を、前記リフレッシュが実行
   される前に非活性化させることを特徴とするワード線の
   活性化制御方法。