JPH1166843A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1166843A JPH1166843A JP9215001A JP21500197A JPH1166843A JP H1166843 A JPH1166843 A JP H1166843A JP 9215001 A JP9215001 A JP 9215001A JP 21500197 A JP21500197 A JP 21500197A JP H1166843 A JPH1166843 A JP H1166843A
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- signal
- address
- bank
- activation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Abstract
(57)【要約】
【課題】 リフレッシュ時のペナルティが軽減された同
期型半導体記憶装置を提供する。 【解決手段】 複数のアレイバンクを有するメモリバン
ク（１）のリフレッシュが指示されたとき、リフレッシ
ュ制御回路（１８）は、ロウアドレス退避回路（２０）
およびバンク活性化情報退避回路（２２）それぞれに、
ロウアドレスラッチ回路（３）にラッチされたロウアド
レスおよびバンク駆動部（２）に与えられているバンク
活性化信号を退避させてリフレッシュを行なう。リフレ
ッシュ完了後、退避されたロウアドレス信号およびバン
ク活性化情報に従って各アレイバンクがリフレッシュ印
加時前の元の状態に復帰させる。
期型半導体記憶装置を提供する。 【解決手段】 複数のアレイバンクを有するメモリバン
ク（１）のリフレッシュが指示されたとき、リフレッシ
ュ制御回路（１８）は、ロウアドレス退避回路（２０）
およびバンク活性化情報退避回路（２２）それぞれに、
ロウアドレスラッチ回路（３）にラッチされたロウアド
レスおよびバンク駆動部（２）に与えられているバンク
活性化信号を退避させてリフレッシュを行なう。リフレ
ッシュ完了後、退避されたロウアドレス信号およびバン
ク活性化情報に従って各アレイバンクがリフレッシュ印
加時前の元の状態に復帰させる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、一定時間内でその記憶データのリフレッシ
ュが必要であるメモリセルを複数個備える半導体記憶装
置に関し、より特定的には、複数のメモリバンクを有し
かつリフレッシュ動作が必要なマルチバンク半導体記憶
装置におけるリフレッシュを行なうための構成に関す
る。
関し、特に、一定時間内でその記憶データのリフレッシ
ュが必要であるメモリセルを複数個備える半導体記憶装
置に関し、より特定的には、複数のメモリバンクを有し
かつリフレッシュ動作が必要なマルチバンク半導体記憶
装置におけるリフレッシュを行なうための構成に関す
る。
【０００２】
【従来の技術】ＣＰＵ（セントラル・プロセシング・ユ
ニット）等の処理装置と主記憶としてのＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）との間でのデ
ータ転送を高速で行なうために、たとえばシステムクロ
ックであるクロック信号に同期してデータの入出力を行
なう同期型半導体記憶装置が用いられるようになってき
ている。
ニット）等の処理装置と主記憶としてのＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）との間でのデ
ータ転送を高速で行なうために、たとえばシステムクロ
ックであるクロック信号に同期してデータの入出力を行
なう同期型半導体記憶装置が用いられるようになってき
ている。
【０００３】図１６は、従来の同期型半導体記憶装置の
１つであるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の外部
信号の状態を示す図である。図１６に示すように、ＳＤ
ＲＡＭにおいては、動作モードは、外部クロック信号Ｃ
ＬＫの立上がりエッジにおける各外部制御信号／ＣＳ、
／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せにより
決定される。クロックサイクル♯１において、クロック
信号ＣＬＫの立上がりエッジにおいてチップセレクト信
号／ＣＳおよびロウアドレスストローブ信号／ＲＡＳを
Ｌレベルに設定し、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥをＨレベルに設
定すると、アクティブコマンドが与えられ、このＳＤＲ
ＡＭにおいて、メモリセルアレイを活性化する動作、す
なわち行選択動作が行なわれる。この行選択は、このア
クティブコマンドと同時に与えられたアドレス信号ＡＤ
Ｄをロウアドレス信号として行なわれる。
１つであるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の外部
信号の状態を示す図である。図１６に示すように、ＳＤ
ＲＡＭにおいては、動作モードは、外部クロック信号Ｃ
ＬＫの立上がりエッジにおける各外部制御信号／ＣＳ、
／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せにより
決定される。クロックサイクル♯１において、クロック
信号ＣＬＫの立上がりエッジにおいてチップセレクト信
号／ＣＳおよびロウアドレスストローブ信号／ＲＡＳを
Ｌレベルに設定し、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥをＨレベルに設
定すると、アクティブコマンドが与えられ、このＳＤＲ
ＡＭにおいて、メモリセルアレイを活性化する動作、す
なわち行選択動作が行なわれる。この行選択は、このア
クティブコマンドと同時に与えられたアドレス信号ＡＤ
Ｄをロウアドレス信号として行なわれる。
【０００４】クロックサイクル♯３のクロック信号ＣＬ
Ｋの立上がりエッジにおいて、チップセレクト信号／Ｃ
Ｓおよびコラムアドレスストローブ信号／ＣＡＳをＬレ
ベルに設定し、ロウアドレスストローブ信号／ＲＡＳお
よびライトイネーブル信号／ＷＥをＨレベルに設定する
と、データ読出を指示するリードコマンドが与えられ
る。このリードコマンドが与えられると、そのときに与
えられているアドレス信号ＡＤＤをコラムアドレス信号
としてメモリセル列選択動作が行なわれ、この選択され
たメモリセルのデータが読出される。このＳＤＲＡＭに
おいては、ＣＡＳレイテンシと呼ばれる期間が存在し、
リードコマンドが与えられてから、このＣＡＳレイテン
シが示す期間が経過した後に、読出データＱが確定状態
となる。図１６においては、ＣＡＳレイテンシが１の場
合であり、クロックサイクル♯４において、クロック信
号ＣＬＫの立上がりエッジで読出データＱが確定状態と
なる。ＳＤＲＡＭにおいては、このリードコマンドを与
えると、そのときのアドレスを先頭アドレスとして、バ
ースト長と呼ばれる数のデータが連続して各クロックサ
イクルごとに読出される。図１６においては、バースト
長が１の場合のデータ読出を示す。
Ｋの立上がりエッジにおいて、チップセレクト信号／Ｃ
Ｓおよびコラムアドレスストローブ信号／ＣＡＳをＬレ
ベルに設定し、ロウアドレスストローブ信号／ＲＡＳお
よびライトイネーブル信号／ＷＥをＨレベルに設定する
と、データ読出を指示するリードコマンドが与えられ
る。このリードコマンドが与えられると、そのときに与
えられているアドレス信号ＡＤＤをコラムアドレス信号
としてメモリセル列選択動作が行なわれ、この選択され
たメモリセルのデータが読出される。このＳＤＲＡＭに
おいては、ＣＡＳレイテンシと呼ばれる期間が存在し、
リードコマンドが与えられてから、このＣＡＳレイテン
シが示す期間が経過した後に、読出データＱが確定状態
となる。図１６においては、ＣＡＳレイテンシが１の場
合であり、クロックサイクル♯４において、クロック信
号ＣＬＫの立上がりエッジで読出データＱが確定状態と
なる。ＳＤＲＡＭにおいては、このリードコマンドを与
えると、そのときのアドレスを先頭アドレスとして、バ
ースト長と呼ばれる数のデータが連続して各クロックサ
イクルごとに読出される。図１６においては、バースト
長が１の場合のデータ読出を示す。
【０００５】クロックサイクル♯５において、チップセ
レクト信号／ＣＳ、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥをＬレベルに設
定し、ロウアドレスストローブ信号／ＲＡＳをＨレベル
に設定すると、データ書込を示すライトコマンドが与え
られる。このライトコマンドが与えられると、そのとき
に与えられたアドレス信号ＡＤＤをコラムアドレスとし
てメモリセル選択が行なわれ、選択メモリセルへのデー
タの書込が行なわれる。データ書込時においては、ライ
トコマンドと同時に外部からの書込データＤがＳＤＲＡ
Ｍ内部に取込まれる。この取込まれた書込データＤが、
所定のタイミングで内部で選択メモリセルに書込まれ
る。このデータ書込時においてもバースト長の数のデー
タを連続的に書込むことができる。
レクト信号／ＣＳ、コラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥをＬレベルに設
定し、ロウアドレスストローブ信号／ＲＡＳをＨレベル
に設定すると、データ書込を示すライトコマンドが与え
られる。このライトコマンドが与えられると、そのとき
に与えられたアドレス信号ＡＤＤをコラムアドレスとし
てメモリセル選択が行なわれ、選択メモリセルへのデー
タの書込が行なわれる。データ書込時においては、ライ
トコマンドと同時に外部からの書込データＤがＳＤＲＡ
Ｍ内部に取込まれる。この取込まれた書込データＤが、
所定のタイミングで内部で選択メモリセルに書込まれ
る。このデータ書込時においてもバースト長の数のデー
タを連続的に書込むことができる。
【０００６】ＳＤＲＡＭにおいては、アクティブコマン
ドが与えられると、このアレイは活性状態になる。この
活性状態のアレイを非選択状態、すなわちプリチャージ
状態に設定するために、クロックサイクル♯７において
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベ
ルに設定し、コラムアドレスストローブ信号／ＣＡＳを
Ｈレベルに設定し、プリチャージコマンドを与える。こ
のプリチャージコマンドが与えられると、アクティブコ
マンドにより選択状態にされていたメモリアレイがプリ
チャージ状態に復帰し、内部の選択行が非選択状態に復
帰する。
ドが与えられると、このアレイは活性状態になる。この
活性状態のアレイを非選択状態、すなわちプリチャージ
状態に設定するために、クロックサイクル♯７において
チップセレクト信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベ
ルに設定し、コラムアドレスストローブ信号／ＣＡＳを
Ｈレベルに設定し、プリチャージコマンドを与える。こ
のプリチャージコマンドが与えられると、アクティブコ
マンドにより選択状態にされていたメモリアレイがプリ
チャージ状態に復帰し、内部の選択行が非選択状態に復
帰する。
【０００７】ＳＤＲＡＭは、通常のＤＲＡＭと同様、メ
モリセルは、キャパシタを含んでおり、このキャパシタ
に情報を格納している。したがって、一定期間内にこの
キャパシタに格納された情報をリフレッシュする必要が
ある。このため、クロックサイクル♯９において、チッ
プセレクト信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベルに
設定し、コラムアドレスストローブ信号／ＣＡＳをＨレ
ベルに設定する。これにより、オートリフレッシュコマ
ンドが与えられ、メモリアレイに対するオートリフレッ
シュが実行される。このオートリフレッシュコマンドが
与えられた場合には、内部でリフレッシュすべきメモリ
セルを指定するリフレッシュアドレスが発生され、この
リフレッシュアドレスに従ってメモリセルデータのリフ
レッシュが行なわれ、リフレッシュ完了後メモリアレイ
はプリチャージ状態に復帰する。
モリセルは、キャパシタを含んでおり、このキャパシタ
に情報を格納している。したがって、一定期間内にこの
キャパシタに格納された情報をリフレッシュする必要が
ある。このため、クロックサイクル♯９において、チッ
プセレクト信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベルに
設定し、コラムアドレスストローブ信号／ＣＡＳをＨレ
ベルに設定する。これにより、オートリフレッシュコマ
ンドが与えられ、メモリアレイに対するオートリフレッ
シュが実行される。このオートリフレッシュコマンドが
与えられた場合には、内部でリフレッシュすべきメモリ
セルを指定するリフレッシュアドレスが発生され、この
リフレッシュアドレスに従ってメモリセルデータのリフ
レッシュが行なわれ、リフレッシュ完了後メモリアレイ
はプリチャージ状態に復帰する。
【０００８】この図１６に示すように、外部からの制御
信号をクロック信号ＣＬＫに同期して与えることによ
り、内部の動作開始タイミングは、このクロック信号Ｃ
ＬＫの立上がりエッジをトリガとして決定することがで
き、外部制御信号に対するスキューなどに起因する内部
動作タイミングマージンを設定する必要がなく、高速で
内部動作を行なうことができる。
信号をクロック信号ＣＬＫに同期して与えることによ
り、内部の動作開始タイミングは、このクロック信号Ｃ
ＬＫの立上がりエッジをトリガとして決定することがで
き、外部制御信号に対するスキューなどに起因する内部
動作タイミングマージンを設定する必要がなく、高速で
内部動作を行なうことができる。
【０００９】図１７は、従来のＳＤＲＡＭの内部構成を
概略的に示す図である。図１７において、ＳＤＲＡＭ
ＳＤは、複数のメモリバンクＢＫ０〜ＢＫｎと、それら
のメモリバンクＢＫ０〜ＢＫｎに共通に結合され、デー
タの入出力を行なうデータ入出力バッファＤＢを含む。
メモリバンクＢＫ０〜ＢＫｎの各々は、他のメモリバン
クの活性／非活性状態にかかわらず、活性状態／非活性
状態へ駆動することができる。たとえば、メモリバンク
ＢＫ０が活性状態にあり、メモリセル行が選択状態にあ
るとき、メモリバンクＢＫ１を活性状態へ駆動してメモ
リセル行を選択状態へ駆動し、またこの選択状態とされ
たメモリセル行を非選択状態としてプリチャージ状態
（非活性状態）へ駆動することもできる。
概略的に示す図である。図１７において、ＳＤＲＡＭ
ＳＤは、複数のメモリバンクＢＫ０〜ＢＫｎと、それら
のメモリバンクＢＫ０〜ＢＫｎに共通に結合され、デー
タの入出力を行なうデータ入出力バッファＤＢを含む。
メモリバンクＢＫ０〜ＢＫｎの各々は、他のメモリバン
クの活性／非活性状態にかかわらず、活性状態／非活性
状態へ駆動することができる。たとえば、メモリバンク
ＢＫ０が活性状態にあり、メモリセル行が選択状態にあ
るとき、メモリバンクＢＫ１を活性状態へ駆動してメモ
リセル行を選択状態へ駆動し、またこの選択状態とされ
たメモリセル行を非選択状態としてプリチャージ状態
（非活性状態）へ駆動することもできる。
【００１０】リードコマンドおよびライトコマンドは、
メモリバンクを指定するバンクアドレスとともに与えら
れる。バンクアドレスにより指定されたメモリバンクに
対してデータ入出力バッファＤＢを介してデータの入出
力を行なうことができる。したがって、１つのメモリバ
ンクへのアクセス時に他のメモリバンクの活性／非活性
化を行なうことにより、これらのメモリバンクを順次ア
クセスすることができ、ページ切換（異なるワード線を
選択する）のときにおいても、メモリアレイをプリチャ
ージ状態に設定する必要がなく、外部からは連続的にデ
ータのアクセスを行なうことができる。特に、画像処理
などにおいて画面上の所定の小領域のデータのアクセス
を行なう場合、メモリバンクＢＫ０〜ＢＫｎ各々が、画
面上の異なる走査線上の画素データを格納する構成とす
ることにより、小領域データを、高速でアクセスするこ
とができる。また、このメモリバンクＢＫ０〜ＢＫｎを
同時に選択状態とした場合、これらメモリバンクＢＫ０
〜ＢＫｎを２次キャッシュとして用いることができ、キ
ャッシュミス時のペナルティを低減することができる。
メモリバンクを指定するバンクアドレスとともに与えら
れる。バンクアドレスにより指定されたメモリバンクに
対してデータ入出力バッファＤＢを介してデータの入出
力を行なうことができる。したがって、１つのメモリバ
ンクへのアクセス時に他のメモリバンクの活性／非活性
化を行なうことにより、これらのメモリバンクを順次ア
クセスすることができ、ページ切換（異なるワード線を
選択する）のときにおいても、メモリアレイをプリチャ
ージ状態に設定する必要がなく、外部からは連続的にデ
ータのアクセスを行なうことができる。特に、画像処理
などにおいて画面上の所定の小領域のデータのアクセス
を行なう場合、メモリバンクＢＫ０〜ＢＫｎ各々が、画
面上の異なる走査線上の画素データを格納する構成とす
ることにより、小領域データを、高速でアクセスするこ
とができる。また、このメモリバンクＢＫ０〜ＢＫｎを
同時に選択状態とした場合、これらメモリバンクＢＫ０
〜ＢＫｎを２次キャッシュとして用いることができ、キ
ャッシュミス時のペナルティを低減することができる。
【００１１】図１８は、図１７に示す半導体記憶装置の
全体の構成をより具体的に示す図である。図１８におい
ては、４つのバンクが設けられる構成が一例として示さ
れる。
全体の構成をより具体的に示す図である。図１８におい
ては、４つのバンクが設けられる構成が一例として示さ
れる。
【００１２】図１８において、この半導体記憶装置は、
互いに活性／非活性状態へ駆動することのできるアレイ
バンク１ａ、１ｂ、１ｃおよび１ｄを含む。ここで、活
性状態とは、アレイ内においてワード線が選択されかつ
センスアンプがメモリセルデータをラッチしている状態
を示し、非活性状態はすべてのワード線が非選択状態に
ありかつセンスアンプも非活性状態にありかつビット線
対の各ビット線が所定の電圧レベルにプリチャージされ
ている状態を示す。これらのアレイバンク１ａ〜１ｄの
各々は同じ構成を有し、図１８においては、アレイバン
ク１ａの構成を示す。アレイバンク１ａは、行列状に配
列される複数のメモリセルＭＣを有するメモリアレイ１
ａａと、このメモリアレイ１ａａにおける行選択に関連
する動作を行なうロウ系周辺回路１ａｂを含む。メモリ
アレイ１ａａにおいては、メモリセルＭＣの各行に対応
してワード線ＷＬが配設され、メモリセルＭＣの各列に
対応してビット線対ＢＬＰが配設される。図１８におい
ては、一本のワード線ＷＬと１つのビット線対ＢＬＰと
これらの交差部に配置されるメモリセルＭＣを代表的に
示す。
互いに活性／非活性状態へ駆動することのできるアレイ
バンク１ａ、１ｂ、１ｃおよび１ｄを含む。ここで、活
性状態とは、アレイ内においてワード線が選択されかつ
センスアンプがメモリセルデータをラッチしている状態
を示し、非活性状態はすべてのワード線が非選択状態に
ありかつセンスアンプも非活性状態にありかつビット線
対の各ビット線が所定の電圧レベルにプリチャージされ
ている状態を示す。これらのアレイバンク１ａ〜１ｄの
各々は同じ構成を有し、図１８においては、アレイバン
ク１ａの構成を示す。アレイバンク１ａは、行列状に配
列される複数のメモリセルＭＣを有するメモリアレイ１
ａａと、このメモリアレイ１ａａにおける行選択に関連
する動作を行なうロウ系周辺回路１ａｂを含む。メモリ
アレイ１ａａにおいては、メモリセルＭＣの各行に対応
してワード線ＷＬが配設され、メモリセルＭＣの各列に
対応してビット線対ＢＬＰが配設される。図１８におい
ては、一本のワード線ＷＬと１つのビット線対ＢＬＰと
これらの交差部に配置されるメモリセルＭＣを代表的に
示す。
【００１３】ロウ系周辺回路１ａｂは、ビット線対ＢＬ
Ｐそれぞれに対して設けられ、活性化時対応のビット線
対の電位を相補的に増幅するセンスアンプ回路、および
活性化時各ビット線対ＢＬＰの電位を所定電位レベルに
プリチャージするビット線プリチャージ回路等を含む。
Ｐそれぞれに対して設けられ、活性化時対応のビット線
対の電位を相補的に増幅するセンスアンプ回路、および
活性化時各ビット線対ＢＬＰの電位を所定電位レベルに
プリチャージするビット線プリチャージ回路等を含む。
【００１４】これらのアレイバンク１ａ〜１ｄそれぞれ
に対応して、対応のアレイバンクの活性／非活性を行な
うためのバンク駆動回路２ａ、２ｂ、２ｃおよび２ｄ
と、ロウアドレスラッチ３ａ、３ｂ、３ｃおよび３ｄが
設けられる。バンク駆動回路２ａ〜２ｄの各々は同じ構
成を備え、図１８においては、バンク駆動回路２ａの構
成を示す。バンク駆動回路２ａは、バンク活性化制御回
路４からのバンク活性化信号ＡＣＴ０に従って対応のア
レイバンクのロウ系周辺回路１ａｂの動作を制御するロ
ウ系制御回路２ａａと、このロウ系制御回路２ａａの制
御の下に、対応のロウアドレスラッチ３ａから与えられ
るロウアドレス信号ＲＡ０をデコードし、そのデコード
結果に従って対応のメモリアレイ１ａａのアドレス指定
されたワード線を選択状態へ駆動するロウ選択回路２ａ
ｂを含む。このロウ選択回路２ａｂは、ロウデコーダお
よびこのロウデコーダの出力信号に従ってアドレス指定
されたワード線を選択状態／非選択状態へ駆動するワー
ド線ドライブ回路を含む。
に対応して、対応のアレイバンクの活性／非活性を行な
うためのバンク駆動回路２ａ、２ｂ、２ｃおよび２ｄ
と、ロウアドレスラッチ３ａ、３ｂ、３ｃおよび３ｄが
設けられる。バンク駆動回路２ａ〜２ｄの各々は同じ構
成を備え、図１８においては、バンク駆動回路２ａの構
成を示す。バンク駆動回路２ａは、バンク活性化制御回
路４からのバンク活性化信号ＡＣＴ０に従って対応のア
レイバンクのロウ系周辺回路１ａｂの動作を制御するロ
ウ系制御回路２ａａと、このロウ系制御回路２ａａの制
御の下に、対応のロウアドレスラッチ３ａから与えられ
るロウアドレス信号ＲＡ０をデコードし、そのデコード
結果に従って対応のメモリアレイ１ａａのアドレス指定
されたワード線を選択状態へ駆動するロウ選択回路２ａ
ｂを含む。このロウ選択回路２ａｂは、ロウデコーダお
よびこのロウデコーダの出力信号に従ってアドレス指定
されたワード線を選択状態／非選択状態へ駆動するワー
ド線ドライブ回路を含む。
【００１５】ロウアドレスラッチ３ａ〜３ｄの構成は後
に詳細に説明するが、バンク活性化制御回路４からのバ
ンク指示信号に従って与えられたアドレス信号を取込
み、ラッチしかつ出力する。これらのバンク駆動回路２
ａ〜２ｄおよびロウアドレスラッチ３ａ〜３ｄは、バン
ク活性化制御回路４の制御の下に互いに独立にその動作
が制御される。
に詳細に説明するが、バンク活性化制御回路４からのバ
ンク指示信号に従って与えられたアドレス信号を取込
み、ラッチしかつ出力する。これらのバンク駆動回路２
ａ〜２ｄおよびロウアドレスラッチ３ａ〜３ｄは、バン
ク活性化制御回路４の制御の下に互いに独立にその動作
が制御される。
【００１６】バンク活性化制御回路４は、コマンドデコ
ーダ５からの動作モード指示信号とアドレスバッファ６
からのバンクアドレス信号ＢＡｉとを受け、このバンク
アドレス信号ＢＡｉが指定するバンクに対してのみ、こ
のコマンドデコーダ５から与えられた動作モードに従っ
て制御信号を生成する。図１８においては、バンク活性
化制御回路４からは、バンク活性化信号ＡＣＴ０、ＡＣ
Ｔ１、ＡＣＴ２およびＡＣＴ３がバンク駆動回路２ａ、
２ｂ、２ｃおよび２ｄへそれぞれ与えられる構成が一例
として示される。このバンク活性化制御回路４は、コマ
ンドデコーダ５からのアレイ活性化指示信号φａとプリ
チャージ指示信号φｐとアドレスバッファ６からのバン
クアドレス信号Ｂｉとに従ってこのバンク活性化信号の
活性／非活性を制御する。
ーダ５からの動作モード指示信号とアドレスバッファ６
からのバンクアドレス信号ＢＡｉとを受け、このバンク
アドレス信号ＢＡｉが指定するバンクに対してのみ、こ
のコマンドデコーダ５から与えられた動作モードに従っ
て制御信号を生成する。図１８においては、バンク活性
化制御回路４からは、バンク活性化信号ＡＣＴ０、ＡＣ
Ｔ１、ＡＣＴ２およびＡＣＴ３がバンク駆動回路２ａ、
２ｂ、２ｃおよび２ｄへそれぞれ与えられる構成が一例
として示される。このバンク活性化制御回路４は、コマ
ンドデコーダ５からのアレイ活性化指示信号φａとプリ
チャージ指示信号φｐとアドレスバッファ６からのバン
クアドレス信号Ｂｉとに従ってこのバンク活性化信号の
活性／非活性を制御する。
【００１７】コマンドデコーダ５は、クロック信号ＣＬ
Ｋの立上がりエッジで外部からの信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳおよび／ＷＥを取込む制御信号入力バッフ
ァ７から与えられる信号をクロック信号ＣＬＫに同期し
てデコードし、これらの信号の状態に応じて動作モード
指示信号を生成する。このコマンドデコーダ５は、その
経路は示さないが、アドレスバッファ６からの特定のア
ドレス信号ビットを動作モード指示信号を生成するため
に利用することもある（これについては後に説明す
る）。
Ｋの立上がりエッジで外部からの信号／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳおよび／ＷＥを取込む制御信号入力バッフ
ァ７から与えられる信号をクロック信号ＣＬＫに同期し
てデコードし、これらの信号の状態に応じて動作モード
指示信号を生成する。このコマンドデコーダ５は、その
経路は示さないが、アドレスバッファ６からの特定のア
ドレス信号ビットを動作モード指示信号を生成するため
に利用することもある（これについては後に説明す
る）。
【００１８】アドレスバッファ６は、クロック信号ＣＬ
Ｋの立上がりエッジに同期して、外部からのアドレス信
号ＡＤおよびバンクアドレス信号ＢＡを取込み内部アド
レス信号ＡＤｉおよび内部バンクアドレス信号ＢＡｉを
生成する。
Ｋの立上がりエッジに同期して、外部からのアドレス信
号ＡＤおよびバンクアドレス信号ＢＡを取込み内部アド
レス信号ＡＤｉおよび内部バンクアドレス信号ＢＡｉを
生成する。
【００１９】この半導体記憶装置は、リフレッシュ動作
を行なうために、コマンドデコーダ５からのリフレッシ
ュモード指示信号φｒに従ってリフレッシュに必要な制
御信号を生成するリフレッシュ制御回路８と、このリフ
レッシュ制御回路８の制御の下に、活性化されてリフレ
ッシュされるべきメモリセルを指定するリフレッシュア
ドレスを生成するリフレッシュカウンタ９と、このリフ
レッシュ制御回路８の制御の下に、アドレスバッファ６
からの内部アドレス信号ＡＤｉおよびリフレッシュカウ
ンタ９からのリフレッシュアドレスのいずれかを選択し
てロウアドレスラッチ３ａ〜３ｄへ与えるマルチプレク
サ１０を含む。
を行なうために、コマンドデコーダ５からのリフレッシ
ュモード指示信号φｒに従ってリフレッシュに必要な制
御信号を生成するリフレッシュ制御回路８と、このリフ
レッシュ制御回路８の制御の下に、活性化されてリフレ
ッシュされるべきメモリセルを指定するリフレッシュア
ドレスを生成するリフレッシュカウンタ９と、このリフ
レッシュ制御回路８の制御の下に、アドレスバッファ６
からの内部アドレス信号ＡＤｉおよびリフレッシュカウ
ンタ９からのリフレッシュアドレスのいずれかを選択し
てロウアドレスラッチ３ａ〜３ｄへ与えるマルチプレク
サ１０を含む。
【００２０】リフレッシュ制御回路８は、コマンドデコ
ーダ５からリフレッシュ指示信号φｒが与えられると、
バンク活性化制御回路４へリフレッシュ動作に必要な制
御信号を与える。このリフレッシュモード時において
は、バンク活性化制御回路４を介して、メモリアレイバ
ンク１ａ〜１ｄのすべてがリフレッシュ動作を行なう。
次に、この図１８に示す半導体記憶装置のリフレッシュ
時の動作を図１９に示すタイミングチャート図を参照し
て説明する。
ーダ５からリフレッシュ指示信号φｒが与えられると、
バンク活性化制御回路４へリフレッシュ動作に必要な制
御信号を与える。このリフレッシュモード時において
は、バンク活性化制御回路４を介して、メモリアレイバ
ンク１ａ〜１ｄのすべてがリフレッシュ動作を行なう。
次に、この図１８に示す半導体記憶装置のリフレッシュ
時の動作を図１９に示すタイミングチャート図を参照し
て説明する。
【００２１】今、クロックサイクル♯０において、ロウ
アドレスストローブ信号／ＲＡＳおよびチップセレクト
信号／ＣＳをＬレベルに設定し、かつコラムアドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
ＥをＨレベルに設定し、アクティブコマンドを与える。
このアクティブコマンドが与えられると、コマンドデコ
ーダ５は、アレイ活性化指示信号φａを発生してバンク
活性化制御回路４へ与える。バンク活性化制御回路４
は、このアレイ活性化指示信号φａが与えられると、ア
ドレスバッファ６から与えられたバンクアドレス信号Ｂ
Ａｉに従って、指定されたアレイバンクに対応するロウ
アドレスラッチへラッチ指示信号を与えかつ対応のバン
ク駆動回路へアレイ活性化信号ＡＣＴを活性状態に駆動
する。
アドレスストローブ信号／ＲＡＳおよびチップセレクト
信号／ＣＳをＬレベルに設定し、かつコラムアドレスス
トローブ信号／ＣＡＳおよびライトイネーブル信号／Ｗ
ＥをＨレベルに設定し、アクティブコマンドを与える。
このアクティブコマンドが与えられると、コマンドデコ
ーダ５は、アレイ活性化指示信号φａを発生してバンク
活性化制御回路４へ与える。バンク活性化制御回路４
は、このアレイ活性化指示信号φａが与えられると、ア
ドレスバッファ６から与えられたバンクアドレス信号Ｂ
Ａｉに従って、指定されたアレイバンクに対応するロウ
アドレスラッチへラッチ指示信号を与えかつ対応のバン
ク駆動回路へアレイ活性化信号ＡＣＴを活性状態に駆動
する。
【００２２】マルチプレクサ１０は、このアドレスバッ
ファ６から与えられる内部アドレス信号ＡＤｉを選択し
ており、バンクアドレスが指定するアレイバンクに対応
して設けられたロウアドレスラッチがこのマルチプレク
サ１０を介して与えられた内部アドレス信号を取込み内
部ロウアドレス信号ＲＡを生成する。これにより、アド
レス指定されたバンクに対応するバンク駆動回路が活性
化され、指定されたバンクにおいて行選択動作が行なわ
れる。
ファ６から与えられる内部アドレス信号ＡＤｉを選択し
ており、バンクアドレスが指定するアレイバンクに対応
して設けられたロウアドレスラッチがこのマルチプレク
サ１０を介して与えられた内部アドレス信号を取込み内
部ロウアドレス信号ＲＡを生成する。これにより、アド
レス指定されたバンクに対応するバンク駆動回路が活性
化され、指定されたバンクにおいて行選択動作が行なわ
れる。
【００２３】リフレッシュ動作を行なうためには、この
活性状態にあるバンクを一旦非活性状態へ駆動する必要
があるため、クロックサイクル♯３において信号／Ｃ
Ｓ、／ＲＡＳおよび／ＷＥをＬレベルに設定しかつコラ
ムアドレスストローブ信号／ＣＡＳをＨレベルに設定し
てプリチャージコマンドを与える。このプリチャージコ
マンドが与えられると、コマンドデコーダ５が、プリチ
ャージ指示信号φｐを発生してバンク活性化制御回路４
へ与える。このプリチャージコマンドは、２種類のプリ
チャージコマンドを有している。１つは、１つのバンク
のみをプリチャージ状態へ復帰させるシングルプリチャ
ージコマンドであり、もう１つはすべてのバンクを同時
にプリチャージ状態に復帰させる全バンクプリチャージ
指示信号である。このシングルプリチャージコマンドお
よび全バンクプリチャージコマンドは、アドレス信号Ａ
Ｄの特定のビット（たとえばビットＡ１０）のＨレベル
およびＬレベルにより設定される。このプリチャージコ
マンドにより、活性状態にあるバンクに対するバンク活
性化信号ＡＣＴが非活性状態のＬレベルへ駆動され、ア
レイバンク１ａ〜１ｄが、それぞれバンク駆動回路２ａ
〜２ｄの制御の下にプリチャージ状態に復帰する。
活性状態にあるバンクを一旦非活性状態へ駆動する必要
があるため、クロックサイクル♯３において信号／Ｃ
Ｓ、／ＲＡＳおよび／ＷＥをＬレベルに設定しかつコラ
ムアドレスストローブ信号／ＣＡＳをＨレベルに設定し
てプリチャージコマンドを与える。このプリチャージコ
マンドが与えられると、コマンドデコーダ５が、プリチ
ャージ指示信号φｐを発生してバンク活性化制御回路４
へ与える。このプリチャージコマンドは、２種類のプリ
チャージコマンドを有している。１つは、１つのバンク
のみをプリチャージ状態へ復帰させるシングルプリチャ
ージコマンドであり、もう１つはすべてのバンクを同時
にプリチャージ状態に復帰させる全バンクプリチャージ
指示信号である。このシングルプリチャージコマンドお
よび全バンクプリチャージコマンドは、アドレス信号Ａ
Ｄの特定のビット（たとえばビットＡ１０）のＨレベル
およびＬレベルにより設定される。このプリチャージコ
マンドにより、活性状態にあるバンクに対するバンク活
性化信号ＡＣＴが非活性状態のＬレベルへ駆動され、ア
レイバンク１ａ〜１ｄが、それぞれバンク駆動回路２ａ
〜２ｄの制御の下にプリチャージ状態に復帰する。
【００２４】プリチャージ動作に必要なクロックサイク
ルが経過すると、クロックサイクル♯６において、チッ
プセレクト信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを
Ｌレベルに設定しかつライトイネーブル信号／ＷＥをＨ
レベルに設定する。コマンドデコーダ５は、この制御信
号入力バッファ７から与えられる信号の状態に従ってリ
フレッシュコマンドが与えられたと判定し、リフレッシ
ュ指示信号φｒを発生してリフレッシュ制御回路８へ与
える。このリフレッシュ制御回路８は、リフレッシュ指
示信号φｒに従ってリフレッシュカウンタ９を起動して
リフレッシュアドレスを発生させかつマルチプレクサ１
０にこのリフレッシュカウンタ９からのリフレッシュア
ドレスを選択させる。一方、バンク活性化制御回路４
は、このリフレッシュ制御回路７からの制御信号の下
に、すべてのバンクを活性化するため、アレイ活性化信
号ＡＣＴ０〜ＡＣＴ３を活性状態へ駆動する。これによ
り、ロウアドレスラッチ３ａ〜３ｄには、リフレッシュ
カウンタ８からのリフレッシュアドレスがラッチされ、
バンク駆動回路２ａ〜２ｄがすべて動作して、アレイバ
ンク１ａ〜１ｄにおいて、リフレッシュアドレスが指定
する行のメモリセルのリフレッシュが行なわれる。リフ
レッシュ動作時においては、このアレイ活性化信号ＡＣ
Ｔ０〜ＡＣＴ３は所定期間のみ活性状態へ駆動され、こ
の所定期間が経過すると、アレイ活性化信号ＡＣＴ０〜
ＡＣＴ３は非活性状態へ復帰する（図１９においてクロ
ックサイクル♯９においてアレイ活性化信号ＡＣＴ０〜
ＡＣＴ３が非活性状態へ駆動される）。これにより、す
べてのバンクに対するリフレッシュを行なうことがで
き、記憶データの定期的なリフレッシュを行なうことが
できる。
ルが経過すると、クロックサイクル♯６において、チッ
プセレクト信号／ＣＳ、ロウアドレスストローブ信号／
ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを
Ｌレベルに設定しかつライトイネーブル信号／ＷＥをＨ
レベルに設定する。コマンドデコーダ５は、この制御信
号入力バッファ７から与えられる信号の状態に従ってリ
フレッシュコマンドが与えられたと判定し、リフレッシ
ュ指示信号φｒを発生してリフレッシュ制御回路８へ与
える。このリフレッシュ制御回路８は、リフレッシュ指
示信号φｒに従ってリフレッシュカウンタ９を起動して
リフレッシュアドレスを発生させかつマルチプレクサ１
０にこのリフレッシュカウンタ９からのリフレッシュア
ドレスを選択させる。一方、バンク活性化制御回路４
は、このリフレッシュ制御回路７からの制御信号の下
に、すべてのバンクを活性化するため、アレイ活性化信
号ＡＣＴ０〜ＡＣＴ３を活性状態へ駆動する。これによ
り、ロウアドレスラッチ３ａ〜３ｄには、リフレッシュ
カウンタ８からのリフレッシュアドレスがラッチされ、
バンク駆動回路２ａ〜２ｄがすべて動作して、アレイバ
ンク１ａ〜１ｄにおいて、リフレッシュアドレスが指定
する行のメモリセルのリフレッシュが行なわれる。リフ
レッシュ動作時においては、このアレイ活性化信号ＡＣ
Ｔ０〜ＡＣＴ３は所定期間のみ活性状態へ駆動され、こ
の所定期間が経過すると、アレイ活性化信号ＡＣＴ０〜
ＡＣＴ３は非活性状態へ復帰する（図１９においてクロ
ックサイクル♯９においてアレイ活性化信号ＡＣＴ０〜
ＡＣＴ３が非活性状態へ駆動される）。これにより、す
べてのバンクに対するリフレッシュを行なうことがで
き、記憶データの定期的なリフレッシュを行なうことが
できる。
【００２５】
【発明が解決しようとする課題】図２０は、このＳＤＲ
ＡＭを用いた処理システムの構成を概略的に示す図であ
る。図２０において、ＳＤＲＡＭ ＳＤは、メモリバス
１１を介してメモリコントローラＭＣＴに接続される。
このメモリコントローラＭＣＴはシステムバス１３を介
してプロセサＰＵに接続される。このメモリコントロー
ラＭＣＴは、バンク管理メモリＢＭＭに接続される。メ
モリコントローラＭＣＴは、所定時間間隔ごとにプロセ
サＰＵに対し、システムバス１３を介してウエイトをか
け、プロセサＰＵを待機状態に置く。この状態で、メモ
リコントローラＭＣＴはＳＤＲＡＭＳＤにリフレッシュ
指示を与える。メモリコントローラＭＣＴは、通常アク
セスモード時、バンクそれぞれに対し、バンクが活性状
態にあるか否か、および活性状態にあるバンクのロウア
ドレスを格納するバンクロウアドレスをバンク管理メモ
リＢＭＭに格納し、このＳＤＲＡＭ ＳＤのバンクの状
態を常時管理する。
ＡＭを用いた処理システムの構成を概略的に示す図であ
る。図２０において、ＳＤＲＡＭ ＳＤは、メモリバス
１１を介してメモリコントローラＭＣＴに接続される。
このメモリコントローラＭＣＴはシステムバス１３を介
してプロセサＰＵに接続される。このメモリコントロー
ラＭＣＴは、バンク管理メモリＢＭＭに接続される。メ
モリコントローラＭＣＴは、所定時間間隔ごとにプロセ
サＰＵに対し、システムバス１３を介してウエイトをか
け、プロセサＰＵを待機状態に置く。この状態で、メモ
リコントローラＭＣＴはＳＤＲＡＭＳＤにリフレッシュ
指示を与える。メモリコントローラＭＣＴは、通常アク
セスモード時、バンクそれぞれに対し、バンクが活性状
態にあるか否か、および活性状態にあるバンクのロウア
ドレスを格納するバンクロウアドレスをバンク管理メモ
リＢＭＭに格納し、このＳＤＲＡＭ ＳＤのバンクの状
態を常時管理する。
【００２６】メモリコントローラＭＣＴが、このメモリ
バス１１を介してＳＤＲＡＭ ＳＤに対しリフレッシュ
を行なった後、メモリコントローラＭＣＴは、バンク管
理メモリＢＭＭを参照して、このＳＤＲＡＭ ＳＤをリ
フレッシュ前の状態に復帰させる。すなわち、活性状態
にあったバンクに対するアクティブコマンドをそのロウ
アドレスとともに与える。このＳＤＲＡＭ ＳＤの状態
が復帰した後に、メモリコントローラＭＧは、プロセサ
ＰＵに対しアクセス許可を与える。したがって、単にリ
フレッシュをＳＤＲＡＭ ＳＤに対して行なっていると
きのみならず、このリフレッシュ完了後ＳＤＲＡＭ Ｓ
Ｄを元の状態の復帰させるまでの間、プロセサＰＵは、
ＳＤＲＡＭ ＳＤへアクセスすることができず、リフレ
ッシュのためのペナルティが大きくなるという問題が生
じる。
バス１１を介してＳＤＲＡＭ ＳＤに対しリフレッシュ
を行なった後、メモリコントローラＭＣＴは、バンク管
理メモリＢＭＭを参照して、このＳＤＲＡＭ ＳＤをリ
フレッシュ前の状態に復帰させる。すなわち、活性状態
にあったバンクに対するアクティブコマンドをそのロウ
アドレスとともに与える。このＳＤＲＡＭ ＳＤの状態
が復帰した後に、メモリコントローラＭＧは、プロセサ
ＰＵに対しアクセス許可を与える。したがって、単にリ
フレッシュをＳＤＲＡＭ ＳＤに対して行なっていると
きのみならず、このリフレッシュ完了後ＳＤＲＡＭ Ｓ
Ｄを元の状態の復帰させるまでの間、プロセサＰＵは、
ＳＤＲＡＭ ＳＤへアクセスすることができず、リフレ
ッシュのためのペナルティが大きくなるという問題が生
じる。
【００２７】このリフレッシュ完了後、ＳＤＲＡＭ Ｓ
Ｄを元の状態に復帰させるためには、リフレッシュ指示
を与えるときに、活性状態にあったバンクの数と同じク
ロックサイクル数が必要となる。アクティブコマンドは
１つのバンクアドレスとともにしか与えられないためで
あり、すなわち１つのバンクに対してアクティブコマン
ドが与えることができるだけであるためである。したが
って、このＳＤＲＡＭＳＤの記憶容量が増大しそのアレ
イバンクの数が増大すると、リフレッシュ実行時におい
てプロセサＰＵがウエイト状態となるクロックサイクル
数が増大し、リフレッシュのためのペナルティが大きく
なるという問題が生じる。すなわち、このリフレッシュ
を行なう場合、プロセサＰＵがＳＤＲＡＭ ＳＤへアク
セスすることができずウエイト状態となり、ＳＤＲＡＭ
ＳＤをバンク構成にし、バンクを順次活性化すること
によりバンクのページ切換時のプリチャージ時間の影響
を受けることなくアクセスするというバンク構成の利点
が損なわれる。
Ｄを元の状態に復帰させるためには、リフレッシュ指示
を与えるときに、活性状態にあったバンクの数と同じク
ロックサイクル数が必要となる。アクティブコマンドは
１つのバンクアドレスとともにしか与えられないためで
あり、すなわち１つのバンクに対してアクティブコマン
ドが与えることができるだけであるためである。したが
って、このＳＤＲＡＭＳＤの記憶容量が増大しそのアレ
イバンクの数が増大すると、リフレッシュ実行時におい
てプロセサＰＵがウエイト状態となるクロックサイクル
数が増大し、リフレッシュのためのペナルティが大きく
なるという問題が生じる。すなわち、このリフレッシュ
を行なう場合、プロセサＰＵがＳＤＲＡＭ ＳＤへアク
セスすることができずウエイト状態となり、ＳＤＲＡＭ
ＳＤをバンク構成にし、バンクを順次活性化すること
によりバンクのページ切換時のプリチャージ時間の影響
を受けることなくアクセスするというバンク構成の利点
が損なわれる。
【００２８】また、メモリコントローラＭＣＴは、バン
ク管理メモリＢＭＭにこのＳＤＲＡＭ ＳＤの各バンク
の状況を示す情報を格納している。したがって、このＳ
ＤＲＡＭ ＳＤのバンクの数が増大した場合、バンク管
理メモリＢＭＭの容量も増大し、またメモリコントロー
ラＭＣＴが、各バンクの状況を管理するための負荷も大
きくなるという問題が生じる。
ク管理メモリＢＭＭにこのＳＤＲＡＭ ＳＤの各バンク
の状況を示す情報を格納している。したがって、このＳ
ＤＲＡＭ ＳＤのバンクの数が増大した場合、バンク管
理メモリＢＭＭの容量も増大し、またメモリコントロー
ラＭＣＴが、各バンクの状況を管理するための負荷も大
きくなるという問題が生じる。
【００２９】このリフレッシュが行なわれた後、再び外
部のメモリコントローラの制御の下に、メモリをリフレ
ッシュ前の状態に復帰させることは、バンクのないＳＤ
ＲＡＭにおいても必要である。したがって、バンクのな
いＳＤＲＡＭにおいても、リフレッシュ完了後の、外部
のメモリコントローラの負荷が大きいという問題が生じ
る。
部のメモリコントローラの制御の下に、メモリをリフレ
ッシュ前の状態に復帰させることは、バンクのないＳＤ
ＲＡＭにおいても必要である。したがって、バンクのな
いＳＤＲＡＭにおいても、リフレッシュ完了後の、外部
のメモリコントローラの負荷が大きいという問題が生じ
る。
【００３０】それゆえ、この発明の目的は、リフレッシ
ュ実行時、外部コントローラの負荷を増加させることな
くリフレッシュ前の状態にメモリアレイを容易に復帰さ
せることのできる半導体記憶装置を提供することであ
る。
ュ実行時、外部コントローラの負荷を増加させることな
くリフレッシュ前の状態にメモリアレイを容易に復帰さ
せることのできる半導体記憶装置を提供することであ
る。
【００３１】この発明の他の目的は、リフレッシュ時の
ペナルティが低減されたマルチバンク半導体記憶装置を
提供することである。
ペナルティが低減されたマルチバンク半導体記憶装置を
提供することである。
【００３２】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、アドレス記憶手段を有しかつ外部からのアド
レス信号を受けてアドレス記憶手段に格納するとともに
内部アドレス信号を発生するアドレス発生手段と、この
内部アドレス信号に従ってアドレス指定されたメモリセ
ルを選択するためのメモリセル選択手段と、リフレッシ
ュ指示に応答して、このアドレス発生手段のアドレス記
憶手段に記憶された内部アドレス信号を受けて保持する
アドレス退避手段と、リフレッシュ指示に応答してアド
レス発生手段を介してメモリセル選択手段へリフレッシ
ュすべきメモリセルを指定するリフレッシュアドレス信
号を与えかつメモリセル選択手段を活性化するリフレッ
シュ活性化手段と、リフレッシュ指示によるリフレッシ
ュ動作完了時、退避アドレスに従ってこのリフレッシュ
指示が与えられたときに選択状態にあったメモリセルを
再び選択状態に設定する再設定手段を備える。
憶装置は、アドレス記憶手段を有しかつ外部からのアド
レス信号を受けてアドレス記憶手段に格納するとともに
内部アドレス信号を発生するアドレス発生手段と、この
内部アドレス信号に従ってアドレス指定されたメモリセ
ルを選択するためのメモリセル選択手段と、リフレッシ
ュ指示に応答して、このアドレス発生手段のアドレス記
憶手段に記憶された内部アドレス信号を受けて保持する
アドレス退避手段と、リフレッシュ指示に応答してアド
レス発生手段を介してメモリセル選択手段へリフレッシ
ュすべきメモリセルを指定するリフレッシュアドレス信
号を与えかつメモリセル選択手段を活性化するリフレッ
シュ活性化手段と、リフレッシュ指示によるリフレッシ
ュ動作完了時、退避アドレスに従ってこのリフレッシュ
指示が与えられたときに選択状態にあったメモリセルを
再び選択状態に設定する再設定手段を備える。
【００３３】請求項２に係る半導体記憶装置は、請求項
１の再設定手段が、退避手段に退避した内部アドレス信
号をアドレス発生手段へ転送する手段と、メモリセルが
選択状態にあるか否かを示す信号を保持する活性化信号
保持手段と、この活性化信号保持手段に保持された信号
とリフレッシュ動作の完了とに従ってメモリセル選択手
段を活性化する手段を備える。
１の再設定手段が、退避手段に退避した内部アドレス信
号をアドレス発生手段へ転送する手段と、メモリセルが
選択状態にあるか否かを示す信号を保持する活性化信号
保持手段と、この活性化信号保持手段に保持された信号
とリフレッシュ動作の完了とに従ってメモリセル選択手
段を活性化する手段を備える。
【００３４】請求項３に係る半導体記憶装置は、請求項
１または２のリフレッシュ活性化手段が、リフレッシュ
指示に応答して外部からのアドレス信号をアドレス発生
手段へ与える手段を備える。
１または２のリフレッシュ活性化手段が、リフレッシュ
指示に応答して外部からのアドレス信号をアドレス発生
手段へ与える手段を備える。
【００３５】請求項４に係る半導体記憶装置は、請求項
１または２のリフレッシュ活性化手段が、リフレッシュ
指示に応答してアドレス信号を発生するリフレッシュア
ドレス発生手段と、外部からのアドレス信号とリフレッ
シュ発生手段からのアドレス信号とを受け、リフレッシ
ュ指示に応答してリフレッシュアドレス発生手段からの
アドレス信号を選択して内部アドレス発生手段へ印加す
る選択手段とを備える。
１または２のリフレッシュ活性化手段が、リフレッシュ
指示に応答してアドレス信号を発生するリフレッシュア
ドレス発生手段と、外部からのアドレス信号とリフレッ
シュ発生手段からのアドレス信号とを受け、リフレッシ
ュ指示に応答してリフレッシュアドレス発生手段からの
アドレス信号を選択して内部アドレス発生手段へ印加す
る選択手段とを備える。
【００３６】請求項５に係る半導体記憶装置は、各々が
互いに独立に活性／非活性状態へ駆動されかつ各々が一
定期間内に記憶データをリフレッシュする必要のある複
数のメモリセルを有する複数のメモリバンクと、これら
複数のメモリバンク各々に対して設けられ、活性化時与
えられたアドレス信号に従って対応のメモリバンクのア
ドレス指定されたメモリセルを選択状態へ置く複数のメ
モリセル選択手段と、バンクを特定するバンクアドレス
信号に従って、このバンクアドレス信号により特定され
たメモリバンクに対応して設けられたメモリセル選択手
段へ、外部からのアドレス信号により生成した内部アド
レス信号を与える内部アドレス発生手段を備える。この
内部アドレス発生手段は、該発生した内部アドレス信号
を保持するアドレス記憶手段を含む。
互いに独立に活性／非活性状態へ駆動されかつ各々が一
定期間内に記憶データをリフレッシュする必要のある複
数のメモリセルを有する複数のメモリバンクと、これら
複数のメモリバンク各々に対して設けられ、活性化時与
えられたアドレス信号に従って対応のメモリバンクのア
ドレス指定されたメモリセルを選択状態へ置く複数のメ
モリセル選択手段と、バンクを特定するバンクアドレス
信号に従って、このバンクアドレス信号により特定され
たメモリバンクに対応して設けられたメモリセル選択手
段へ、外部からのアドレス信号により生成した内部アド
レス信号を与える内部アドレス発生手段を備える。この
内部アドレス発生手段は、該発生した内部アドレス信号
を保持するアドレス記憶手段を含む。
【００３７】請求項５に係る半導体記憶装置は、さら
に、アドレス記憶手段に保持された内部アドレス信号を
受けて格納するためのアドレス退避手段と、リフレッシ
ュ指示に応答してこのアドレス記憶手段からアドレス退
避手段へ内部アドレス信号を退避させるための手段と、
リフレッシュ指示に応答して、複数のメモリセル選択手
段へリフレッシュすべきメモリセルを指定するリフレッ
シュアドレスを与えかつ複数のメモリセル選択手段を活
性化するリフレッシュ活性化手段と、リフレッシュ指示
によるリフレッシュ動作完了後、アドレス退避手段に退
避された内部アドレス信号をアドレス記憶手段へ転送し
かつリフレッシュ指示印加時活性状態にあったメモリバ
ンクのメモリセル選択手段を活性化する再設定手段を備
える。
に、アドレス記憶手段に保持された内部アドレス信号を
受けて格納するためのアドレス退避手段と、リフレッシ
ュ指示に応答してこのアドレス記憶手段からアドレス退
避手段へ内部アドレス信号を退避させるための手段と、
リフレッシュ指示に応答して、複数のメモリセル選択手
段へリフレッシュすべきメモリセルを指定するリフレッ
シュアドレスを与えかつ複数のメモリセル選択手段を活
性化するリフレッシュ活性化手段と、リフレッシュ指示
によるリフレッシュ動作完了後、アドレス退避手段に退
避された内部アドレス信号をアドレス記憶手段へ転送し
かつリフレッシュ指示印加時活性状態にあったメモリバ
ンクのメモリセル選択手段を活性化する再設定手段を備
える。
【００３８】請求項６に係る半導体記憶装置は、請求項
５の内部アドレス発生手段が複数のメモリバンク各々に
対応して設けられ、バンクアドレス信号により指定され
ると外部からのアドレス信号を取込み内部アドレス信号
を発生する複数の内部アドレス発生回路を含み、またア
ドレス退避手段が、これら複数の内部アドレス発生回路
各々に対応して設けられる複数のアドレス退避回路を含
む。
５の内部アドレス発生手段が複数のメモリバンク各々に
対応して設けられ、バンクアドレス信号により指定され
ると外部からのアドレス信号を取込み内部アドレス信号
を発生する複数の内部アドレス発生回路を含み、またア
ドレス退避手段が、これら複数の内部アドレス発生回路
各々に対応して設けられる複数のアドレス退避回路を含
む。
【００３９】請求項７に係る半導体記憶装置は、請求項
５または６の装置がバンクアドレス信号と外部からのメ
モリセル選択指示とに従ってバンクアドレス信号が指定
するメモリバンクに対して設けられたメモリセル選択手
段を活性化するバンク活性化手段を備え、また再設定手
段が、リフレッシュ指示に応答してバンク活性化手段か
らのバンク活性化信号を退避させて記憶するバンク退避
手段と、リフレッシュ指示によるリフレッシュ動作完了
時、このバンク退避手段に退避させたバンク活性化信号
をバンク活性化手段へ転送して対応のメモリバンクのメ
モリセル選択手段を活性化する再活性化手段を備える。
５または６の装置がバンクアドレス信号と外部からのメ
モリセル選択指示とに従ってバンクアドレス信号が指定
するメモリバンクに対して設けられたメモリセル選択手
段を活性化するバンク活性化手段を備え、また再設定手
段が、リフレッシュ指示に応答してバンク活性化手段か
らのバンク活性化信号を退避させて記憶するバンク退避
手段と、リフレッシュ指示によるリフレッシュ動作完了
時、このバンク退避手段に退避させたバンク活性化信号
をバンク活性化手段へ転送して対応のメモリバンクのメ
モリセル選択手段を活性化する再活性化手段を備える。
【００４０】請求項８に係る半導体記憶装置は請求項５
から７のいずれかのリフレッシュ活性化手段が、リフレ
ッシュ指示に応答して外部からのアドレス信号を取込ん
でリフレッシュアドレス信号として複数のメモリセル選
択手段へ与える手段を含む。
から７のいずれかのリフレッシュ活性化手段が、リフレ
ッシュ指示に応答して外部からのアドレス信号を取込ん
でリフレッシュアドレス信号として複数のメモリセル選
択手段へ与える手段を含む。
【００４１】請求項９に係る半導体記憶装置は、請求項
５から７のいずれかのリフレッシュ活性化手段が、リフ
レッシュ指示に応答してリフレッシュアドレス信号を発
生するリフレッシュアドレス発生手段と、外部からのア
ドレス信号とリフレッシュアドレス発生手段からのリフ
レッシュアドレス信号とを受け、リフレッシュ指示に応
答してリフレッシュアドレス信号を取込んで複数のメモ
リセル選択手段へ与える手段を備える。
５から７のいずれかのリフレッシュ活性化手段が、リフ
レッシュ指示に応答してリフレッシュアドレス信号を発
生するリフレッシュアドレス発生手段と、外部からのア
ドレス信号とリフレッシュアドレス発生手段からのリフ
レッシュアドレス信号とを受け、リフレッシュ指示に応
答してリフレッシュアドレス信号を取込んで複数のメモ
リセル選択手段へ与える手段を備える。
【００４２】請求項１０に係る半導体記憶装置は、請求
項７のバンク活性化手段が、複数のメモリバンク各々に
対応して設けられ、対応のメモリバンクの活性化信号を
保持する複数の活性化信号保持回路を備え、バンク退避
手段は、複数の活性化信号保持回路各々に対応して設け
られ、リフレッシュ指示に応答して対応の保持回路のバ
ンク活性化信号を受けて保持する複数の退避回路を備
え、再活性化手段は、複数のバンク退避回路の各々の保
持するバンク活性化信号を対応のバンク活性化信号保持
回路へ転送する複数の転送回路を含む。
項７のバンク活性化手段が、複数のメモリバンク各々に
対応して設けられ、対応のメモリバンクの活性化信号を
保持する複数の活性化信号保持回路を備え、バンク退避
手段は、複数の活性化信号保持回路各々に対応して設け
られ、リフレッシュ指示に応答して対応の保持回路のバ
ンク活性化信号を受けて保持する複数の退避回路を備
え、再活性化手段は、複数のバンク退避回路の各々の保
持するバンク活性化信号を対応のバンク活性化信号保持
回路へ転送する複数の転送回路を含む。
【００４３】リフレッシュ指示が与えられると、内部で
その時のアドレス信号を退避させてリフレッシュを行な
い、リフレッシュ完了後退避したアドレス信号に従って
メモリセルを選択状態に置いている。したがって、記憶
装置内部でリフレッシュ指示のメモリアレイの非活性化
およびリフレッシュ完了後の再活性化が行なわれ、外部
コントローラは、このメモリアレイの選択状態のアドレ
スを常時モニタする必要がなく、外部コントローラの負
荷が軽減される。また、内部でリフレッシュ完了後メモ
リセルの再選択を退避したアドレス信号により行なって
いるため、複数のバンクが設けられている場合において
も、これら複数のバンクを同時に再活性状態へ駆動する
ことができ、リフレッシュ完了後復帰に至るまでの処理
に要する期間を短縮することができ、リフレッシュ時の
ペナルティが軽減される。
その時のアドレス信号を退避させてリフレッシュを行な
い、リフレッシュ完了後退避したアドレス信号に従って
メモリセルを選択状態に置いている。したがって、記憶
装置内部でリフレッシュ指示のメモリアレイの非活性化
およびリフレッシュ完了後の再活性化が行なわれ、外部
コントローラは、このメモリアレイの選択状態のアドレ
スを常時モニタする必要がなく、外部コントローラの負
荷が軽減される。また、内部でリフレッシュ完了後メモ
リセルの再選択を退避したアドレス信号により行なって
いるため、複数のバンクが設けられている場合において
も、これら複数のバンクを同時に再活性状態へ駆動する
ことができ、リフレッシュ完了後復帰に至るまでの処理
に要する期間を短縮することができ、リフレッシュ時の
ペナルティが軽減される。
【００４４】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、複数のアレ
イバンク０−３を有するメモリバンク１と、このメモリ
バンク１の各アレイバンクを活性／非活性状態へ駆動す
るバンク駆動部２と、バンク駆動部２へ、ロウアドレス
信号を与えるロウアドレスラッチ回路３を含む。これら
のバンク駆動部２およびロウアドレスラッチ回路３は、
それぞれメモリバンクのアレイバンク０−３（図１８の
バンク１ａ−１ｄ）それぞれに対応して設けられるバン
ク駆動回路およびロウアドレスラッチを含む（図１８参
照）。
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図１において、この半導体記憶装置は、複数のアレ
イバンク０−３を有するメモリバンク１と、このメモリ
バンク１の各アレイバンクを活性／非活性状態へ駆動す
るバンク駆動部２と、バンク駆動部２へ、ロウアドレス
信号を与えるロウアドレスラッチ回路３を含む。これら
のバンク駆動部２およびロウアドレスラッチ回路３は、
それぞれメモリバンクのアレイバンク０−３（図１８の
バンク１ａ−１ｄ）それぞれに対応して設けられるバン
ク駆動回路およびロウアドレスラッチを含む（図１８参
照）。
【００４５】この半導体記憶装置は、さらに、外部から
与えられるアドレス信号ＡＤおよびバンクアドレス信号
ＢＡをクロック信号ＣＬＫに同期して取込み内部アドレ
ス信号ＡＤｉおよび内部バンクアドレス信号ＢＡｉを生
成するアドレスバッファ６と、クロック信号ＣＬＫに同
期して外部から与えられる制御信号／ＣＳ、／ＲＡＳ、
／ＣＡＳおよび／ＷＥを取込む制御信号入力バッファ７
と、この制御信号入力バッファ７からの内部制御信号の
クロック信号ＣＬＫの立上がりにおける状態を判定し、
その判定結果に従って動作モード指示信号を発生するコ
マンドデコーダ５を含む。これらのコマンドデコーダ
５、アドレスバッファ６、および制御信号入力バッファ
７は、従来の半導体記憶装置における構成と同じであ
る。
与えられるアドレス信号ＡＤおよびバンクアドレス信号
ＢＡをクロック信号ＣＬＫに同期して取込み内部アドレ
ス信号ＡＤｉおよび内部バンクアドレス信号ＢＡｉを生
成するアドレスバッファ６と、クロック信号ＣＬＫに同
期して外部から与えられる制御信号／ＣＳ、／ＲＡＳ、
／ＣＡＳおよび／ＷＥを取込む制御信号入力バッファ７
と、この制御信号入力バッファ７からの内部制御信号の
クロック信号ＣＬＫの立上がりにおける状態を判定し、
その判定結果に従って動作モード指示信号を発生するコ
マンドデコーダ５を含む。これらのコマンドデコーダ
５、アドレスバッファ６、および制御信号入力バッファ
７は、従来の半導体記憶装置における構成と同じであ
る。
【００４６】この半導体記憶装置は、さらに、コマンド
デコーダ５からのリフレッシュ指示信号φｒに従ってリ
フレッシュに必要な制御信号を発生するリフレッシュ制
御回路１８と、コマンドデコーダ５からのアレイ活性化
指示信号φａおよびプリチャージ指示信号φｐとバンク
アドレス信号ＢＡｉとリフレッシュ制御回路１８からの
制御信号とに従ってバンク活性化信号ＡＣＴ０−３を出
力するバンク活性化制御回路１４を含む。このバンク活
性化制御回路１４からのバンク活性化信号ＡＣＴ０−３
は、ロウアドレスラッチ回路３およびバンク駆動部２へ
与えられる。このバンク活性化信号ＡＣＴ０−ＡＣＴ３
が活性状態の間、対応のアレイバンクは活性状態に維持
される。リフレッシュ制御回路１８は、リフレッシュ指
示信号φｒが与えられると（リフレッシュ指示信号φｒ
が活性状態となると）、このバンク活性化制御回路１４
へ制御信号を与え、バンク活性化信号ＡＣＴ０−ＡＣＴ
３の活性／非活性を制御する。
デコーダ５からのリフレッシュ指示信号φｒに従ってリ
フレッシュに必要な制御信号を発生するリフレッシュ制
御回路１８と、コマンドデコーダ５からのアレイ活性化
指示信号φａおよびプリチャージ指示信号φｐとバンク
アドレス信号ＢＡｉとリフレッシュ制御回路１８からの
制御信号とに従ってバンク活性化信号ＡＣＴ０−３を出
力するバンク活性化制御回路１４を含む。このバンク活
性化制御回路１４からのバンク活性化信号ＡＣＴ０−３
は、ロウアドレスラッチ回路３およびバンク駆動部２へ
与えられる。このバンク活性化信号ＡＣＴ０−ＡＣＴ３
が活性状態の間、対応のアレイバンクは活性状態に維持
される。リフレッシュ制御回路１８は、リフレッシュ指
示信号φｒが与えられると（リフレッシュ指示信号φｒ
が活性状態となると）、このバンク活性化制御回路１４
へ制御信号を与え、バンク活性化信号ＡＣＴ０−ＡＣＴ
３の活性／非活性を制御する。
【００４７】この半導体記憶装置は、さらに、リフレッ
シュ制御回路１８の下にリフレッシュ動作ごとにそのカ
ウント値が１増分または減分されるリフレッシュカウン
タ９と、リフレッシュ制御回路１８の制御の下に、アド
レスバッファ６からの内部アドレス信号ＡＤｉとリフレ
ッシュカウンタ９からのリフレッシュアドレス信号ＲＡ
Ｄｉの一方を選択してロウアドレスラッチ回路３へ与え
るマルチプレクサ（ＭＵＸ）１０と、リフレッシュ制御
回路１８の制御の下に、ロウアドレスラッチ回路３にラ
ッチされたロウアドレスラッチを退避させて格納するロ
ウアドレス退避回路２０と、リフレッシュ制御回路１８
の制御の下に、リフレッシュ動作時、このバンク駆動部
２へ与えられるバンク活性化信号ＡＣＴ０−ＡＣＴ３を
退避させて記憶するバンク活性化情報退避回路２２を含
む。
シュ制御回路１８の下にリフレッシュ動作ごとにそのカ
ウント値が１増分または減分されるリフレッシュカウン
タ９と、リフレッシュ制御回路１８の制御の下に、アド
レスバッファ６からの内部アドレス信号ＡＤｉとリフレ
ッシュカウンタ９からのリフレッシュアドレス信号ＲＡ
Ｄｉの一方を選択してロウアドレスラッチ回路３へ与え
るマルチプレクサ（ＭＵＸ）１０と、リフレッシュ制御
回路１８の制御の下に、ロウアドレスラッチ回路３にラ
ッチされたロウアドレスラッチを退避させて格納するロ
ウアドレス退避回路２０と、リフレッシュ制御回路１８
の制御の下に、リフレッシュ動作時、このバンク駆動部
２へ与えられるバンク活性化信号ＡＣＴ０−ＡＣＴ３を
退避させて記憶するバンク活性化情報退避回路２２を含
む。
【００４８】マルチプレクサ１０は、リフレッシュ制御
回路１８がリフレッシュ動作を行なうとき、リフレッシ
ュカウンタ９からのリフレッシュアドレス信号ＲＡＤｉ
を選択してロウアドレスラッチ回路３へ与える。ロウア
ドレス退避回路２０は、このロウアドレスラッチ回路３
にラッチされている各アレイバンクに対して与えられて
いるロウアドレスをリフレッシュ動作時退避させ、リフ
レッシュ完了後その退避したロウアドレスを元のロウア
ドレスラッチへ返送する。バンク活性化情報退避回路２
２も同様、各アレイバンクに対するバンク活性化信号Ａ
ＣＴ０−ＡＣＴ３をリフレッシュ動作時退避させ、かつ
リフレッシュ完了後元のバンク駆動回路へ返送する。次
に、この図１に示す半導体記憶装置のリフレッシュ制御
回路１８の動作を図２に示すフロー図を参照して説明す
る。リフレッシュ制御回路１８は、コマンドデコーダ５
からリフレッシュ指示が与えられるか否かをモニタする
（ステップＳ１）。このリフレッシュ指示が与えられて
いる否かは、コマンドデコーダからのリフレッシュ指示
信号φｒが発生されたか（活性状態へ駆動されたか）否
かにより判定される。リフレッシュ指示信号φｒが発生
されると（活性化されると）、リフレッシュ制御回路１
８は、リフレッシュ動作を行なう必要があるため、まず
ロウアドレスラッチ回路３にラッチされている各アレイ
バンクのロウアドレスをロウアドレス退避回路２０へ退
避させ、またバンク駆動部の各バンク駆動回路へ与えら
れているバンク活性化信号を各アレイバンクごとに退避
させて格納する（ステップＳ２）。またリフレッシュカ
ウンタ９が起動され、リフレッシュアドレス信号ＲＡＤ
ｉを出力し、マルチプレクサ（ＭＡＸ）１０がこのリフ
レッシュカウンタ９からのリフレッシュアドレス信号Ｒ
ＡＤｉを選択してロウアドレスラッチ３へ与える。この
状態においてはロウアドレスラッチ回路３はラッチ状態
にあり、ロウアドレスラッチ回路３のラッチするロウア
ドレスの変化は生じない。リフレッシュ制御回路１８
は、このロウアドレス退避回路２０およびバンク活性化
情報退避回路２２へのロウアドレスおよびバンク活性化
信号の退避が完了すると、活性状態のバンクをすべて非
活性化する（ステップＳ３）。これは、単にバンク活性
化制御回路１４に対し、すべてのバンクに対するプリチ
ャージ指示信号を与えることにより実現される。
回路１８がリフレッシュ動作を行なうとき、リフレッシ
ュカウンタ９からのリフレッシュアドレス信号ＲＡＤｉ
を選択してロウアドレスラッチ回路３へ与える。ロウア
ドレス退避回路２０は、このロウアドレスラッチ回路３
にラッチされている各アレイバンクに対して与えられて
いるロウアドレスをリフレッシュ動作時退避させ、リフ
レッシュ完了後その退避したロウアドレスを元のロウア
ドレスラッチへ返送する。バンク活性化情報退避回路２
２も同様、各アレイバンクに対するバンク活性化信号Ａ
ＣＴ０−ＡＣＴ３をリフレッシュ動作時退避させ、かつ
リフレッシュ完了後元のバンク駆動回路へ返送する。次
に、この図１に示す半導体記憶装置のリフレッシュ制御
回路１８の動作を図２に示すフロー図を参照して説明す
る。リフレッシュ制御回路１８は、コマンドデコーダ５
からリフレッシュ指示が与えられるか否かをモニタする
（ステップＳ１）。このリフレッシュ指示が与えられて
いる否かは、コマンドデコーダからのリフレッシュ指示
信号φｒが発生されたか（活性状態へ駆動されたか）否
かにより判定される。リフレッシュ指示信号φｒが発生
されると（活性化されると）、リフレッシュ制御回路１
８は、リフレッシュ動作を行なう必要があるため、まず
ロウアドレスラッチ回路３にラッチされている各アレイ
バンクのロウアドレスをロウアドレス退避回路２０へ退
避させ、またバンク駆動部の各バンク駆動回路へ与えら
れているバンク活性化信号を各アレイバンクごとに退避
させて格納する（ステップＳ２）。またリフレッシュカ
ウンタ９が起動され、リフレッシュアドレス信号ＲＡＤ
ｉを出力し、マルチプレクサ（ＭＡＸ）１０がこのリフ
レッシュカウンタ９からのリフレッシュアドレス信号Ｒ
ＡＤｉを選択してロウアドレスラッチ３へ与える。この
状態においてはロウアドレスラッチ回路３はラッチ状態
にあり、ロウアドレスラッチ回路３のラッチするロウア
ドレスの変化は生じない。リフレッシュ制御回路１８
は、このロウアドレス退避回路２０およびバンク活性化
情報退避回路２２へのロウアドレスおよびバンク活性化
信号の退避が完了すると、活性状態のバンクをすべて非
活性化する（ステップＳ３）。これは、単にバンク活性
化制御回路１４に対し、すべてのバンクに対するプリチ
ャージ指示信号を与えることにより実現される。
【００４９】次いで、リフレッシュ制御回路１８が、バ
ンク活性化制御回路１４へアレイ活性化指示信号を与
え、バンク活性化制御回路１４からのバンク活性化信号
ＡＣＴ０−ＡＣＴ３をすべて活性状態へ駆動させる。こ
のとき、またバンク活性化制御回路１４は、ロウアドレ
スラッチ回路３に対し、マルチプレクサ１０を介して与
えられるリフレッシュアドレスＲＡＤｉをラッチさせ
る。次いでバンク駆動部２が活性化され、メモリバンク
１に含まれるアレイバンク０−３において行選択動作が
行なわれ、この選択行に接続されるメモリセルのリフレ
ッシュ動作が行なわれる（ステップＳ４）。このリフレ
ッシュ動作は、各アレイバンク０−３において行（ワー
ド線）が選択状態へ駆動され、この選択行に接続される
メモリセルデータがビット線に読出され、センスアンプ
によりラッチされたデータが再び元のメモリセルへ再書
込されるまでに必要とされる時間である。このリフレッ
シュ動作時においてワード線が選択状態に保持される期
間は予め定められている。
ンク活性化制御回路１４へアレイ活性化指示信号を与
え、バンク活性化制御回路１４からのバンク活性化信号
ＡＣＴ０−ＡＣＴ３をすべて活性状態へ駆動させる。こ
のとき、またバンク活性化制御回路１４は、ロウアドレ
スラッチ回路３に対し、マルチプレクサ１０を介して与
えられるリフレッシュアドレスＲＡＤｉをラッチさせ
る。次いでバンク駆動部２が活性化され、メモリバンク
１に含まれるアレイバンク０−３において行選択動作が
行なわれ、この選択行に接続されるメモリセルのリフレ
ッシュ動作が行なわれる（ステップＳ４）。このリフレ
ッシュ動作は、各アレイバンク０−３において行（ワー
ド線）が選択状態へ駆動され、この選択行に接続される
メモリセルデータがビット線に読出され、センスアンプ
によりラッチされたデータが再び元のメモリセルへ再書
込されるまでに必要とされる時間である。このリフレッ
シュ動作時においてワード線が選択状態に保持される期
間は予め定められている。
【００５０】このリフレッシュ動作が完了すると（ステ
ップＳ５）、リフレッシュ制御回路１８は、ロウアドレ
ス退避回路２０およびバンク活性化情報退避回路２２に
退避させていたロウアドレスおよびバンク活性化情報
（バンク活性化信号）をそれぞれロウアドレスラッチ回
路３およびバンク駆動部２へ返送する（ステップＳ
６）。この返送時においてもロウアドレスラッチ回路３
は、マルチプレクサ１０に対してはラッチ状態を保持し
ており、単にロウアドレス退避回路２０から返送された
ロウアドレス信号を再びラッチするだけである。
ップＳ５）、リフレッシュ制御回路１８は、ロウアドレ
ス退避回路２０およびバンク活性化情報退避回路２２に
退避させていたロウアドレスおよびバンク活性化情報
（バンク活性化信号）をそれぞれロウアドレスラッチ回
路３およびバンク駆動部２へ返送する（ステップＳ
６）。この返送時においてもロウアドレスラッチ回路３
は、マルチプレクサ１０に対してはラッチ状態を保持し
ており、単にロウアドレス退避回路２０から返送された
ロウアドレス信号を再びラッチするだけである。
【００５１】リフレッシュ動作が完了すると、マルチプ
レクサ（ＭＡＸ）１０は、リフレッシュ制御回路１８の
制御の下に、アドレスバッファ６から与えられる内部ア
ドレス信号ＡＤｉを選択する状態に設定される。リフレ
ッシュカウンタ９のカウント値（リフレッシュアドレ
ス）は、リフレッシュ動作前に１増分または減分されて
もよく、このリフレッシュ動作完了時にそのカウント値
が１増分または減分されてもよい。
レクサ（ＭＡＸ）１０は、リフレッシュ制御回路１８の
制御の下に、アドレスバッファ６から与えられる内部ア
ドレス信号ＡＤｉを選択する状態に設定される。リフレ
ッシュカウンタ９のカウント値（リフレッシュアドレ
ス）は、リフレッシュ動作前に１増分または減分されて
もよく、このリフレッシュ動作完了時にそのカウント値
が１増分または減分されてもよい。
【００５２】上述のように、リフレッシュ指示が与えら
れると、内部で活性状態にあるアドレス信号を退避さ
せ、この退避した状態でリフレッシュアドレスに従って
全アレイバンクに対するリフレッシュ動作を実行する。
リフレッシュ完了後再び退避した活性状態のロウアドレ
スを返送することにより、メモリバンク１は、この返送
されたロウアドレスおよびバンク活性化情報に従ってリ
フレッシュ前の状態に復帰する。
れると、内部で活性状態にあるアドレス信号を退避さ
せ、この退避した状態でリフレッシュアドレスに従って
全アレイバンクに対するリフレッシュ動作を実行する。
リフレッシュ完了後再び退避した活性状態のロウアドレ
スを返送することにより、メモリバンク１は、この返送
されたロウアドレスおよびバンク活性化情報に従ってリ
フレッシュ前の状態に復帰する。
【００５３】外部のコントローラは、単にリフレッシュ
指示を与えているだけであり、リフレッシュ指示印加時
において、各バンクが活性状態にあるか否かおよび活性
状態のバンクではどのロウアドレスのワード線が選択状
態にあるかを示す情報を管理する必要がなく、外部コン
トローラの負荷が軽減される。また、リフレッシュから
元の状態への復帰時においては、内部でリフレッシュ印
加時活性状態にあったアレイバンクがすべて同時に活性
状態へ復帰するため、リフレッシュからの復帰時におい
て外部からアクティブコマンドおよびバンクアドレス信
号を与えて順次アレイバンクを活性状態へ駆動する必要
がなく、高速でリフレッシュ前の状態へ復帰することが
でき、リフレッシュ時のペナルティを低減することがで
きる。
指示を与えているだけであり、リフレッシュ指示印加時
において、各バンクが活性状態にあるか否かおよび活性
状態のバンクではどのロウアドレスのワード線が選択状
態にあるかを示す情報を管理する必要がなく、外部コン
トローラの負荷が軽減される。また、リフレッシュから
元の状態への復帰時においては、内部でリフレッシュ印
加時活性状態にあったアレイバンクがすべて同時に活性
状態へ復帰するため、リフレッシュからの復帰時におい
て外部からアクティブコマンドおよびバンクアドレス信
号を与えて順次アレイバンクを活性状態へ駆動する必要
がなく、高速でリフレッシュ前の状態へ復帰することが
でき、リフレッシュ時のペナルティを低減することがで
きる。
【００５４】図３は、図１に示すマルチプレクサ１０お
よびロウアドレスラッチ回路３およびロウアドレス退避
回路２０の構成の一例を示す図である。図３において、
ロウアドレスラッチ回路３は、アレイバンク０−３それ
ぞれに対応して設けられるロウアドレスラッチ３ａ、３
ｂ、３ｃおよび３ｄを含み、ロウアドレス退避回路２０
は、これらのロウアドレスラッチ３ａ−３ｄそれぞれに
対応して設けられるロウアドレス退避ユニット２０ａ、
２０ｂ、２０ｃおよび２０ｄを含む。ロウアドレスラッ
チ３ａ−３ｄの各々は同じ構成を備え、図３において
は、ロウアドレスラッチ３ａの構成を具体的に示し、ま
た、ロウアドレス退避ユニット２０ａ〜２０ｄの各々は
同じ構成を備え、図３においてはロウアドレス退避ユニ
ット２０ａの具体的構成を示す。
よびロウアドレスラッチ回路３およびロウアドレス退避
回路２０の構成の一例を示す図である。図３において、
ロウアドレスラッチ回路３は、アレイバンク０−３それ
ぞれに対応して設けられるロウアドレスラッチ３ａ、３
ｂ、３ｃおよび３ｄを含み、ロウアドレス退避回路２０
は、これらのロウアドレスラッチ３ａ−３ｄそれぞれに
対応して設けられるロウアドレス退避ユニット２０ａ、
２０ｂ、２０ｃおよび２０ｄを含む。ロウアドレスラッ
チ３ａ−３ｄの各々は同じ構成を備え、図３において
は、ロウアドレスラッチ３ａの構成を具体的に示し、ま
た、ロウアドレス退避ユニット２０ａ〜２０ｄの各々は
同じ構成を備え、図３においてはロウアドレス退避ユニ
ット２０ａの具体的構成を示す。
【００５５】ロウアドレスラッチ３ａは、バンク活性化
制御回路１４（図１参照）からのロウアドレスラッチ指
示信号ＲＡＬ０の活性化に応答して導通し、マルチプレ
クサ１０からの内部ロウアドレス信号ＲＡを伝達するト
ランスファゲート３ａａと、このトランスファゲート３
ａａから伝達された内部ロウアドレス信号ＲＡをラッチ
し、アレイバンク０に対する内部ロウアドレス信号ＲＡ
０を生成するためのインバータ３ａｂおよび３ａｃを含
む。インバータ３ａｂの出力はインバータ３ａｃの入力
に接続され、インバータ３ａｃの出力はインバータ３ａ
ｂの入力に接続され、これらのインバータ３ａｂおよび
３ａｃは、いわゆるインバータラッチを構成する。
制御回路１４（図１参照）からのロウアドレスラッチ指
示信号ＲＡＬ０の活性化に応答して導通し、マルチプレ
クサ１０からの内部ロウアドレス信号ＲＡを伝達するト
ランスファゲート３ａａと、このトランスファゲート３
ａａから伝達された内部ロウアドレス信号ＲＡをラッチ
し、アレイバンク０に対する内部ロウアドレス信号ＲＡ
０を生成するためのインバータ３ａｂおよび３ａｃを含
む。インバータ３ａｂの出力はインバータ３ａｃの入力
に接続され、インバータ３ａｃの出力はインバータ３ａ
ｂの入力に接続され、これらのインバータ３ａｂおよび
３ａｃは、いわゆるインバータラッチを構成する。
【００５６】ロウアドレスラッチ３ｂ、３ｃおよび３ｄ
の各々は、それぞれロウアドレスラッチ指示信号ＲＡＬ
１、ＲＡＬ２、およびＲＡＬ３の活性化に応答してマル
チプレクサ１０から与えられる内部ロウアドレス信号Ｒ
Ａを取込み、それぞれ対応のアレイバンク１−３に対す
る内部ロウアドレス信号ＲＡ１、ＲＡ２およびＲＡ３を
生成する。
の各々は、それぞれロウアドレスラッチ指示信号ＲＡＬ
１、ＲＡＬ２、およびＲＡＬ３の活性化に応答してマル
チプレクサ１０から与えられる内部ロウアドレス信号Ｒ
Ａを取込み、それぞれ対応のアレイバンク１−３に対す
る内部ロウアドレス信号ＲＡ１、ＲＡ２およびＲＡ３を
生成する。
【００５７】ロウアドレス退避回路２０ａは、後に詳細
に説明するが、リフレッシュ制御回路１８からの転送指
示信号ＸＦＲの活性化時導通し、ロウアドレスラッチ３
ａにラッチされた内部ロウアドレス信号ＲＡ０を転送す
るトランスファゲート２０ａａと、このトランスファゲ
ート２０ａａを介して伝達された内部ロウアドレス信号
ＲＡ０をラッチするためのインバータ２０ａｂおよび２
０ａｃと、リフレッシュ制御回路１８からの返送指示信
号ＴＲＢの活性化時導通し、これらのインバータ２０ａ
ｂおよび２０ａｃによりラッチされた内部ロウアドレス
信号をロウアドレスラッチ３ａへ返送するトランスファ
ゲート２０ａｄを含む。インバータ２０ａｂの出力がイ
ンバータ２０ａｃの入力に接続され、インバータ２０ａ
ｃの出力はインバータ２０ａｂの入力に接続されて、イ
ンバータラッチを構成する。この転送指示信号ＸＦＲ
は、ロウアドレス退避回路２０ａ、２０ｂ、２０ｃおよ
び２０ｄに共通に与えられ、返送指示信号ＴＲＢは、同
様、ロウアドレス退避ユニット２０ａ、２０ｂ、２０ｃ
および２０ｄへ共通に与えられる。
に説明するが、リフレッシュ制御回路１８からの転送指
示信号ＸＦＲの活性化時導通し、ロウアドレスラッチ３
ａにラッチされた内部ロウアドレス信号ＲＡ０を転送す
るトランスファゲート２０ａａと、このトランスファゲ
ート２０ａａを介して伝達された内部ロウアドレス信号
ＲＡ０をラッチするためのインバータ２０ａｂおよび２
０ａｃと、リフレッシュ制御回路１８からの返送指示信
号ＴＲＢの活性化時導通し、これらのインバータ２０ａ
ｂおよび２０ａｃによりラッチされた内部ロウアドレス
信号をロウアドレスラッチ３ａへ返送するトランスファ
ゲート２０ａｄを含む。インバータ２０ａｂの出力がイ
ンバータ２０ａｃの入力に接続され、インバータ２０ａ
ｃの出力はインバータ２０ａｂの入力に接続されて、イ
ンバータラッチを構成する。この転送指示信号ＸＦＲ
は、ロウアドレス退避回路２０ａ、２０ｂ、２０ｃおよ
び２０ｄに共通に与えられ、返送指示信号ＴＲＢは、同
様、ロウアドレス退避ユニット２０ａ、２０ｂ、２０ｃ
および２０ｄへ共通に与えられる。
【００５８】マルチプレクサ１０は、リフレッシュ制御
回路１８からの切換指示信号φｍｘおよび／φｍｘの活
性化時導通し、リフレッシュカウンタ９からのリフレッ
シュアドレス信号ＲＡＤｉを選択してロウアドレスラッ
チ３ａ〜３ｄへ伝達するトランスミッションゲート１０
ａと、切換信号φｍｘおよび／φｍｘの非活性化時導通
し、アドレス入力バッファ６から与えられる内部アドレ
ス信号ＡＤｉを選択してロウアドレスラッチ３ａ〜３ｄ
へ伝達するトランスミッションゲート１０ｂを含む。こ
の切換信号φｍｘおよび／φｍｘは、リフレッシュ指示
が与えられた時に活性状態となる。以下、この図３に示
す構成の動作を図４に示す信号波形図を参照して説明す
る。
回路１８からの切換指示信号φｍｘおよび／φｍｘの活
性化時導通し、リフレッシュカウンタ９からのリフレッ
シュアドレス信号ＲＡＤｉを選択してロウアドレスラッ
チ３ａ〜３ｄへ伝達するトランスミッションゲート１０
ａと、切換信号φｍｘおよび／φｍｘの非活性化時導通
し、アドレス入力バッファ６から与えられる内部アドレ
ス信号ＡＤｉを選択してロウアドレスラッチ３ａ〜３ｄ
へ伝達するトランスミッションゲート１０ｂを含む。こ
の切換信号φｍｘおよび／φｍｘは、リフレッシュ指示
が与えられた時に活性状態となる。以下、この図３に示
す構成の動作を図４に示す信号波形図を参照して説明す
る。
【００５９】リフレッシュコマンドが与えられると、リ
フレッシュ指示信号φｒが活性状態となり、応じて切換
信号φｍｘが活性状態となる。この切換信号φｍｘの活
性化に応答して、マルチプレクサ１０は、トランスミッ
ションゲート１０ａが導通状態となり、リフレッシュカ
ウンタ９からのリフレッシュアドレスＲＡＤｉを選択し
てロウアドレスラッチ３ａ〜３ｄに与える。このときま
たラッチ指示信号ＲＡＬ０〜ＲＡＬ３は非活性状態にあ
り、ロウアドレスラッチ３ａ〜３ｄはリフレッシュアド
レスの取込みは行なわない。
フレッシュ指示信号φｒが活性状態となり、応じて切換
信号φｍｘが活性状態となる。この切換信号φｍｘの活
性化に応答して、マルチプレクサ１０は、トランスミッ
ションゲート１０ａが導通状態となり、リフレッシュカ
ウンタ９からのリフレッシュアドレスＲＡＤｉを選択し
てロウアドレスラッチ３ａ〜３ｄに与える。このときま
たラッチ指示信号ＲＡＬ０〜ＲＡＬ３は非活性状態にあ
り、ロウアドレスラッチ３ａ〜３ｄはリフレッシュアド
レスの取込みは行なわない。
【００６０】またこのリフレッシュ指示信号φｒの活性
化に応答して、退避指示信号ＸＦＲが活性状態となり、
転送ゲート２０ａａが導通し、ロウアドレスラッチ３ａ
にラッチされていたアドレスＡＤがロウアドレス退避ユ
ニット２０ａに転送されてそこに格納される。ロウアド
レスラッチ３ｂ、３ｃおよび３ｄにおいても、それぞれ
この退避指示信号ＸＦＲに従ってロウアドレスラッチ３
ｂ〜３ｄに格納されているロウアドレス信号が対応のロ
ウアドレス退避ユニット２０ｂ〜２０ｄに転送されてそ
こに格納される。この退避動作が完了すると、次いで、
ロウアドレスラッチ指示信号ＲＡＬ０〜ＲＡＬ３がすべ
て所定期間活性状態となり、ロウアドレスラッチ３ａ〜
３ｄの各々は、マルチプレクサ１０から与えられたリフ
レッシュアドレス信号ＲＡＤｉを取込みラッチし、内部
ロウアドレス信号ＲＡ０〜ＲＡ３として出力する。この
リフレッシュアドレスに従って、図１に示すバンク活性
化制御回路１４の制御の下に、メモリバンク１に含まれ
るアレイバンク０−３それぞれにおいて、リフレッシュ
動作が行なわれる。
化に応答して、退避指示信号ＸＦＲが活性状態となり、
転送ゲート２０ａａが導通し、ロウアドレスラッチ３ａ
にラッチされていたアドレスＡＤがロウアドレス退避ユ
ニット２０ａに転送されてそこに格納される。ロウアド
レスラッチ３ｂ、３ｃおよび３ｄにおいても、それぞれ
この退避指示信号ＸＦＲに従ってロウアドレスラッチ３
ｂ〜３ｄに格納されているロウアドレス信号が対応のロ
ウアドレス退避ユニット２０ｂ〜２０ｄに転送されてそ
こに格納される。この退避動作が完了すると、次いで、
ロウアドレスラッチ指示信号ＲＡＬ０〜ＲＡＬ３がすべ
て所定期間活性状態となり、ロウアドレスラッチ３ａ〜
３ｄの各々は、マルチプレクサ１０から与えられたリフ
レッシュアドレス信号ＲＡＤｉを取込みラッチし、内部
ロウアドレス信号ＲＡ０〜ＲＡ３として出力する。この
リフレッシュアドレスに従って、図１に示すバンク活性
化制御回路１４の制御の下に、メモリバンク１に含まれ
るアレイバンク０−３それぞれにおいて、リフレッシュ
動作が行なわれる。
【００６１】このリフレッシュ動作が完了すると、転送
指示信号ＴＲＢが所定期間活性状態となり、ロウアドレ
ス退避ユニット２０ａ〜２０ｄのトランスファゲート
（トランスファゲートゲート２０ａｄ）が導通し、その
退避されていたロウアドレス信号が対応のロウアドレス
ラッチ３ａ〜３ｄへ返送される。またこの返送指示信号
ＴＲＢの活性化に従って、切換指示信号φｍｘが非活性
状態となり、マルチプレクサ１０は、トランスミッショ
ンゲート１０ｂが導通し、アドレス入力バッファ６から
の内部アドレス信号ＡＤｉを選択する。
指示信号ＴＲＢが所定期間活性状態となり、ロウアドレ
ス退避ユニット２０ａ〜２０ｄのトランスファゲート
（トランスファゲートゲート２０ａｄ）が導通し、その
退避されていたロウアドレス信号が対応のロウアドレス
ラッチ３ａ〜３ｄへ返送される。またこの返送指示信号
ＴＲＢの活性化に従って、切換指示信号φｍｘが非活性
状態となり、マルチプレクサ１０は、トランスミッショ
ンゲート１０ｂが導通し、アドレス入力バッファ６から
の内部アドレス信号ＡＤｉを選択する。
【００６２】このリフレッシュ指示が与えられたとき
に、ロウアドレスラッチに格納された内部ロウアドレス
信号を対応のロウアドレス退避ユニット２０ａ〜２０ｄ
に退避させてロウアドレスラッチにはリフレッシュアド
レスを格納してこのリフレッシュアドレス信号に従って
リフレッシュを行なう。次いで、リフレッシュ完了後こ
の退避されたアドレス信号を対応のロウアドレスラッチ
へ返送することにより、再びこの半導体記憶装置をリフ
レッシュ前の状態に復帰させることが可能になる。
に、ロウアドレスラッチに格納された内部ロウアドレス
信号を対応のロウアドレス退避ユニット２０ａ〜２０ｄ
に退避させてロウアドレスラッチにはリフレッシュアド
レスを格納してこのリフレッシュアドレス信号に従って
リフレッシュを行なう。次いで、リフレッシュ完了後こ
の退避されたアドレス信号を対応のロウアドレスラッチ
へ返送することにより、再びこの半導体記憶装置をリフ
レッシュ前の状態に復帰させることが可能になる。
【００６３】図５は、図１に示すリフレッシュ制御回路
１８の構成を概略的に示す図である。図５において、リ
フレッシュ制御回路１８は、リフレッシュ指示信号φｒ
に応答してワンショットの退避指示信号ＸＦＲを出力す
る退避指示信号発生回路１８ａと、この退避指示信号Ｘ
ＦＲに応答して、バンク活性化制御回路１４（図１参
照）へアレイ非活性化指示信号ＲＰＲａを出力するアレ
イ非活性化指示信号発生回路１８ｂと、このアレイ非活
性化指示信号ＲＰＲａに応答して、リフレッシュ開始指
示信号ＲＥＦをバンク活性化制御回路１４へ与えるリフ
レッシュ開始指示信号発生回路１８ｃと、このリフレッ
シュ開始指示信号ＲＥＦに応答して、リフレッシュ開始
指示信号が発生されてから所定時間経過後にリフレッシ
ュ完了指示信号ＲＰＲｂを出力するリフレッシュ完了指
示信号発生回路１８ｄと、リフレッシュ完了指示信号Ｒ
ＰＲｂに応答して返送指示信号ＴＲＢを出力する返送指
示信号発生回路ＴＲＢと、リフレッシュ指示信号φｒに
応答してセットされかつ返送指示信号ＴＲＢに応答して
リセットされて、切換指示信号φｍｘを出力するセット
／リセットフリップフロップ１８ｆを含む。
１８の構成を概略的に示す図である。図５において、リ
フレッシュ制御回路１８は、リフレッシュ指示信号φｒ
に応答してワンショットの退避指示信号ＸＦＲを出力す
る退避指示信号発生回路１８ａと、この退避指示信号Ｘ
ＦＲに応答して、バンク活性化制御回路１４（図１参
照）へアレイ非活性化指示信号ＲＰＲａを出力するアレ
イ非活性化指示信号発生回路１８ｂと、このアレイ非活
性化指示信号ＲＰＲａに応答して、リフレッシュ開始指
示信号ＲＥＦをバンク活性化制御回路１４へ与えるリフ
レッシュ開始指示信号発生回路１８ｃと、このリフレッ
シュ開始指示信号ＲＥＦに応答して、リフレッシュ開始
指示信号が発生されてから所定時間経過後にリフレッシ
ュ完了指示信号ＲＰＲｂを出力するリフレッシュ完了指
示信号発生回路１８ｄと、リフレッシュ完了指示信号Ｒ
ＰＲｂに応答して返送指示信号ＴＲＢを出力する返送指
示信号発生回路ＴＲＢと、リフレッシュ指示信号φｒに
応答してセットされかつ返送指示信号ＴＲＢに応答して
リセットされて、切換指示信号φｍｘを出力するセット
／リセットフリップフロップ１８ｆを含む。
【００６４】退避指示信号発生回路１８ａ、アレイ非活
性化指示信号発生回路１８ｂおよびリフレッシュ開始指
示信号発生回路１８ｃは、それぞれワンショットのパル
ス発生回路で構成される。リフレッシュ完了指示信号発
生回路１８ｄは、遅延回路とワンショットパルス発生回
路により形成される。この遅延回路により、リフレッシ
ュ時において各アレイバンクにおけるワード線の選択期
間が決定される。返送指示信号発生回路１８ｅは、通常
のワンショットパルス発生回路で構成される。
性化指示信号発生回路１８ｂおよびリフレッシュ開始指
示信号発生回路１８ｃは、それぞれワンショットのパル
ス発生回路で構成される。リフレッシュ完了指示信号発
生回路１８ｄは、遅延回路とワンショットパルス発生回
路により形成される。この遅延回路により、リフレッシ
ュ時において各アレイバンクにおけるワード線の選択期
間が決定される。返送指示信号発生回路１８ｅは、通常
のワンショットパルス発生回路で構成される。
【００６５】図６は、図５に示すリフレッシュ制御回路
１８の動作を示す信号波形図である。以下、この図６を
参照して図５に示すリフレッシュ制御回路の動作につい
て説明する。
１８の動作を示す信号波形図である。以下、この図６を
参照して図５に示すリフレッシュ制御回路の動作につい
て説明する。
【００６６】クロック信号の立上がりエッジにおいてチ
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ
をＬレベルに設定し、ライトイネーブル信号／ＷＥをＨ
レベルに設定してリフレッシュコマンドを与える。この
リフレッシュコマンドに応答して、リフレッシュ指示信
号φｒがＨレベルの活性状態となり、応じて退避指示信
号発生回路１８ａからの退避指示信号ＸＦＲが所定期間
活性状態となる。この退避指示信号ＸＦＲにより内部ロ
ウアドレス信号の退避が完了すると、アレイ非活性化指
示信号発生回路１８ｂからアレイ非活性化指示信号ＲＰ
Ｒａが出力される。このアレイ非活性化指示信号ＲＰＲ
ａにより、それまで活性状態にあったバンク活性化信号
ＡＣＴ（図６において信号ＡＣＲａで示す）が非活性状
態へ駆動される。このリフレッシュ指示時において、非
活性状態にあるバンクに対するバンク活性化信号を、図
６においては信号ＡＣＴｂで示す。これにより、全バン
クがすべて非活性状態へ駆動される。
ップセレクト信号／ＣＳ、ロウアドレスストローブ信号
／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ
をＬレベルに設定し、ライトイネーブル信号／ＷＥをＨ
レベルに設定してリフレッシュコマンドを与える。この
リフレッシュコマンドに応答して、リフレッシュ指示信
号φｒがＨレベルの活性状態となり、応じて退避指示信
号発生回路１８ａからの退避指示信号ＸＦＲが所定期間
活性状態となる。この退避指示信号ＸＦＲにより内部ロ
ウアドレス信号の退避が完了すると、アレイ非活性化指
示信号発生回路１８ｂからアレイ非活性化指示信号ＲＰ
Ｒａが出力される。このアレイ非活性化指示信号ＲＰＲ
ａにより、それまで活性状態にあったバンク活性化信号
ＡＣＴ（図６において信号ＡＣＲａで示す）が非活性状
態へ駆動される。このリフレッシュ指示時において、非
活性状態にあるバンクに対するバンク活性化信号を、図
６においては信号ＡＣＴｂで示す。これにより、全バン
クがすべて非活性状態へ駆動される。
【００６７】その後、リフレッシュ開始指示信号発生回
路１８ｃからリフレッシュ指示信号ＲＥＦが出力され、
バンク活性化信号ＡＣＴａおよびＡＣＴｂが活性化さ
れ、全バンクにおいて同時にリフレッシュが行なわれ
る。このリフレッシュ指示信号ＲＥＦが発生されてから
所定時間が経過すると、リフレッシュ完了指示信号発生
回路１８ｄからリフレッシュ完了指示信号ＲＰＲｂが出
力される。このリフレッシュ完了指示信号ＲＰＲｂによ
り、バンク活性化信号ＡＣＴａおよびＡＣＴｂが非活性
状態となり、全バンクが再び非活性状態へ駆動される。
これにより、リフレッシュ動作が完了する。
路１８ｃからリフレッシュ指示信号ＲＥＦが出力され、
バンク活性化信号ＡＣＴａおよびＡＣＴｂが活性化さ
れ、全バンクにおいて同時にリフレッシュが行なわれ
る。このリフレッシュ指示信号ＲＥＦが発生されてから
所定時間が経過すると、リフレッシュ完了指示信号発生
回路１８ｄからリフレッシュ完了指示信号ＲＰＲｂが出
力される。このリフレッシュ完了指示信号ＲＰＲｂによ
り、バンク活性化信号ＡＣＴａおよびＡＣＴｂが非活性
状態となり、全バンクが再び非活性状態へ駆動される。
これにより、リフレッシュ動作が完了する。
【００６８】このリフレッシュ動作の完了の後、返送指
示信号発生回路１８ｅから返送指示信号ＴＲＢが発生さ
れ、再びリフレッシュ前の内部ロウアドレス信号が対応
のロウアドレスラッチにラッチされる。このとき、後に
説明するが再びアレイ活性化信号も返送され、リフレッ
シュコマンドが与えられたときに活性状態にあったバン
クが再び元の活性状態に復帰する。
示信号発生回路１８ｅから返送指示信号ＴＲＢが発生さ
れ、再びリフレッシュ前の内部ロウアドレス信号が対応
のロウアドレスラッチにラッチされる。このとき、後に
説明するが再びアレイ活性化信号も返送され、リフレッ
シュコマンドが与えられたときに活性状態にあったバン
クが再び元の活性状態に復帰する。
【００６９】セット／リセットフリップフロップ１８ｆ
は、このリフレッシュ指示信号φｒの発生に応答して活
性状態となり、返送指示信号ＴＲＢが発生されると非活
性状態となる。
は、このリフレッシュ指示信号φｒの発生に応答して活
性状態となり、返送指示信号ＴＲＢが発生されると非活
性状態となる。
【００７０】図７は、図１に示すバンク活性化制御回路
１４の構成を概略的に示す図である。図７において、バ
ンク活性化制御回路１４は、アドレスバッファ６（図１
参照）からのバンクアドレス信号ＢＡｉを受けてデコー
ドし、バンク指示信号ＺＢＮＫを出力するバンクデコー
ダ１４ａと、このバンク指示信号ＺＢＮＫと、コマンド
デコーダからのアレイ活性化指示信号φａｚおよびプリ
チャージ指示信号φｐｚと、リフレッシュ制御回路１８
からのリフレッシュ開始指示信号ＲＥＦとアレイ非活性
化指示信号ＲＰＲａおよびリフレッシュ完了指示信号Ｒ
ＰＲｂを受けて、アレイバンクに対するバンク活性化信
号ＡＣＴ０−３（ＡＣＴ０−ＡＣＴ３）を出力する活性
化信号発生回路１４ｂを含む。
１４の構成を概略的に示す図である。図７において、バ
ンク活性化制御回路１４は、アドレスバッファ６（図１
参照）からのバンクアドレス信号ＢＡｉを受けてデコー
ドし、バンク指示信号ＺＢＮＫを出力するバンクデコー
ダ１４ａと、このバンク指示信号ＺＢＮＫと、コマンド
デコーダからのアレイ活性化指示信号φａｚおよびプリ
チャージ指示信号φｐｚと、リフレッシュ制御回路１８
からのリフレッシュ開始指示信号ＲＥＦとアレイ非活性
化指示信号ＲＰＲａおよびリフレッシュ完了指示信号Ｒ
ＰＲｂを受けて、アレイバンクに対するバンク活性化信
号ＡＣＴ０−３（ＡＣＴ０−ＡＣＴ３）を出力する活性
化信号発生回路１４ｂを含む。
【００７１】通常動作モード時（リフレッシュモード時
以外）においては、この活性化信号発生回路１４ｂは、
バンクデコーダ１４ａからのバンク指示信号ＺＢＮＫが
指示するアレイバンクに対して、アレイ活性化指示信号
φａｚまたはプリチャージ指示信号φｐｚに従ってバン
ク活性化信号の活性／非活性を制御する。リフレッシュ
動作時においては、この活性化信号発生回路１４ｂは、
リフレッシュ制御回路からの信号ＲＥＦ、ＲＰＲａおよ
びＲＰＲｂに従ってバンク活性化信号ＡＣＴ０−ＡＣＴ
４の活性／非活性を制御する。
以外）においては、この活性化信号発生回路１４ｂは、
バンクデコーダ１４ａからのバンク指示信号ＺＢＮＫが
指示するアレイバンクに対して、アレイ活性化指示信号
φａｚまたはプリチャージ指示信号φｐｚに従ってバン
ク活性化信号の活性／非活性を制御する。リフレッシュ
動作時においては、この活性化信号発生回路１４ｂは、
リフレッシュ制御回路からの信号ＲＥＦ、ＲＰＲａおよ
びＲＰＲｂに従ってバンク活性化信号ＡＣＴ０−ＡＣＴ
４の活性／非活性を制御する。
【００７２】図８は、図７に示すバンクデコーダの構成
の一例を示す図である。図８において、このバンクデコ
ーダ１４ａは、アレイバンクが４つ設けられているた
め、４ビットのバンクアドレス信号ビットＢＡ＜０＞、
／ＢＡ＜０＞、ＢＡ＜１＞、および／ＢＡ＜１＞を受け
る。ビットＢＡ＜０＞とビット／ＢＡ＜０＞は互いに相
補なビットであり、ビットＢＡ＜１＞および／ＢＡ＜１
＞は互いに相補なビットである。
の一例を示す図である。図８において、このバンクデコ
ーダ１４ａは、アレイバンクが４つ設けられているた
め、４ビットのバンクアドレス信号ビットＢＡ＜０＞、
／ＢＡ＜０＞、ＢＡ＜１＞、および／ＢＡ＜１＞を受け
る。ビットＢＡ＜０＞とビット／ＢＡ＜０＞は互いに相
補なビットであり、ビットＢＡ＜１＞および／ＢＡ＜１
＞は互いに相補なビットである。
【００７３】図８において、バンクデコーダ１４ａは、
バンクアドレス信号ビット／ＢＡ＜０＞および／ＢＡ＜
１＞を受けてバンク指定信号ＺＢＮＫ０を出力するＮＡ
ＮＤ回路１４ａａと、バンクアドレス信号ビット／ＢＡ
＜０＞およびＢＡ＜１＞を受けてバンク指定信号ＺＢＮ
Ｋ１を出力するＮＡＮＤ回路１４ａｂと、バンクアドレ
ス信号ビットＢＡ＜０＞および／ＢＡ＜１＞を受けてバ
ンク指定信号ＺＢＮＫ２を出力するＮＡＮＤ回路１４ａ
ｃと、バンクアドレス信号ビットＢＡ＜０＞およびＢＡ
＜１＞を受けてバンク指定信号ＡＢＮＫ３を出力するＮ
ＡＮＤ回路１４ａｄを含む。これらのバンク指定信号Ｚ
ＢＮＫ０〜ＺＢＮＫ３は、選択状態のときにＬレベルと
なり、メモリバンク１の対応のアレイバンク０−３が指
定されたことを示す。
バンクアドレス信号ビット／ＢＡ＜０＞および／ＢＡ＜
１＞を受けてバンク指定信号ＺＢＮＫ０を出力するＮＡ
ＮＤ回路１４ａａと、バンクアドレス信号ビット／ＢＡ
＜０＞およびＢＡ＜１＞を受けてバンク指定信号ＺＢＮ
Ｋ１を出力するＮＡＮＤ回路１４ａｂと、バンクアドレ
ス信号ビットＢＡ＜０＞および／ＢＡ＜１＞を受けてバ
ンク指定信号ＺＢＮＫ２を出力するＮＡＮＤ回路１４ａ
ｃと、バンクアドレス信号ビットＢＡ＜０＞およびＢＡ
＜１＞を受けてバンク指定信号ＡＢＮＫ３を出力するＮ
ＡＮＤ回路１４ａｄを含む。これらのバンク指定信号Ｚ
ＢＮＫ０〜ＺＢＮＫ３は、選択状態のときにＬレベルと
なり、メモリバンク１の対応のアレイバンク０−３が指
定されたことを示す。
【００７４】図９は、図７に示す活性化信号発生回路１
４ｂの構成と、図１に示すバンク活性化情報退避回路２
２の構成を示す図である。図９においては、コマンドデ
コーダ５に含まれるアクティブコマンドデコード回路５
ａおよびプリチャージコマンドデコード回路５ｂの構成
を併せて示す。これらのデコード回路５ａおよび５ｂ
は、クロック信号ＣＬＫの立上がりエッジで信号の状態
を判定するが、このクロック信号ＣＬＫは示していな
い。コマンドデコーど回路５ａは、チップセレクト信号
／ＣＳおよびロウアドレスストローブ信号／ＲＡＳがＬ
レベルであり、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥがＨレベルのとき
に、アレイ活性化指示信号φａｚをＬレベルの活性状態
へ駆動する。プリチャージコマンドデコード回路５ｂ
は、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥがＬ
レベルにありかつコラムアドレスストローブ信号／ＣＡ
ＳがＨレベルのときに、そのプリチャージ指示信号φｐ
ｚをＬレベルの活性状態へ駆動する。
４ｂの構成と、図１に示すバンク活性化情報退避回路２
２の構成を示す図である。図９においては、コマンドデ
コーダ５に含まれるアクティブコマンドデコード回路５
ａおよびプリチャージコマンドデコード回路５ｂの構成
を併せて示す。これらのデコード回路５ａおよび５ｂ
は、クロック信号ＣＬＫの立上がりエッジで信号の状態
を判定するが、このクロック信号ＣＬＫは示していな
い。コマンドデコーど回路５ａは、チップセレクト信号
／ＣＳおよびロウアドレスストローブ信号／ＲＡＳがＬ
レベルであり、コラムアドレスストローブ信号／ＣＡＳ
およびライトイネーブル信号／ＷＥがＨレベルのとき
に、アレイ活性化指示信号φａｚをＬレベルの活性状態
へ駆動する。プリチャージコマンドデコード回路５ｂ
は、チップセレクト信号／ＣＳ、ロウアドレスストロー
ブ信号／ＲＡＳおよびライトイネーブル信号／ＷＥがＬ
レベルにありかつコラムアドレスストローブ信号／ＣＡ
ＳがＨレベルのときに、そのプリチャージ指示信号φｐ
ｚをＬレベルの活性状態へ駆動する。
【００７５】活性化信号発生回路１４ｂは、アレイ非活
性化指示信号ＲＰＲａと、リフレッシュ完了指示信号Ｒ
ＰＲｂを受けるＮＯＲ回路１４ｂａと、メモリバンク１
の各アレイバンクに対して設けられて、それぞれのアレ
イバンク０−３にバンク活性化信号ＡＣＴ０−ＡＣＴ３
を出力する活性化回路２４ａ−２４ｄを含む。図９にお
いては、メモリバンク１のアレイバンク０に対して設け
られ、バンク活性化信号ＡＣＴ０を出力する活性化回路
２４ａの構成を具体的に示す、アレイバンク３に対し
て、バンク活性化信号ＡＣＴ３を出力する活性化回路２
４ｄはブロックの形で示す。また、アレイバンク１およ
び２に対して設けられる活性化回路（活性化信号ＡＣＴ
１およびＡＣＴ２を出力する）回路は、省略している。
性化指示信号ＲＰＲａと、リフレッシュ完了指示信号Ｒ
ＰＲｂを受けるＮＯＲ回路１４ｂａと、メモリバンク１
の各アレイバンクに対して設けられて、それぞれのアレ
イバンク０−３にバンク活性化信号ＡＣＴ０−ＡＣＴ３
を出力する活性化回路２４ａ−２４ｄを含む。図９にお
いては、メモリバンク１のアレイバンク０に対して設け
られ、バンク活性化信号ＡＣＴ０を出力する活性化回路
２４ａの構成を具体的に示す、アレイバンク３に対し
て、バンク活性化信号ＡＣＴ３を出力する活性化回路２
４ｄはブロックの形で示す。また、アレイバンク１およ
び２に対して設けられる活性化回路（活性化信号ＡＣＴ
１およびＡＣＴ２を出力する）回路は、省略している。
【００７６】活性化回路２４ａは、アクティブコマンド
デコード回路５ａからのアレイ活性化指示信号φａｚと
バンク指定信号ＺＢＮＫ０を受けるＮＯＲゲート２４ａ
ａと、プリチャージコマンドデコード回路５ｂからのプ
リチャージ指示信号φｐｚとバンク指定信号ＺＢＮＫ０
を受けるＯＲゲート２４ａｂと、ＮＯＲゲート２４ａａ
の出力信号とリフレッシュ開始指示信号ＲＥＦとＮＡＮ
Ｄゲート２４ａｄの出力信号を受けるロジックゲート２
４ａｃを含む。ＮＡＮＤゲート２４ａｄは、このロジッ
クゲート２４ａｃの出力信号とＮＯＲ回路１４ｂａの出
力信号とＯＲゲート２４ａｂの出力信号を受ける。ゲー
ト２４ａａおよび２４ａｃは複合ゲートを構成し、ゲー
ト２４ａｂおよび２４ａｄは複合ゲートを構成する。こ
の活性化回路２４ａは、さらに、ＮＡＮＤゲート２４ａ
ｄの出力信号を反転してバンク活性化信号ＡＣＴ０を出
力するインバータ２４ａｅを含む。
デコード回路５ａからのアレイ活性化指示信号φａｚと
バンク指定信号ＺＢＮＫ０を受けるＮＯＲゲート２４ａ
ａと、プリチャージコマンドデコード回路５ｂからのプ
リチャージ指示信号φｐｚとバンク指定信号ＺＢＮＫ０
を受けるＯＲゲート２４ａｂと、ＮＯＲゲート２４ａａ
の出力信号とリフレッシュ開始指示信号ＲＥＦとＮＡＮ
Ｄゲート２４ａｄの出力信号を受けるロジックゲート２
４ａｃを含む。ＮＡＮＤゲート２４ａｄは、このロジッ
クゲート２４ａｃの出力信号とＮＯＲ回路１４ｂａの出
力信号とＯＲゲート２４ａｂの出力信号を受ける。ゲー
ト２４ａａおよび２４ａｃは複合ゲートを構成し、ゲー
ト２４ａｂおよび２４ａｄは複合ゲートを構成する。こ
の活性化回路２４ａは、さらに、ＮＡＮＤゲート２４ａ
ｄの出力信号を反転してバンク活性化信号ＡＣＴ０を出
力するインバータ２４ａｅを含む。
【００７７】他のアレイバンクに対する活性化回路は、
同一の構成を備え、単に与えられるバンク指定信号が異
なるだけである。
同一の構成を備え、単に与えられるバンク指定信号が異
なるだけである。
【００７８】これらの活性化回路２４ａ〜２４ｄそれぞ
れに対して、活性化信号を格納するバンク活性化情報退
避回路２２に含まれる退避ユニット２２ａ〜２２ｄが設
けられる。図９においては、このメモリバンク１のアレ
イバンク０に対する活性化回路２４ａのための退避ユニ
ット２２ａの構成を示す。これらの退避ユニット２２ａ
〜２２ｄの構成は同じである。
れに対して、活性化信号を格納するバンク活性化情報退
避回路２２に含まれる退避ユニット２２ａ〜２２ｄが設
けられる。図９においては、このメモリバンク１のアレ
イバンク０に対する活性化回路２４ａのための退避ユニ
ット２２ａの構成を示す。これらの退避ユニット２２ａ
〜２２ｄの構成は同じである。
【００７９】図９において、退避ユニット２２ａは、退
避指示信号ＸＦＲの活性化時導通し、バンク活性化信号
ＡＣＴ０を伝達するトランスファゲート２２ａａと、こ
のトランスファゲート２２ａａを介して伝達されたバン
ク活性化信号ＡＣＴ０をラッチするためのインバータ２
２ａｃおよび２２ａｂと、返送指示信号ＴＲＢの活性化
時導通し、このインバータ２２ａｃおよび２２ａｂによ
りラッチされたバンク活性化信号を活性化回路２４ｄに
返送する転送ゲート２２ａｄを含む。このトランスファ
ゲート２２ａｄは、活性化回路２４ａに含まれるインバ
ータ２４ａｅの入力部へそのラッチしたアレイ活性化信
号を返送する。信号ＸＦＲおよびＴＲＢは、退避ユニッ
ト２２ａ〜２２ｄに共通に与えられ、リフレッシュ制御
回路１８（図１参照）から与えられる。次に、この図９
に示す構成の動作について簡単に説明する。
避指示信号ＸＦＲの活性化時導通し、バンク活性化信号
ＡＣＴ０を伝達するトランスファゲート２２ａａと、こ
のトランスファゲート２２ａａを介して伝達されたバン
ク活性化信号ＡＣＴ０をラッチするためのインバータ２
２ａｃおよび２２ａｂと、返送指示信号ＴＲＢの活性化
時導通し、このインバータ２２ａｃおよび２２ａｂによ
りラッチされたバンク活性化信号を活性化回路２４ｄに
返送する転送ゲート２２ａｄを含む。このトランスファ
ゲート２２ａｄは、活性化回路２４ａに含まれるインバ
ータ２４ａｅの入力部へそのラッチしたアレイ活性化信
号を返送する。信号ＸＦＲおよびＴＲＢは、退避ユニッ
ト２２ａ〜２２ｄに共通に与えられ、リフレッシュ制御
回路１８（図１参照）から与えられる。次に、この図９
に示す構成の動作について簡単に説明する。
【００８０】通常動作モードにおいてアクティブコマン
ドが与えられた場合、アレイ活性化指示信号φａｚがＨ
レベルからＬレベルに所定期間立下がる。この状態にお
いては、バンク指定信号ＺＢＮＫ０〜ＺＮＫ３のいずれ
かが活性状態となる。今、アレイバンク０が指定された
場合を考える。この状態においては、バンク指定信号Ｚ
ＢＮＫ０がＬレベルの活性状態となる。したがって、Ｎ
ＯＲゲート２４ａａの出力信号がＨレベルとなり、ロジ
ックゲート２４ａｃの出力信号がＨレベルとなる。プリ
チャージ指示信号φｐｚはＨレベルにあり、またＮＯＲ
回路１４ｂａの出力信号もＨレベルである。したがっ
て、このロジックゲート２４ａｃの出力信号の立上がり
に応答してＮＡＮＤゲート２４ａｄの出力信号がＬレベ
ルとなり、応じてインバータ２４ａｅからのバンク活性
化信号ＡＣＴ０がＨレベルとなる。この後、アレイ活性
化指示信号φａｚおよびバンク指定信号ＺＢＮＫ０がと
もにＨレベルに復帰してもＮＯＲゲート２４ａａの出力
信号はＬレベルであり、ロジックゲート２４ａｃの出力
信号のロジックレベルは変化せず、バンク活性化信号Ａ
ＣＴ０は活性状態を維持する。
ドが与えられた場合、アレイ活性化指示信号φａｚがＨ
レベルからＬレベルに所定期間立下がる。この状態にお
いては、バンク指定信号ＺＢＮＫ０〜ＺＮＫ３のいずれ
かが活性状態となる。今、アレイバンク０が指定された
場合を考える。この状態においては、バンク指定信号Ｚ
ＢＮＫ０がＬレベルの活性状態となる。したがって、Ｎ
ＯＲゲート２４ａａの出力信号がＨレベルとなり、ロジ
ックゲート２４ａｃの出力信号がＨレベルとなる。プリ
チャージ指示信号φｐｚはＨレベルにあり、またＮＯＲ
回路１４ｂａの出力信号もＨレベルである。したがっ
て、このロジックゲート２４ａｃの出力信号の立上がり
に応答してＮＡＮＤゲート２４ａｄの出力信号がＬレベ
ルとなり、応じてインバータ２４ａｅからのバンク活性
化信号ＡＣＴ０がＨレベルとなる。この後、アレイ活性
化指示信号φａｚおよびバンク指定信号ＺＢＮＫ０がと
もにＨレベルに復帰してもＮＯＲゲート２４ａａの出力
信号はＬレベルであり、ロジックゲート２４ａｃの出力
信号のロジックレベルは変化せず、バンク活性化信号Ａ
ＣＴ０は活性状態を維持する。
【００８１】プリチャージコマンドが与えられると、プ
リチャージコマンドデコード回路５ｂからのプリチャー
ジ指示信号φｐｚがＬレベルに立下がる。このとき、ま
だバンク指定信号ＺＢＮＫ０がＬレベルのとき、活性化
回路２４ａにおいて、ＯＲ回路２４ａｂの出力信号がＬ
レベルとなり、応じてＮＡＮＤ回路２４ａｄの出力信号
がＨレベルとなり、インバータ２４ａからのバンク活性
化信号ＡＣＴ０がＬレベルの非活性状態となる。
リチャージコマンドデコード回路５ｂからのプリチャー
ジ指示信号φｐｚがＬレベルに立下がる。このとき、ま
だバンク指定信号ＺＢＮＫ０がＬレベルのとき、活性化
回路２４ａにおいて、ＯＲ回路２４ａｂの出力信号がＬ
レベルとなり、応じてＮＡＮＤ回路２４ａｄの出力信号
がＨレベルとなり、インバータ２４ａからのバンク活性
化信号ＡＣＴ０がＬレベルの非活性状態となる。
【００８２】アレイ活性化指示信号φａｚおよびプリチ
ャージ指示信号φｐｚは、非活性状態においてはＨレベ
ルである。今リフレッシュコマンドが与えられ、リフレ
ッシュ指示信号φｒがコマンドデコーダ５から出力され
る場合を考える（図６参照）。この状態において、ま
ず、退避指示信号ＸＦＲがＨレベルの活性状態となり、
トランスファゲート２２ａａが導通し、バンク活性化信
号ＡＣＴ０が退避ユニット２２ａに転送される。これは
残りの退避ユニット２２ｄにおいても同じである。この
後、アレイ非活性化指示信号ＲＰＲａがＨレベルとな
り、ＮＯＲ回路１４ｂａの出力信号がＬレベルとなり、
活性化回路２４ａにおいては、ＮＡＮＤ回路２４ａｄの
出力信号がＨレベルとなり、応じてバンク活性化信号Ａ
ＣＴ０はＬレベルに駆動される。このＮＯＲ回路１４ｂ
ａの出力信号は活性化回路２４ａ〜２４ｄに共通に与え
られており、これらの活性化回路からのバンク活性化信
号ＡＣＴ０〜ＡＣＴ３がすべて非活性状態のＬレベルに
駆動される。
ャージ指示信号φｐｚは、非活性状態においてはＨレベ
ルである。今リフレッシュコマンドが与えられ、リフレ
ッシュ指示信号φｒがコマンドデコーダ５から出力され
る場合を考える（図６参照）。この状態において、ま
ず、退避指示信号ＸＦＲがＨレベルの活性状態となり、
トランスファゲート２２ａａが導通し、バンク活性化信
号ＡＣＴ０が退避ユニット２２ａに転送される。これは
残りの退避ユニット２２ｄにおいても同じである。この
後、アレイ非活性化指示信号ＲＰＲａがＨレベルとな
り、ＮＯＲ回路１４ｂａの出力信号がＬレベルとなり、
活性化回路２４ａにおいては、ＮＡＮＤ回路２４ａｄの
出力信号がＨレベルとなり、応じてバンク活性化信号Ａ
ＣＴ０はＬレベルに駆動される。このＮＯＲ回路１４ｂ
ａの出力信号は活性化回路２４ａ〜２４ｄに共通に与え
られており、これらの活性化回路からのバンク活性化信
号ＡＣＴ０〜ＡＣＴ３がすべて非活性状態のＬレベルに
駆動される。
【００８３】次いでリフレッシュ開始指示信号ＲＥＦが
Ｈレベルの活性状態となり、活性化回路２４ａにおいて
は、再びロジックゲート２４ａｃの出力信号がＨレベル
となり、応じてＮＡＮＤ回路２４ａｄの出力信号がＬレ
ベルとなり、バンク活性化信号ＡＣＴ０がＨレベルへ駆
動される。このリフレッシュ開始指示信号ＲＥＦは、活
性化回路２４ａ〜２４ｄに共通に与えられており、した
がって、これらの活性化回路２４ａ〜２４ｄからのバン
ク活性化信号ＡＣＴ０〜ＡＣＴ３がすべて活性状態へ駆
動される。
Ｈレベルの活性状態となり、活性化回路２４ａにおいて
は、再びロジックゲート２４ａｃの出力信号がＨレベル
となり、応じてＮＡＮＤ回路２４ａｄの出力信号がＬレ
ベルとなり、バンク活性化信号ＡＣＴ０がＨレベルへ駆
動される。このリフレッシュ開始指示信号ＲＥＦは、活
性化回路２４ａ〜２４ｄに共通に与えられており、した
がって、これらの活性化回路２４ａ〜２４ｄからのバン
ク活性化信号ＡＣＴ０〜ＡＣＴ３がすべて活性状態へ駆
動される。
【００８４】所定時間が経過すると、リフレッシュ完了
指示信号ＲＰＲｂがＨレベルの活性状態となり、応じて
ＮＯＲ回路１４ｂａの出力信号がＬレベルとなり、これ
らのバンク活性化信号ＡＣＴ０〜ＡＣＴ３がＬレベルの
非活性状態となる。次いで、返送指示信号ＴＲＢがＨレ
ベルの活性状態となり、退避ユニット２２ａにおいて
は、トランスファゲート２２ａｄが導通し、退避してい
たバンク活性化信号を活性化回路２４ａに返送する。こ
の返送指示信号ＴＲＢは、退避ユニット２２ａ〜２２ｄ
に共通に与えられており、退避ユニット２２ａ〜２２ｄ
において共通に、活性化回路２４ａ−２４ｄへ退避した
バンク活性化信号の返送が行なわれる。今、リフレッシ
ュ指示が与えられたときに、バンク活性化信号ＡＣＴ０
がＨレベルの活性状態にあれば、この退避ユニット２２
ａから返送される信号はＬレベルであり、応じてロジッ
クゲート２４ａｃの出力信号がＨレベルとなり、ＮＡＮ
Ｄゲート２４ａｄの出力信号がＬレベルとなり、バンク
活性化信号ＡＣＴ０が再びＨレベルとなる。このバンク
活性化信号ＡＣＴ０は、ロジックゲート２４ａｃおよび
ＮＡＮＤゲート２４ａｄによりラッチされる。これによ
り、リフレッシュ指示が与えられたときの状態に各アレ
イバンクを復帰させることができる。
指示信号ＲＰＲｂがＨレベルの活性状態となり、応じて
ＮＯＲ回路１４ｂａの出力信号がＬレベルとなり、これ
らのバンク活性化信号ＡＣＴ０〜ＡＣＴ３がＬレベルの
非活性状態となる。次いで、返送指示信号ＴＲＢがＨレ
ベルの活性状態となり、退避ユニット２２ａにおいて
は、トランスファゲート２２ａｄが導通し、退避してい
たバンク活性化信号を活性化回路２４ａに返送する。こ
の返送指示信号ＴＲＢは、退避ユニット２２ａ〜２２ｄ
に共通に与えられており、退避ユニット２２ａ〜２２ｄ
において共通に、活性化回路２４ａ−２４ｄへ退避した
バンク活性化信号の返送が行なわれる。今、リフレッシ
ュ指示が与えられたときに、バンク活性化信号ＡＣＴ０
がＨレベルの活性状態にあれば、この退避ユニット２２
ａから返送される信号はＬレベルであり、応じてロジッ
クゲート２４ａｃの出力信号がＨレベルとなり、ＮＡＮ
Ｄゲート２４ａｄの出力信号がＬレベルとなり、バンク
活性化信号ＡＣＴ０が再びＨレベルとなる。このバンク
活性化信号ＡＣＴ０は、ロジックゲート２４ａｃおよび
ＮＡＮＤゲート２４ａｄによりラッチされる。これによ
り、リフレッシュ指示が与えられたときの状態に各アレ
イバンクを復帰させることができる。
【００８５】図１０は、アドレスラッチ指示信号発生部
の構成を示す図である。図１０においては、１つのアレ
イバンクに対するアドレスラッチ指示信号発生部の構成
を示す。各アレイバンクに対応して設けられたロウアド
レスラッチそれぞれに対して図１０に示すラッチ指示信
号発生回路が設けられる。このラッチ指示信号発生部は
バンク活性化制御回路１４に含まれる。
の構成を示す図である。図１０においては、１つのアレ
イバンクに対するアドレスラッチ指示信号発生部の構成
を示す。各アレイバンクに対応して設けられたロウアド
レスラッチそれぞれに対して図１０に示すラッチ指示信
号発生回路が設けられる。このラッチ指示信号発生部は
バンク活性化制御回路１４に含まれる。
【００８６】図１０において、アドレスラッチ指示信号
発生部は、バンク指示信号ＺＢＮＫ（ＺＢＮＫ０−ＺＢ
ＮＫ３）とアレイ活性化指示信号φａｚを受けるＮＯＲ
回路３４ａと、ＮＯＲ回路３４ａの出力信号とリフレッ
シュ開始指示信号ＲＥＦを受けるＯＲ回路３４ｂを含
む。ＯＲ回路３４ｂからロウアドレスラッチ指示信号Ｒ
ＡＬ（ＲＡＬ０−ＲＡＬ３）が出力される。この図１０
に示す回路構成が、ロウアドレスラッチ３ａ−３ｄ（図
２参照）それぞに対して設けられる。
発生部は、バンク指示信号ＺＢＮＫ（ＺＢＮＫ０−ＺＢ
ＮＫ３）とアレイ活性化指示信号φａｚを受けるＮＯＲ
回路３４ａと、ＮＯＲ回路３４ａの出力信号とリフレッ
シュ開始指示信号ＲＥＦを受けるＯＲ回路３４ｂを含
む。ＯＲ回路３４ｂからロウアドレスラッチ指示信号Ｒ
ＡＬ（ＲＡＬ０−ＲＡＬ３）が出力される。この図１０
に示す回路構成が、ロウアドレスラッチ３ａ−３ｄ（図
２参照）それぞに対して設けられる。
【００８７】通常動作モード時においては、アクティブ
コマンドが与えられるとバンクアドレス信号により指定
されたアレイバンクに対して設けられたロウアドレスラ
ッチに対するロウアドレスラッチ指示信号ＲＡＬが活性
状態となる。リフレッシュモード時においては、リフレ
ッシュ開始指示信号ＲＥＦが活性状態とされると、すべ
てのロウアドレスラッチに対するロウアドレスラッチ指
示信号ＲＡＬ０−ＲＡＬ３が活性状態となり、リフレッ
シュカウンタからのリフレッシュアドレスを取込みリフ
レッシュを行なう。
コマンドが与えられるとバンクアドレス信号により指定
されたアレイバンクに対して設けられたロウアドレスラ
ッチに対するロウアドレスラッチ指示信号ＲＡＬが活性
状態となる。リフレッシュモード時においては、リフレ
ッシュ開始指示信号ＲＥＦが活性状態とされると、すべ
てのロウアドレスラッチに対するロウアドレスラッチ指
示信号ＲＡＬ０−ＲＡＬ３が活性状態となり、リフレッ
シュカウンタからのリフレッシュアドレスを取込みリフ
レッシュを行なう。
【００８８】この図１０に示す構成のように、リフレッ
シュ開始時にロウアドレス信号を取込みラッチする構成
とすることにより、通常モード時において、アクティブ
コマンドが与えられてバンク活性化指示信号ＡＣＴが活
性状態となるときにロウアドレス信号取込みタイミング
とリフレッシュ実行時におけるリフレッシュアドレス取
込みタイミングをほぼ同じとすることができ、リフレッ
シュモード時および通常動作モード時いずれにおいて
も、同じタイミングで行選択動作を行なうことができ
る。
シュ開始時にロウアドレス信号を取込みラッチする構成
とすることにより、通常モード時において、アクティブ
コマンドが与えられてバンク活性化指示信号ＡＣＴが活
性状態となるときにロウアドレス信号取込みタイミング
とリフレッシュ実行時におけるリフレッシュアドレス取
込みタイミングをほぼ同じとすることができ、リフレッ
シュモード時および通常動作モード時いずれにおいて
も、同じタイミングで行選択動作を行なうことができ
る。
【００８９】以上のように、この発明の実施の形態１に
従えば、リフレッシュモード時において、アレイバンク
それぞれのバンク情報を退避しその状態でリフレッシュ
を行なった後、リフレッシュ完了後各バンクを元の状態
に復帰させているため、外部コントローラは、リフレッ
シュ指示を与えるだけでよくそのリフレッシュのための
負荷が軽減される。またリフレッシュ完了後、内部は同
時の元の状態に復帰するため、リフレッシュから元の状
態に復帰するまでのクロックサイクル数が低減され、リ
フレッシュ時のペナルティが低減される。
従えば、リフレッシュモード時において、アレイバンク
それぞれのバンク情報を退避しその状態でリフレッシュ
を行なった後、リフレッシュ完了後各バンクを元の状態
に復帰させているため、外部コントローラは、リフレッ
シュ指示を与えるだけでよくそのリフレッシュのための
負荷が軽減される。またリフレッシュ完了後、内部は同
時の元の状態に復帰するため、リフレッシュから元の状
態に復帰するまでのクロックサイクル数が低減され、リ
フレッシュ時のペナルティが低減される。
【００９０】［実施の形態２］図１１は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１１においては、リフレッシュ制御回路の構
成が示される。他の構成は、先の図１に示す構成と同じ
である。図１１において、リフレッシュ制御回路１８
は、リフレッシュ指示信号φｒに応答して退避指示信号
ＸＦＲを出力する退避指示信号発生回路１８ａと、退避
指示信号発生回路１８ａからの退避指示信号ＸＦＲに応
答して、アレイ非活性化指示信号ＲＰＲａを出力するア
レイ非活性化指示信号発生回路１８ｂと、リフレッシュ
指示信号φｒに応答してセットされかつプリチャージ指
示信号φｐに応答してリセットされるセット／リセット
フリップフロップ３８ａと、フリップフロップ３８ａの
出力Ｑからの出力信号が活性状態の間起動されて計時動
作を行ない、所定の時間経過ごとに活性化信号を出力す
るタイマ３８ｂと、アレイ非活性化指示信号発生回路１
８ｂからのアレイ非活性化指示信号ＲＰＲａとタイマ３
８ｂからのカウントアップ信号とに応答してリフレッシ
ュ開始指示信号ＲＥＦを出力するリフレッシュ開始指示
信号発生回路３８ｃと、リフレッシュ開始指示信号発生
回路３８ｃからのリフレッシュ開始指示信号ＲＥＦに応
答して所定時間経過後にリフレッシュ完了指示信号ＲＰ
Ｒｂを出力するリフレッシュ完了指示信号発生回路３８
ｄと、セット／リセットフリップフロップ３８ａのリセ
ットに応答して所定時間経過後返送指示信号ＴＲＢを出
力する返送指示信号発生回路３８ｄを含む。このセット
／リセットフリップフロップ３８ａの出力Ｑからまた切
換指示信号φｍｘが出力される。
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図１１においては、リフレッシュ制御回路の構
成が示される。他の構成は、先の図１に示す構成と同じ
である。図１１において、リフレッシュ制御回路１８
は、リフレッシュ指示信号φｒに応答して退避指示信号
ＸＦＲを出力する退避指示信号発生回路１８ａと、退避
指示信号発生回路１８ａからの退避指示信号ＸＦＲに応
答して、アレイ非活性化指示信号ＲＰＲａを出力するア
レイ非活性化指示信号発生回路１８ｂと、リフレッシュ
指示信号φｒに応答してセットされかつプリチャージ指
示信号φｐに応答してリセットされるセット／リセット
フリップフロップ３８ａと、フリップフロップ３８ａの
出力Ｑからの出力信号が活性状態の間起動されて計時動
作を行ない、所定の時間経過ごとに活性化信号を出力す
るタイマ３８ｂと、アレイ非活性化指示信号発生回路１
８ｂからのアレイ非活性化指示信号ＲＰＲａとタイマ３
８ｂからのカウントアップ信号とに応答してリフレッシ
ュ開始指示信号ＲＥＦを出力するリフレッシュ開始指示
信号発生回路３８ｃと、リフレッシュ開始指示信号発生
回路３８ｃからのリフレッシュ開始指示信号ＲＥＦに応
答して所定時間経過後にリフレッシュ完了指示信号ＲＰ
Ｒｂを出力するリフレッシュ完了指示信号発生回路３８
ｄと、セット／リセットフリップフロップ３８ａのリセ
ットに応答して所定時間経過後返送指示信号ＴＲＢを出
力する返送指示信号発生回路３８ｄを含む。このセット
／リセットフリップフロップ３８ａの出力Ｑからまた切
換指示信号φｍｘが出力される。
【００９１】この図１１に示すリフレッシュ制御回路に
よれば、リフレッシュ指示が与えられて、リフレッシュ
を行なった後、プリチャージコマンドが与えられるまで
内部のタイマ３８ｂの制御の下に所定の時間間隔でリフ
レッシュが繰返し実行される。この場合、セルフリフレ
ッシュが行なわれるが、このセルフリフレッシュが行な
われている間、退避したバンク情報は保持する必要があ
る。したがって、このセルフリフレッシュを終了させる
プリチャージコマンドが与えられたときに返送指示信号
ＴＲＢを出力する。
よれば、リフレッシュ指示が与えられて、リフレッシュ
を行なった後、プリチャージコマンドが与えられるまで
内部のタイマ３８ｂの制御の下に所定の時間間隔でリフ
レッシュが繰返し実行される。この場合、セルフリフレ
ッシュが行なわれるが、このセルフリフレッシュが行な
われている間、退避したバンク情報は保持する必要があ
る。したがって、このセルフリフレッシュを終了させる
プリチャージコマンドが与えられたときに返送指示信号
ＴＲＢを出力する。
【００９２】図１２は、この図１１に示すリフレッシュ
制御回路１８の動作を示す信号波形図である。以下、こ
の図１１に示す信号波形図を参照して図１０に示すリフ
レッシュ制御回路１８の動作について説明する。
制御回路１８の動作を示す信号波形図である。以下、こ
の図１１に示す信号波形図を参照して図１０に示すリフ
レッシュ制御回路１８の動作について説明する。
【００９３】リフレッシュコマンドが与えられるとリフ
レッシュ指示信号φｒが活性状態となり、退避指示信号
発生回路１８ａから退避指示信号ＸＦＲが出力される。
次いで、アレイ非活性化指示信号発生回路１８ｂが、こ
の転送動作によるバンク情報（ロウアドレス信号および
アレイ活性化信号）の退避の後、アレイ非活性化指示信
号ＲＰＲａを出力し、活性状態のバンクをすべて非活性
状態へ駆動する。このアレイのすべての非活性化の後
（非活性化指示信号ＲＰＲａが発生されてから通常のプ
リチャージに必要な時間が経過した後）、リフレッシュ
開始指示信号発生回路３８ｃが、リフレッシュ開始指示
信号ＲＥＦを発生する。このリフレッシュ開始指示信号
ＲＥＦに従って、アレイバンクにおいて実施の形態１と
同様、リフレッシュアドレスに従ったリフレッシュ動作
が行なわれる。所定時間が経過すると、リフレッシュ完
了指示信号発生回路１８ｄからのリフレッシュ完了指示
信号ＲＰＲｂが発生されて、アレイバンクのリフレッシ
ュが完了し、各アレイバンクは非活性状態に駆動され
る。
レッシュ指示信号φｒが活性状態となり、退避指示信号
発生回路１８ａから退避指示信号ＸＦＲが出力される。
次いで、アレイ非活性化指示信号発生回路１８ｂが、こ
の転送動作によるバンク情報（ロウアドレス信号および
アレイ活性化信号）の退避の後、アレイ非活性化指示信
号ＲＰＲａを出力し、活性状態のバンクをすべて非活性
状態へ駆動する。このアレイのすべての非活性化の後
（非活性化指示信号ＲＰＲａが発生されてから通常のプ
リチャージに必要な時間が経過した後）、リフレッシュ
開始指示信号発生回路３８ｃが、リフレッシュ開始指示
信号ＲＥＦを発生する。このリフレッシュ開始指示信号
ＲＥＦに従って、アレイバンクにおいて実施の形態１と
同様、リフレッシュアドレスに従ったリフレッシュ動作
が行なわれる。所定時間が経過すると、リフレッシュ完
了指示信号発生回路１８ｄからのリフレッシュ完了指示
信号ＲＰＲｂが発生されて、アレイバンクのリフレッシ
ュが完了し、各アレイバンクは非活性状態に駆動され
る。
【００９４】このリフレッシュサイクルは、通常ＣＢＲ
リフレッシュまたはオートリフレッシュと呼ばれてい
る。タイマ３８ｂは、このリフレッシュコマンドが与え
られてからカウント動作を行なっている。リフレッシュ
コマンドが与えられてから所定時間経過後、依然プリチ
ャージコマンドが与えられていない場合、タイマ３８ｂ
は、カウントアップ信号を発生してリフレッシュ開始指
示信号発生回路３８ｃへ時刻Ｔ０において与える。これ
に応答して、リフレッシュ開始指示信号発生回路３８ｃ
が再びリフレッシュ開始指示信号ＲＥＦを発生し、次い
でリフレッシュ完了指示信号発生回路１８ｄがリフレッ
シュ完了指示信号ＲＰＲｂを出力する。この動作は、プ
リチャージコマンドが与えられてセット／リセットフリ
ップフロップ３８ａがリセットされるまで繰返される。
このタイマ３８ｂの制御の下に行なわれるリフレッシュ
はセルフリフレッシュと呼ばれている。タイマ３８ｂ
が、所定時間間隔でカウントアップ信号を出力して、リ
フレッシュ開始指示信号ＲＥＦを活性化する。
リフレッシュまたはオートリフレッシュと呼ばれてい
る。タイマ３８ｂは、このリフレッシュコマンドが与え
られてからカウント動作を行なっている。リフレッシュ
コマンドが与えられてから所定時間経過後、依然プリチ
ャージコマンドが与えられていない場合、タイマ３８ｂ
は、カウントアップ信号を発生してリフレッシュ開始指
示信号発生回路３８ｃへ時刻Ｔ０において与える。これ
に応答して、リフレッシュ開始指示信号発生回路３８ｃ
が再びリフレッシュ開始指示信号ＲＥＦを発生し、次い
でリフレッシュ完了指示信号発生回路１８ｄがリフレッ
シュ完了指示信号ＲＰＲｂを出力する。この動作は、プ
リチャージコマンドが与えられてセット／リセットフリ
ップフロップ３８ａがリセットされるまで繰返される。
このタイマ３８ｂの制御の下に行なわれるリフレッシュ
はセルフリフレッシュと呼ばれている。タイマ３８ｂ
が、所定時間間隔でカウントアップ信号を出力して、リ
フレッシュ開始指示信号ＲＥＦを活性化する。
【００９５】セルフリフレッシュモードの完了は、プリ
チャージコマンドを与えることにより行なわれる。この
プリチャージコマンドにより、プリチャージ指示信号φ
ｐが活性状態となり、セット／リセットフリップフロッ
プ３８ａがリセットされる。このプリチャージコマンド
は、すべてのアレイバンクに対し与えられる（シングル
バンクプリチャージコマンドと全バンクプリチャージコ
マンドは、特定のアドレス信号ビットたとえばＡｄ１０
の値により切換えられる）。これにより、アレイバンク
すべてがプリチャージされて非活性状態となる。ＲＡＳ
プリチャージ時間（アレイのプリチャージに要する時
間）が経過した後、返送指示信号発生回路３８ｄは、こ
のセット／リセットフリップフロップ３８ａの出力信号
の非活性化に応答して、返送指示信号ＴＲＢを発生す
る。これにより、各ロウアドレス退避回路２０およびバ
ンク活性化情報退避回路２２（図１参照）に退避されて
いた信号がロウアドレスラッチ回路３およびバンク駆動
部２へ返送されて、アレイバンクは、リフレッシュコマ
ンドが与えられる前の状態に復帰する。
チャージコマンドを与えることにより行なわれる。この
プリチャージコマンドにより、プリチャージ指示信号φ
ｐが活性状態となり、セット／リセットフリップフロッ
プ３８ａがリセットされる。このプリチャージコマンド
は、すべてのアレイバンクに対し与えられる（シングル
バンクプリチャージコマンドと全バンクプリチャージコ
マンドは、特定のアドレス信号ビットたとえばＡｄ１０
の値により切換えられる）。これにより、アレイバンク
すべてがプリチャージされて非活性状態となる。ＲＡＳ
プリチャージ時間（アレイのプリチャージに要する時
間）が経過した後、返送指示信号発生回路３８ｄは、こ
のセット／リセットフリップフロップ３８ａの出力信号
の非活性化に応答して、返送指示信号ＴＲＢを発生す
る。これにより、各ロウアドレス退避回路２０およびバ
ンク活性化情報退避回路２２（図１参照）に退避されて
いた信号がロウアドレスラッチ回路３およびバンク駆動
部２へ返送されて、アレイバンクは、リフレッシュコマ
ンドが与えられる前の状態に復帰する。
【００９６】この図１１に示すようなセルフリフレッシ
ュモードを行なう半導体記憶装置においても、セルフリ
フレッシュ終了コマンドが与えられるまで、内部でバン
ク情報（各バンクのロウアドレス信号およびアレイ活性
化信号）を退避させておくことにより、セルフリフレッ
シュ完了時、内部でリフレッシュ前の状態に高速で復帰
させることができ、リフレッシュ時のペナルティを低減
することができる。
ュモードを行なう半導体記憶装置においても、セルフリ
フレッシュ終了コマンドが与えられるまで、内部でバン
ク情報（各バンクのロウアドレス信号およびアレイ活性
化信号）を退避させておくことにより、セルフリフレッ
シュ完了時、内部でリフレッシュ前の状態に高速で復帰
させることができ、リフレッシュ時のペナルティを低減
することができる。
【００９７】この実施の形態２において、各ロウアドレ
ス退避回路２０およびバンク活性化情報退避回路２２の
構成は実施の形態１と同じであり、またバンク活性化制
御回路１４の構成も同じである。さらに、セルフリフレ
ッシュを終了させるためのリフレッシュ終了コマンドが
与えられたとき、すべてのバンクに対しプリチャージを
行なわせるために、この全バンクプリチャージコマンド
が与えられたときに発生される全バンクプリチャージ指
示信号は、図９に示すバンク活性化回路２４ａの構成に
おいて、負論理の全バンクプリチャージ指示信号をＮＡ
ＮＤゲート２４ａｄへ与えればよい。これにより、シン
グルバンクプリチャージコマンドおよび全バンクプリチ
ャージコマンドを実現することができる。
ス退避回路２０およびバンク活性化情報退避回路２２の
構成は実施の形態１と同じであり、またバンク活性化制
御回路１４の構成も同じである。さらに、セルフリフレ
ッシュを終了させるためのリフレッシュ終了コマンドが
与えられたとき、すべてのバンクに対しプリチャージを
行なわせるために、この全バンクプリチャージコマンド
が与えられたときに発生される全バンクプリチャージ指
示信号は、図９に示すバンク活性化回路２４ａの構成に
おいて、負論理の全バンクプリチャージ指示信号をＮＡ
ＮＤゲート２４ａｄへ与えればよい。これにより、シン
グルバンクプリチャージコマンドおよび全バンクプリチ
ャージコマンドを実現することができる。
【００９８】すなわち、図１３に示すように、チップセ
レクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、およびライトイネーブル信号／ＷＥをＬレベルとし
かつ特定のアドレス信号ビットＡｄ１０およびコラムア
ドレスストローブ信号／ＣＡＳをＨレベルに設定するこ
とにより、正論理の全バンクプリチャージ指示信号φｐ
ａがゲート回路Ｇ１から出力され、この正論理の全バン
クプリチャージ指示信号φｐａをインバータＧ２により
負論理の全バンクプリチャージ指示信号φｚｐａに変換
して図９に示すゲート２４ａｄへ伝える。この信号φｚ
ｐａを図９のバンク活性化回路２４ａ〜２４ｄに共通に
与えることにより、全バンクの同時プリチャージを実現
することができる。
レクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡ
Ｓ、およびライトイネーブル信号／ＷＥをＬレベルとし
かつ特定のアドレス信号ビットＡｄ１０およびコラムア
ドレスストローブ信号／ＣＡＳをＨレベルに設定するこ
とにより、正論理の全バンクプリチャージ指示信号φｐ
ａがゲート回路Ｇ１から出力され、この正論理の全バン
クプリチャージ指示信号φｐａをインバータＧ２により
負論理の全バンクプリチャージ指示信号φｚｐａに変換
して図９に示すゲート２４ａｄへ伝える。この信号φｚ
ｐａを図９のバンク活性化回路２４ａ〜２４ｄに共通に
与えることにより、全バンクの同時プリチャージを実現
することができる。
【００９９】以上のように、この発明の実施の形態２に
従えば、セルフリフレッシュモード動作が可能な半導体
記憶装置においても、リフレッシュ復帰時においてのペ
ナルティを低減することができ、またセルフリフレッシ
ュ復帰時容易に、かつ高速でセルフリフレッシュに入る
前の状態に各バンクの状態を復帰させることができる。
従えば、セルフリフレッシュモード動作が可能な半導体
記憶装置においても、リフレッシュ復帰時においてのペ
ナルティを低減することができ、またセルフリフレッシ
ュ復帰時容易に、かつ高速でセルフリフレッシュに入る
前の状態に各バンクの状態を復帰させることができる。
【０１００】［実施の形態３］図１４は、この発明の実
施の形態３に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１４に示す構成においては、リフレ
ッシュアドレスを発生するためのリフレッシュカウンタ
およびリフレッシュモード時に外部からのアドレス信号
に代えてリフレッシュアドレスを選択するためのマルチ
プレクサは設けられていない。すなわち、この図１４に
示す半導体記憶装置においては、リフレッシュアドレス
は外部から与えられる。通常の標準ＤＲＡＭにおける
「ＲＡＳオンリーリフレッシュ」と同様のリフレッシュ
動作が行なわれる。
施の形態３に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１４に示す構成においては、リフレ
ッシュアドレスを発生するためのリフレッシュカウンタ
およびリフレッシュモード時に外部からのアドレス信号
に代えてリフレッシュアドレスを選択するためのマルチ
プレクサは設けられていない。すなわち、この図１４に
示す半導体記憶装置においては、リフレッシュアドレス
は外部から与えられる。通常の標準ＤＲＡＭにおける
「ＲＡＳオンリーリフレッシュ」と同様のリフレッシュ
動作が行なわれる。
【０１０１】他の構成は、図１に示す実施の形態１に従
う半導体記憶装置の構成と同じであり、対応する部分に
は同一参照番号を付す。この図１４に示す構成の場合、
内部にリフレッシュカウンタおよびマルチプレクサを設
ける必要がなく、外部で、各アレイバンクにおいていず
れの行をリフレッシュしているかを容易にモニタするこ
とができる。この図１４に示す構成においても、リフレ
ッシュコマンドが与えられると、ロウアドレスラッチ回
路３にラッチされたロウアドレス信号はロウアドレス退
避回路２０へ退避される。また、バンク駆動部２におい
て与えられているバンク活性化信号もバンク活性化情報
退避回路２２へ退避される。この状態で、アドレスバッ
ファ６を介して与えられる外部からのアドレス信号ＡＤ
に従って、各メモリバンク１のアレイバンク０−３のリ
フレッシュが実行される。リフレッシュ時において、ロ
ウアドレス退避回路２０およびバンク活性化情報退避回
路２２への退避に要する時間が、通常のバンクデコーダ
によるバンク指定信号の活性化およびそれに続くバンク
活性化信号の活性化までに要する時間と同じ程度であれ
ば、この外部からリフレッシュアドレス信号を与える構
成においても、ロウアドレスラッチ回路３でアドレス信
号がラッチされるタイミングは通常動作モード時および
リフレッシュ動作モード時いずれにおいても同じとする
ことができ、外部コントローラは、アドレスのセットア
ップ時間およびホールド時間をその通常動作モード時お
よびリフレッシュモード時同じとしてアドレス信号を印
加することができ、外部コントローラの負荷は増加しな
い。
う半導体記憶装置の構成と同じであり、対応する部分に
は同一参照番号を付す。この図１４に示す構成の場合、
内部にリフレッシュカウンタおよびマルチプレクサを設
ける必要がなく、外部で、各アレイバンクにおいていず
れの行をリフレッシュしているかを容易にモニタするこ
とができる。この図１４に示す構成においても、リフレ
ッシュコマンドが与えられると、ロウアドレスラッチ回
路３にラッチされたロウアドレス信号はロウアドレス退
避回路２０へ退避される。また、バンク駆動部２におい
て与えられているバンク活性化信号もバンク活性化情報
退避回路２２へ退避される。この状態で、アドレスバッ
ファ６を介して与えられる外部からのアドレス信号ＡＤ
に従って、各メモリバンク１のアレイバンク０−３のリ
フレッシュが実行される。リフレッシュ時において、ロ
ウアドレス退避回路２０およびバンク活性化情報退避回
路２２への退避に要する時間が、通常のバンクデコーダ
によるバンク指定信号の活性化およびそれに続くバンク
活性化信号の活性化までに要する時間と同じ程度であれ
ば、この外部からリフレッシュアドレス信号を与える構
成においても、ロウアドレスラッチ回路３でアドレス信
号がラッチされるタイミングは通常動作モード時および
リフレッシュ動作モード時いずれにおいても同じとする
ことができ、外部コントローラは、アドレスのセットア
ップ時間およびホールド時間をその通常動作モード時お
よびリフレッシュモード時同じとしてアドレス信号を印
加することができ、外部コントローラの負荷は増加しな
い。
【０１０２】以上のように、この発明の実施の形態３に
従えば、リフレッシュアドレス信号を外部から与える構
成とし、リフレッシュ時においては、各バンクの活性化
情報を退避させてリフレッシュを行ない、そのリフレッ
シュ完了後、各アレイバンクをリフレッシュ前と同じ状
態に復帰させている。リフレッシュアドレス信号を外部
から与えているため、外部で容易にリフレッシュされて
いる行を識別することができる。また内部でリフレッシ
ュカウンタおよびマルチプレクサが不要となり、チップ
占有面積を低減することが可能となる。
従えば、リフレッシュアドレス信号を外部から与える構
成とし、リフレッシュ時においては、各バンクの活性化
情報を退避させてリフレッシュを行ない、そのリフレッ
シュ完了後、各アレイバンクをリフレッシュ前と同じ状
態に復帰させている。リフレッシュアドレス信号を外部
から与えているため、外部で容易にリフレッシュされて
いる行を識別することができる。また内部でリフレッシ
ュカウンタおよびマルチプレクサが不要となり、チップ
占有面積を低減することが可能となる。
【０１０３】［実施の形態４］図１５は、この発明の実
施の形態４に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１５においては、この半導体記憶装
置はメモリアレイ１００を含む。このメモリアレイ１０
０は、行列状に配列される複数のメモリセルを有する
が、バンク構成とはなっていない。したがって、バンク
構成を有しないため、この半導体記憶装置は、バンク単
位での制御に代えて、アレイ活性／非活性を制御する。
施の形態４に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１５においては、この半導体記憶装
置はメモリアレイ１００を含む。このメモリアレイ１０
０は、行列状に配列される複数のメモリセルを有する
が、バンク構成とはなっていない。したがって、バンク
構成を有しないため、この半導体記憶装置は、バンク単
位での制御に代えて、アレイ活性／非活性を制御する。
【０１０４】すなわち、この半導体記憶装置は、コマン
ドデコーダ５からのアレイ活性化指示信号φａおよびプ
リチャージ指示信号φｐおよびリフレッシュ制御回路１
８からの制御信号に従ってアレイ活性化信号ＡＣＴおよ
びロウアドレスラッチ指示信号ＲＡＬを出力するアレイ
活性化制御回路１１４と、アレイ活性化制御回路１１４
の制御の下に、マルチプレクサ１０を介して与えられる
アドレス信号をラッチするロウアドレスラッチ回路１０
３と、アレイ活性化制御回路１１４からのアレイ活性化
信号ＡＣＴに従ってメモリアレイ１００を活性／非活性
状態へ駆動するアレイ駆動回路１０２を含む。
ドデコーダ５からのアレイ活性化指示信号φａおよびプ
リチャージ指示信号φｐおよびリフレッシュ制御回路１
８からの制御信号に従ってアレイ活性化信号ＡＣＴおよ
びロウアドレスラッチ指示信号ＲＡＬを出力するアレイ
活性化制御回路１１４と、アレイ活性化制御回路１１４
の制御の下に、マルチプレクサ１０を介して与えられる
アドレス信号をラッチするロウアドレスラッチ回路１０
３と、アレイ活性化制御回路１１４からのアレイ活性化
信号ＡＣＴに従ってメモリアレイ１００を活性／非活性
状態へ駆動するアレイ駆動回路１０２を含む。
【０１０５】ロウアドレスラッチ回路１０３は、このア
レイ活性化制御回路１１４からのロウアドレスラッチ指
示信号ＲＡＬに従ってマルチプレクサ１０を介して与え
られたロウアドレス信号をラッチする。アレイ駆動回路
１０２は、したがって通常の標準ＤＲＡＭの行系制御回
路と同様、アレイ活性化信号ＡＣＴを内部ロウアドレス
ストローブ信号と同様に駆動してメモリアレイ１００の
行選択に関連する動作の制御を行なう。
レイ活性化制御回路１１４からのロウアドレスラッチ指
示信号ＲＡＬに従ってマルチプレクサ１０を介して与え
られたロウアドレス信号をラッチする。アレイ駆動回路
１０２は、したがって通常の標準ＤＲＡＭの行系制御回
路と同様、アレイ活性化信号ＡＣＴを内部ロウアドレス
ストローブ信号と同様に駆動してメモリアレイ１００の
行選択に関連する動作の制御を行なう。
【０１０６】マルチプレクサ１０は、リフレッシュカウ
ンタ９およびアドレスバッファ１０６からのアドレス信
号を受ける。アドレスバッファ１０６は、外部からのア
ドレス信号ＡＤのみを受け、バンクアドレス信号は与え
られない。このロウアドレスラッチ回路１０３およびア
レイ駆動回路１０２それぞれに対応してロウアドレス退
避回路１２０およびアレイ活性化情報退避回路１２２が
設けられる。これらのロウアドレス退避回路１２０およ
びアレイ活性化情報退避回路１２２は、リフレッシュ制
御回路１８の制御の下に、ロウアドレスラッチ回路１０
３にラッチされたロウアドレスおよびアレイ駆動回路１
０２のアレイ活性化信号を退避させる。制御信号入力バ
ッファ７、コマンドデコーダ５、リフレッシュ制御回路
１８およびリフレッシュカウンタ９およびマルチプレク
サ（ＭＵＸ）１０は、先の実施の形態１または２の構成
と同じである。単に、１つのバンクを１つのメモリアレ
イとして考えればよい。
ンタ９およびアドレスバッファ１０６からのアドレス信
号を受ける。アドレスバッファ１０６は、外部からのア
ドレス信号ＡＤのみを受け、バンクアドレス信号は与え
られない。このロウアドレスラッチ回路１０３およびア
レイ駆動回路１０２それぞれに対応してロウアドレス退
避回路１２０およびアレイ活性化情報退避回路１２２が
設けられる。これらのロウアドレス退避回路１２０およ
びアレイ活性化情報退避回路１２２は、リフレッシュ制
御回路１８の制御の下に、ロウアドレスラッチ回路１０
３にラッチされたロウアドレスおよびアレイ駆動回路１
０２のアレイ活性化信号を退避させる。制御信号入力バ
ッファ７、コマンドデコーダ５、リフレッシュ制御回路
１８およびリフレッシュカウンタ９およびマルチプレク
サ（ＭＵＸ）１０は、先の実施の形態１または２の構成
と同じである。単に、１つのバンクを１つのメモリアレ
イとして考えればよい。
【０１０７】この図１５に示す半導体記憶装置において
は、メモリアレイ１００が、アレイ駆動回路１０２の制
御の下に活性／非活性化される。この図１５に示す半導
体記憶装置は、実施の形態１または２の半導体記憶装置
がバンクを１つ備える構成と等価である。したがって、
この図１５に示す半導体記憶装置においても、リフレッ
シュコマンドが与えられリフレッシュが行なわれると
き、内部で自動的にアレイのプリチャージが行なわれ、
リフレッシュが行なわれた後、再度アレイがリフレッシ
ュ時活性状態にあれば不活性状態に復帰する。したがっ
て、バンクの数が１つであり、バンク構成でない場合に
おいても、単にリフレッシュ完了後再びアクティブコマ
ンドを外部から与えてメモリアレイをリフレッシュ時の
状態に復帰させる必要がなく、リフレッシュ完了後リー
ドコマンドまたはライトコマンドを与えてメモリアレイ
へアクセスすることができ、リフレッシュ時のペナルテ
ィを軽減することができる。また、リフレッシュアドレ
スは実施の形態３と同様外部から与えられてもよい。
は、メモリアレイ１００が、アレイ駆動回路１０２の制
御の下に活性／非活性化される。この図１５に示す半導
体記憶装置は、実施の形態１または２の半導体記憶装置
がバンクを１つ備える構成と等価である。したがって、
この図１５に示す半導体記憶装置においても、リフレッ
シュコマンドが与えられリフレッシュが行なわれると
き、内部で自動的にアレイのプリチャージが行なわれ、
リフレッシュが行なわれた後、再度アレイがリフレッシ
ュ時活性状態にあれば不活性状態に復帰する。したがっ
て、バンクの数が１つであり、バンク構成でない場合に
おいても、単にリフレッシュ完了後再びアクティブコマ
ンドを外部から与えてメモリアレイをリフレッシュ時の
状態に復帰させる必要がなく、リフレッシュ完了後リー
ドコマンドまたはライトコマンドを与えてメモリアレイ
へアクセスすることができ、リフレッシュ時のペナルテ
ィを軽減することができる。また、リフレッシュアドレ
スは実施の形態３と同様外部から与えられてもよい。
【０１０８】［他の適用例］上述の説明においては、ク
ロック信号に同期してデータの入出力を行なう同期型半
導体記憶装置として、ＳＤＲＡＭが一例として説明され
ている。しかしながら、この発明は、リフレッシュ動作
が必要であり、かつ動作モードがコマンドの形で与えら
れる半導体記憶装置であれば適用可能である。たとえ
ば、クロック信号の立上がりおよび立下がりエッジ両者
でデータの入出力を行ない、またクロック信号の立上が
りエッジおよび立下がりエッジで外部制御信号およびア
ドレス信号を順次取込む半導体記憶装置であっても本発
明は適用可能である。
ロック信号に同期してデータの入出力を行なう同期型半
導体記憶装置として、ＳＤＲＡＭが一例として説明され
ている。しかしながら、この発明は、リフレッシュ動作
が必要であり、かつ動作モードがコマンドの形で与えら
れる半導体記憶装置であれば適用可能である。たとえ
ば、クロック信号の立上がりおよび立下がりエッジ両者
でデータの入出力を行ない、またクロック信号の立上が
りエッジおよび立下がりエッジで外部制御信号およびア
ドレス信号を順次取込む半導体記憶装置であっても本発
明は適用可能である。
【０１０９】
【発明の効果】以上のように、この発明に従えば、リフ
レッシュ指示印加時、各アレイについての情報を退避さ
せてリフレッシュを行ない、リフレッシュ完了後このア
レイに関連する情報を返送してアレイを元の状態に復帰
させるように構成しているため、外部コントローラのリ
フレッシュ時の負荷が軽減され、またリフレッシュ完了
後高速でアレイを元の状態に復帰させることができ、リ
フレッシュ時のペナルティが軽減され、応じてプロセサ
のウエイト時間が短くなり、処理性能に優れたシステム
を構築することができる。
レッシュ指示印加時、各アレイについての情報を退避さ
せてリフレッシュを行ない、リフレッシュ完了後このア
レイに関連する情報を返送してアレイを元の状態に復帰
させるように構成しているため、外部コントローラのリ
フレッシュ時の負荷が軽減され、またリフレッシュ完了
後高速でアレイを元の状態に復帰させることができ、リ
フレッシュ時のペナルティが軽減され、応じてプロセサ
のウエイト時間が短くなり、処理性能に優れたシステム
を構築することができる。
【０１１０】すなわち、請求項１に係る発明に従えば、
リフレッシュ指示が与えられるとアドレス発生手段のア
ドレス記憶手段に記憶された内部アドレス信号をアドレ
ス退避手段に退避させ、このリフレッシュ指示に従って
リフレッシュアドレス信号に従ってメモリセル選択手段
を活性化してリフレッシュを行ない、このリフレッシュ
動作完了後退避させたアドレス信号に従ってアレイを元
の状態に再設定するように構成しているため、リフレッ
シュ動作時外部コントローラが、リフレッシュ印加時に
おけるアレイの選択状態のアドレスを管理する必要がな
く、外部コントローラの負荷が軽減される。また、リフ
レッシュ完了後再設定手段により元の状態に復帰してい
るため、外部コントローラの制御の下に、アレイをリフ
レッシュ印加時の状態に復帰させる必要がなく、リフレ
ッシュ完了後高速でアレイを元の状態に復帰させること
ができ、リフレッシュ動作時におけるペナルティを軽減
することができる。
リフレッシュ指示が与えられるとアドレス発生手段のア
ドレス記憶手段に記憶された内部アドレス信号をアドレ
ス退避手段に退避させ、このリフレッシュ指示に従って
リフレッシュアドレス信号に従ってメモリセル選択手段
を活性化してリフレッシュを行ない、このリフレッシュ
動作完了後退避させたアドレス信号に従ってアレイを元
の状態に再設定するように構成しているため、リフレッ
シュ動作時外部コントローラが、リフレッシュ印加時に
おけるアレイの選択状態のアドレスを管理する必要がな
く、外部コントローラの負荷が軽減される。また、リフ
レッシュ完了後再設定手段により元の状態に復帰してい
るため、外部コントローラの制御の下に、アレイをリフ
レッシュ印加時の状態に復帰させる必要がなく、リフレ
ッシュ完了後高速でアレイを元の状態に復帰させること
ができ、リフレッシュ動作時におけるペナルティを軽減
することができる。
【０１１１】請求項２に係る発明に従えば、メモリセル
が選択状態にあるか否かを示す信号を保持し、この保持
された活性化／非活性化指示信号とリフレッシュ動作完
了とに従ってメモリセル選択手段を再び選択的に活性化
するように構成しているため、正確に、リフレッシュ完
了後、リフレッシュ印加時において活性状態にあった行
を活性状態へ復帰させることができる。
が選択状態にあるか否かを示す信号を保持し、この保持
された活性化／非活性化指示信号とリフレッシュ動作完
了とに従ってメモリセル選択手段を再び選択的に活性化
するように構成しているため、正確に、リフレッシュ完
了後、リフレッシュ印加時において活性状態にあった行
を活性状態へ復帰させることができる。
【０１１２】請求項３に係る発明に従えば、リフレッシ
ュ動作時、リフレッシュアドレスを外部から与えるよう
に構成しているため、内部でリフレッシュアドレスを発
生するための回路および内部で発生されたリフレッシュ
アドレスと外部からのアドレス信号を選択するための構
成が不要となり、回路専有面積を低減することが可能と
なる。また、外部において、リフレッシュされている行
を容易に識別することができる。
ュ動作時、リフレッシュアドレスを外部から与えるよう
に構成しているため、内部でリフレッシュアドレスを発
生するための回路および内部で発生されたリフレッシュ
アドレスと外部からのアドレス信号を選択するための構
成が不要となり、回路専有面積を低減することが可能と
なる。また、外部において、リフレッシュされている行
を容易に識別することができる。
【０１１３】請求項４に係る発明に従えば、リフレッシ
ュ指示に応答して、内部でリフレッシュアドレスを発生
し、このリフレッシュアドレスに従ってリフレッシュを
行なうように構成しているため、外部のコントローラ
は、リフレッシュアドレスを発生する必要がなく、外部
コントローラの負荷が軽減される。また、単に内部でリ
フレッシュアドレスを発生するだけであり、半導体記憶
装置外部においてリフレッシュアドレス信号を伝達する
必要がなく、高速でリフレッシュアドレスを伝達するこ
とができ、かつ、外部の信号配線を駆動する必要がな
く、システム全体としての消費電力を低減することがで
きる。
ュ指示に応答して、内部でリフレッシュアドレスを発生
し、このリフレッシュアドレスに従ってリフレッシュを
行なうように構成しているため、外部のコントローラ
は、リフレッシュアドレスを発生する必要がなく、外部
コントローラの負荷が軽減される。また、単に内部でリ
フレッシュアドレスを発生するだけであり、半導体記憶
装置外部においてリフレッシュアドレス信号を伝達する
必要がなく、高速でリフレッシュアドレスを伝達するこ
とができ、かつ、外部の信号配線を駆動する必要がな
く、システム全体としての消費電力を低減することがで
きる。
【０１１４】請求項５に係る発明に従えば、複数のバン
クそれぞれに対し、内部アドレス信号を退避させるため
のアドレス退避手段を設け、リフレッシュ時において
は、このアドレス退避手段へ各バンクのアドレス情報を
退避させてリフレッシュを行ない、リフレッシュ完了
後、リフレッシュ指示印加時活性状態のメモリバンクを
この退避したアドレス信号に従って再び活性状態へ駆動
するように再設定しているため、複数バンクが設けられ
ている場合においても、内部でリフレッシュを行ないか
つリフレッシュ完了後再びリフレッシュ時と同じ状態へ
復帰させているために、外部コントローラは、リフレッ
シュ印加時の各バンクの状態を把握する必要がなく、外
部コントローラの負荷が軽減される。また、リフレッシ
ュ完了後、リフレッシュ指示印加時の状態と同じ状態に
再設定しているため、外部コントローラがコマンドを用
いて各バンクを元の状態に復帰させる必要がなく、高速
で各バンクを元の状態に復帰させることができ、リフレ
ッシュ完了後早いタイミングで外部装置がこの半導体記
憶装置へアクセスすることができ、リフレッシュ時のペ
ナルティを低減することができる。
クそれぞれに対し、内部アドレス信号を退避させるため
のアドレス退避手段を設け、リフレッシュ時において
は、このアドレス退避手段へ各バンクのアドレス情報を
退避させてリフレッシュを行ない、リフレッシュ完了
後、リフレッシュ指示印加時活性状態のメモリバンクを
この退避したアドレス信号に従って再び活性状態へ駆動
するように再設定しているため、複数バンクが設けられ
ている場合においても、内部でリフレッシュを行ないか
つリフレッシュ完了後再びリフレッシュ時と同じ状態へ
復帰させているために、外部コントローラは、リフレッ
シュ印加時の各バンクの状態を把握する必要がなく、外
部コントローラの負荷が軽減される。また、リフレッシ
ュ完了後、リフレッシュ指示印加時の状態と同じ状態に
再設定しているため、外部コントローラがコマンドを用
いて各バンクを元の状態に復帰させる必要がなく、高速
で各バンクを元の状態に復帰させることができ、リフレ
ッシュ完了後早いタイミングで外部装置がこの半導体記
憶装置へアクセスすることができ、リフレッシュ時のペ
ナルティを低減することができる。
【０１１５】請求項６に係る発明に従えば、各バンクそ
れぞれに対し、アドレス発生回路およびアドレス退避回
路を設けているために、容易に各バンクのアドレス情報
の退避および返送を行なうことができる。
れぞれに対し、アドレス発生回路およびアドレス退避回
路を設けているために、容易に各バンクのアドレス情報
の退避および返送を行なうことができる。
【０１１６】請求項７に係る発明に従えば、各バンクの
活性／非活性を制御するバンク活性化信号をリフレッシ
ュ印加時退避させ、リフレッシュ完了後この退避させた
バンク活性化信号に従って各バンクを元の状態に復帰さ
せているため、各バンクを容易に元の状態に復帰させる
ことができる。
活性／非活性を制御するバンク活性化信号をリフレッシ
ュ印加時退避させ、リフレッシュ完了後この退避させた
バンク活性化信号に従って各バンクを元の状態に復帰さ
せているため、各バンクを容易に元の状態に復帰させる
ことができる。
【０１１７】請求項８に係る発明に従えば、リフレッシ
ュ時には外部からのリフレッシュアドレス信号を取込み
各バンクへ共通に与えるように構成しているため、外部
コントローラはリフレッシュすべきアドレスを容易に識
別することができ、また記憶装置内部でリフレッシュア
ドレスを生成する必要がなく、回路占有面積が低減され
る。
ュ時には外部からのリフレッシュアドレス信号を取込み
各バンクへ共通に与えるように構成しているため、外部
コントローラはリフレッシュすべきアドレスを容易に識
別することができ、また記憶装置内部でリフレッシュア
ドレスを生成する必要がなく、回路占有面積が低減され
る。
【０１１８】請求項９に係る発明に従えば、リフレッシ
ュアドレスを内部で発生し、この内部で発生したリフレ
ッシュアドレス信号に従ってリフレッシュを行なうよう
に構成しているため、外部からリフレッシュアドレスを
印加する必要がなく、外部コントローラの負荷が軽減さ
れる。また、外部信号配線を駆動してリフレッシュアド
レスを半導体記憶装置へ与える必要がなく、この信号配
線駆動を行なう必要がなく、システム全体しての消費電
力が低減される。
ュアドレスを内部で発生し、この内部で発生したリフレ
ッシュアドレス信号に従ってリフレッシュを行なうよう
に構成しているため、外部からリフレッシュアドレスを
印加する必要がなく、外部コントローラの負荷が軽減さ
れる。また、外部信号配線を駆動してリフレッシュアド
レスを半導体記憶装置へ与える必要がなく、この信号配
線駆動を行なう必要がなく、システム全体しての消費電
力が低減される。
【０１１９】請求項１０に係る発明に従えば、バンク活
性化信号保持回路それぞれに対応して退避回路を設け、
リフレッシュ指示印加時このバンク活性化信号保持回路
に保持されたバンク活性化信号を退避回路へ退避させて
リフレッシュ完了後、この退避回路の保持するバンク活
性化信号を対応の活性化信号保持回路へ転送するように
構成しているため、容易に各バンクの活性／非活性化を
速くしてリフレッシュ完了時元の状態へ各バンクを復帰
させることが可能となる。
性化信号保持回路それぞれに対応して退避回路を設け、
リフレッシュ指示印加時このバンク活性化信号保持回路
に保持されたバンク活性化信号を退避回路へ退避させて
リフレッシュ完了後、この退避回路の保持するバンク活
性化信号を対応の活性化信号保持回路へ転送するように
構成しているため、容易に各バンクの活性／非活性化を
速くしてリフレッシュ完了時元の状態へ各バンクを復帰
させることが可能となる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 この発明の実施の形態１に従う半導体記憶装
置のリフレッシュ時の動作を示すフローチャート図であ
る。
置のリフレッシュ時の動作を示すフローチャート図であ
る。
【図３】 図１に示す半導体記憶装置のロウアドレスラ
ッチ回路およびロウアドレス退避回路の構成を概略的に
示す図である。
ッチ回路およびロウアドレス退避回路の構成を概略的に
示す図である。
【図４】 図３に示す回路の動作を示す信号波形図であ
る。
る。
【図５】 図１に示すリフレッシュ制御回路の構成を概
略的に示す図である。
略的に示す図である。
【図６】 図５に示すリフレッシュ制御回路の動作を示
す信号波形図である。
す信号波形図である。
【図７】 図１に示すバンク活性化制御回路の構成を概
略的に示す図である。
略的に示す図である。
【図８】 図６に示すバンクデコーダの構成の一例を示
す図であるる
す図であるる
【図９】 図７に示す活性化信号発生回路の構成の一例
を示す図である。
を示す図である。
【図１０】 図７に示す活性化信号発生回路に含まれる
ロウアドレスラッチ指示信号発生部の構成の一例を示す
図である。
ロウアドレスラッチ指示信号発生部の構成の一例を示す
図である。
【図１１】 この発明の実施の形態２に従う半導体記憶
装置におけるリフレッシュ制御回路の構成を概略的に示
す図である。
装置におけるリフレッシュ制御回路の構成を概略的に示
す図である。
【図１２】 図１１に示すリフレッシュ制御回路の動作
を示す信号波形図である。
を示す信号波形図である。
【図１３】 全バンクプリチャージコマンドデコーダの
構成の一例を概略的に示す図である。
構成の一例を概略的に示す図である。
【図１４】 この発明の実施の形態３に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図１５】 この発明の実施の形態４に従う半導体記憶
装置の全体の構成を概略的に示す図である。
装置の全体の構成を概略的に示す図である。
【図１６】 従来の同期型半導体記憶装置の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図１７】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。
を概略的に示す図である。
【図１８】 従来の同期型半導体記憶装置の内部構成を
より具体的に示す図である。
より具体的に示す図である。
【図１９】 図１８に示す同期型半導体記憶装置の動作
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図２０】 従来の同期型半導体記憶装置の問題点を説
明するための図である。
明するための図である。
１ メモリバンク、２ バンク駆動部、２ａ，２ｂ，２
ｃ，２ｄ バンク駆動回路、３ ロウアドレスラッチ回
路、３ａ，３ｂ，３ｃ，３ｄ ロウアドレスラッチ、５
コマンドデコーダ、６ アドレスバッファ、７ 制御
信号入力バッファ、１０ マルチプレクサ、１４ バン
ク活性化制御回路、１４ａ バンクデコーダ、１４ｂ
活性化信号発生回路、１８ リフレッシュ制御回路、２
０ａ，２０ｂ，２０ｃ，２０ｄ ロウアドレス退避ユニ
ット、２２ バンク活性化情報退避回路、２２ａ，２２
ｄ 退避ユニット、２４ａ，２４ｄ 活性化回路、１０
０メモリアレイ、１０２ アレイ駆動回路、１０３ ロ
ウアドレスラッチ回路、１１４ アレイ活性化制御回
路、１２０ ロウアドレス退避回路、１２２ アレイ活
性化情報退避回路。
ｃ，２ｄ バンク駆動回路、３ ロウアドレスラッチ回
路、３ａ，３ｂ，３ｃ，３ｄ ロウアドレスラッチ、５
コマンドデコーダ、６ アドレスバッファ、７ 制御
信号入力バッファ、１０ マルチプレクサ、１４ バン
ク活性化制御回路、１４ａ バンクデコーダ、１４ｂ
活性化信号発生回路、１８ リフレッシュ制御回路、２
０ａ，２０ｂ，２０ｃ，２０ｄ ロウアドレス退避ユニ
ット、２２ バンク活性化情報退避回路、２２ａ，２２
ｄ 退避ユニット、２４ａ，２４ｄ 活性化回路、１０
０メモリアレイ、１０２ アレイ駆動回路、１０３ ロ
ウアドレスラッチ回路、１１４ アレイ活性化制御回
路、１２０ ロウアドレス退避回路、１２２ アレイ活
性化情報退避回路。
Claims (10)
- 【請求項１】 各々が一定時間内に記憶情報のリフレッ
シュを必要とする複数のメモリセルを有する半導体記憶
装置であって、 アドレス記憶手段を有し、外部からのアドレス信号を受
けて内部アドレス信号を発生しかつ前記アドレス記憶手
段に記憶するアドレス発生手段、 前記内部アドレス信号に従ってアドレス指定されたメモ
リセルを選択するためのメモリセル選択手段、 リフレッシュ指示に応答して、前記アドレス発生手段の
アドレス記憶手段に記憶された内部アドレス信号を受け
て保持するアドレス退避手段、 前記リフレッシュ指示に応答して、前記アドレス発生手
段を介して前記メモリセル選択手段へリフレッシュすべ
きメモリセルを指定するリフレッシュアドレス信号を与
えかつ前記メモリセル選択手段を活性化するリフレッシ
ュ活性化手段、および前記リフレッシュ指示によるリフ
レッシュ動作完了時、前記アドレス退避手段のアドレス
信号に従って前記リフレッシュ指示が与えられたときに
選択状態にあったメモリセルを再び選択状態に設定する
再設定手段を備える、半導体記憶装置。 - 【請求項２】 前記再設定手段は、 前記退避手段に退避された内部アドレス信号を前記アド
レス発生手段へ転送するための手段と、 前記リフレッシュ指示印加時にメモリセルが選択状態に
あるか否かを示す信号を保持する活性化信号保持手段
と、 前記活性化信号保持手段に保持された信号と前記リフレ
ッシュ動作の完了とに従って、前記メモリセル選択手段
を活性化する手段を備える、請求項１記載の半導体記憶
装置。 - 【請求項３】 前記リフレッシュ活性化手段は、 前記リフレッシュ指示に応答して外部からのアドレス信
号を前記リフレッシュアドレス信号として前記アドレス
発生手段へ与える手段を備える、請求項１または２記載
の半導体記憶装置。 - 【請求項４】 前記リフレッシュ活性化手段は、 前記リフレッシュ指示に応答してアドレス信号を発生す
るリフレッシュアドレス発生手段と、 外部からのアドレス信号と前記リフレッシュ発生手段か
らのアドレス信号とを受け、前記リフレッシュ指示に応
答して前記リフレッシュアドレス発生手段からのアドレ
ス信号を選択して前記内部アドレス発生手段へ印加する
選択手段とを備える、請求項１または２記載の半導体記
憶装置。 - 【請求項５】 各々が互いに独立に活性／非活性状態へ
駆動されかつ各々が一定期間内に記憶データをリフレッ
シュする必要がある複数のメモリセルを有する複数のメ
モリバンク、 前記複数のメモリバンク各々に対して設けられ、活性化
時与えられたアドレス信号に従って対応のメモリバンク
のアドレス指定されたメモリセルを選択状態へ置く複数
のメモリセル選択手段、 バンクを特定するバンクアドレス信号に従って、このバ
ンクアドレス信号により特定されたメモリバンクに対応
して設けられたメモリ選択手段へ、外部からのアドレス
信号に従って内部アドレス信号を生成して与える内部ア
ドレス発生手段を備え、前記内部アドレス発生手段は該
発生した内部アドレス信号を保持するアドレス記憶手段
を含み、さらにリフレッシュ指示に応答して、前記アド
レス記憶手段に保持された内部アドレス信号を退避させ
るためのアドレス退避手段、 前記リフレッシュ指示に応答して前記アドレス記憶手段
から前記アドレス退避手段へ内部アドレス信号を退避さ
せてそこに格納するための手段と、 前記リフレッシュ指示に応答して、前記複数のメモリセ
ル選択手段へリフレッシュすべきメモリセルを指定する
リフレッシュアドレスを前記内部アドレス発生手段を介
して与えかつ前記複数のメモリセル選択手段を活性化す
るリフレッシュ活性化手段、および前記リフレッシュ指
示によるリフレッシュ動作完了後、前記アドレス退避手
段に退避された内部アドレス信号を前記アドレス記憶手
段へ転送しかつ前記リフレッシュ指示印加時活性状態に
あったメモリバンクに対応して設けられたメモリセル選
択手段を活性化する再設定手段を備える、半導体記憶装
置。 - 【請求項６】 前記内部アドレス発生手段は、前記複数
のメモリバンクそれぞれに対応して設けられ、前記バン
クアドレス信号により指定されたとき前記外部からのア
ドレス信号を取込み内部アドレス信号を発生する複数の
内部アドレス発生回路を含み、 前記アドレス退避手段は、前記複数の内部アドレス発生
回路各々に対して設けられる複数のアドレス退避回路を
含む、請求項５記載の半導体記憶装置。 - 【請求項７】 前記バンクアドレス信号と外部からのメ
モリセル選択指示とに従って、前記バンクアドレス信号
が指定するメモリバンクに対して設けられたメモリセル
選択手段を活性化するバンク活性化手段をさらに備え、 前記再設定手段は、 前記リフレッシュ指示に応答して前記バンク活性化手段
からのバンク活性化信号を退避させて記憶するバンク退
避手段と、 前記リフレッシュ指示によるリフレッシュ動作完了時、
前記バンク退避手段に退避させたバンク活性化信号を前
記バンク活性化手段へ転送して対応のメモリバンクのメ
モリセル選択手段を活性化する手段を備える、請求項５
または６記載の半導体記憶装置。 - 【請求項８】 前記リフレッシュ活性化手段は、 前記リフレッシュ指示に応答して外部からのアドレス信
号を取込んで前記リフレッシュアドレス信号として前記
複数のメモリセル選択手段へ与える手段を含む、請求項
５から７のいずれかに記載の半導体記憶装置。 - 【請求項９】 前記リフレッシュ活性化手段は、 前記リフレッシュ指示に応答してリフレッシュアドレス
信号を発生するリフレッシュアドレス発生手段と、 外部からのアドレス信号と前記リフレッシュアドレス発
生手段からのリフレッシュアドレス信号とを受け、前記
リフレッシュ指示に応答して前記リフレッシュアドレス
信号を取込んで前記複数のメモリセル選択手段へ与える
手段とを備える、請求項５から７のいずれかに記載の半
導体記憶装置。 - 【請求項１０】 前記バンク活性化手段は、 前記複数のメモリバンク各々に対応して設けられ、対応
のメモリバンクに対するバンク活性化信号を保持する複
数の活性化信号保持回路を備え、 前記バンク退避手段は、前記複数の活性化信号保持回路
各々に対応して設けられ、前記リフレッシュ指示に応答
して対応の保持回路のバンク活性化信号を受けて保持す
る複数の退避回路を備え、 前記再活性化手段は、 前記複数の退避回路の各々の保持するバンク活性化信号
を前記リフレッシュ動作完了後対応の活性化信号保持回
路へ転送する複数の転送回路を含む、請求項７記載の半
導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9215001A JPH1166843A (ja) | 1997-08-08 | 1997-08-08 | 半導体記憶装置 |
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|---|---|---|---|
| JP9215001A JPH1166843A (ja) | 1997-08-08 | 1997-08-08 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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ID=16665069
Family Applications (1)
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|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |