JP2002157880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2002157880A JP2002157880A JP2000348443A JP2000348443A JP2002157880A JP 2002157880 A JP2002157880 A JP 2002157880A JP 2000348443 A JP2000348443 A JP 2000348443A JP 2000348443 A JP2000348443 A JP 2000348443A JP 2002157880 A JP2002157880 A JP 2002157880A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- refresh
- address
- refreshing
- generated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 保持の必要な一部のメモリセルのみリフレッ
シュを行うことにより、待機時の消費電力を減らすこと
を可能とした半導体記憶装置を提供する。 【解決手段】 データを記憶するためのリフレッシュが
必要な複数のメモリセルを有するメモリアレイ１と、外
部よりリフレッシュ用行アドレスストローブ信号を得て
この信号からリフレッシュ時の行アドレスを生成するア
ドレス発生回路Ａ１４と、外部から入力された制御信号
により動作し内部でリフレッシュ用行アドレスストロー
ブ信号を生成するタイマー回路８と、タイマー回路の出
力信号によりリフレッシュ時の行アドレスを生成するア
ドレス発生回路Ｂ３５とを備える。内部アドレス発生回
路Ａは全メモリ領域をリフレッシュするためのアドレス
を生成し、アドレス発生回路Ｂは特定の領域のみリフレ
ッシュするためのアドレスを生成する。
シュを行うことにより、待機時の消費電力を減らすこと
を可能とした半導体記憶装置を提供する。 【解決手段】 データを記憶するためのリフレッシュが
必要な複数のメモリセルを有するメモリアレイ１と、外
部よりリフレッシュ用行アドレスストローブ信号を得て
この信号からリフレッシュ時の行アドレスを生成するア
ドレス発生回路Ａ１４と、外部から入力された制御信号
により動作し内部でリフレッシュ用行アドレスストロー
ブ信号を生成するタイマー回路８と、タイマー回路の出
力信号によりリフレッシュ時の行アドレスを生成するア
ドレス発生回路Ｂ３５とを備える。内部アドレス発生回
路Ａは全メモリ領域をリフレッシュするためのアドレス
を生成し、アドレス発生回路Ｂは特定の領域のみリフレ
ッシュするためのアドレスを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）のリフレッシュ方法を改善した構成に関する。
特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）のリフレッシュ方法を改善した構成に関する。
【０００２】
【従来の技術】近年、システムの小型・低消費電力が進
み半導体装置への低消費電力化の要望もかなり強まって
いる。動作時の低電力化もさることながら、ＤＲＡＭの
ようにリフレッシュが必要な半導記憶体装置では、待機
時（スリープモード等）のリフレッシュ電流の低減も課
題となってきている。
み半導体装置への低消費電力化の要望もかなり強まって
いる。動作時の低電力化もさることながら、ＤＲＡＭの
ようにリフレッシュが必要な半導記憶体装置では、待機
時（スリープモード等）のリフレッシュ電流の低減も課
題となってきている。
【０００３】ここで、従来技術におけるリフレッシュ機
能について簡単に説明する。メモリセルがコンデンサに
よって形成されているＤＲＡＭにおいては、一定時間経
過すると、電荷としてメモリセルに保持されているデー
タがリーク電流により失われる。したがって、メモリセ
ルが保持するデータを書き直して維持するために、リフ
レッシュ動作を行う必要がある。ＤＲＡＭにおけるリフ
レッシュ動作は、メモリセルが有するそれぞれ複数の行
と列とにより構成されたメモリマトリクスにおいて、１
行分の行線（ワード線）を選択した後に、そのワード線
上のすべてのメモリセルについて読み出し・増幅・再書
き込みを行う動作を、全ワード線に対して順次行うこと
により実現される。
能について簡単に説明する。メモリセルがコンデンサに
よって形成されているＤＲＡＭにおいては、一定時間経
過すると、電荷としてメモリセルに保持されているデー
タがリーク電流により失われる。したがって、メモリセ
ルが保持するデータを書き直して維持するために、リフ
レッシュ動作を行う必要がある。ＤＲＡＭにおけるリフ
レッシュ動作は、メモリセルが有するそれぞれ複数の行
と列とにより構成されたメモリマトリクスにおいて、１
行分の行線（ワード線）を選択した後に、そのワード線
上のすべてのメモリセルについて読み出し・増幅・再書
き込みを行う動作を、全ワード線に対して順次行うこと
により実現される。
【０００４】ＤＲＡＭのリフレッシュ動作としては、メ
モリセルに対するデータの読み出し／書き込みに伴うラ
ンダムアクセス動作中に割り込んで行われるリフレッシ
ュ動作と、ＤＲＡＭがランダムアクセス動作中ではなく
データ保持モードである期間、例えば電池によるバック
アップ期間中に行われるリフレッシュ動作とがある。
モリセルに対するデータの読み出し／書き込みに伴うラ
ンダムアクセス動作中に割り込んで行われるリフレッシ
ュ動作と、ＤＲＡＭがランダムアクセス動作中ではなく
データ保持モードである期間、例えば電池によるバック
アップ期間中に行われるリフレッシュ動作とがある。
【０００５】前者、つまりランダムアクセス動作中に割
り込んで行われるリフレッシュ動作には２つの方式があ
る。１つは、リフレッシュ用の行アドレスを外部から与
え、行アドレスストローブ信号ＲＡＳを立ち上げてから
立ち下げるまでの期間にリフレッシュを行う、ＲＡＳオ
ンリリフレッシュ方式である。もう１つは、外部からリ
フレッシュ要求信号を与え、行アドレスを外部アドレス
からＤＲＡＭ内蔵のリフレッシュアドレスカウンタへ切
り換えてリフレッシュを行う、オートリフレッシュ方式
である。
り込んで行われるリフレッシュ動作には２つの方式があ
る。１つは、リフレッシュ用の行アドレスを外部から与
え、行アドレスストローブ信号ＲＡＳを立ち上げてから
立ち下げるまでの期間にリフレッシュを行う、ＲＡＳオ
ンリリフレッシュ方式である。もう１つは、外部からリ
フレッシュ要求信号を与え、行アドレスを外部アドレス
からＤＲＡＭ内蔵のリフレッシュアドレスカウンタへ切
り換えてリフレッシュを行う、オートリフレッシュ方式
である。
【０００６】後者、つまりデータ保持モードにおけるリ
フレッシュ動作には、内部のタイマーが自動的に生成し
たリフレッシュ要求信号に応じて、内蔵したリフレッシ
ュアドレスカウンタの出力を行アドレスとしてリフレッ
シュを行うことにより、外部から制御信号を与えなくて
も一定の周期でリフレッシュを継続して行うセルフリフ
レッシュ方式がある。
フレッシュ動作には、内部のタイマーが自動的に生成し
たリフレッシュ要求信号に応じて、内蔵したリフレッシ
ュアドレスカウンタの出力を行アドレスとしてリフレッ
シュを行うことにより、外部から制御信号を与えなくて
も一定の周期でリフレッシュを継続して行うセルフリフ
レッシュ方式がある。
【０００７】これら従来のＤＲＡＭのリフレッシュ方式
について、図面を用いて説明する。従来のリフレッシュ
方法を行うための回路構成例を図１４に示す。図１４に
おいて、１はメモリセルアレイ、２は与えられた行アド
レスから行線（以下、ワード線と称す）を選択するため
の行デコード回路、３は与えられた列アドレスよりビッ
ト線を選択するための列デコード回路である。４は行デ
コード回路２と列デコード回路３によって選ばれたワー
ド線とビット線の交点にあるメモリセルに読み書きする
ために必要なセンスアンプ及びＩ／Ｏバス列である。
について、図面を用いて説明する。従来のリフレッシュ
方法を行うための回路構成例を図１４に示す。図１４に
おいて、１はメモリセルアレイ、２は与えられた行アド
レスから行線（以下、ワード線と称す）を選択するため
の行デコード回路、３は与えられた列アドレスよりビッ
ト線を選択するための列デコード回路である。４は行デ
コード回路２と列デコード回路３によって選ばれたワー
ド線とビット線の交点にあるメモリセルに読み書きする
ために必要なセンスアンプ及びＩ／Ｏバス列である。
【０００８】また、５はメモリアレイ１内のメモリセル
にデータを読み書きするためのタイミング信号を生成す
るタイミング生成回路である。このタイミング生成回路
５は、行アドレスストローブ信号６（以下、ＲＡＳと略
す）とオートリフレッシュ時の行アドレスストローブ信
号に使用されるオートリフレッシュ信号７（以下、ＡＵ
Ｔと略す）とセルフリフレッシュ用行アドレスストロー
ブ信号９（タイマー回路Ａ８の出力信号）のＯＲ信号１
０、及び列アドレスストローブ信号１１（以下、ＣＡＳ
と略す）より必要なタイミング信号１２を生成する。
にデータを読み書きするためのタイミング信号を生成す
るタイミング生成回路である。このタイミング生成回路
５は、行アドレスストローブ信号６（以下、ＲＡＳと略
す）とオートリフレッシュ時の行アドレスストローブ信
号に使用されるオートリフレッシュ信号７（以下、ＡＵ
Ｔと略す）とセルフリフレッシュ用行アドレスストロー
ブ信号９（タイマー回路Ａ８の出力信号）のＯＲ信号１
０、及び列アドレスストローブ信号１１（以下、ＣＡＳ
と略す）より必要なタイミング信号１２を生成する。
【０００９】タイマー回路Ａ８は、セルフリフレッシュ
モード制御信号（以下、ＳＬＦと略す）１３を受けて、
ＳＬＦ＝“Ｌ”とのき“Ｌ”を出力し、ＳＬＦ＝“Ｈ”
のときリフレッシュ用行アドレスストローブ信号を出力
する。タイマー回路Ａ８の具体的な回路例及び動作は後
述する。
モード制御信号（以下、ＳＬＦと略す）１３を受けて、
ＳＬＦ＝“Ｌ”とのき“Ｌ”を出力し、ＳＬＦ＝“Ｈ”
のときリフレッシュ用行アドレスストローブ信号を出力
する。タイマー回路Ａ８の具体的な回路例及び動作は後
述する。
【００１０】アドレス発生回路Ａ１４は、全行アドレス
を生成するリフレッシュアドレスカウンタから構成さ
れ、リフレッシュアドレスカウンタのカウントアップ用
クロック入力としては、ＯＲ回路１５から出力されるＯ
Ｒ信号１０を用いる。この構成によって、通常動作時も
含めてオートリフレッシュ及びセルフリフレッシュ用行
アドレスストローブ信号の立ち上がりに合せてアドレス
をカウントアップし、全メモリ領域をリフレッシュす
る。
を生成するリフレッシュアドレスカウンタから構成さ
れ、リフレッシュアドレスカウンタのカウントアップ用
クロック入力としては、ＯＲ回路１５から出力されるＯ
Ｒ信号１０を用いる。この構成によって、通常動作時も
含めてオートリフレッシュ及びセルフリフレッシュ用行
アドレスストローブ信号の立ち上がりに合せてアドレス
をカウントアップし、全メモリ領域をリフレッシュす
る。
【００１１】また、通常動作時は、外部からのアドレス
を選択するため、セルフリフレッシュ用行アドレススト
ローブ信号９（タイマー回路Ａ８の出力信号）とオート
リフレッシュ制御信号７のＯＲ信号１８を用いて、アド
レス発生回路Ａ１４と外部行アドレス１６をセレクタ１
７で切り換える構成となっている。
を選択するため、セルフリフレッシュ用行アドレススト
ローブ信号９（タイマー回路Ａ８の出力信号）とオート
リフレッシュ制御信号７のＯＲ信号１８を用いて、アド
レス発生回路Ａ１４と外部行アドレス１６をセレクタ１
７で切り換える構成となっている。
【００１２】次に、タイマー回路Ａ８とアドレス発生回
路Ａ１４について、具体的な回路例に基づいて説明す
る。
路Ａ１４について、具体的な回路例に基づいて説明す
る。
【００１３】まず、タイマー回路Ａ８の動作について説
明する。図１５にタイマー回路Ａ８の具体的回路例を示
す。図１５に示すようにタイマー回路Ａ８は、発振回路
２０と分周回路Ａ２１と信号生成回路２２からなる。Ｒ
ＳＴ信号２３が“Ｌ”のとき、信号生成回路２２の出力
信号２４としては“Ｌ”が出力され、発振回路２０は出
力が“Ｈ”に固定されている。ＲＳＴ信号２３が“Ｈ”
になると発振回路２０が動作し、発振回路２０から生成
された周期的なパルスを分周回路Ａ２０によって分周
し、信号生成回路２２によって遅延回路２５の遅延量分
の“Ｈ”期間をもち分周回路Ａ２１で分周されたパルス
の周期でトグルする周期的な信号を生成する。遅延回路
２５は、複数段のバッファー回路等で構成する。
明する。図１５にタイマー回路Ａ８の具体的回路例を示
す。図１５に示すようにタイマー回路Ａ８は、発振回路
２０と分周回路Ａ２１と信号生成回路２２からなる。Ｒ
ＳＴ信号２３が“Ｌ”のとき、信号生成回路２２の出力
信号２４としては“Ｌ”が出力され、発振回路２０は出
力が“Ｈ”に固定されている。ＲＳＴ信号２３が“Ｈ”
になると発振回路２０が動作し、発振回路２０から生成
された周期的なパルスを分周回路Ａ２０によって分周
し、信号生成回路２２によって遅延回路２５の遅延量分
の“Ｈ”期間をもち分周回路Ａ２１で分周されたパルス
の周期でトグルする周期的な信号を生成する。遅延回路
２５は、複数段のバッファー回路等で構成する。
【００１４】ここで、分周回路Ａ２１の具体的回路例を
図１６に示す。分周回路Ａ２１はロード付カウンタ回路
２６を用いて構成され、このカウンタ回路２６へのロー
ド値によって分周比が決められる。図１６の例は４分の
１分周回路であり、この回路を適用することによって発
振回路２０から生成されたパルスの周期は４分１にな
る。ロード付カウンター回路２６は、例えば図１７に示
すように、Ｄ−フリップフロップ２７、加算器２８、及
びＡＮＤゲート２９から構成される。
図１６に示す。分周回路Ａ２１はロード付カウンタ回路
２６を用いて構成され、このカウンタ回路２６へのロー
ド値によって分周比が決められる。図１６の例は４分の
１分周回路であり、この回路を適用することによって発
振回路２０から生成されたパルスの周期は４分１にな
る。ロード付カウンター回路２６は、例えば図１７に示
すように、Ｄ−フリップフロップ２７、加算器２８、及
びＡＮＤゲート２９から構成される。
【００１５】次に、アドレス発生回路Ａ１４について説
明する。図１８に具体的な回路例を示す。図１８に示す
ようにアドレス発生回路Ａ１４はカウンタ１９から構成
され、カウンタ１９のビット数は行アドレスのビット数
と同じである。図１８は、行アドレスが８ビットの場合
の回路構成を示している。カウンタ１９としては、例え
ば図３に示される具体的回路が用いられる。図３に示す
カウンタ１９は、Ｄ−フリップフロップ３０、加算器３
１、及びＡＮＤゲート３２で構成される。なお図３の回
路は４ビットカウンタの例であるが、図中の回路ユニッ
ト３３をビットの上位に繰り返し使うことより、カウン
タのビット数を増やすことが可能である。
明する。図１８に具体的な回路例を示す。図１８に示す
ようにアドレス発生回路Ａ１４はカウンタ１９から構成
され、カウンタ１９のビット数は行アドレスのビット数
と同じである。図１８は、行アドレスが８ビットの場合
の回路構成を示している。カウンタ１９としては、例え
ば図３に示される具体的回路が用いられる。図３に示す
カウンタ１９は、Ｄ−フリップフロップ３０、加算器３
１、及びＡＮＤゲート３２で構成される。なお図３の回
路は４ビットカウンタの例であるが、図中の回路ユニッ
ト３３をビットの上位に繰り返し使うことより、カウン
タのビット数を増やすことが可能である。
【００１６】以上の説明から明らかなように従来回路で
は、オートリフレッシュ時もセルフリフレッシュ時もメ
モリセルアレイ内の全てのデータをリフレッシュする構
成になっている。
は、オートリフレッシュ時もセルフリフレッシュ時もメ
モリセルアレイ内の全てのデータをリフレッシュする構
成になっている。
【００１７】
【発明が解決しようとする課題】しかしながら、メモリ
セルアレイ１内の全てのデータについてリフレッシュを
行うと、システムの待機時（スリープモード等）の消費
電力が大きい。
セルアレイ１内の全てのデータについてリフレッシュを
行うと、システムの待機時（スリープモード等）の消費
電力が大きい。
【００１８】システムによっては待機時（スリープモー
ド等）にメモリセルアレイ１内の全てのデータを保持す
る必要がなく、一部のデータのみ保持すればよい場合が
ある。このようなシステムの場合、メモリセルアレイ１
内の全てのデータについてリフレッシュを行う構成の従
来技術では無駄な電力を消費していることになる。
ド等）にメモリセルアレイ１内の全てのデータを保持す
る必要がなく、一部のデータのみ保持すればよい場合が
ある。このようなシステムの場合、メモリセルアレイ１
内の全てのデータについてリフレッシュを行う構成の従
来技術では無駄な電力を消費していることになる。
【００１９】また、リフレッシュ時間の短いＤＲＡＭ等
の半導体記憶装置では、リフレッシュ周期を短くする必
要があり、より多くの電力を無駄にしてしまうため、携
帯端末システムの場合、電池等で使用できる連続使用時
間が短く、深刻な問題となる。
の半導体記憶装置では、リフレッシュ周期を短くする必
要があり、より多くの電力を無駄にしてしまうため、携
帯端末システムの場合、電池等で使用できる連続使用時
間が短く、深刻な問題となる。
【００２０】本発明の第１の目的は、保持の必要な一部
のメモリセルのみリフレッシュを行うことにより、待機
時の消費電力を減らすことを可能とした半導体記憶装置
を提供することである。
のメモリセルのみリフレッシュを行うことにより、待機
時の消費電力を減らすことを可能とした半導体記憶装置
を提供することである。
【００２１】本発明の第２の目的は、リフレッシュする
領域を減らすことによりリフレッシュ周期を長くし、最
適なリフレッシュ周期に設定して、システムの待機時の
更なる低消費電力化を可能とすることである。
領域を減らすことによりリフレッシュ周期を長くし、最
適なリフレッシュ周期に設定して、システムの待機時の
更なる低消費電力化を可能とすることである。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は複数のリフレッシュモ
ードを有し、内部で生成されるリフレッシュ用アドレス
として、異なったメモリ領域をリフレッシュすることが
可能な複数種類のアドレスが生成される。
めに、本発明の半導体記憶装置は複数のリフレッシュモ
ードを有し、内部で生成されるリフレッシュ用アドレス
として、異なったメモリ領域をリフレッシュすることが
可能な複数種類のアドレスが生成される。
【００２３】本発明の第１の基本構成の半導体記憶装置
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、内部アドレス発
生回路Ａと、外部から入力された制御信号により動作し
周期的なパルス信号を生成するタイマー回路と、タイマ
ー回路の出力信号によって動作する内部アドレス発生回
路Ｂとを備え、第１及び第２のリフレッシュモードを有
する。第１のリフレッシュモードでは、外部から入力さ
れる周期的なパルス信号と、その外部から入力される周
期的なパルス信号によって動作する内部アドレス発生回
路Ａから生成されるリフレッシュ用のアドレスを用いて
メモリセルに記憶されたデータをリフレッシュする。第
２のリフレッシュモードでは、タイマー回路から生成さ
れる周期的なパルス信号と、内部アドレス発生回路Ｂか
ら生成されるリフレッシュ用のアドレスを用いてリフレ
ッシュを行う。第１のリフレッシュモードと第２のリフ
レッシュモードでは、異なるメモリ領域をリフレッシュ
するように構成される。
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、内部アドレス発
生回路Ａと、外部から入力された制御信号により動作し
周期的なパルス信号を生成するタイマー回路と、タイマ
ー回路の出力信号によって動作する内部アドレス発生回
路Ｂとを備え、第１及び第２のリフレッシュモードを有
する。第１のリフレッシュモードでは、外部から入力さ
れる周期的なパルス信号と、その外部から入力される周
期的なパルス信号によって動作する内部アドレス発生回
路Ａから生成されるリフレッシュ用のアドレスを用いて
メモリセルに記憶されたデータをリフレッシュする。第
２のリフレッシュモードでは、タイマー回路から生成さ
れる周期的なパルス信号と、内部アドレス発生回路Ｂか
ら生成されるリフレッシュ用のアドレスを用いてリフレ
ッシュを行う。第１のリフレッシュモードと第２のリフ
レッシュモードでは、異なるメモリ領域をリフレッシュ
するように構成される。
【００２４】この構成により、外部から入力される周期
的パルス信号でリフレッシュかける場合と、内部で生成
する周期的パルス信号でリフレッシュかける場合とで生
成するリフレッシュ用アドレスを変えることが可能であ
り、状況に応じてリフレッシュするメモリ領域を減らす
ことができる。従って、リフレッシュ時の消費電流を低
く押さえ、リフレッシュ時の低消費電力化が可能とな
る。
的パルス信号でリフレッシュかける場合と、内部で生成
する周期的パルス信号でリフレッシュかける場合とで生
成するリフレッシュ用アドレスを変えることが可能であ
り、状況に応じてリフレッシュするメモリ領域を減らす
ことができる。従って、リフレッシュ時の消費電流を低
く押さえ、リフレッシュ時の低消費電力化が可能とな
る。
【００２５】上記構成の半導体記憶装置において、内部
アドレス発生回路Ａより生成されるリフレッシュ用アド
レスによって全メモリ領域をリフレッシュし、内部アド
レス発生回路Ｂより生成されるリフレッシュ用アドレス
によって特定領域のメモリセルのみリフレッシュする構
成とすることができる。
アドレス発生回路Ａより生成されるリフレッシュ用アド
レスによって全メモリ領域をリフレッシュし、内部アド
レス発生回路Ｂより生成されるリフレッシュ用アドレス
によって特定領域のメモリセルのみリフレッシュする構
成とすることができる。
【００２６】本発明の第２の基本構成の半導体記憶装置
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、内部アドレス発
生回路Ａと、外部から入力された制御信号により動作し
周期的なパルス信号を生成するタイマー回路と、タイマ
ー回路の出力信号によって動作する内部アドレス発生回
路Ｂとを備え、第１、第２及び第３のリフレッシュモー
ドを有する。第１のリフレッシュモードでは、外部から
入力される周期的なパルス信号と、その外部から入力さ
れる周期的なパルス信号によって動作する内部アドレス
発生回路Ａから生成されるリフレッシュ用のアドレスを
用いてリフレッシュを行う。第２のリフレッシュモード
では、タイマー回路から生成される周期的なパルス信号
と、この内部生成されたパルス信号によって動作する内
部アドレス発生回路Ａから生成されるリフレッシュ用の
アドレスを用いてリフレッシュを行う。第３のリフレッ
シュモードでは、タイマー回路から生成される周期的な
パルス信号と、内部アドレス発生回路Ｂから生成される
リフレッシュ用のアドレスを用いてリフレッシュを行
う。第１のリフレッシュモードと第２のリフレッシュモ
ードでは同じメモリ領域をリフレッシュする。第３のリ
フレッシュモードでは、第１及び第２のリフレッシュモ
ードとは異なるメモリ領域をリフレッシュするように構
成される。
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、内部アドレス発
生回路Ａと、外部から入力された制御信号により動作し
周期的なパルス信号を生成するタイマー回路と、タイマ
ー回路の出力信号によって動作する内部アドレス発生回
路Ｂとを備え、第１、第２及び第３のリフレッシュモー
ドを有する。第１のリフレッシュモードでは、外部から
入力される周期的なパルス信号と、その外部から入力さ
れる周期的なパルス信号によって動作する内部アドレス
発生回路Ａから生成されるリフレッシュ用のアドレスを
用いてリフレッシュを行う。第２のリフレッシュモード
では、タイマー回路から生成される周期的なパルス信号
と、この内部生成されたパルス信号によって動作する内
部アドレス発生回路Ａから生成されるリフレッシュ用の
アドレスを用いてリフレッシュを行う。第３のリフレッ
シュモードでは、タイマー回路から生成される周期的な
パルス信号と、内部アドレス発生回路Ｂから生成される
リフレッシュ用のアドレスを用いてリフレッシュを行
う。第１のリフレッシュモードと第２のリフレッシュモ
ードでは同じメモリ領域をリフレッシュする。第３のリ
フレッシュモードでは、第１及び第２のリフレッシュモ
ードとは異なるメモリ領域をリフレッシュするように構
成される。
【００２７】この構成により、第１の基本構成と同様
に、状況に応じてリフレッシュするメモリ領域を減らす
ことができ、リフレッシュ時の消費電流を低く押さえ、
リフレッシュ時の低消費電力化が可能となる。
に、状況に応じてリフレッシュするメモリ領域を減らす
ことができ、リフレッシュ時の消費電流を低く押さえ、
リフレッシュ時の低消費電力化が可能となる。
【００２８】上記構成の半導体記憶装置において、内部
アドレス発生回路Ａより生成されるリフレッシュ用アド
レスによって全メモリ領域をリフレッシュし、内部アド
レス発生回路Ｂより生成されるリフレッシュ用アドレス
によって特定領域のメモリセルのみリフレッシュする構
成とすることができる。
アドレス発生回路Ａより生成されるリフレッシュ用アド
レスによって全メモリ領域をリフレッシュし、内部アド
レス発生回路Ｂより生成されるリフレッシュ用アドレス
によって特定領域のメモリセルのみリフレッシュする構
成とすることができる。
【００２９】上記第１あるいは第２の基本構成の半導体
記憶装置において、内部アドレス発生回路Ａ及び内部ア
ドレス発生回路Ｂをカウンタを用いて構成し、カウンタ
のビット数を変えることによりリフレッシュ領域を変更
するように構成することができる。
記憶装置において、内部アドレス発生回路Ａ及び内部ア
ドレス発生回路Ｂをカウンタを用いて構成し、カウンタ
のビット数を変えることによりリフレッシュ領域を変更
するように構成することができる。
【００３０】また上記第１あるいは第２の基本構成の半
導体記憶装置において、内部アドレス発生回路Ｂをカウ
ンタ、比較回路及び加算器を含んで構成し、比較回路と
加算器の一方の入力信号としてカウンタの出力データを
入力し、他方の入力信号として予め設定された“Ｈ"も
しくは”Ｌ"に固定されたデータを入力することによ
り、連続する任意のアドレスを設定可能とすることがで
きる。この構成の半導体記憶装置において、比較回路と
加算器に入力される固定されたデータとして、ヒューズ
を用いて設定された信号が入力される構成とすることに
より、リフレッシュを行うアドレスを任意に設定可能と
してもよい。これらの構成により、特定のメモリ領域を
リフレッシュを行う場合のリフレッシュ用アドレス生成
に際して、アドレス領域を容易に切り換えることが可能
なアドレス発生回路を提供することができる。
導体記憶装置において、内部アドレス発生回路Ｂをカウ
ンタ、比較回路及び加算器を含んで構成し、比較回路と
加算器の一方の入力信号としてカウンタの出力データを
入力し、他方の入力信号として予め設定された“Ｈ"も
しくは”Ｌ"に固定されたデータを入力することによ
り、連続する任意のアドレスを設定可能とすることがで
きる。この構成の半導体記憶装置において、比較回路と
加算器に入力される固定されたデータとして、ヒューズ
を用いて設定された信号が入力される構成とすることに
より、リフレッシュを行うアドレスを任意に設定可能と
してもよい。これらの構成により、特定のメモリ領域を
リフレッシュを行う場合のリフレッシュ用アドレス生成
に際して、アドレス領域を容易に切り換えることが可能
なアドレス発生回路を提供することができる。
【００３１】本発明の第３の基本構成の半導体記憶装置
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、外部から入力さ
れた制御信号により動作し周期的なパルス信号を生成す
るタイマー回路と、カウンタとデコード回路からなり外
部から入力される周期的なパルス信号もしくはタイマー
回路の出力信号によって動作しリフレッシュ用アドレス
を生成する内部アドレス発生回路とを備える。そして、
外部から入力される周期的なパルス信号もしくはタイマ
ー回路から生成される周期的なパルス信号と、内部アド
レス発生回路から生成されるリフレッシュ用アドレスを
用いてリフレッシュを行う。内部アドレス発生回路は、
外部から入力される周期的なパルス信号を用いてリフレ
ッシュを行う場合と、タイマー回路から生成される周期
的なパルス信号を用いてリフレッシュを行う場合とで異
なったアドレスを生成し、それにより異なったメモリ領
域をリフレッシュすることが可能なように構成される。
は、データを記憶するためのリフレッシュが必要な複数
のメモリセルを有するメモリアレイと、外部から入力さ
れた制御信号により動作し周期的なパルス信号を生成す
るタイマー回路と、カウンタとデコード回路からなり外
部から入力される周期的なパルス信号もしくはタイマー
回路の出力信号によって動作しリフレッシュ用アドレス
を生成する内部アドレス発生回路とを備える。そして、
外部から入力される周期的なパルス信号もしくはタイマ
ー回路から生成される周期的なパルス信号と、内部アド
レス発生回路から生成されるリフレッシュ用アドレスを
用いてリフレッシュを行う。内部アドレス発生回路は、
外部から入力される周期的なパルス信号を用いてリフレ
ッシュを行う場合と、タイマー回路から生成される周期
的なパルス信号を用いてリフレッシュを行う場合とで異
なったアドレスを生成し、それにより異なったメモリ領
域をリフレッシュすることが可能なように構成される。
【００３２】この構成により、第１の基本構成と同様
に、状況に応じてリフレッシュするメモリ領域を減らす
ことができ、リフレッシュ時の消費電流を低く押さえ、
リフレッシュ時の低消費電力化が可能となる。
に、状況に応じてリフレッシュするメモリ領域を減らす
ことができ、リフレッシュ時の消費電流を低く押さえ、
リフレッシュ時の低消費電力化が可能となる。
【００３３】上記第２の基本構成の半導体記憶装置にお
いて、タイマー回路は異なった周期の周期的パルスを生
成可能とし、タイマー回路の出力信号を用いてリフレッ
シュを行う場合に、内部アドレス発生回路Ａから生成さ
れるアドレスを用いるときと、内部アドレス発生回路Ｂ
から生成されるアドレスを用いるときとでタイマー回路
から出力される周期的なパルスの周期を変えることによ
り、リフレッシュ周期を変えるように構成することがで
きる。この構成の半導体記憶装置において、タイマー回
路にヒューズを用いることにより、タイマー回路より出
力される周期的なパルス信号の周期を任意に変更可能と
することができる。これらの構成により、特定のメモリ
領域についてリフレッシュを行う場合、メモリのリフレ
ッシュ時間を考慮すると、リフレッシュ周期を伸ばすこ
とが可能となる。それにより、リフレッシュ時の更なる
低電力化を実現することができる。
いて、タイマー回路は異なった周期の周期的パルスを生
成可能とし、タイマー回路の出力信号を用いてリフレッ
シュを行う場合に、内部アドレス発生回路Ａから生成さ
れるアドレスを用いるときと、内部アドレス発生回路Ｂ
から生成されるアドレスを用いるときとでタイマー回路
から出力される周期的なパルスの周期を変えることによ
り、リフレッシュ周期を変えるように構成することがで
きる。この構成の半導体記憶装置において、タイマー回
路にヒューズを用いることにより、タイマー回路より出
力される周期的なパルス信号の周期を任意に変更可能と
することができる。これらの構成により、特定のメモリ
領域についてリフレッシュを行う場合、メモリのリフレ
ッシュ時間を考慮すると、リフレッシュ周期を伸ばすこ
とが可能となる。それにより、リフレッシュ時の更なる
低電力化を実現することができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００３５】（第１の実施の形態）図１は、本発明の第
１の実施の形態における半導体記憶装置の構成を示すブ
ロック図である。図１において、メモリセルアレイ１、
行デコード回路２、列デコード回路３、センスアンプ及
びＩ／Ｏバス列４、タイミング生成回路５、ＲＡＳ６、
ＡＵＴ７、タイマー回路Ａ８、セルフリフレッシュ用行
アドレスストローブ信号９、ＯＲ信号１０、ＣＡＳ１
１、タイミング生成回路出力１２、ＳＬＦ１３、アドレ
ス発生回路１４、ＯＲ回路１５、外部行アドレス１６、
セレクタ１７、ＯＲ信号１８は、図１４に示した従来回
路例と同様である。
１の実施の形態における半導体記憶装置の構成を示すブ
ロック図である。図１において、メモリセルアレイ１、
行デコード回路２、列デコード回路３、センスアンプ及
びＩ／Ｏバス列４、タイミング生成回路５、ＲＡＳ６、
ＡＵＴ７、タイマー回路Ａ８、セルフリフレッシュ用行
アドレスストローブ信号９、ＯＲ信号１０、ＣＡＳ１
１、タイミング生成回路出力１２、ＳＬＦ１３、アドレ
ス発生回路１４、ＯＲ回路１５、外部行アドレス１６、
セレクタ１７、ＯＲ信号１８は、図１４に示した従来回
路例と同様である。
【００３６】図１の回路は、図１４の回路に対して、ア
ドレス発生回路Ｂ３５、及びセレクタ３６を加えた構成
になっている。アドレス発生回路Ｂ３５は、セルフリフ
レッシュ時にリフレッシュが必要なアドレスのみ生成す
る。セレクタ３６は、オートリフレッシュ時に使用する
アドレス発生回路Ａ１４（全アドレスを生成する）とア
ドレス発生回路Ｂ３５のデータとを選択する。
ドレス発生回路Ｂ３５、及びセレクタ３６を加えた構成
になっている。アドレス発生回路Ｂ３５は、セルフリフ
レッシュ時にリフレッシュが必要なアドレスのみ生成す
る。セレクタ３６は、オートリフレッシュ時に使用する
アドレス発生回路Ａ１４（全アドレスを生成する）とア
ドレス発生回路Ｂ３５のデータとを選択する。
【００３７】図１に示すように、セレクタ３６のセレク
ト信号にセルフリフレッシュ用行アドレスストローブ信
号９（タイマー回路Ａ８の出力信号）を用いることで、
セルフリフレッシュ時はアドレス発生回路Ｂ３５の出力
データを、それ以外（オートリフレッシュ時及び通常動
作）の場合はアドレス発生回路Ａ１４の出力データを選
択する構成となっている。これにより、オートリフレッ
シュ時は全アドレスをリフレッシュするが、セルフリフ
レッシュ時は、リフレッシュの必要な１部のアドレスの
メモリセルだけリフレッシュ（部分リフレッシュ）させ
ることが可能となる。
ト信号にセルフリフレッシュ用行アドレスストローブ信
号９（タイマー回路Ａ８の出力信号）を用いることで、
セルフリフレッシュ時はアドレス発生回路Ｂ３５の出力
データを、それ以外（オートリフレッシュ時及び通常動
作）の場合はアドレス発生回路Ａ１４の出力データを選
択する構成となっている。これにより、オートリフレッ
シュ時は全アドレスをリフレッシュするが、セルフリフ
レッシュ時は、リフレッシュの必要な１部のアドレスの
メモリセルだけリフレッシュ（部分リフレッシュ）させ
ることが可能となる。
【００３８】図２に、アドレス発生回路Ｂ３５の具体的
回路例を示す。図２の回路は、リフレッシュの必要なア
ドレスが＃０〜＃Ｆの場合の、アドレス発生回路Ｂ３５
の具体的な回路例である（但し、全行アドレスは８ビッ
トの場合の例である）。アドレス発生回路Ｂ３５は、４
ビットカウンタを用いて構成され、上位４ビットは
“Ｌ”に固定されている。
回路例を示す。図２の回路は、リフレッシュの必要なア
ドレスが＃０〜＃Ｆの場合の、アドレス発生回路Ｂ３５
の具体的な回路例である（但し、全行アドレスは８ビッ
トの場合の例である）。アドレス発生回路Ｂ３５は、４
ビットカウンタを用いて構成され、上位４ビットは
“Ｌ”に固定されている。
【００３９】図３に、カウンタ３４の具体的回路例を示
す。カウンタ３４は、Ｄ−フリップフロップ３０、加算
器３１、ＡＮＤゲート３２から構成される。
す。カウンタ３４は、Ｄ−フリップフロップ３０、加算
器３１、ＡＮＤゲート３２から構成される。
【００４０】リフレッシュの必要な特定アドレスはある
決まったアドレスに集中しており、従ってアドレス発生
回路Ｂ３５は、上記のようにカウンタのみで構成出来る
ことが多い。
決まったアドレスに集中しており、従ってアドレス発生
回路Ｂ３５は、上記のようにカウンタのみで構成出来る
ことが多い。
【００４１】（第２の実施の形態）図４に本発明の第２
の実施の形態における半導体記憶装置のブロック図を示
す。図４の構成の基本的な部分は、図１に示した半導体
記憶装置と同様であり、同一の要素については同一の符
号を付して説明を省略する。
の実施の形態における半導体記憶装置のブロック図を示
す。図４の構成の基本的な部分は、図１に示した半導体
記憶装置と同様であり、同一の要素については同一の符
号を付して説明を省略する。
【００４２】図４の回路は、図１の回路に、新たなセル
フリフレッシュモード制御信号（以下、ＳＬＦＸと略
す）３７と、ＯＲ回路３８と、ＡＮＤ回路３９を加えた
構成になっている。これらの回路を追加することによ
り、図１の回路ではセルフリフレッシュモードに入れた
場合、部分リフレッシュのみが実行されたのに対して、
全アドレスリフレッシュと部分リフレッシュの両方を可
能にする構成となる。
フリフレッシュモード制御信号（以下、ＳＬＦＸと略
す）３７と、ＯＲ回路３８と、ＡＮＤ回路３９を加えた
構成になっている。これらの回路を追加することによ
り、図１の回路ではセルフリフレッシュモードに入れた
場合、部分リフレッシュのみが実行されたのに対して、
全アドレスリフレッシュと部分リフレッシュの両方を可
能にする構成となる。
【００４３】具体的な動作としては、ＯＲ回路３８によ
って、ＳＬＦ１３もしくはＳＬＦＸ３７のどちらかの信
号が“Ｈ”になった場合、タイマー回路Ａ８が動作して
セルフリフレッシュ用行アドレスストローブ信号９（タ
イマー回路Ａ８の出力信号）が出力される。これによっ
て、全アドレスを生成するアドレス発生回路Ａ１４と特
定のアドレスを生成するアドレス発生回路Ｂ３５の両方
からリフレッシュ用アドレスが出力され、セレクタ３６
によって全アドレスか特定アドレスかが選択される。
って、ＳＬＦ１３もしくはＳＬＦＸ３７のどちらかの信
号が“Ｈ”になった場合、タイマー回路Ａ８が動作して
セルフリフレッシュ用行アドレスストローブ信号９（タ
イマー回路Ａ８の出力信号）が出力される。これによっ
て、全アドレスを生成するアドレス発生回路Ａ１４と特
定のアドレスを生成するアドレス発生回路Ｂ３５の両方
からリフレッシュ用アドレスが出力され、セレクタ３６
によって全アドレスか特定アドレスかが選択される。
【００４４】セレクタ３６の切り替えは、セルフリフレ
ッシュ用行アドレスストローブ信号９がアクティブ期間
（“Ｈ”期間）にＳＬＦ１３が“Ｈ”の場合アドレス発
生回路Ｂ３５の出力データを選択するように、ＡＮＤ回
路３９を用いてセレクト信号を生成する。これによっ
て、２つのセルフリフレッシュモードの内、ＳＬＦ１３
を“Ｈ”にする場合は部分リフレッシュをし、ＳＬＦＸ
３７を“Ｈ”にする場合は全領域リフレッシュをするこ
とが可能となる。これにより用途に合わせた最適なセル
フリフレッシュモードの選択を可能とする。
ッシュ用行アドレスストローブ信号９がアクティブ期間
（“Ｈ”期間）にＳＬＦ１３が“Ｈ”の場合アドレス発
生回路Ｂ３５の出力データを選択するように、ＡＮＤ回
路３９を用いてセレクト信号を生成する。これによっ
て、２つのセルフリフレッシュモードの内、ＳＬＦ１３
を“Ｈ”にする場合は部分リフレッシュをし、ＳＬＦＸ
３７を“Ｈ”にする場合は全領域リフレッシュをするこ
とが可能となる。これにより用途に合わせた最適なセル
フリフレッシュモードの選択を可能とする。
【００４５】（第３の実施の形態）図１のアドレス発生
回路Ｂ３５の変形例を図５に示す。図５は行アドレスの
ビット数を８ビットとした場合の例である。図５に示す
ように、比較回路４０と８ビットの加算回路４１をもつ
デコード回路４２と、８ビットのカウンタ４３とを組み
合わせることで、連続する任意のアドレスが生成可能と
なる。
回路Ｂ３５の変形例を図５に示す。図５は行アドレスの
ビット数を８ビットとした場合の例である。図５に示す
ように、比較回路４０と８ビットの加算回路４１をもつ
デコード回路４２と、８ビットのカウンタ４３とを組み
合わせることで、連続する任意のアドレスが生成可能と
なる。
【００４６】この回路の動作について、図面を参照して
説明する。比較回路４０は図６に示すように、ＥＸ−Ｏ
Ｒ回路とＯＲ回路から構成され、入力信号ＩＮＡとＩＮ
Ｂが一致した場合、“Ｌ”を出力する回路である。図５
に示すように、この比較回路４０のＩＮＡ入力にはカウ
ンタ４３の出力信号を入力し、ＩＮＢには、ステップ値
設定回路４４ａにより予め設定しておくデータ＃１Ｃ
（ステップ値４４）を入力する。８ビットカウンタ４３
がカウントアップして＃１Ｃになると比較回路４０から
リセット信号（“Ｌ”データ）が出力され、カウンタ４
３がリセットされ再び０からカウントアップして、カウ
ンタ４３によって０〜＃１Ｃまでをカウントする動作が
繰り返される。
説明する。比較回路４０は図６に示すように、ＥＸ−Ｏ
Ｒ回路とＯＲ回路から構成され、入力信号ＩＮＡとＩＮ
Ｂが一致した場合、“Ｌ”を出力する回路である。図５
に示すように、この比較回路４０のＩＮＡ入力にはカウ
ンタ４３の出力信号を入力し、ＩＮＢには、ステップ値
設定回路４４ａにより予め設定しておくデータ＃１Ｃ
（ステップ値４４）を入力する。８ビットカウンタ４３
がカウントアップして＃１Ｃになると比較回路４０から
リセット信号（“Ｌ”データ）が出力され、カウンタ４
３がリセットされ再び０からカウントアップして、カウ
ンタ４３によって０〜＃１Ｃまでをカウントする動作が
繰り返される。
【００４７】また、図５に示すようにリフレッシュ用ア
ドレスは、加算器４１に、カウンタ４３の出力データ
と、オフセット値設定回路４５ａにより予め設定してお
くデータ＃０３（オフセット値４５）を入力し、その加
算結果を用いる構成とする。これにより、リフレッシュ
アドレスとして＃３〜＃１Ｆが選ばれる。
ドレスは、加算器４１に、カウンタ４３の出力データ
と、オフセット値設定回路４５ａにより予め設定してお
くデータ＃０３（オフセット値４５）を入力し、その加
算結果を用いる構成とする。これにより、リフレッシュ
アドレスとして＃３〜＃１Ｆが選ばれる。
【００４８】このように、オフセット値４５とステップ
値４４を種々の値に設定することで、連続する任意のリ
フレッシュアドレスを簡単に生成することが可能とな
る。
値４４を種々の値に設定することで、連続する任意のリ
フレッシュアドレスを簡単に生成することが可能とな
る。
【００４９】（第４の実施の形態）本実施の形態におけ
る半導体記憶装置は、ヒューズを用いて図５におけるオ
フセット値４５とステップ値４４を設定する構成を有す
る。その具体的回路例を図７に示す。図７において、ス
テップ値設定回路４４ｂ及びオフセット値設定回路４５
ｂは、それぞれヒューズ４７を含む。ヒューズ４７が切
断されていない状態では信号線Ｙ４８は“Ｌ”レベルに
固定され、ヒューズ４７を切断することによって信号線
Ｙ４８は“Ｈ”レベルに固定される。
る半導体記憶装置は、ヒューズを用いて図５におけるオ
フセット値４５とステップ値４４を設定する構成を有す
る。その具体的回路例を図７に示す。図７において、ス
テップ値設定回路４４ｂ及びオフセット値設定回路４５
ｂは、それぞれヒューズ４７を含む。ヒューズ４７が切
断されていない状態では信号線Ｙ４８は“Ｌ”レベルに
固定され、ヒューズ４７を切断することによって信号線
Ｙ４８は“Ｈ”レベルに固定される。
【００５０】この構成により、製品が仕上がった後でも
システムに合せてオフセット値４５とステップ値４４の
セットを可能とし、最適な部分リフレッシュアドレスを
決定することが可能となる。
システムに合せてオフセット値４５とステップ値４４の
セットを可能とし、最適な部分リフレッシュアドレスを
決定することが可能となる。
【００５１】（第５の実施の形態）図８は、本発明の第
５の実施の形態における半導体記憶装置のブロック図を
示す。図８の構成の基本的な部分は、図４に示した半導
体記憶装置と同様であり、同一の要素については同一の
符号を付して説明を省略する。
５の実施の形態における半導体記憶装置のブロック図を
示す。図８の構成の基本的な部分は、図４に示した半導
体記憶装置と同様であり、同一の要素については同一の
符号を付して説明を省略する。
【００５２】図８の構成の特徴は、図４に示すセルフリ
フレッシュ用行アドレスストローブ信号９の周期を、部
分リフレッシュの場合と全領域リフレッシュの場合で変
えるために、異なる周期の行アドレスストローブ信号９
を出力可能なタイマー回路Ｂ５０を用いることである。
フレッシュ用行アドレスストローブ信号９の周期を、部
分リフレッシュの場合と全領域リフレッシュの場合で変
えるために、異なる周期の行アドレスストローブ信号９
を出力可能なタイマー回路Ｂ５０を用いることである。
【００５３】タイマー回路Ｂ５０の具体的な回路例を図
９に示す。図９において、発振回路２０、信号生成回路
２２、ＲＳＴ信号２３、出力信号２４は、図１５の従来
例の回路と同様である。相違点は、分周回路Ｂ５１によ
ってリフレッシュ周期を変更する構成である。
９に示す。図９において、発振回路２０、信号生成回路
２２、ＲＳＴ信号２３、出力信号２４は、図１５の従来
例の回路と同様である。相違点は、分周回路Ｂ５１によ
ってリフレッシュ周期を変更する構成である。
【００５４】図１０に分周回路Ｂ５１の具体的回路例を
示す。基本構成は、図１５の分周回路Ａ２１の具体回路
例として図１６に示した構成と同様である。相違点は、
４ビットのロード付カウンタ回路２６に、セレクタ５２
Ａ、５２Ｂ、５２Ｃ、５２Ｄが接続されたことである。
セレクタ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄによって異な
る２つのロード値を切り換えることで分周比を切り換え
る。これによって異なる周期の行アドレスストローブ信
号９を出力可能とする。
示す。基本構成は、図１５の分周回路Ａ２１の具体回路
例として図１６に示した構成と同様である。相違点は、
４ビットのロード付カウンタ回路２６に、セレクタ５２
Ａ、５２Ｂ、５２Ｃ、５２Ｄが接続されたことである。
セレクタ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄによって異な
る２つのロード値を切り換えることで分周比を切り換え
る。これによって異なる周期の行アドレスストローブ信
号９を出力可能とする。
【００５５】図１０の構成では、セレクト信号５３が
“Ｌ”のときロード値は“１１００”（ＭＳＢファース
ト）となり、分周回路Ｂ５１は４分の１分周回路として
動作する。また、セレクト信号５３が“Ｈ”のときロー
ド値は“１０００”（ＭＳＢファースト）となり、分周
回路Ｂ５１は８分の１分周回路として動作する。
“Ｌ”のときロード値は“１１００”（ＭＳＢファース
ト）となり、分周回路Ｂ５１は４分の１分周回路として
動作する。また、セレクト信号５３が“Ｈ”のときロー
ド値は“１０００”（ＭＳＢファースト）となり、分周
回路Ｂ５１は８分の１分周回路として動作する。
【００５６】この回路構成によって図８のタイマー回路
Ｂ５０は、部分リフレッシュ時に、全領域リフレッシュ
時と比べて２倍の周期のセルフリフレッシュ用行アドレ
スストローブ信号９を生成することが可能となる。但
し、部分リフレッシュする領域が全領域の２分の１以下
であることが条件となる。
Ｂ５０は、部分リフレッシュ時に、全領域リフレッシュ
時と比べて２倍の周期のセルフリフレッシュ用行アドレ
スストローブ信号９を生成することが可能となる。但
し、部分リフレッシュする領域が全領域の２分の１以下
であることが条件となる。
【００５７】このように部分リフレッシュ時のリフレッ
シュ周期を伸ばすことにより、セルフリフレッシュ時の
更なる低消費電力化が可能となる。
シュ周期を伸ばすことにより、セルフリフレッシュ時の
更なる低消費電力化が可能となる。
【００５８】（第６の実施の形態）本実施の形態におけ
る半導体記憶装置は、図１１に示すように、ヒューズ４
７を用いて図１０に示したカウンタ２６のロード値を設
定する構成を有する。ヒューズ４７が切断・未切断時の
動作は、図７の第４の実施の形態と同様である。この構
成にすることで、製品が仕上がった後でもシステムにあ
わせて最適な設定値にセットすることを可能とし、リフ
レッシュ周期の最適化をすることで、システムの待機時
の更なる低電力化を実現する。
る半導体記憶装置は、図１１に示すように、ヒューズ４
７を用いて図１０に示したカウンタ２６のロード値を設
定する構成を有する。ヒューズ４７が切断・未切断時の
動作は、図７の第４の実施の形態と同様である。この構
成にすることで、製品が仕上がった後でもシステムにあ
わせて最適な設定値にセットすることを可能とし、リフ
レッシュ周期の最適化をすることで、システムの待機時
の更なる低電力化を実現する。
【００５９】（第７の実施の形態）図１２は、本発明の
第７の実施の形態における半導体記憶装置のブロック図
を示す。図１２の構成の基本的な部分は、図８に示した
半導体記憶装置と同様であり、同一の要素については同
一の符号を付して説明を省略する。
第７の実施の形態における半導体記憶装置のブロック図
を示す。図１２の構成の基本的な部分は、図８に示した
半導体記憶装置と同様であり、同一の要素については同
一の符号を付して説明を省略する。
【００６０】図１２の構成の特徴は、図８の回路例のよ
うに異なる２つのアドレス発生回路Ａ１４とアドレス発
生回路Ｂ３５を持たず、一つのアドレス発生回路Ｃ５５
によって、全領域リフレッシュ用のアドレスと部分リフ
レッシュ用アドレスの生成を可能としたことである。こ
れによって冗長回路を削減する。
うに異なる２つのアドレス発生回路Ａ１４とアドレス発
生回路Ｂ３５を持たず、一つのアドレス発生回路Ｃ５５
によって、全領域リフレッシュ用のアドレスと部分リフ
レッシュ用アドレスの生成を可能としたことである。こ
れによって冗長回路を削減する。
【００６１】図１３にアドレス発生回路Ｃ５５の具体的
な回路例を示す。図１３中のカウンタ１９は、図１８に
示したアドレス発生回路Ａ１４に用いたカウンタ１９と
同じである。図１３の構成の場合、部分リフレッシュ時
に“Ｈ”になる入力信号ＳＩ５６を入力して、カウンタ
１９の出力Ｑ７とＱ６にＡＮＤ回路５７，５８によって
ゲートをかける。それにより部分リフレッシュ時は、７
ビット目と８ビット目のアドレスは“Ｌ”固定となる。
従って部分リフレッシュの場合、下位６ビット分のアド
レスについてのみリフレッシュされ、全体の４分の１の
領域がリフレッシュの対象となる。入力信号ＳＩ５６が
“Ｌ”の場合、全領域がリフレッシュの対象となる。
な回路例を示す。図１３中のカウンタ１９は、図１８に
示したアドレス発生回路Ａ１４に用いたカウンタ１９と
同じである。図１３の構成の場合、部分リフレッシュ時
に“Ｈ”になる入力信号ＳＩ５６を入力して、カウンタ
１９の出力Ｑ７とＱ６にＡＮＤ回路５７，５８によって
ゲートをかける。それにより部分リフレッシュ時は、７
ビット目と８ビット目のアドレスは“Ｌ”固定となる。
従って部分リフレッシュの場合、下位６ビット分のアド
レスについてのみリフレッシュされ、全体の４分の１の
領域がリフレッシュの対象となる。入力信号ＳＩ５６が
“Ｌ”の場合、全領域がリフレッシュの対象となる。
【００６２】このようにカウンタ１９にデコード回路等
の回路を付け加えることで、一つのアドレス発生回路５
５で全領域リフレッシュ用のアドレスと部分リフレッシ
ュ用アドレス生成が可能となる。
の回路を付け加えることで、一つのアドレス発生回路５
５で全領域リフレッシュ用のアドレスと部分リフレッシ
ュ用アドレス生成が可能となる。
【００６３】
【発明の効果】本発明によれば、システムが待機時（ス
リープモード等）にメモリ内の全データを保持する必要
のないシステムにおいて、データ保持の必要な領域のみ
リフレッシュを行うことを可能とし、全領域リフレッシ
ュをかけていた従来技術に比べてリフレッシュ電流を大
幅に低減出来る。
リープモード等）にメモリ内の全データを保持する必要
のないシステムにおいて、データ保持の必要な領域のみ
リフレッシュを行うことを可能とし、全領域リフレッシ
ュをかけていた従来技術に比べてリフレッシュ電流を大
幅に低減出来る。
【００６４】更にリフレッシュ領域が減った分、リフレ
ッシュ周期を伸ばすことが可能となり、最適なリフレッ
シュ周期に設定することで更なる低電力化を実現でき
る。
ッシュ周期を伸ばすことが可能となり、最適なリフレッ
シュ周期に設定することで更なる低電力化を実現でき
る。
【図１】本発明の第１の実施の形態における半導体記憶
装置を示すブロック図
装置を示すブロック図
【図２】図１の半導体記憶装置におけるアドレス発生回
路Ｂの回路構成図
路Ｂの回路構成図
【図３】図２のアドレス発生回路Ｂに用いられるカウン
タ回路の回路構成図
タ回路の回路構成図
【図４】第２の実施の形態における半導体記憶装置を示
すブロック図
すブロック図
【図５】第３の実施の形態における半導体記憶装置に用
いられるアドレス発生回路Ｂの回路構成図
いられるアドレス発生回路Ｂの回路構成図
【図６】図５のアドレス発生回路Ｂにおける比較回路の
回路構成図
回路構成図
【図７】第４の実施の形態における半導体記憶装置に用
いられるアドレス発生回路Ｂの回路構成図
いられるアドレス発生回路Ｂの回路構成図
【図８】第５の実施の形態における半導体記憶装置を示
すブロック図
すブロック図
【図９】図８の半導体記憶装置におけるタイマー回路の
回路構成図
回路構成図
【図１０】図９のタイマー回路に用いられる分周回路Ｂ
の回路構成図
の回路構成図
【図１１】第６の実施の形態における半導体記憶装置を
構成するタイマー回路に用いられる分周回路Ｂの回路構
成図
構成するタイマー回路に用いられる分周回路Ｂの回路構
成図
【図１２】第７の実施の形態における半導体記憶装置を
示すブロック図
示すブロック図
【図１３】図１２の半導体記憶装置を構成するアドレス
生成回路Ｃに用いられるカウンタ回路の回路構成図
生成回路Ｃに用いられるカウンタ回路の回路構成図
【図１４】従来例の半導体記憶装置を示すブロック図
【図１５】図１４の半導体記憶装置を構成するタイマー
回路の回路構成図
回路の回路構成図
【図１６】図１５のタイマー回路に用いられる分周回路
Ａの回路構成図
Ａの回路構成図
【図１７】図１６の分周回路Ａを構成するカウンタ回路
の回路構成図
の回路構成図
【図１８】図１４の半導体記憶装置におけるアドレス発
生回路Ａの回路構成図
生回路Ａの回路構成図
１ メモリアレイ ２ 行デコード回路 ３ 列デコード回路 ４ センスアンプ及びＩ／Ｏバス列 ５ タイミング生成回路 ６ 行アドレスストローブ信号 ７ オートリフレッシュ信号 ８ タイマー回路Ａ ９ セルフリフレッシュ用行アドレスストローブ信号 １０ ＯＲ信号 １１ 列アドレスストローブ信号 １２ タイミング信号 １３ セルフリフレッシュモード制御信号 １４ アドレス発生回路Ａ １５ ＯＲ回路 １６ 外部行アドレス １７ セレクタ １８ ＯＲ信号 １９ カウンタ ２０ 発振回路 ２１ 分周回路 ２２ 信号生成回路 ２３ ＲＳＴ信号 ２４ 出力信号 ２５ 遅延回路 ２６ ロード付カウンタ回路 ２７ Ｄ−フリップフロップ ２８ 加算器 ２９ ＡＮＤゲート ３０ Ｄ−フリップフロップ ３１ 加算器 ３２ ＡＮＤゲート ３３ 回路ユニット ３４ カウンタ ３５ アドレス発生回路Ｂ ３６ セレクタ ３７ セルフリフレッシュモード制御信号 ３８ ＯＲ回路 ３９ ＡＮＤ回路 ４０ 比較回路 ４１ 加算回路 ４２ デコード回路 ４３ カウンタ ４４ ステップ値 ４５ オフセット値 ４７ ヒューズ ４８ 信号線Ｙ ５０ タイマー回路Ｂ ５１ 分周回路Ｂ ５２Ａ、５２Ｂ、５２Ｃ、５２Ｄ セレクタ ５３ セレクト信号 ５５ アドレス発生回路Ｃ ５６ 入力信号ＳＩ ５７、５８ ＡＮＤ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤本 知則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA01 BA20 BA21 BA23 BA29 DA10 DA14 DA18
Claims (10)
- 【請求項１】 データを記憶するためのリフレッシュが
必要な複数のメモリセルを有するメモリアレイと、内部
アドレス発生回路Ａと、外部から入力された制御信号に
より動作し周期的なパルス信号を生成するタイマー回路
と、前記タイマー回路の出力信号によって動作する内部
アドレス発生回路Ｂとを備え、 外部から入力される周期的なパルス信号と、前記外部か
ら入力される周期的なパルス信号によって動作する前記
内部アドレス発生回路Ａから生成されるリフレッシュ用
のアドレスを用いて前記メモリセルに記憶されたデータ
をリフレッシュする第１のリフレッシュモードと、 前記タイマー回路から生成される周期的なパルス信号
と、前記内部アドレス発生回路Ｂから生成されるリフレ
ッシュ用のアドレスを用いて前記メモリセルに記憶され
たデータをリフレッシュする第２のリフレッシュモード
とを有し、 前記第１のリフレッシュモードと前記第２のリフレッシ
ュモードでは異なるメモリ領域をリフレッシュすること
を特徴とする半導体記憶装置。 - 【請求項２】 前記内部アドレス発生回路Ａより生成さ
れるリフレッシュ用アドレスによって全メモリ領域をリ
フレッシュし、前記内部アドレス発生回路Ｂより生成さ
れるリフレッシュ用アドレスによって特定領域のメモリ
セルのみリフレッシュすることを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】 データを記憶するためのリフレッシュが
必要な複数のメモリセルを有するメモリアレイと、内部
アドレス発生回路Ａと、外部から入力された制御信号に
より動作し周期的なパルス信号を生成するタイマー回路
と、前記タイマー回路の出力信号によって動作する内部
アドレス発生回路Ｂとを備え、 外部から入力される周期的なパルス信号と、前記外部か
ら入力される周期的なパルス信号によって動作する前記
内部アドレス発生回路Ａから生成されるリフレッシュ用
のアドレスを用いて前記メモリセルに記憶されたデータ
をリフレッシュする第１のリフレッシュモードと、 前記タイマー回路から生成される周期的なパルス信号
と、この内部生成されたパルス信号によって動作する内
部アドレス発生回路Ａから生成されるリフレッシュ用の
アドレスを用いて前記メモリセルに記憶されたデータを
リフレッシュする第２のリフレッシュモードと、 前記タイマー回路から生成される周期的なパルス信号
と、前記内部アドレス発生回路Ｂから生成されるリフレ
ッシュ用のアドレスを用いて前記メモリセルに記憶され
たデータをリフレッシュする第３のリフレッシュモード
とを有し、 前記第１のリフレッシュモードと前記第２のリフレッシ
ュモードでは同じメモリ領域をリフレッシュし、前記第
３のリフレッシュモードでは前記第１のリフレッシュモ
ード及び前記第２のリフレッシュモードとは異なるメモ
リ領域をリフレッシュすることを特徴とする半導体記憶
装置。 - 【請求項４】 前記内部アドレス発生回路Ａより生成さ
れるリフレッシュ用アドレスによって全メモリ領域をリ
フレッシュし、前記内部アドレス発生回路Ｂより生成さ
れるリフレッシュ用アドレスによって特定領域のメモリ
セルのみリフレッシュすることを特徴とする請求項３に
記載の半導体記憶装置。 - 【請求項５】 内部アドレス発生回路Ａ及び内部アドレ
ス発生回路Ｂはカウンタを用いて構成され、前記カウン
タのビット数を変えることによりリフレッシュ領域を変
更することを特徴とする請求項１もしくは３に記載の半
導体記憶装置。 - 【請求項６】 前記内部アドレス発生回路Ｂはカウン
タ、比較回路及び加算器を含んで構成され、 前記比較回路と前記加算器の一方の入力信号として前記
カウンタの出力データを入力し、他方の入力信号として
予め設定された“Ｈ"もしくは”Ｌ"に固定されたデータ
を入力することにより、連続する任意のアドレスを設定
可能としたことを特徴とする請求項１もしくは３に記載
の半導体記憶装置。 - 【請求項７】 前記比較回路と前記加算器に入力される
前記固定されたデータとして、ヒューズを用いて設定さ
れた信号が入力される構成とすることにより、リフレッ
シュを行うアドレスを任意に設定可能としたことを特徴
とする請求項６に記載の半導体記憶装置。 - 【請求項８】 データを記憶するためのリフレッシュが
必要な複数のメモリセルを有するメモリアレイと、外部
から入力された制御信号により動作し周期的なパルス信
号を生成するタイマー回路と、カウンタとデコード回路
からなり外部から入力される周期的なパルス信号もしく
は前記タイマー回路の出力信号によって動作しリフレッ
シュ用アドレスを生成する内部アドレス発生回路とを備
え、 外部から入力される周期的なパルス信号もしくは前記タ
イマー回路から生成される周期的なパルス信号と、前記
内部アドレス発生回路から生成されるリフレッシュ用ア
ドレスを用いてリフレッシュを行う半導体記憶装置であ
って、 前記内部アドレス発生回路は、外部から入力される周期
的なパルス信号を用いてリフレッシュを行う場合と、前
記タイマー回路から生成される周期的なパルス信号を用
いてリフレッシュを行う場合とで異なったアドレスを生
成し、それにより異なったメモリ領域をリフレッシュす
ることが可能なように構成されたことを特徴とする半導
体記憶装置。 - 【請求項９】 前記タイマー回路は異なった周期の周期
的パルスを生成可能であり、前記タイマー回路の出力信
号を用いてリフレッシュを行う場合に、前記内部アドレ
ス発生回路Ａから生成されるアドレスを用いるときと、
前記内部アドレス発生回路Ｂから生成されるアドレスを
用いるときとで前記タイマー回路から出力される周期的
なパルスの周期を変えることにより、リフレッシュ周期
を変えるように構成されたことを特徴とする請求項３に
記載の半導体記憶装置。 - 【請求項１０】 前記タイマー回路にヒューズを用いる
ことにより、前記タイマー回路より出力される周期的な
パルス信号の周期を任意に変更可能としたことを特徴と
する請求項９に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348443A JP2002157880A (ja) | 2000-11-15 | 2000-11-15 | 半導体記憶装置 |
| US10/008,709 US6570802B2 (en) | 2000-11-15 | 2001-11-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000348443A JP2002157880A (ja) | 2000-11-15 | 2000-11-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002157880A true JP2002157880A (ja) | 2002-05-31 |
Family
ID=18822036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000348443A Pending JP2002157880A (ja) | 2000-11-15 | 2000-11-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6570802B2 (ja) |
| JP (1) | JP2002157880A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004070729A1 (ja) * | 2003-02-05 | 2004-08-19 | Fujitsu Limited | 半導体メモリ |
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
| JP2009163876A (ja) * | 2009-04-23 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
| US7742356B2 (en) | 2006-12-05 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor memory device having a refresh cycle changing circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940774B2 (en) * | 2001-07-26 | 2005-09-06 | Infineon Technologies Ag | Integrated dynamic memory and operating method |
| DE10136544B4 (de) * | 2001-07-26 | 2004-02-12 | Infineon Technologies Ag | Integrierter dynamischer Speicher und Betriebsverfahren |
| US6995771B2 (en) * | 2001-12-07 | 2006-02-07 | Intel Corporation | Sparse refresh of display |
| US8102018B2 (en) * | 2005-05-09 | 2012-01-24 | Nantero Inc. | Nonvolatile resistive memories having scalable two-terminal nanotube switches |
| US8008745B2 (en) * | 2005-05-09 | 2011-08-30 | Nantero, Inc. | Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements |
| US7379381B1 (en) | 2005-07-05 | 2008-05-27 | T-Ram Semiconductor, Inc. | State maintenance pulsing for a memory device |
| KR100744042B1 (ko) * | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부 어드레스 생성장치 |
| WO2008021912A2 (en) | 2006-08-08 | 2008-02-21 | Nantero, Inc. | Nonvolatile resistive memories, latch circuits, and operation circuits having scalable two-terminal nanotube switches |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4933907A (en) | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
| JP3776461B2 (ja) * | 1991-08-30 | 2006-05-17 | 株式会社東芝 | 半導体集積回路装置およびチップ選別方法 |
| US5469559A (en) | 1993-07-06 | 1995-11-21 | Dell Usa, L.P. | Method and apparatus for refreshing a selected portion of a dynamic random access memory |
| KR950014089B1 (ko) * | 1993-11-08 | 1995-11-21 | 현대전자산업주식회사 | 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치 |
| KR0171930B1 (ko) * | 1993-12-15 | 1999-03-30 | 모리시다 요이치 | 반도체 메모리, 동화기억 메모리, 동화기억장치, 동화표시장치, 정지화기억 메모리 및 전자노트 |
| JP3759758B2 (ja) * | 1994-02-03 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5644545A (en) * | 1996-02-14 | 1997-07-01 | United Memories, Inc. | Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products |
| JPH1166843A (ja) * | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
2000
- 2000-11-15 JP JP2000348443A patent/JP2002157880A/ja active Pending
-
2001
- 2001-11-13 US US10/008,709 patent/US6570802B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500711A (ja) * | 2002-09-25 | 2006-01-05 | インフィネオン テヒノロギーズ アーゲー | メモリ・アレイを有するｉｃ用更新制御回路 |
| WO2004070729A1 (ja) * | 2003-02-05 | 2004-08-19 | Fujitsu Limited | 半導体メモリ |
| US7742356B2 (en) | 2006-12-05 | 2010-06-22 | Elpida Memory, Inc. | Semiconductor memory device having a refresh cycle changing circuit |
| JP2009163876A (ja) * | 2009-04-23 | 2009-07-23 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6570802B2 (en) | 2003-05-27 |
| US20020057616A1 (en) | 2002-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4056173B2 (ja) | 半導体記憶装置および該半導体記憶装置のリフレッシュ方法 | |
| JP4194561B2 (ja) | 半導体記憶装置 | |
| EP1225589B1 (en) | Semiconductor memory device having a plurality of low power consumption modes | |
| US6570801B2 (en) | Semiconductor memory having refresh function | |
| US6950364B2 (en) | Self-refresh apparatus and method | |
| US20140177372A1 (en) | Semiconductor device that performs refresh operation | |
| US8116161B2 (en) | System and method for refreshing a DRAM device | |
| JP2000298982A5 (ja) | ||
| JPH08287676A (ja) | 半導体メモリ装置 | |
| US20080285370A1 (en) | Semiconductor memory and system | |
| JPH05266657A (ja) | ダイナミック型半導体メモリ | |
| JP2004259343A (ja) | 半導体記憶装置 | |
| JP2002157880A (ja) | 半導体記憶装置 | |
| US6947345B2 (en) | Semiconductor memory device | |
| US6657920B2 (en) | Circuit for generating internal address in semiconductor memory device | |
| JP3531598B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| JP2010146627A (ja) | ダイナミック型半導体記憶装置およびそのリフレッシュ制御方法 | |
| JPH08129885A (ja) | 半導体メモリ装置 | |
| CN107799137B (zh) | 存储器存储装置及其操作方法 | |
| JP3640165B2 (ja) | 半導体装置、メモリシステムおよび電子機器 | |
| KR20060084071A (ko) | 반도체 메모리에서의 리프레쉬 제어회로 및 그에 따른제어방법 | |
| US6404688B2 (en) | Semiconductor memory device having a self-refresh operation | |
| JP2003030983A (ja) | ダイナミック型半導体記憶装置 | |
| KR20050069453A (ko) | 동적 반도체 메모리 장치 및 이 장치의 절전 모드 동작방법 | |
| JPH0644773A (ja) | ダイナミック型半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050915 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051213 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060410 |