JP3776461B2 - 半導体集積回路装置およびチップ選別方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体集積回路装置およびチップ選別方法に係わり、特に製品の仕様が変えられる半導体集積回路装置および製品の仕様が変えられる点を利用したチップ選別方法に関する。
【０００２】
【従来の技術】
ダイナミック型ＲＡＭ（以下ＤＲＡＭと称す）には、リフレッシュ時間Ｔとリフレッシュ・サイクルＲとの間に、Ｔ／Ｒ＝１５．６μｓｅｃという関係がある。この関係は、ダイナミック型ＲＡＭの各世代毎で共通である。例えば１メガＤＲＡＭ世代では８ｍｓｅｃ／５１２ｃｙｃｌｅ、４メガＤＲＡＭ世代では１６ｍｓｅｃ／１０２４ｃｙｃｌｅ（以下、１ｋｃｙｃｌｅと称す）といった具合である。
【０００３】
ところが１６メガＤＲＡＭ世代以降になると、通常、３２ｍｓｅｃ／２０４８ｃｙｃｌｅ（以下２ｋｃｙｃｌｅと称す）とされるのであるが、低消費電力化・発熱防止のため、並びにアクティブ電流を小さくする目的で、リフレッシュ・サイクル数を大きくし、一度に活性化するセルアレイ数を減らすことが必要になってきた。例えば４０９６ｃｙｃｌｅ（以下４ｋｃｙｃｌｅと称す）等である。
【０００４】
さらに上記の点ばかりではなく、多ビット構成の対称アドレス品を作るため、リフレッシュ・サイクルを小さくする必要性もでてきている。例えば１ｋｃｙｃｌｅ等である。チップサイズを大きくしないことや、センス感度（ＣB ／ＣS ；ＣB はビット線容量、ＣS はセル容量）の確保という観点から、１ビット線当りのセル数を現状（例えば１２８セル／ビット線）より変えられない事情から考えれば、リフレッシュ・サイクル数を変えるのが素直である。
【０００５】
このようにリフレッシュ・サイクル数を変えるということは、リフレッシュサイクルを変える毎にチップを設計しなければならないということである。このため、回路設計者に多大な負担がかかり、開発効率が低下する。
また、製品の多品種化が進展すると、生産工場では、様々な品種の製品を同時に作らなければならなくなるので、生産効率が低下する。
【０００６】
さらに、従来のチップ選別試験は、単に不良品を選別するだけである。チップ選別試験では、各製品毎に設定されている合格レベルに到達しないチップは不良とされ、廃棄される。このため、従来のチップ選別試験は、製品歩留りを低下させる原因となっている。
【０００７】
【発明が解決しようとする課題】
この発明の目的は、上記製品の多品種化が進展すると開発効率および生産効率が低下する、という課題を解決し、多品種化が進展しても開発効率および生産効率が低下しない半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、製品仕様を決定する決定信号を受け入れる受入手段と、前記決定信号に基いて、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させるＩ／Ｏセンスアンプ制御回路と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路に供給し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダに供給するアドレス切換部とを具備することを特徴としている。
【０００９】
また、第２の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御 回路の入力に向けて出力することを特徴としている。
【００１０】
また、第３の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入 力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴としている。
また、第４の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、入力を有するカラム系デコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力する第２出 力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第３出力と、前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力する第４出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力するとともに、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴としている。
また、第５の態様は、リフレッシュサイクルを切り換える、第１、第２、第３切換信号を生成する切換信号生成部と、第１アドレス信号を出力する出力を有する第１アドレスバッファと、前記第１切換信号が入力される入力と、第２アドレス信号を出力する出力とを有する第２アドレスバッファと、前記第２切換信号が入力される入力と、第３アドレス信号を出力する出力とを有する第３アドレスバッファと、前記第１切換信号が入力される入力と、第４アドレス信号を出力する出力とを有する第４アドレスバッファと、前記第２切換信号が入力される入力と、第５アドレス信号を出力する出力とを有する第５アドレスバッファと、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む、複数のメモリセルアレイ群、およびこれら複数のメモリセルアレイ群に対応した複数のＩ／Ｏセンスアンプ群と、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第１、第２、第３アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルア レイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４、第５アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記複数のＩ／Ｏセンスアンプ群を活性化させるＩ／Ｏセンスアンプ制御回路と、前記第１切換信号、前記第３切換信号、および前記第２乃至第５アドレス信号がそれぞれ入力される第１乃至第６入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記デコーダの第３入力に向けて出力する第２出力と、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力する第３出力と、前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力する第４出力と有するアドレス切換部とを具備する。前記アドレス切換部は、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力し、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに、前記第３アドレス信号を前記デコーダの第３入力に向けて出力することを特徴としている。
【００１１】
【作用】
上記第１乃至第５の態様に係る装置では、リフレッシュサイクルを切り換える切換信号がどのリフレッシュサイクルを指定したかのかに応じ、アドレス信号を、デコーダ、あるいはＩ／Ｏセンスアンプ制御回路のどちらかに、もしくは双方に供給することで、Ｉ／Ｏセンスアンプ群を、指定されたリフレッシュサイクルに応じて、デコーダ、あるいはＩ／Ｏセンスアンプ制御回路のどちらかで、もしくは双方で選択できるようにしている。これにより、一度に活性化されるメモリセルアレイの数が変った場合でも、選択されるべきＩ／Ｏセンスアンプ群を選択することが可能となり、異なったリフレッシュサイクルを持つ製品を得るようにしている。このため、製品の仕様（品種）に合わせて回路設計者が１つ１つ回路を設計する必要が無くなり、開発効率が向上する。さらに、様々な品種の製品各々で、ほぼ全ての製造工程を共用でき、生産効率が向上する。
【００１４】
【実施例】
以下、図面を参照してこの発明の実施例について説明する。なお、この説明において、全図に渡り共通部分には共通の参照符号を用いることで、重複説明は避けることにする。
【００１５】
図１は、この発明の第１の実施例に係わるＤＲＡＭのブロック図である。第１の実施例は、リフレッシュ・サイクル数が２ｋｃｙｃｌｅのＤＲＡＭと、４ｋｃｙｃｌｅのＤＲＡＭとが得られる例である。
【００１６】
図１に示すように、メモリセルアレイ（以下ＭＣＡと称す）１は、ＭＣＡ0 〜ＭＣＡ7 に８分割されている。Ｘアドレス・バッファ群３は、アドレス入力信号Ａinを受けて複数のＸアドレス信号を生成する。Ｘアドレス信号は、ＭＣＡ0 〜ＭＣＡ7 をそれぞれ分割動作させるために、第１ＸアドレスＸ0 〜Ｘ8 と第２ＸアドレスＸ9 ，Ｘ10とがそれぞれ設定され、さらに、製品仕様を切り換えることを可能とするために、第３ＸアドレスＸ11が設定される。Ｘ１デコ−ダ５には第１ＸアドレスＸ0 〜Ｘ8 が供給される。Ｘ１デコ−ダ５は第１ＸアドレスＸ0 〜Ｘ8 をデコ−ドし、ＭＣＡのワ−ド線（ロウ）を選択する信号を出力する。Ｘ２デコ−ダ７には第２ＸアドレスＸ9 ，Ｘ10が供給され、さらに第３ＸアドレスＸ11がアドレス切り換え部９を介してから供給される。２ｋｃｙｃｌｅのＤＲＡＭとされた時、Ｘ２デコ−ダ７は、第２ＸアドレスＸ9 ，Ｘ10をデコ−ドし、ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4 〜ＭＣＡ7 のうちの１アレイとをそれぞれ同時に選択する信号、およびセンスアンプ１１0 〜１１3 を選択する信号、I/O センスアンプ群１３0 〜１３3 を選択する信号をそれぞれ生成する。また、４ｋｃｙｃｌｅのＤＲＡＭとされた時には、Ｘ２デコ−ダ７は、第２ＸアドレスＸ9 ，Ｘ10、および第３ＸアドレスＸ11をデコ−ドし、およびＭＣＡ0 〜ＭＣＡ7 のうち１アレイを選択する信号、センスアンプ１１0 〜１１3 を選択する信号、I/O センスアンプ群１３0 〜１３3 を選択する信号をそれぞれ出力する。尚、図１中、参照符号１５0 〜１５7 に示されるブロックはワ−ド線駆動回路であり、参照符号１７0 〜１７3 に示されるブロックはセンスアンプ駆動回路である。Ｙアドレス・バッファ群１９は、アドレス入力信号Ａinを受けて複数のＹアドレス信号を生成する。Ｙアドレス信号は、第１ＹアドレスＹ1 〜Ｙ11と第２ＹアドレスＹ0 とがそれぞれ設定されている。Ｙ１デコ−ダ２１には第１ＹアドレスＹ1 〜Ｙ11が供給される。Ｙ１デコ−ダ２１は第１ＹアドレスＹ1 〜Ｙ11をデコ−ドし、ＭＣＡのビット線（カラム）を選択する信号を出力する。Ｙ２デコ−ダ２３は第２ＹアドレスＹ0 をデコ−ドし、I/O センスアンプ群１３が含むI/O センスアンプのうち例えば１つを選択する信号を出力する。
【００１７】
図１に示すＤＲＡＭには、製品の仕様を半永久的に決定する製品仕様決定部２５が設けられている。製品仕様決定部２５は、製品仕様を半永久的に決定するための製品仕様決定信号ＳＤＳを受け入れる受入部２７と、この決定信号受入部２７に接続され、信号ＳＤＳに基いて製品仕様を切り換える内部切換信号φ２、φ４をそれぞれ生成する切換信号生成部２９と、信号φ２、φ４に基いてアドレス信号の行き先を切り換えるアドレス信号切換部９とにより、構成されている。
次に、製品仕様決定部２５の動作について説明する。
【００１８】
まず、製品仕様決定信号ＳＤＳが２ｋｃｙｃｌｅリフレッシュ製品を指定する信号である場合、切換信号生成部２９は、信号ＳＤＳに基いて２ｋｃｙｃｌｅリフレッシュ製品切り換え信号φ２を生成し、アドレス信号切換部９およびI/O センスアンプ制御回路３１にそれぞれ出力する。アドレス信号切換部９は、信号φ２に基いて第３ＸアドレスＸ11をアドレスＸ11Y に切り換え、I/O センスアンプ制御回路３１に出力する。
【００１９】
また、製品仕様決定信号ＳＤＳが４ｋｃｙｃｌｅリフレッシュ製品を指定する信号である場合、切換信号生成部２９は、信号ＳＤＳに基いて４ｋｃｙｃｌｅリフレッシュ製品切り換え信号φ４を生成し、アドレス信号切換部９およびＸ２デコ−ダ７に出力する。アドレス信号切換部９は、信号φ４に基いて第３ＸアドレスＸ11をアドレスＸ11X に切り換え、Ｘ２デコ−ダ７に出力する。また、信号φ２と信号φ４とは例えば互いに相補的な関係を持つ。切換信号生成部２９は、信号φ２のレベルが反転した信号をI/O センスアンプ制御回路３１に出力する。
次に、２ｋｃｙｃｌｅリフレッシュ製品と４ｋｃｙｃｌｅリフレッシュ製品とのデ−タ読み出し動作についてそれぞれ説明する。
まず、２ｋｃｙｃｌｅリフレッシュ製品の読み出し動作について説明する。
【００２０】
２ｋｃｙｃｌｅリフレッシュ製品の場合には、I/O センスアンプ制御回路３１にアドレスＸ11Y が供給される。これにより制御回路３１は活性化される。I/O センスアンプ制御回路３１は、I/O センスアンプ１３0 、１３1 のペア、または１３2 、１３3 のペアのいずれかを選択する信号を生成する。また、Ｘ２デコ−ダ７は、ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4 〜ＭＣＡ7 のうちの１アレイとをそれぞれ同時に選択する信号を生成する。最終的にデ−タを出力するI/O センスアンプ群は、Ｘ２デコ−ダ７によって選択され、かつ制御回路３１によって選択されたものとなる。デ−タの読み出しは、Ｙアドレス・バッファ群１９で生成された第１ＹアドレスをＹ１デコ−ダ２１でデコ−ドし、メモリセルから出力された情報を上記最終的にデ−タを出力するI/O センスアンプ群で増幅してデ−タ出力回路３３から出力信号Ｄｏｕｔとして出力することで成される。なお、図１中、参照符号３５により示されるブロックは、入力信号Ｄｉｎが入力されるデ−タ入力回路である。
次に、４ｋｃｙｃｌｅリフレッシュ製品の読み出し動作について説明する。
【００２１】
４ｋｃｙｃｌｅリフレッシュ製品の場合には、I/Oセンスアンプ制御回路３１に代えてＸ２デコーダ７にアドレスＸ11X が供給される。この時、Ｘ２デコーダ７は、ＭＣＡ0 〜ＭＣＡ7 のうち１アレイのみを活性化する信号を生成する。制御回路３１は、信号φ２のレベルが反転したことを受けて、この反転信号に基いてI/O センスアンプ制御回路３１は、I/Oセンスアンプ１３ 0 〜１３ 3 を選択する信号を生成する。最終的に活性化されるI/Oセンスアンプ１３は、Ｘ２デコーダ７によって選択されたものとなる。
【００２２】
以上のように、リフレッシュサイクルに応じて、切換部９で第３ＸアドレスＸ11を、Ｘ11X 、またはＸ11Y のいずれかに切り換えることによって、１つのチップで異なるリフレッシュサイクルに対応できる半導体集積回路装置を実現できる。 また、リフレッシュ動作は、ワ−ド線を選択するとともにセンスアンプ１１0 〜１１3 を動作させることによって成される。
【００２３】
図１に示すＤＲＡＭには、カウンタ・リフレッシュ回路群３７が設けられている。カウンタ・リフレッシュ回路群３７中にはカウンタ回路３９が含まれている。カウンタ回路３９には、カウント開始を指示する信号ＣＴＲＳおよび切換信号φ２、φ４が供給される。カウンタ回路３９は、信号ＣＴＲＳに基いて、ＸアドレスＸ0 〜Ｘ11を順次カウント・アップするカウンタ出力信号Ｃ0 〜Ｃ11を出力し、さらに信号φ２、φ４に基いて、出力信号Ｃ0 〜Ｃ11の信号数を変化させる。これは、２ｋｃｙｃｌｅの製品と４ｋｃｙｃｌｅの製品とでは、ロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ−ダ７）に入力されるＸアドレスの数が異なるため、Ｘアドレスの数とカウンタ出力信号の数とを互いに合わせるために行なわれる。この実施例では切換信号φ２が供給された時、カウンタ回路３９は信号Ｃ11を出力しない。これは、２ｋｃｙｃｌｅ製品時、第３ＸアドレスＸ11がロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ−ダ７）に入力されなくなるので、第３ＸアドレスＸ11を無視するためである。また、切換信号φ４が供給された時（あるいは切換信号φ２のレベルが反転されて供給された時）、カウンタ回路３９は信号Ｃ11を出力する。
【００２４】
図１に示すＤＲＡＭには、ワ−ド線昇圧部４１が設けられている。ワ−ド線昇圧部４１には切換信号φ２、φ４、昇圧信号φWLがそれぞれ供給される。ワ−ド線昇圧部４１は、昇圧信号φWLに基いてワ−ド線の電位を昇圧させる。図１中参照符号４３に示される部分は、昇圧された電位が供給される昇圧線である。この発明では、さらに信号φ２、φ４に基いてワ−ド線昇圧容量を変化させる。これは、２ｋｃｙｃｌｅの製品と４ｋｃｙｃｌｅの製品とでは、一度に活性化するワ−ド線の数が異なるため、ワ−ド線の負荷容量の変化に応じて、ワ−ド線昇圧容量のレベルを最適化するために行なわれる。２ｋｃｙｃｌｅ製品の時には、ＭＣＡが２つ選ばれるため、活性化されるワ−ド線の数が増えて負荷容量が増加する。この増加分を補償するため、２ｋｃｙｃｌｅ製品時、ワ−ド線昇圧部４１は、切換信号φ２に基いてワ−ド線昇圧容量を増加させる。また、切換信号φ４が供給された時（あるいは切換信号φ２のレベルが反転されて供給された時；４ｋｃｙｃｌｅ製品時）、ワ−ド線昇圧部４１は、２ｋｃｙｃｌｅ製品時よりもワ−ド線昇圧容量を減少させる。
【００２５】
図１に示すＤＲＡＭには、周辺回路として／ＲＡＳ（以下“／”は反転信号を示す記号として用いる）系回路群４５、／ＣＡＳ系回路群４７、／ＷＥ系回路群４９を含んでいる。これらの回路群の詳細は、本明細書では省略する。
図２は、製品仕様決定部２５の具体的な構成を示す回路図である。
【００２６】
図２に示すように、受入部２７は出力端５１に接続されたパッドＰと、出力端５１とパッドＰとの相互接続点に一端を接続し他端を接地ＧＮＤに接続した抵抗Ｒとにより、構成されている。受入部２７は、パッドＰに高電位ＶＣＣが印加されたワイヤをボンディングする（決定信号ＳＤＳが“Ｈ”レベル）か否か（決定信号ＳＤＳが“Ｌ”レベル）によって、その出力端５１を“Ｈ”レベル、または“Ｌ”レベルのいずれかに設定できる。出力端５１は切換信号生成部２９の入力端５３に接続されている。
【００２７】
切換信号生成部２９は、入力端５３に入力を接続した第１のインバ−タ５５と、この第１のインバ−タ５５の出力に入力を接続した第２のインバ−タ５７とにより、構成されている。インバ−タ５５の出力は第１のリフレッシュ切換信号φ２として抽出され、インバ−タ５７の出力は第２のリフレッシュ切換信号φ４として抽出される。
【００２８】
アドレス切換部９は、ゲ−トに切換信号φ２またはφ４が供給されるＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）およびＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）で成るスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 により、構成される。Ｘアドレス・バッファ群３からは、アドレス信号Ａ11R （Ｘ11）、およびその反転信号／Ａ11R （／Ｘ11）がそれぞれ出力される。アドレス信号Ａ11R （Ｘ11）はスイッチ５９1 、５９2 の一端に供給される。スイッチ５９1 の他端はＸ２デコ−ダ７に、スイッチ５９2 の他端はI/O センスアンプ制御回路３１にそれぞれ接続されている。また反転信号／Ａ11R （／Ｘ11）はスイッチ５９3 、５９4 の一端に供給される。スイッチ５９3 の他端はＸ２デコ−ダ７に、スイッチ５９4 の他端はI/O センスアンプ制御回路３１にそれぞれ接続されている。
【００２９】
スイッチ５９1 のＰＭＯＳ、スイッチ５９2 のＮＭＯＳ、スイッチ５９3 のＰＭＯＳ、スイッチ５９4 のＮＭＯＳのゲ−トはそれぞれ、インバ−タ５５の出力に接続される。スイッチ５９1 のＮＭＯＳ、スイッチ５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイッチ５９4 のＰＭＯＳのゲ−トはそれぞれ、インバ−タ５７の出力に接続される。
【００３０】
このような接続であると、スイッチ５９1 および５９3 のペア、およびスイッチ５９2 および５９4 のペアのいずれかが選択されて動作するようになる。例えばインバ−タ５５の出力が“Ｈ”レベル、インバ−タ５７の出力が“Ｌ”レベルの時（２ｋｃｙｃｌｅリフレッシュ製品）には、スイッチ５９2 およびスイッチ５９4 がオンし、アドレス信号Ａ11R 、その反転信号／Ａ11R がそれぞれ、アドレスＸ11Y 、／Ｘ11Y としてI/O センスアンプ制御回路３１に供給される。
【００３１】
反対にインバ−タ５５の出力が“Ｌ”レベル、インバ−タ５７の出力が“Ｈ”レベルの時（４ｋｃｙｃｌｅリフレッシュ製品）には、スイッチ５９1 およびスイッチ５９3 がオンし、アドレス信号Ａ11R 、その反転信号／Ａ11R がそれぞれ、アドレスＸ11X 、／Ｘ11X としてＸ２デコ−ダ７に供給される。
【００３２】
以上のように、製品仕様決定部２５は、パッドＰに高電位ＶＣＣが印加されたワイヤをボンディングするか否かによって、アドレス信号Ａ11R およびその反転信号／Ａ11R を、Ｘ２デコ−ダ７、およびI/O センスアンプ制御回路３１のいずれかに切り換えて出力する。
図３は、受入部２７のその他の構成を示す回路図である。
【００３３】
図２に示した受入部２７を、図３に示すような構成としても良い。すなわち、高電位ＶＣＣに抵抗Ｒの一端を接続し、この抵抗Ｒの他端をフュ−ズＦの一端に接続し、このフュ−ズＦの他端を接地ＧＮＤに接続する。抵抗Ｒとフュ−ズＦとの相互接続点に出力端５１を接続する。
【００３４】
上記構成の受入部２７においては、フュ−ズＦを切断すると出力端５１を“Ｈ”レベルに設定でき、フュ−ズＦを切断しなければ出力端５１を“Ｌ”レベルに設定できる。従って、図３に示す受入部２７は、図２に示す受入部２７と同様な動作をする。
図４は、図１に示すカウンタ回路３９のブロック図である。
【００３５】
図４に示すように、カウンタ回路３９は、カウンタ６１0 〜６１11により構成されている。最下位のカウンタ６１0 には、カウント開始を指示する信号ＣＴＲＳおよびその反転信号ＢＣＴＲＳが供給される。カウンタ６１0 は、信号ＣＴＲＳおよび反転信号ＢＣＴＲＳに基いてカウンタ出力信号Ｃ0 およびその反転信号ＢＣ0 を出力する。次段のカウンタ６１1 には、前段のカウンタ６１0 の出力（信号Ｃ0 および反転信号ＢＣ0 ）が供給される。カウンタ６１1 は、信号Ｃ0 および反転信号ＢＣ0 に基いてカウンタ出力信号Ｃ1 およびその反転信号ＢＣ1 を出力する。このように、カウンタ６１1 〜６１11はそれぞれ、前段のカウンタの出力を取り込み、取り込まれた信号に基いて信号Ｃ1 〜Ｃ11、反転ＢＣ1 〜ＢＣ11を順次出力する。最上位のカウンタ６１11には、図示せぬ前段のカウンタ６１10の出力（信号Ｃ10および反転信号ＢＣ10）、および切換信号φ４が供給される。カウンタ６１11は、切換信号φ４が例えば“Ｈ”レベルで供給された時（４ｋｃｙｃｌｅリフレッシュ製品）のみ、信号Ｃ10および反転信号ＢＣ10に基いてカウンタ出力信号Ｃ11およびその反転信号ＢＣ11を出力する。カウンタ６１11は、切換信号φ４が例えば“Ｌ”レベルで供給された時（２ｋｃｙｃｌｅリフレッシュ製品）には信号Ｃ11および反転信号ＢＣ11を出力しない。従って、２ｋｃｙｃｌｅリフレッシュ製品では、カウンタ６１11の出力は無視されるようになる。
図５は、図４に示すカウンタ回路３９の具体的な構成を示す回路図である。
【００３６】
カウンタ６１0 〜６１10までの回路構成は同一である。従って、本明細書では、カウンタ６１0 、カウンタ６１1 、および最上位カウンタ６１11のみを説明することにする。
図５（ａ）および（ｂ）はそれぞれ、カウンタ６１0 、カウンタ６１1 の回路図である。
【００３７】
図５（ａ）に示すように、クロックド・インバ−タ６３0 の出力は、インバ−タ６５0 の入力に接続されている（ノ−ドａ１）。インバ−タ６５0 の出力は、ＰＭＯＳ６７0 、およびＮＭＯＳ６９0 のゲ−トに接続されている。ＰＭＯＳ６７0 のドレインとＮＭＯＳ６９0 のドレインは、互いに接続されている（ノ−ドａ２）。ＰＭＯＳ６７0 のソ−スはＰＭＯＳ７１0 のドレインに接続され、ＰＭＯＳ７１0 のソ−スは高電位電源に接続されている。ＰＭＯＳ７１0 のゲ−トには信号ＣＴＲＳが供給される。ＮＭＯＳ６９0 のソ−スはＮＭＯＳ７３0 のドレインに接続され、ＮＭＯＳ７３0 のソ−スは低電位電源（例えば接地）に接続されている。ＮＭＯＳ７３0 のゲ−トには反転信号ＢＣＴＲＳが供給される。ノ−ドａ２は、ノ−ドａ１に接続されるとともにクロックド・インバ−タ７５0 の入力に接続されている。クロックド・インバ−タ７５0 は、クロックド・インバ−タ６３0 とは逆相のクロックで駆動される。クロックド・インバ−タ７５0 の出力は、インバ−タ７７0 の入力に接続されている（ノ−ドａ３）。インバ−タ７７0 の出力は、ＰＭＯＳ７９0 、およびＮＭＯＳ８１0 のゲ−トに接続されている（ノ−ドａ４）。ＰＭＯＳ７９0 のドレインとＮＭＯＳ８１0 のドレインは互いに接続されている（ノ−ドａ５）。ＰＭＯＳ７９0 のソ−スはＰＭＯＳ８３0 のドレインに接続され、ＰＭＯＳ８３0 のソ−スは高電位電源に接続されている。ＰＭＯＳ８３0 のゲ−トには反転信号ＢＣＴＲＳが供給される。ＮＭＯＳ８１0 のソ−スはＮＭＯＳ８５0 のドレインに接続され、ＮＭＯＳ８５0 のソ−スは、低電位電源（例えば接地）に接続されている。ＮＭＯＳ８５0 のゲ−トには信号ＣＴＲＳが供給される。ノ−ドａ５はノ−ドａ３に接続されている。ノ−ドａ４は、カウンタ出力信号端子Ｃｊ（Ｃ0 ）に接続されている（ノ−ドａ６）。ノ−ドａ６は、インバ−タ８７0 の入力に接続されている（ノ−ドａ７）。インバ−タ８７0 の出力は、反転カウンタ出力信号端子ＢＣｊ（ＢＣ0 ）に接続されている。ノ−ドａ７は、インバ−タ６３0 の入力に接続されている。図５（ｂ）についての説明は省略する。図５（ｂ）に示す構成は図５（ａ）に示す構成と、入力信号（Ｃｊ−１、ＢＣｊ−１）および出力信号（Ｃｊ、ＢＣｊ）が相違するだけで、その他の構成はほぼ同一である。
次に、最上位カウンタ６１11について説明する。
【００３８】
図５（ｃ）に示すように、ノ−ドａ２はＰＭＯＳ８９11のゲ−トに接続されるとともに（ノ−ドａ８）、ＮＭＯＳ９１11のゲ−トに接続されている。ノ−ドａ８はノ−ドａ１に接続されている。ＰＭＯＳ８９11のドレインは、ＰＭＯＳ９３11のソ−スに接続され、そのソ−スは高電位電源に接続されている。ＰＭＯＳ９３11のゲ−トには信号Ｃｊ−１（Ｃ10）が供給される。ＮＭＯＳ９１11のドレインはＮＭＯＳ９５11のソ−スに接続され、そのソ−スはＮＭＯＳ９７11のドレインに接続されている。ＮＭＯＳ９５11のゲ−トには反転信号ＢＣｊ−１（Ｃ10）が供給される。ＰＭＯＳ９３11のドレインとＮＭＯＳ９５11とは互いに接続されている（ノ−ドａ９）。ノ−ドａ８はＰＭＯＳ９９11のドレインに接続され、ＰＭＯＳ９９11のソ−スは高電位電源に接続されている。ＰＭＯＳ９９11のゲ−ト、およびＮＭＯＳ９７11のゲ−トには切換信号φ４が供給される。ノ−ドａ８はノ−ドａ３に接続されている。
次に、図５に示すカウンタの動作について説明する。
【００３９】
まず、初段のカウンタ６１0 に、信号Ｃｊ−１（ＣＴＲＳ）、反転信号ＢＣｊ−１（ＢＣＴＲＳ）が供給され、クロックド・インバ−タ６３0 、およびＰＭＯＳ７９0 、８３0 、ＮＭＯＳ８１0 、８５0 により構成されるクロックド・インバ−タ１０１0 がオンしたと仮定する。この時、クロックド・インバ−タ７５0 、およびＰＭＯＳ６７0 、７１0 、ＮＭＯＳ６９0 、７３0 により構成されるクロックド・インバ−タ１０３0 は、上記クロックド・インバ−タ６３0 と逆相のクロックが入力されるのでオフしている。この結果、インバ−タ７７0 とクロックド・インバ−タ１０１0 とで構成されるラッチ回路に、ノ−ドａ４を“Ｈ”レベルとする信号がラッチされる。従って、カウンタ出力信号端子Ｃｊからは、“Ｈ”レベルの信号（Ｃ0 ）が出力され、また、反転カウンタ出力信号端子ＢＣｊからは、“Ｌ”レベルの信号（ＢＣ0 ）が出力される。さらに、上記クロックの信号レベルが反転した場合には、クロックド・インバ−タ６３0 、１０１0 はオフし、クロックド・インバ−タ７５0 、１０３0 がオンする。この結果、インバ−タ６５0 とクロックド・インバ−タ１０３0 とで構成されるラッチ回路に、ノ−ドａ２を“Ｌ”レベルとする信号がラッチされる。ノ−ドａ２が“Ｌ”レベルであると、クロックド・インバ−タ７５0 は“Ｈ”レベルの信号を出力するので、ノ−ドａ４は“Ｌ”レベルとなる。従って、カウンタ出力信号端子Ｃｊからは、上記とは信号レベルが反転した“Ｌ”レベルの信号（Ｃ0 ）が出力され、反転カウンタ出力信号端子ＢＣｊからは、同様に信号レベルが反転した“Ｈ”レベルの信号（ＢＣ0 ）が出力される。次段のカウンタ６１1 は、上記出力信号Ｃ0 、ＢＣ0 が供給されることにより、駆動される。カウンタ６１1 以降のカウンタ６１2 〜６１10の動作も同様である。そして、第１１段目のカウンタ６１10が信号Ｃ10、ＢＣ10を出力すると、これらの信号に基いて最終段のカウンタ６１11が駆動される。カウンタ６１11では、ＰＭＯＳ８９11、９３11、ＮＭＯＳ９１11、９５11で構成されるクロックド・インバ−タ７５11への低電位の供給が、ＮＭＯＳ９７11を介して行われる。ＮＭＯＳ９７11のゲ−トには切換信号φ４が供給される。クロックド・インバ−タ７５11は、切換信号が“Ｌ”レベルであるとＮＭＯＳ９７11がオフするので動作しない。従って、カウンタ６１11は、切換信号φ４が“Ｈ”レベルの時のみ、有効なカウンタ出力信号Ｃｊ（Ｃ11）および反転出力信号ＢＣｊ（ＢＣ11）を出力する。
図６（ａ）〜（ｂ）は、図１に示すワ−ド線昇圧部４１の具体的な構成を示す回路図である。
【００４０】
図６（ａ）に示すように、ワ−ド線昇圧部４１は、第１の昇圧用キャパシタ１０５1 、および第２の昇圧用キャパシタ１０５2 を含んでいる。第１、第２の昇圧用キャパシタ１０５1 、１０５2 の一方の電極はそれぞれ、昇圧線４３に接続されている。昇圧線４３は、図１に示すワ−ド線駆動回路１５0 〜１５7 に接続される。キャパシタ１０５1 の他方の電極は、第１のワ−ド線昇圧回路１０７1 の出力に接続され、キャパシタ１０５2 の他方の電極は、第２のワ−ド線昇圧回路１０７2 の出力に接続されている。第１のワ−ド線昇圧回路１０７1 の入力には昇圧信号φWLが供給される。第２のワ−ド線昇圧回路１０７2 の入力はＡＮＤゲ−ト１０９の出力に接続されている。ＡＮＤゲ−ト１０９の入力には、昇圧信号φWLおよび切換信号φ２がそれぞれ供給される。昇圧回路１０７1 および昇圧回路１０７2 は、入力と出力との間に直列に接続された２つのインバ−タで構成されている。
【００４１】
次に図６に示すワ−ド線昇圧部４１の動作について説明する。昇圧信号φWLおよび切換信号φ２がともに“Ｈ”レベルの時（２ｋｃｙｃｌｅ製品の時）、昇圧回路１０７1 、１０７2 がともに活性化される。また、切換信号φ２が“Ｌ”レベルである時（４ｋｃｙｃｌｅ製品の時）、昇圧回路１０７1 のみが活性化される。従って、昇圧部４１は、２ｋｃｙｃｌｅ製品の時、４ｋｃｙｃｌｅ製品の時よりもワ−ド線容量を増加させる。
【００４２】
尚、図６（ｂ）に示すように、昇圧部４１は、昇圧回路１０７2 を入力と出力との間に接続されたもので構成し、その入力にＮＡＮＤゲ−ト１１１を接続するようにして、構成されても良い。図６（ｂ）に示す昇圧部４１は、図６（ａ）に示す昇圧部４１と同様な動作をする。
図７は、ワ−ド線昇圧部４１のその他の構成を示すブロック図である。
【００４３】
図７に示すように、第２の昇圧用キャパシタ１０５2 に接続される昇圧線４３´を、マスク・オプションとしても良い。即ち、製造工程において、昇圧線４３を構成する導電層のパタ−ニングを、第１の昇圧用キャパシタ１０５1 のみに接続される昇圧線４３のパタ−ンを有するマスクか、あるいは第２の昇圧用キャパシタ１０５2 にも接続される昇圧線４３´のパタ−ンも有するマスクかを使い分けるようにしても良い。
図８は、図１に示すＸ２デコ−ダ７の具体的な構成を示す回路図である。
【００４４】
図８に示すように、ＡＮＤゲ−ト１１３0 〜１１３7 がそれぞれ設けられている。ＡＮＤゲ−ト１１３0 〜１１３7 の入力にはそれぞれ、第２ＸアドレスＸ9 （／Ｘ9 ）、Ｘ10（／Ｘ10）、およびアドレス（第３Ｘアドレス）Ｘ11X （／Ｘ11X ）が供給される。ＡＮＤゲ−ト１１３0 〜１１３7 の第３Ｘアドレス入力には、ＰＭＯＳ１１５0 〜１１５7 のソ−スまたはドレインが接続されている。ＰＭＯＳ１１５0 〜１１５7 のゲ−トには切換信号φ４が供給される。ＡＮＤゲ−ト１１３0 〜１１３7 の出力ＣＢＳ０〜ＣＢＳ７はそれぞれ、セルアレイブロック選択信号として抽出される。
次に、Ｘ２デコ−ダ７の動作について説明する。
【００４５】
まず、切換信号φ４が“Ｌ”レベルの時（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１５0 〜１１５7 がそれぞれオンするので、第３Ｘアドレス入力は常に“Ｈ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ11X および／Ｘ11X）は無視される。切換信号φ４が“Ｈ”レベルの時（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１５0 〜１１５7 がそれぞれオフするので、第３Ｘアドレス入力は活性化する。この結果、ＡＮＤゲート１１３0 〜１１３7 には、アドレスＸ11X および／Ｘ11Xが取り込まれるようになる。
【００４６】
図９に示すように、I/O センスアンプ制御回路３１は、ＡＮＤゲ−ト１１７0 、１１７1 を含んでいる。ＡＮＤゲ−ト１１７0 、１１７1 それぞれの入力には、I/O センスタイミング信号φIOS およびアドレスＸ11Y が供給される。ＡＮＤゲ−ト１１７0 、１１７1 の第３Ｘアドレス入力には、ＰＭＯＳ１１９0 、１１９1 のソ−スまたはドレインが接続されている。ＰＭＯＳ１１９0 、１１９1 のゲ−トには切換信号φ２が供給される。ＡＮＤゲ−ト１１７0 および１１７1 の出力φS01 、φS23 はそれぞれ、I/O センスアンプ群１３0 〜１３3 を選択するI/O センスアンプ群選択信号として抽出される。
次に、I/O センスアンプ制御回路３１の動作について説明する。
【００４７】
まず、切換信号φ２が“Ｌ”レベルの時（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９1 がそれぞれオンするので、第３Ｘアドレス入力は常に“Ｈ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ11Y および／Ｘ11Y）は無視される。
【００４８】
また、切換信号φ２が“Ｈ”レベルの時（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９1 はそれぞれオフするので、第３Ｘアドレス入力は活性化する。この結果、ＡＮＤゲ−ト１１３0 〜１１３7 には、アドレスＸ11X および／Ｘ11X が取り込まれるようになる。
また、図９にはI/O センスアンプ群１３0 〜１３3 の主要部が示されている。
【００４９】
図９に示すように、I/O センスアンプ群１３0 〜１３3 はおのおの、ＯＲゲ−ト１２１0 〜１２１3 と、ＡＮＤゲ−ト１２３0 〜１２３3 を含んでいる。
【００５０】
ＯＲゲ−ト１２１0 〜１２１3 の入力にはそれぞれ、ブロック選択信号ＣＢＳ０〜ＣＢＳ７が供給される。ＡＮＤゲ−ト１２３0 〜１２３3 の入力にはそれぞれ、ＯＲゲ−ト１２１0 〜１２１3 の出力およびI/O センスアンプ選択信号φS01 、φS23 が供給される。ＡＮＤゲ−ト１２３0 〜１２３3 の出力は、I/O センスタイミング信号φIOS0〜φIOS3として抽出される。
次に、この発明の第２の実施例について説明する。
【００５１】
図１０は、この発明の第２の実施例に係わるＤＲＡＭのブロック図である。図１０は、特に製品仕様決定部２５を示している。図１に示したＤＲＡＭは、ＸアドレスおよびＹアドレスそれぞれの割り付け方法が変わらない装置、例えば×１ビット構成のＤＲＡＭである。そして、図１に示した１つのＤＲＡＭからは、リフレッシュ・サイクルが異なる２種類の製品が実現された。
【００５２】
しかし、リフレッシュ・サイクルが変わると、ＸアドレスおよびＹアドレスそれぞれの割り付け方法も変わる装置もある。例えば×４ビット、×８ビット、×１６ビット等、多ビット構成のＤＲＡＭである。多ビット構成のＤＲＡＭでは、リフレッシュ・サイクルが変わると、Ｘアドレスの数およびＹアドレスの数が変わる。このため、多ビット構成のＤＲＡＭにおいて、リフレッシュ・サイクルが異なる複数種類の製品を実現する場合には、リフレッシュ・サイクルの違いに応じてＸアドレスおよびＹアドレスそれぞれの割り付けも変えることが必要となる。第２の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルの違いに応じて上記アドレスの割り付けを変えられる装置である。
【００５３】
図１０は×４ビットのＤＲＡＭを示している。×４ビットでリフレッシュ・サイクルが２ｋｃｙｃｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数とが同じ、即ち、アドレスが対称である。例えばＸアドレスがＸ0 〜Ｘ10、ＹアドレスがＹ0 〜Ｙ10である。しかし、×４ビットでリフレッシュ・サイクルが４ｋｃｙｃｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数とが互いに異なり、アドレスが非対称となる。例えばＸアドレスがＸ0 〜Ｘ11、ＹアドレスがＹ0 〜Ｙ9 である。
【００５４】
図１０に示すＤＲＡＭでは、リフレッシュ・サイクルを４ｋｃｙｃｌｅとする場合、ＸアドレスＸ11を、アドレス切換部９でアドレスＸ11X に切り換え、Ｘ２デコ−ダ７に供給する。この時、ＹアドレスＹ10は、Ｙアドレス・バッファ群１９から出力されないようにしておく。この点については、後の実施例において詳細に説明する。
【００５５】
また、リフレッシュ・サイクルを２ｋｃｙｃｌｅとする時、ＹアドレスＹ10を、アドレス切換部９でアドレスＸ11Y に切り換え、I/O センスアンプ制御回路３１に供給する。この時、ＸアドレスＸ11は、Ｘアドレス・バッファ群３から出力されないようにしておく。この点についても、ＹアドレスＹ10と同様、後の実施例において詳細に説明する。
図１１は、図１０に示す製品仕様決定部２５の回路図である。
【００５６】
図１１に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 を含んでいる。ＸアドレスＸ11（Ａ11R ）、／Ｘ11（／Ａ11R ）はそれぞれスイッチ５９1 、５９3 に供給され、ＹアドレスＹ10（Ａ10C ）、／Ｙ10（／Ａ10C ）はそれぞれスイッチ５９2 、５９4 に供給される。従って、切換信号φ２が“Ｈ”レベル、切換信号φ４が“Ｌ”レベルの時（２ｋｃｙｃｌｅリフレッシュ製品）、ＹアドレスＹ10、／Ｙ10は、スイッチ５９2 、５９4 を介して、アドレスＸ11Y 、／Ｘ11Y としてI/O センスアンプ制御回路３１に供給される。
【００５７】
また、切換信号φ２が“Ｌ”レベル、切換信号φ４が“Ｈ”レベルの時（４ｋｃｙｃｌｅリフレッシュ製品）、ＸアドレスＸ11、／Ｘ11は、スイッチ５９1 、５９3 を介して、アドレスＸ11X 、／Ｘ11X としてＸ２デコ−ダ７に供給される。 尚、×８ビット、×１６ビット等の装置においても、同様の考え方を適用して、実現することができる。
次に、この発明の第３の実施例について説明する。
【００５８】
図１２は、この発明の第３の実施例に係わるＤＲＡＭのブロック図である。図１２は、特に製品仕様決定部２５を示している。第３の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルを変えられ、さらにビット構成をも変えられる装置である。例えば、１つのＤＲＡＭから２ｋｃｙｃｌｅで×１ビット製品、４ｋｃｙｃｌｅで×１ビット製品、２ｋｃｙｃｌｅで×４ビット製品、４ｋｃｙｃｌｅで×４ビット製品の４種類の製品を実現する場合の実施例である。
図１２に示すように、アドレス切換部９は、切換信号φ２、φ４に基いてアドレスＹ10Y をカラム系デコ−ダ１２７に出力する。
【００５９】
図１２に示すＤＲＡＭでは、リフレッシュ・サイクルを２ｋｃｙｃｌｅで×１ビット構成とする場合、アドレス切換部９は、切換信号φ２、φ４に基いてＸアドレス信号Ｘ11をアドレスＹ10Y に切り換え、カラム系デコ−ダ１２７にアドレスＹ10Y を出力する。
【００６０】
また、リフレッシュ・サイクルを４ｋｃｙｃｌｅで×１ビット構成とする場合、アドレス切換部９は、切換信号φ２、φ４に基いてＹアドレス信号Ｙ10をアドレスＹ10Y に切り換え、カラム系デコ−ダ１２７にアドレスＹ10Y を出力する。
【００６１】
また、リフレッシュ・サイクルを２ｋｃｙｃｌｅで×４ビット構成、および４ｋｃｙｃｌｅで×４ビット構成とする場合、アドレス切換部９を、アドレスＹ10Y が出力されないようにしておく。または、アドレス切換部９とカラム系デコ−ダとの間に、×４ビット構成を指定する信号に基いて、アドレスＹ10Y を無視するような回路を接続しておく。
【００６２】
このように、アドレス切換部９を、×１ビット構成の時、切換信号φ２、φ４に基いてＸアドレスまたはＹアドレスからアドレスＹ10Y を生成し、×４ビット構成の時、切換信号φ２、φ４に係らずにアドレスＹ10Y を無視するように構成することで、リフレッシュ・サイクルを変えられ、かつビット構成をも変えられるＤＲＡＭを実現できる。
図１３は、図１２に示す製品仕様決定部２５の回路図である。
【００６３】
図１３に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 、スイッチ１２９1 〜１２９4 を含んでいる。ＸアドレスＸ11（Ａ11R ）は、スイッチ５９1 およびスイッチ１２９1 に供給される。同様に、反転Ｘアドレス／Ｘ11（／Ａ11R ）はスイッチ５９3 およびスイッチ１２９3 に、Ｙアドレス／Ｙ10は（Ａ10C ）はスイッチ５９2 およびスイッチ１２９2 に、反転Ｙアドレス／Ｙ10は（／Ａ10C ）はスイッチ５９4 およびスイッチ１２９4 にそれぞれ供給される。切換信号φ２は、スイッチ５９1 のＮＭＯＳ、スイッチ５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイッチ５９4 のＰＭＯＳ、スイッチ１２９1 のＰＭＯＳ、スイッチ１２９2 のＮＭＯＳ、スイッチ１２９3 のＰＭＯＳ、スイッチ１２９4 のＮＭＯＳそれぞれのゲ−トに供給される。また、切換信号φ４は、スイッチ５９1 のＰＭＯＳ、スイッチ５９2 のＮＭＯＳ、スイッチ５９3 のＰＭＯＳ、スイッチ５９4 のＮＭＯＳ、スイッチ１２９1 のＮＭＯＳ、スイッチ１２９2 のＰＭＯＳ、スイッチ１２９3 のＮＭＯＳ、スイッチ１２９4 のＰＭＯＳそれぞれのゲ−トに供給される。
【００６４】
上記構成の製品仕様決定部２５であると、切換信号φ２が“Ｈ”レベル、切換信号φ４が“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品×１ビット）の時、スイッチ５９2 、５９4 がオンするので、ＹアドレスＹ10、／Ｙ10は、スイッチ５９2 、５９4 を介して、センスアンプ制御回路３１に供給される。さらに、スイッチ１２９1 、１２９3 がオンするので、ＸアドレスＸ11、／Ｘ11は、スイッチ１２９1 、１２９3 を介して、カラム系デコ−ダ１２７に供給される。
【００６５】
また、切換信号φ２が“Ｌ”レベル、切換信号φ４が“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品×１ビット）の時、スイッチ５９1 、５９3 がオンするので、ＸアドレスＸ11、／Ｘ11は、スイッチ５９1 、５９3 を介して、Ｘ２デコ−ダ７に供給される。さらに、スイッチ１２９2 、１２９4 がオンするので、ＹアドレスＹ10、／Ｙ10は、スイッチ１２９2 、１２９4 を介して、カラム系デコ−ダ１２７に供給される。
【００６６】
さらに、アドレス切換部９とカラム系デコ−ダとの間には、×４ビット構成を指定する信号に基いて、アドレスＹ10Y 、／Ｙ10Y をそれぞれ無視するような回路が接続される（図示せず）。×４ビット構成とする場合にはこの回路を用いて、アドレスＹ10Y 、／Ｙ10Y を、カラム系デコ−ダ１２７に供給されないようにする。
次に、この発明の第４の実施例について説明する。
【００６７】
図１４は、この発明の第４の実施例に係わるＤＲＡＭのブロック図である。図１４は、特に製品仕様決定部２５を示している。第４の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルを２種類以上、例えば１ｋｃｙｃｌｅ、２ｋｃｙｃｌｅ、４ｋｃｙｃｌｅのいずれか一つに変えられる装置である。
図１５は図１４に示す受入部２７および切換信号生成部２９の回路図である。
【００６８】
図１５に示すように、受入部２７には２つのパッドＰ１、Ｐ２が含まれている。パッドＰ１には第１の製品仕様決定信号ＶＲ２Ｋが供給され、パッドＰ２には第２の製品仕様決定信号ＶＲ１Ｋが供給される。パッドＰ１に接続される第１の出力端２００は、ＮＯＲゲ−ト２０２の第１の入力に接続されている。また、パッドＰ２に接続される第２の出力端２０４は、ＮＡＮＤゲ−ト２０６の第１の入力に接続されている。ＮＡＮＤゲ−ト２０６の第２の入力は、ビット構成を決定する信号×１６が供給されるパッドＰ３に接続されている。ビット構成を×１６ビット構成とする場合には、パッドＰ３に“Ｈ”レベルの信号を供給する。また、パッドＰ３に“Ｌ”レベルの信号を供給した場合には、×８ビット構成に対応する製品となる。ＮＡＮＤゲ−ト２０６の出力はインバ−タ２０８の入力に接続されている。インバ−タ２０８の出力は第１の切換信号Ｒ１Ｋとして抽出されるとともに、ＮＯＲゲ−ト２０２の第２の入力に接続されている。ＮＯＲゲ−ト２０２の出力はインバ−タ２１０を介して第２の切換信号Ｒ２Ｋとして抽出されるとともに、第３の切換信号Ｒ４Ｋとして抽出される。図１４に示すように、切換信号Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋのうち、信号Ｒ１Ｋ、Ｒ４Ｋはアドレス切換部９およびカウンタ回路３７に供給され、信号Ｒ１Ｋ、Ｒ２ＫはＸアドレス・バッファ群３、Ｙアドレス・バッファ群１９およびワ−ド線昇圧部４１に供給される。
【００６９】
図２１は、×１６ビット製品とした場合の各リフレッシュ・サイクル毎のＶＲ１Ｋ、ＶＲ２Ｋ、Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す図である。図２１において、Ｈは“Ｈ”レベルの信号を表し、Ｌは“Ｌ”レベルの信号を表している。
図１６は図１４に示すアドレス切換部９の回路図である。
【００７０】
図１６に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）２１２1 〜２１２4 を含んでいる。スイッチ２１２1 にはＹアドレスＹ8 （Ａ8C）が供給される。また、スイッチ２１２2 にはＸアドレスＸ11（Ａ11R ）が、スイッチ２１２3 にはＹアドレスＹ9 （Ａ9C）が、スイッチ２１２4 にはＸアドレスＸ10（Ｘ10R ）がそれぞれ供給される。第３の切換信号Ｒ４Ｋは、スイッチ２１２1 のＰＭＯＳ、スイッチ２１２2 のＮＭＯＳそれぞれのゲ−トに供給される。スイッチ２１２1 のＮＭＯＳ、スイッチ２１２2 のＰＭＯＳそれぞれのゲ−トには、切換信号Ｒ４Ｋがインバ−タ２１４1 を介して供給される。第１の切換信号Ｒ１Ｋは、スイッチ２１２3 のＮＭＯＳ、スイッチ２１２4 のＰＭＯＳそれぞれのゲ−トに供給される。スイッチ２１２3 のＰＭＯＳ、スイッチ２１２4 のＮＭＯＳそれぞれのゲ−トには、切換信号Ｒ１Ｋがインバ−タ２１４2 を介して供給される。なお、図１６は、アドレスＹ8 、Ｙ9 、Ｘ10、Ｘ11が供給される部分のみを示し、反転アドレス／Ｙ8 、／Ｙ9 、／Ｘ10、／Ｘ11が供給される部分は省略している。反転アドレスが供給される部分の回路構成は、図１６に示す回路構成と同様である。
【００７１】
上記構成のアドレス切換部９であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２1 、２１２3 がオンするので、ＹアドレスＹ8 、Ｙ9 がそれぞれ、スイッチ２１２1 、２１２3 を介して、出力信号Ａ、Ｂとして出力される。
【００７２】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２1 、２１２4 がオンするので、ＹアドレスＹ8 、ＸアドレスＸ10がそれぞれ、スイッチ２１２1 、２１２4 を介して、出力信号Ａ、Ｂとして出力される。
【００７３】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２2 、２１２4 がオンするので、ＸアドレスＸ10、Ｘ11がそれぞれ、スイッチ２１２2 、２１２4 を介して、出力信号Ａ、Ｂとして出力される。
【００７４】
図２２は、×１６ビット製品とした場合の各リフレッシュ・サイクル毎の出力Ａ、Ｂの行き先を示す図である。図２２に示すＹ8Y、Ｙ9Y、Ｘ10X 、およびＸ11X はそれぞれ、図１４に示す参照符号と対応している。
【００７５】
図１７は図１４に示すＸアドレス・バッファ群３の回路図で、図１７（ａ）は複数のアドレスＡ0 〜Ａ11を生成するアドレス生成部の回路図、図１７（ｂ）はＸアドレスＸ0 （Ａ0R）〜Ｘ9 （Ａ9R）を生成するＸアドレス生成部の回路図、図１７（ｃ）はＸアドレスＸ10（Ａ10R ）〜Ｘ11（Ａ11R ）を生成するＸアドレス生成部の回路図である。
【００７６】
まず、図１７（ａ）に示すように、アドレス生成部２１６には、アドレス入力Ａinが供給される。アドレス生成部２１６は、ロウアドレス・アクセプト信号ＲＡＣＰに基いて、アドレス入力ＡinからアドレスＡj 、反転アドレスＢＡj を生成する。図１７（ａ）に示すアドレス生成部２１６は、この実施例では１２組設けられ、アドレス生成部２１６0 〜２１６11はそれぞれ、アドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）を生成する。図１７（ａ）において、ＢＲＨＬＤはロウアドレス・ホ−ルド信号（Ｂは信号レベルが反転していることを示す）を表し、ＢＲＬＴＣはロウアドレス・ラッチ信号を（Ｂは信号レベルが反転していることを示す）表し、ＶＲＡＤは基準電位を表している。
【００７７】
アドレス生成部２１６0 〜２１６11により生成されたアドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）はそれぞれ、図１７（ｂ）および（ｃ）に示すＸアドレス生成部２１８0 〜２１８11に供給される。Ｘアドレス生成部２１８0 〜２１８11はそれぞれ、ロウアドレス・トランス信号ＢＲＴＲＳ（Ｂは信号レベルが反転していることを示す）に基いて、アドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）からＸアドレスＸ0 （Ａ0R）〜Ｘ11（Ａ11R ）を生成する。Ｘアドレス生成部２１８0 〜２１８11のうち、２１８10、２１８11はリフレッシュ・サイクル変更に伴うＸアドレスの数の変化に対応するために、図１７（ｃ）に示す回路構成となっている。即ち、Ｘアドレス生成部２１８10、２１８11はそれぞれ、ＮＯＲ回路２２０、２２２を含んでおり、Ｘアドレスは、ＮＯＲ回路２２０、２２２を介してから、出力される。ＮＯＲ回路２２０および２２２のそれぞれの第１の入力には信号Ｃ１、Ｃ２が供給される。従って、Ｘアドレス生成部２１８10、２１８11は、信号Ｃ１、Ｃ２に基いてＸアドレスを出力したり、またはしなかったりする。この実施例では、信号Ｃ１、Ｃ２を次のような信号に設定する。即ち、ＸアドレスＸ10（Ａ10R ）を生成する生成部２１８10では信号Ｃ１、Ｃ２をそれぞれ第１の切換信号Ｒ１Ｋとする。また、ＸアドレスＸ11（Ａ11R ）を生成する生成部２１８11では、信号Ｃ１、Ｃ２をそれぞれ第２の切換信号Ｒ２Ｋとする。図１７（ｂ）および（ｃ）において、Ｃｊ、ＢＣｊはカウンタ出力を表し、ＣＴＲＳはカウンタ・トランス信号を表している。
【００７８】
上記構成のＸアドレス生成部２１８10、２１８11であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10、２１８11はそれぞれ、ＸアドレスＸ10、Ｘ11を出力しない。図１６を参照して説明したように、１ｋｃｙｃｌｅリフレッシュ製品では、ＸアドレスＸ10、Ｘ11は使用されない（１ｋｃｙｃｌｅリフレッシュ製品では、ＹアドレスＹ8 、Ｙ9 を使用する）。このため、Ｘアドレス・バッファ群３Ｘにおいて、無用なＸアドレスが生成されなくなるので、消費電力を低減できる、あるいは誤動作を未然に防げる等の効果が得られる。
【００７９】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10はＸアドレスＸ10を出力し、また、生成部２１８11はＸアドレスＸ11を出力しない。従って、１ｋｃｙｃｌｅリフレッシュ製品時と同様に、Ｘアドレス・バッファ群３において、無用なＸアドレスが生成されなくなる。
【００８０】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10、２１８11は共にＸアドレスＸ10、Ｘ11を出力する。
【００８１】
図１８は図１４に示すＹアドレス・バッファ群１９の回路図で、図１８（ａ）はＹアドレスＹ0 （Ａ0C）〜Ｙ7 （Ａ7C）を生成するＹアドレス生成部の回路図、図１８（ｂ）は、ＹアドレスＹ8 （Ａ8C）〜Ｙ9 （Ａ9C）を生成するＹアドレス生成部の回路図である。
【００８２】
図１８（ａ）および（ｂ）に示すように、Ｙアドレス生成部２２４0 〜２２４9 には、アドレス入力Ａinが供給される。Ｙアドレス生成部２２４0 〜２２４9 はそれぞれ、第１のカラムアドレス・ラッチ信号ＣＬＴＣ、信号ＣＬＴＣより若干、遅延している第２のカラムアドレス・ラッチ信号ＣＬＴＤに基いて、アドレス入力ＡinからＹアドレスＹ0 （Ａ0C）〜Ｙ9 （Ａ9C）を生成する。Ｙアドレス生成部２２４0 〜２２４9 のうち、２２４8 、２２４9 はリフレッシュ・サイクル変更に伴うＹアドレスの数の変化に対応するために、図１８（ｂ）に示す回路構成となっている。即ち、Ｙアドレス生成部２２４8 、２２４9 はそれぞれ、ＮＯＲ回路２２６、２２８を含んでおり、Ｙアドレスは、ＮＯＲ回路２２６、２２８を介してから、出力される。ＮＯＲ回路２２６および２２８のそれぞれの第１の入力には信号Ｄ１、Ｄ２が供給される。従って、Ｙアドレス生成部２２４8 〜２２４9 は、信号Ｄ１、Ｄ２に基いてＹアドレスを出力したり、またはしなかったりする。この実施例では、信号Ｄ１、Ｄ２を次のような信号に設定する。即ち、ＹアドレスＹ8 （Ａ8C）を生成する生成部２２４8 では、信号Ｄ１、Ｄ２をそれぞれ第２の切換信号Ｒ２Ｋの信号レベルが反転した切換信号ＢＲ２Ｋとする。また、ＹアドレスＹ9 （Ａ9C）を生成する生成部２２４9 では、信号Ｄ１、Ｄ２をそれぞれ第１の切換信号Ｒ１Ｋの信号レベルが反転した切換信号ＢＲ１Ｋとする。 上記構成のＹアドレス生成部２２４8 、２２４9 であると、反転切換信号ＢＲ１Ｋが“Ｌ”レベル、反転切換信号ＢＲ２Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 、２２４9 はそれぞれ、ＹアドレスＹ8 、Ｙ9 を出力する。
【００８３】
また、反転切換信号ＢＲ１Ｋが“Ｈ”レベル、反転切換信号ＢＲ２Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 はＹアドレスＹ8 を出力し、また、生成部２２４9 はＹアドレスＹ9 を出力しない。従って、１ｋｃｙｃｌｅリフレッシュ製品時と同様に、Ｙアドレス・バッファ群１９において、無用なＹアドレスが生成されなくなる。
【００８４】
また、反転切換信号ＢＲ１Ｋが“Ｈ”レベル、反転切換信号Ｒ２Ｋが“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 、２２４9 は共にＹアドレスＹ8 、Ｙ9 を出力しない。
【００８５】
図１９は図１４に示すカウンタ回路群３７の回路図で、図１９（ａ）はカウンタ出力Ｃ0 〜Ｃ9 を生成するカウンタの回路図、図１９（ｂ）はカウンタ出力Ｃ10を生成するカウンタの回路図、図１９（ｃ）はカウンタ出力Ｃ11を生成するカウンタの回路図である。
【００８６】
図１９（ａ）に示すように、カウンタ２３０0 には、カウンタ・トランス信号ＣＴＲＳ（ＢＣＴＲＳ）が供給される。カウンタ２３０0 は、信号ＣＴＲＳ（ＢＣＴＲＳ）に基いてカウンタ出力Ｃ0 （ＢＣ0 ）を出力する。カウンタ２３０1 には、カウンタ出力Ｃ0 （ＢＣ0 ）が供給される。カウンタ２３０0 は、カウンタ出力Ｃ0 （ＢＣ0 ）に基いてカウンタ出力Ｃ1 （ＢＣ1 ）を出力する。このような関係を順次繰り返して、図１９（ｂ）および（ｃ）に示すように、カウンタ２３０1 には、カウンタ出力Ｃ9 （ＢＣ9 ）が供給される。カウンタ２３０10は、カウンタ出力Ｃ9 （ＢＣ9 ）に基いてカウンタ出力Ｃ10（ＢＣ10）を出力する。カウンタ２３０11には、カウンタ出力Ｃ10（ＢＣ10）が供給される。カウンタ２３０11は、カウンタ出力Ｃ10（ＢＣ10）に基いてカウンタ出力Ｃ11（ＢＣ11）を出力する。カウンタ２３０0 〜２３０11のうち、２３０10、２３０11はリフレッシュ・サイクル変更に伴うＸアドレスの数の変化に対応するために、図１９（ｂ）および（ｃ）にに示す回路構成となっている。即ち、カウンタ２３０10は、切換信号Ｒ１Ｋの信号レベルが反転した切換信号ＢＲ１Ｋに基いてオン／オフが決定されるクロックド・インバ−タ２３２10を含み、カウンタ２３０11は、切換信号Ｒ４Ｋに基いてオン／オフが決定されるクロックド・インバ−タ２３２11を含んでいる。従って、カウンタ２３２10、２３２11は、切換信号Ｒ１Ｋ、Ｒ４Ｋに基いてカウンタ出力を出力したり、またはしなかったりする。
【００８７】
上記構成のカウンタ２３２10、２３２11であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10、２３２11はそれぞれ、カウンタ出力Ｃ10、Ｃ11を出力しない。
【００８８】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10はカウンタ出力Ｃ10を出力し、カウンタ２３２11はカウンタ出力Ｃ11を出力しない。
【００８９】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10は、２３２11はそれぞれ、カウンタ出力Ｃ10、Ｃ11を出力する。
図２０は、図１４に示すワ−ド線昇圧部４１の回路図である。
【００９０】
図２０に示すように、ワ−ド線昇圧部４１には、第１の切換信号Ｒ１Ｋ、第２の切換信号Ｒ２Ｋが供給される。昇圧部４１は、昇圧開始を指示する信号φWLに基いてＷＫＭを出力する。昇圧部４１は、ＮＯＲゲ−ト２３４、ＮＡＮＤゲ−ト２３６、２３８を含んでいる。ＮＯＲゲ−ト２３４の第１の入力には切換信号２３４が供給され、その第２の入力には切換信号Ｒ２Ｋが供給される。ＮＡＮＤゲ−ト２３６の第１の入力には切換信号Ｒ１Ｋが供給され、その第２の入力には信号φWLが供給される。ＮＡＮＤゲ−ト２３８の第１の入力にはＮＯＲゲ−ト２３４の出力レベルが反転した信号が供給され、その第２の入力には信号φWLが供給される。
【００９１】
上記構成のワ−ド線昇圧部４１であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 の一方の電極が“Ｈ”レベルとなる。同様に、第２のキャパシタ２４０2 、第３のキャパシタ２４０3 それぞれの一方の電極も“Ｈ”レベルとなる。従って、１ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０1 〜２４０3 の３つのキャパシタを用いて生成される。
【００９２】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 の一方の電極が“Ｌ”レベルとなり、第２のキャパシタ２４０2 、第３のキャパシタ２４０3 それぞれの一方の電極は“Ｈ”レベルとなる。従って、２ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０2 、２４０3 の２つのキャパシタを用いて生成される。
【００９３】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 、第２のキャパシタ２４０2 それぞれの一方の電極が“Ｌ”レベルとなり、第３のキャパシタ２４０3 の一方の電極のみ“Ｈ”レベルとなる。従って、４ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０3 のみを用いて生成される。
【００９４】
図２３はアドレスの割り付けを示す図で、図２３（ａ）は１ｋｃｙｃｌｅリフレッシュ製品の場合、図２３（ｂ）は２ｋｃｙｃｌｅリフレッシュ製品の場合、図２３（ｃ）は４ｋｃｙｃｌｅリフレッシュ製品の場合をそれぞれ示している。
図２４は図１に示すI/O センスアンプ群１３0 〜１３3 の構成を示すブロック図である。
【００９５】
図２４に示すように、I/O センスアンプ群１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およびセンス回路Ｓを選択する選択回路３００00〜３００31を含んでいる。複数のセンス回路Ｓにはそれぞれ、センスアンプ１１0 〜１１3 からの出力I/O 00〜I/O 31が供給される。選択回路３００00〜３００31にはそれぞれ、信号Ｅ、Ｆが供給される。選択回路３００00〜３００31は、信号Ｅ、Ｆに基いて所望のセンス回路Ｓを選択する信号を出力する。ここで、信号ＥはＹ２デコ−ダ２３からの出力であり、また、信号ＦはI/O センスアンプ制御回路３１からの出力である。選択回路３００00〜３００31によって選択されたセンス回路Ｓの出力が、例えば出力デ−タＤOUT となる。
【００９６】
上記構成のI/O センスアンプ群１３0 〜１３3 であると、デ−タの出力線３０２の数を少なくでき、デ−タの入／出力系の回路構成が簡単となる、という効果が得られる。
図２５は図１に示すI/O センスアンプ群１３0 〜１３3 のその他の構成を示すブロック図である。
【００９７】
図２５に示すように、I/O センスアンプ群１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およびI/O センスアンプ群１３0 〜１３3 を選択する選択回路３００0 〜３００3 を含んでいる。複数のセンス回路Ｓにはそれぞれ、センスアンプ１１0 〜１１3 からの出力I/O 00〜I/O 31が供給される。選択回路３００0 〜３００3 にはそれぞれ、信号Ｆが供給される。選択回路３００0 〜３００3 は、信号Ｆに基いて所望のI/O センスアンプ群１３0 〜１３3 を選択する信号を出力する。ここで、信号ＦはI/O センスアンプ制御回路３１からの出力である。選択回路３００0 〜３００3 によって選択されたI/O センスアンプ群Ｓからの出力信号は、マルチプレクス回路３０４に供給される。マルチプレクス回路３０４は、信号Ｅに基いて、例えば所望のセンス回路Ｓを選択する。ここで、信号ＥはＹ２デコ−ダ２３からの出力である。マルチプレクス回路３０４によって選択されたセンス回路Ｓの出力が、例えば出力デ−タＤOUT となる。
上記構成のI/O センスアンプ群１３0 〜１３3 であると、I/O センスアンプ群１３0 〜１３3 の回路構成が簡単となる、という効果が得られる。
図２６はこの発明に係わるチップ選別方法のフロ−チャ−トである。
この例は、製品仕様を、図２に示すボンディング・オプションにより決定する装置で適用されるフロ−である。
【００９８】
図２６に示すように、ステップ（以下ｓｔ．と略す）１において、前工程ウェ−ハ・プロセスを行う。これにより、ウェ−ハ内には、ＤＲＡＭチップ（集積回路チップ）が形成される。ＤＲＡＭチップが形成された後、ｓｔ．２において、チップ選別試験を行う。これは、形成されたＤＲＡＭチップが良品であるか否かを調べる試験である。この後、さらにポ−ズ試験（デ−タ保持特性試験）を行う。これにより、ＤＲＡＭチップが含むメモリセルが、どの程度の時間、デ−タを保持できるかが調べられる。次いで、ｓｔ．３において、リダンダンシ・フュ−ズ・カットを行う。これにより、ｓｔ．２におけるチップ選別試験で不良品とされたチップがある程度救済される（リダンダンシ技術）。次いで、ｓｔ．４においてウェ−ハをダイシングする。これにより、ウェ−ハが、複数のＤＲＡＭチップに分割される。次いで、ｓｔ．５において、チップをアセンブリする。これにより、チップはベッド上に載せられ、チップのパッドとリ−ドとが互いにボンディングされる。この時、ｓｔ．２におけるポ−ズ試験の結果に基いて、リフレッシュ・サイクルを選択するボンディングを行う。これは、図２に示した受入部２７のパッドＰへワイヤをボンディングするか否かの工程である。このボンディングにより、例えば２ｋｃｙｃｌｅリフレッシュ製品か、４ｋｃｙｃｌｅリフレッシュ製品かが半永久的に決定される。この後、パッケ−ジング工程等を経て、最終形状の製品となる。この後、ｓｔ．６において、ファイナル試験を行い、この試験に合格した製品が市場に供給される。
図２７は、この発明に係わるチップ選別方法のその他の例のフロ−チャ−トである。
この例は、製品仕様を、図３に示すフュ−ズ・オプションにより決定する装置で適用されるフロ−である。
【００９９】
図２７に示すように、ｓｔ．３において、リダンダンシ・フュ−ズ・カットを行う。この時、さらにリフレッシュ・サイクルを選択するフュ−ズ・カットを行う。これは、図３に示した受入部２７のフュ−ズＦをブロ−するか否かの工程である。このフュ−ズ・カットにより、図２６に示す方法と同様、例えば２ｋｃｙｃｌｅリフレッシュ製品か、４ｋｃｙｃｌｅリフレッシュ製品かが半永久的に決定される。
【０１００】
上記チップ選別方法であると、ポ−ズ試験の結果に基いて、２ｋｃｙｃｌｅリフレッシュ製品とするか、４ｋｃｙｃｌｅリフレッシュ製品とするかを決定するので、例えばプロセスのゆらぎによってポ−ズ時間が設計当初の時間より短くなったメモリセルを持つチップでも、例えば４ｋｃｙｃｌｅリフレッシュ製品として救済することができ、製品の歩留りを向上できる。
【０１０１】
さらに、製造工程中においても、２ｋｃｙｃｌｅリフレッシュ製品とするか、４ｋｃｙｃｌｅリフレッシュ製品とするかを、簡単に変更でき、製品の生産に関して自由度を得ることができる。
図２８は、図２６および図２７に示すｓｔ．２の内容を詳細に表した図である。
【０１０２】
図２８に示すように、ｓｔ．２では、大きく別けてチップ選別試験およびポ−ズ試験の２種類がある。これら試験のうち、チップ選別試験はさらに小さな幾つかの試験項目に分割される。例えば動作電流試験、ティピカル電圧試験、セル間干渉試験等である。これら各試験ではそれぞれ、試験を行うのに最適なリフレッシュ・サイクルがある。そこで、各試験毎に、試験を行うのに最適なリフレッシュ・サイクルを設定して各試験を行う。このようにすれば、試験時間の短縮、選別能力の向上を図ることができ、チップ選別試験効率を向上できる。
【０１０３】
例えば試験項目TEST Aに記載されている動作電流試験は、２ｋｃｙｃｌｅリフレッシュで行う。動作電流試験を２ｋｃｙｃｌｅリフレッシュで行うと、チップの選別条件を４ｋｃｙｃｌｅリフレッシュよりも厳しくでき、信頼性が非常に高いチップだけを選び出すことができる。
【０１０４】
また、試験項目TEST Bに記載されているティピカル電圧試験は、４ｋｃｙｃｌｅリフレッシュで行う。ティピカル電圧試験を４ｋｃｙｃｌｅリフレッシュで行うと、２ｋｃｙｃｌｅリフレッシュ製品では不良品となるようなワ−ド線どうしの短絡（例えば隣接するワ−ド線どうし）が、４ｋｃｙｃｌｅリフレッシュ製品では不良品とならなくなるので、良品の取得数を向上させることができる。ただし、この試験を行ったロットより２ｋｃｙｃｌｅリフレッシュ製品を得ようとする時には、不良品も含まれてしまう恐れがあるので、２ｋｃｙｃｌｅリフレッシュでのティピカル電圧試験も行っておく。４ｋｃｙｃｌｅリフレッシュ製品だけを得ようとする時には、２ｋｃｙｃｌｅリフレッシュでのティピカル電圧試験は行わなくて良い。このように必要に応じて、２ｋｃｙｃｌｅリフレッシュ、４ｋｃｙｃｌｅリフレッシュで試験を行っても良い。
【０１０５】
また、試験項目TEST Cに記載されているセル間干渉試験は、２ｋｃｙｃｌｅリフレッシュ製品で行う。セル間干渉試験を２ｋｃｙｃｌｅリフレッシュで行うと、４ｋｃｙｃｌｅリフレッシュよりも短時間で全てのメモリセルに電流を流せるので、試験時間を短縮できる。
その他、図２８には記載されない様々な試験があるが、これらの試験においてもそれぞれ最適なリフレッシュ・サイクルを設定し、試験を行う。
図２９は、図２に示すパッドＰの断面図である。
【０１０６】
以上のような各試験毎に最適なリフレッシュ・サイクルを設定する、という試みは、図２９に示すように、ウェ−ハ・プロ−バのプロ−ブ２８をパッドＰに接触させ、受入部２７に電圧を供給するか否かだけでできる。
【０１０７】
尚、この発明は、上記実施例に限られるものではなく、その主旨を逸脱しない範囲で種々の変形が可能である。例えば上記実施例では受入部２７に、パッドＰへのワイヤ・ボンディングや、フュ−ズＦのカットにより、製品仕様を決定する決定信号ＳＤＳを供給した。これを、例えばフュ−ズＦの代わりに不揮発性メモリセルを用いて、このセルがオンするか否かによって製品仕様を決定する決定信号ＳＤＳを供給するようにしても良い。
【０１０８】
また、パッケ−ジに新たにピンを付加し、このピンに決定信号ＳＤＳを供給するようにしても良い。この場合には、ユ−ザが、付加されたピンに決定信号ＳＤＳを供給するか否かにより、２つのリフレッシュ・サイクルのうちの一つを選択することができる。また、パッケ−ジに新たに２本以上のピンを付加した場合には、２つ以上のリフレッシュ・サイクルのうちから一つのを選択することができる。このようにユ−ザが製品の仕様を決定するように構成することも可能である。
その他、様々な変形が可能であることはもちろんである。
【０１０９】
【発明の効果】
以上説明したように、この発明によれば、多品種化が進展しても開発効率および生産効率が低下しない半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わるＤＲＡＭのブロック図。
【図２】図２は図１に示す製品仕様決定部の回路図。
【図３】図３は図２に示す受入部のその他の例の回路図。
【図４】図４は図１に示すカウンタ回路のブロック図。
【図５】図５（ａ）〜（ｃ）はそれぞれ図４に示すカウンタ回路の回路図。
【図６】図６（ａ）は図１に示すワ−ド線昇圧部の回路図、図６（ｂ）は図１に示すワ−ド線昇圧部のその他の例の回路図。
【図７】図７は図１に示すワ−ド線昇圧部の変形例に係わる回路図。
【図８】図８は図１に示すＸ２デコ−ダの回路図。
【図９】図９は図１に示すI/O センスアンプ群およびI/O センスアンプ制御回路の回路図。
【図１０】図10はこの発明の第２の実施例に係わるＤＲＡＭのブロック図。
【図１１】図11は図10に示す製品仕様決定部の回路図。
【図１２】図12はこの発明の第３の実施例に係わるＤＲＡＭのブロック図。
【図１３】図13は図12に示す製品仕様決定部の回路図。
【図１４】図14はこの発明の第４の実施例に係わるＤＲＡＭのブロック図。
【図１５】図15は図14に示す受入部および切換信号生成部の回路図。
【図１６】図16は図14に示すアドレス切換部の回路図。
【図１７】図17（ａ）〜（ｃ）はそれぞれ図14に示すＸアドレス・バッファ群の回路図。
【図１８】図18（ａ）〜（ｂ）はそれぞれ図14に示すＹアドレス・バッファ群の回路図。
【図１９】図19（ａ）〜（ｃ）はそれぞれ図14に示すカウンタ回路群の回路図。
【図２０】図20は図14に示すワ−ド線昇圧部の回路図。
【図２１】図21はリフレッシュ・サイクル毎のＶＲ１Ｋ、ＶＲ２Ｋ、Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す図。
【図２２】図22はリフレッシュ・サイクル毎の出力Ａ、Ｂの行き先を示す図。
【図２３】図23（ａ）〜（ｃ）はそれぞれリフレッシュ・サイクル毎のアドレスの割り付けを示す図。
【図２４】図24は図１に示すI/O センスアンプ群のブロック図。
【図２５】図25は図１に示すI/O センスアンプ群のその他の例のブロック図。
【図２６】図26はこの発明に係わるチップ選別方法のフロ−チャ−ト。
【図２７】図27はこの発明に係わるチップ選別方法のその他の例のフロ−チャ−ト。
【図２８】図28は図26および図27に示すステップ２の内容を示す図。
【図２９】図29は図２に示すパッドの断面図。
【符号の説明】
ＭＣＡ0 〜ＭＣＡ7 …メモリセルアレイ、３…Ｘアドレス・バッファ群、５…Ｘ１デコ−ダ、７…Ｘ２デコ−ダ、９…アドレス切換部、１１0 〜１１3 …センスアンプ、１３0 〜１３3 …I/O センスアンプ群、１９…Ｙアドレス・バッファ群、２１…Ｙ１デコ−ダ、２３…Ｙ２デコ−ダ、２５…製品仕様決定部、２７…決定信号受入部、２９…切換信号生成部、３１…I/O センスアンプ制御回路、３７…カウンタ・リフレッシュ回路群、３９…カウンタ回路、４１…ワ−ド線昇圧部、６１0 〜６１11〜カウンタ、１２７…カラム系デコ−ダ、２１８0 〜２１８11…Ｘアドレス生成部、２２４0 〜２２４9 …Ｙアドレス生成部、２３０0 〜２３０11…カウンタ。
【産業上の利用分野】
この発明は半導体集積回路装置およびチップ選別方法に係わり、特に製品の仕様が変えられる半導体集積回路装置および製品の仕様が変えられる点を利用したチップ選別方法に関する。
【０００２】
【従来の技術】
ダイナミック型ＲＡＭ（以下ＤＲＡＭと称す）には、リフレッシュ時間Ｔとリフレッシュ・サイクルＲとの間に、Ｔ／Ｒ＝１５．６μｓｅｃという関係がある。この関係は、ダイナミック型ＲＡＭの各世代毎で共通である。例えば１メガＤＲＡＭ世代では８ｍｓｅｃ／５１２ｃｙｃｌｅ、４メガＤＲＡＭ世代では１６ｍｓｅｃ／１０２４ｃｙｃｌｅ（以下、１ｋｃｙｃｌｅと称す）といった具合である。
【０００３】
ところが１６メガＤＲＡＭ世代以降になると、通常、３２ｍｓｅｃ／２０４８ｃｙｃｌｅ（以下２ｋｃｙｃｌｅと称す）とされるのであるが、低消費電力化・発熱防止のため、並びにアクティブ電流を小さくする目的で、リフレッシュ・サイクル数を大きくし、一度に活性化するセルアレイ数を減らすことが必要になってきた。例えば４０９６ｃｙｃｌｅ（以下４ｋｃｙｃｌｅと称す）等である。
【０００４】
さらに上記の点ばかりではなく、多ビット構成の対称アドレス品を作るため、リフレッシュ・サイクルを小さくする必要性もでてきている。例えば１ｋｃｙｃｌｅ等である。チップサイズを大きくしないことや、センス感度（ＣB ／ＣS ；ＣB はビット線容量、ＣS はセル容量）の確保という観点から、１ビット線当りのセル数を現状（例えば１２８セル／ビット線）より変えられない事情から考えれば、リフレッシュ・サイクル数を変えるのが素直である。
【０００５】
このようにリフレッシュ・サイクル数を変えるということは、リフレッシュサイクルを変える毎にチップを設計しなければならないということである。このため、回路設計者に多大な負担がかかり、開発効率が低下する。
また、製品の多品種化が進展すると、生産工場では、様々な品種の製品を同時に作らなければならなくなるので、生産効率が低下する。
【０００６】
さらに、従来のチップ選別試験は、単に不良品を選別するだけである。チップ選別試験では、各製品毎に設定されている合格レベルに到達しないチップは不良とされ、廃棄される。このため、従来のチップ選別試験は、製品歩留りを低下させる原因となっている。
【０００７】
【発明が解決しようとする課題】
この発明の目的は、上記製品の多品種化が進展すると開発効率および生産効率が低下する、という課題を解決し、多品種化が進展しても開発効率および生産効率が低下しない半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、製品仕様を決定する決定信号を受け入れる受入手段と、前記決定信号に基いて、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させるＩ／Ｏセンスアンプ制御回路と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路に供給し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダに供給するアドレス切換部とを具備することを特徴としている。
【０００９】
また、第２の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御 回路の入力に向けて出力することを特徴としている。
【００１０】
また、第３の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入 力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴としている。
また、第４の態様は、第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、入力を有するカラム系デコーダと、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力する第２出 力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第３出力と、前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力する第４出力とを有するアドレス切換部とを具備する。そして、前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力するとともに、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴としている。
また、第５の態様は、リフレッシュサイクルを切り換える、第１、第２、第３切換信号を生成する切換信号生成部と、第１アドレス信号を出力する出力を有する第１アドレスバッファと、前記第１切換信号が入力される入力と、第２アドレス信号を出力する出力とを有する第２アドレスバッファと、前記第２切換信号が入力される入力と、第３アドレス信号を出力する出力とを有する第３アドレスバッファと、前記第１切換信号が入力される入力と、第４アドレス信号を出力する出力とを有する第４アドレスバッファと、前記第２切換信号が入力される入力と、第５アドレス信号を出力する出力とを有する第５アドレスバッファと、情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む、複数のメモリセルアレイ群、およびこれら複数のメモリセルアレイ群に対応した複数のＩ／Ｏセンスアンプ群と、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第１、第２、第３アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルア レイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４、第５アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記複数のＩ／Ｏセンスアンプ群を活性化させるＩ／Ｏセンスアンプ制御回路と、前記第１切換信号、前記第３切換信号、および前記第２乃至第５アドレス信号がそれぞれ入力される第１乃至第６入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記デコーダの第３入力に向けて出力する第２出力と、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力する第３出力と、前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力する第４出力と有するアドレス切換部とを具備する。前記アドレス切換部は、前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力し、前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに、前記第３アドレス信号を前記デコーダの第３入力に向けて出力することを特徴としている。
【００１１】
【作用】
上記第１乃至第５の態様に係る装置では、リフレッシュサイクルを切り換える切換信号がどのリフレッシュサイクルを指定したかのかに応じ、アドレス信号を、デコーダ、あるいはＩ／Ｏセンスアンプ制御回路のどちらかに、もしくは双方に供給することで、Ｉ／Ｏセンスアンプ群を、指定されたリフレッシュサイクルに応じて、デコーダ、あるいはＩ／Ｏセンスアンプ制御回路のどちらかで、もしくは双方で選択できるようにしている。これにより、一度に活性化されるメモリセルアレイの数が変った場合でも、選択されるべきＩ／Ｏセンスアンプ群を選択することが可能となり、異なったリフレッシュサイクルを持つ製品を得るようにしている。このため、製品の仕様（品種）に合わせて回路設計者が１つ１つ回路を設計する必要が無くなり、開発効率が向上する。さらに、様々な品種の製品各々で、ほぼ全ての製造工程を共用でき、生産効率が向上する。
【００１４】
【実施例】
以下、図面を参照してこの発明の実施例について説明する。なお、この説明において、全図に渡り共通部分には共通の参照符号を用いることで、重複説明は避けることにする。
【００１５】
図１は、この発明の第１の実施例に係わるＤＲＡＭのブロック図である。第１の実施例は、リフレッシュ・サイクル数が２ｋｃｙｃｌｅのＤＲＡＭと、４ｋｃｙｃｌｅのＤＲＡＭとが得られる例である。
【００１６】
図１に示すように、メモリセルアレイ（以下ＭＣＡと称す）１は、ＭＣＡ0 〜ＭＣＡ7 に８分割されている。Ｘアドレス・バッファ群３は、アドレス入力信号Ａinを受けて複数のＸアドレス信号を生成する。Ｘアドレス信号は、ＭＣＡ0 〜ＭＣＡ7 をそれぞれ分割動作させるために、第１ＸアドレスＸ0 〜Ｘ8 と第２ＸアドレスＸ9 ，Ｘ10とがそれぞれ設定され、さらに、製品仕様を切り換えることを可能とするために、第３ＸアドレスＸ11が設定される。Ｘ１デコ−ダ５には第１ＸアドレスＸ0 〜Ｘ8 が供給される。Ｘ１デコ−ダ５は第１ＸアドレスＸ0 〜Ｘ8 をデコ−ドし、ＭＣＡのワ−ド線（ロウ）を選択する信号を出力する。Ｘ２デコ−ダ７には第２ＸアドレスＸ9 ，Ｘ10が供給され、さらに第３ＸアドレスＸ11がアドレス切り換え部９を介してから供給される。２ｋｃｙｃｌｅのＤＲＡＭとされた時、Ｘ２デコ−ダ７は、第２ＸアドレスＸ9 ，Ｘ10をデコ−ドし、ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4 〜ＭＣＡ7 のうちの１アレイとをそれぞれ同時に選択する信号、およびセンスアンプ１１0 〜１１3 を選択する信号、I/O センスアンプ群１３0 〜１３3 を選択する信号をそれぞれ生成する。また、４ｋｃｙｃｌｅのＤＲＡＭとされた時には、Ｘ２デコ−ダ７は、第２ＸアドレスＸ9 ，Ｘ10、および第３ＸアドレスＸ11をデコ−ドし、およびＭＣＡ0 〜ＭＣＡ7 のうち１アレイを選択する信号、センスアンプ１１0 〜１１3 を選択する信号、I/O センスアンプ群１３0 〜１３3 を選択する信号をそれぞれ出力する。尚、図１中、参照符号１５0 〜１５7 に示されるブロックはワ−ド線駆動回路であり、参照符号１７0 〜１７3 に示されるブロックはセンスアンプ駆動回路である。Ｙアドレス・バッファ群１９は、アドレス入力信号Ａinを受けて複数のＹアドレス信号を生成する。Ｙアドレス信号は、第１ＹアドレスＹ1 〜Ｙ11と第２ＹアドレスＹ0 とがそれぞれ設定されている。Ｙ１デコ−ダ２１には第１ＹアドレスＹ1 〜Ｙ11が供給される。Ｙ１デコ−ダ２１は第１ＹアドレスＹ1 〜Ｙ11をデコ−ドし、ＭＣＡのビット線（カラム）を選択する信号を出力する。Ｙ２デコ−ダ２３は第２ＹアドレスＹ0 をデコ−ドし、I/O センスアンプ群１３が含むI/O センスアンプのうち例えば１つを選択する信号を出力する。
【００１７】
図１に示すＤＲＡＭには、製品の仕様を半永久的に決定する製品仕様決定部２５が設けられている。製品仕様決定部２５は、製品仕様を半永久的に決定するための製品仕様決定信号ＳＤＳを受け入れる受入部２７と、この決定信号受入部２７に接続され、信号ＳＤＳに基いて製品仕様を切り換える内部切換信号φ２、φ４をそれぞれ生成する切換信号生成部２９と、信号φ２、φ４に基いてアドレス信号の行き先を切り換えるアドレス信号切換部９とにより、構成されている。
次に、製品仕様決定部２５の動作について説明する。
【００１８】
まず、製品仕様決定信号ＳＤＳが２ｋｃｙｃｌｅリフレッシュ製品を指定する信号である場合、切換信号生成部２９は、信号ＳＤＳに基いて２ｋｃｙｃｌｅリフレッシュ製品切り換え信号φ２を生成し、アドレス信号切換部９およびI/O センスアンプ制御回路３１にそれぞれ出力する。アドレス信号切換部９は、信号φ２に基いて第３ＸアドレスＸ11をアドレスＸ11Y に切り換え、I/O センスアンプ制御回路３１に出力する。
【００１９】
また、製品仕様決定信号ＳＤＳが４ｋｃｙｃｌｅリフレッシュ製品を指定する信号である場合、切換信号生成部２９は、信号ＳＤＳに基いて４ｋｃｙｃｌｅリフレッシュ製品切り換え信号φ４を生成し、アドレス信号切換部９およびＸ２デコ−ダ７に出力する。アドレス信号切換部９は、信号φ４に基いて第３ＸアドレスＸ11をアドレスＸ11X に切り換え、Ｘ２デコ−ダ７に出力する。また、信号φ２と信号φ４とは例えば互いに相補的な関係を持つ。切換信号生成部２９は、信号φ２のレベルが反転した信号をI/O センスアンプ制御回路３１に出力する。
次に、２ｋｃｙｃｌｅリフレッシュ製品と４ｋｃｙｃｌｅリフレッシュ製品とのデ−タ読み出し動作についてそれぞれ説明する。
まず、２ｋｃｙｃｌｅリフレッシュ製品の読み出し動作について説明する。
【００２０】
２ｋｃｙｃｌｅリフレッシュ製品の場合には、I/O センスアンプ制御回路３１にアドレスＸ11Y が供給される。これにより制御回路３１は活性化される。I/O センスアンプ制御回路３１は、I/O センスアンプ１３0 、１３1 のペア、または１３2 、１３3 のペアのいずれかを選択する信号を生成する。また、Ｘ２デコ−ダ７は、ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4 〜ＭＣＡ7 のうちの１アレイとをそれぞれ同時に選択する信号を生成する。最終的にデ−タを出力するI/O センスアンプ群は、Ｘ２デコ−ダ７によって選択され、かつ制御回路３１によって選択されたものとなる。デ−タの読み出しは、Ｙアドレス・バッファ群１９で生成された第１ＹアドレスをＹ１デコ−ダ２１でデコ−ドし、メモリセルから出力された情報を上記最終的にデ−タを出力するI/O センスアンプ群で増幅してデ−タ出力回路３３から出力信号Ｄｏｕｔとして出力することで成される。なお、図１中、参照符号３５により示されるブロックは、入力信号Ｄｉｎが入力されるデ−タ入力回路である。
次に、４ｋｃｙｃｌｅリフレッシュ製品の読み出し動作について説明する。
【００２１】
４ｋｃｙｃｌｅリフレッシュ製品の場合には、I/Oセンスアンプ制御回路３１に代えてＸ２デコーダ７にアドレスＸ11X が供給される。この時、Ｘ２デコーダ７は、ＭＣＡ0 〜ＭＣＡ7 のうち１アレイのみを活性化する信号を生成する。制御回路３１は、信号φ２のレベルが反転したことを受けて、この反転信号に基いてI/O センスアンプ制御回路３１は、I/Oセンスアンプ１３ 0 〜１３ 3 を選択する信号を生成する。最終的に活性化されるI/Oセンスアンプ１３は、Ｘ２デコーダ７によって選択されたものとなる。
【００２２】
以上のように、リフレッシュサイクルに応じて、切換部９で第３ＸアドレスＸ11を、Ｘ11X 、またはＸ11Y のいずれかに切り換えることによって、１つのチップで異なるリフレッシュサイクルに対応できる半導体集積回路装置を実現できる。 また、リフレッシュ動作は、ワ−ド線を選択するとともにセンスアンプ１１0 〜１１3 を動作させることによって成される。
【００２３】
図１に示すＤＲＡＭには、カウンタ・リフレッシュ回路群３７が設けられている。カウンタ・リフレッシュ回路群３７中にはカウンタ回路３９が含まれている。カウンタ回路３９には、カウント開始を指示する信号ＣＴＲＳおよび切換信号φ２、φ４が供給される。カウンタ回路３９は、信号ＣＴＲＳに基いて、ＸアドレスＸ0 〜Ｘ11を順次カウント・アップするカウンタ出力信号Ｃ0 〜Ｃ11を出力し、さらに信号φ２、φ４に基いて、出力信号Ｃ0 〜Ｃ11の信号数を変化させる。これは、２ｋｃｙｃｌｅの製品と４ｋｃｙｃｌｅの製品とでは、ロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ−ダ７）に入力されるＸアドレスの数が異なるため、Ｘアドレスの数とカウンタ出力信号の数とを互いに合わせるために行なわれる。この実施例では切換信号φ２が供給された時、カウンタ回路３９は信号Ｃ11を出力しない。これは、２ｋｃｙｃｌｅ製品時、第３ＸアドレスＸ11がロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ−ダ７）に入力されなくなるので、第３ＸアドレスＸ11を無視するためである。また、切換信号φ４が供給された時（あるいは切換信号φ２のレベルが反転されて供給された時）、カウンタ回路３９は信号Ｃ11を出力する。
【００２４】
図１に示すＤＲＡＭには、ワ−ド線昇圧部４１が設けられている。ワ−ド線昇圧部４１には切換信号φ２、φ４、昇圧信号φWLがそれぞれ供給される。ワ−ド線昇圧部４１は、昇圧信号φWLに基いてワ−ド線の電位を昇圧させる。図１中参照符号４３に示される部分は、昇圧された電位が供給される昇圧線である。この発明では、さらに信号φ２、φ４に基いてワ−ド線昇圧容量を変化させる。これは、２ｋｃｙｃｌｅの製品と４ｋｃｙｃｌｅの製品とでは、一度に活性化するワ−ド線の数が異なるため、ワ−ド線の負荷容量の変化に応じて、ワ−ド線昇圧容量のレベルを最適化するために行なわれる。２ｋｃｙｃｌｅ製品の時には、ＭＣＡが２つ選ばれるため、活性化されるワ−ド線の数が増えて負荷容量が増加する。この増加分を補償するため、２ｋｃｙｃｌｅ製品時、ワ−ド線昇圧部４１は、切換信号φ２に基いてワ−ド線昇圧容量を増加させる。また、切換信号φ４が供給された時（あるいは切換信号φ２のレベルが反転されて供給された時；４ｋｃｙｃｌｅ製品時）、ワ−ド線昇圧部４１は、２ｋｃｙｃｌｅ製品時よりもワ−ド線昇圧容量を減少させる。
【００２５】
図１に示すＤＲＡＭには、周辺回路として／ＲＡＳ（以下“／”は反転信号を示す記号として用いる）系回路群４５、／ＣＡＳ系回路群４７、／ＷＥ系回路群４９を含んでいる。これらの回路群の詳細は、本明細書では省略する。
図２は、製品仕様決定部２５の具体的な構成を示す回路図である。
【００２６】
図２に示すように、受入部２７は出力端５１に接続されたパッドＰと、出力端５１とパッドＰとの相互接続点に一端を接続し他端を接地ＧＮＤに接続した抵抗Ｒとにより、構成されている。受入部２７は、パッドＰに高電位ＶＣＣが印加されたワイヤをボンディングする（決定信号ＳＤＳが“Ｈ”レベル）か否か（決定信号ＳＤＳが“Ｌ”レベル）によって、その出力端５１を“Ｈ”レベル、または“Ｌ”レベルのいずれかに設定できる。出力端５１は切換信号生成部２９の入力端５３に接続されている。
【００２７】
切換信号生成部２９は、入力端５３に入力を接続した第１のインバ−タ５５と、この第１のインバ−タ５５の出力に入力を接続した第２のインバ−タ５７とにより、構成されている。インバ−タ５５の出力は第１のリフレッシュ切換信号φ２として抽出され、インバ−タ５７の出力は第２のリフレッシュ切換信号φ４として抽出される。
【００２８】
アドレス切換部９は、ゲ−トに切換信号φ２またはφ４が供給されるＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）およびＰチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳと称す）で成るスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 により、構成される。Ｘアドレス・バッファ群３からは、アドレス信号Ａ11R （Ｘ11）、およびその反転信号／Ａ11R （／Ｘ11）がそれぞれ出力される。アドレス信号Ａ11R （Ｘ11）はスイッチ５９1 、５９2 の一端に供給される。スイッチ５９1 の他端はＸ２デコ−ダ７に、スイッチ５９2 の他端はI/O センスアンプ制御回路３１にそれぞれ接続されている。また反転信号／Ａ11R （／Ｘ11）はスイッチ５９3 、５９4 の一端に供給される。スイッチ５９3 の他端はＸ２デコ−ダ７に、スイッチ５９4 の他端はI/O センスアンプ制御回路３１にそれぞれ接続されている。
【００２９】
スイッチ５９1 のＰＭＯＳ、スイッチ５９2 のＮＭＯＳ、スイッチ５９3 のＰＭＯＳ、スイッチ５９4 のＮＭＯＳのゲ−トはそれぞれ、インバ−タ５５の出力に接続される。スイッチ５９1 のＮＭＯＳ、スイッチ５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイッチ５９4 のＰＭＯＳのゲ−トはそれぞれ、インバ−タ５７の出力に接続される。
【００３０】
このような接続であると、スイッチ５９1 および５９3 のペア、およびスイッチ５９2 および５９4 のペアのいずれかが選択されて動作するようになる。例えばインバ−タ５５の出力が“Ｈ”レベル、インバ−タ５７の出力が“Ｌ”レベルの時（２ｋｃｙｃｌｅリフレッシュ製品）には、スイッチ５９2 およびスイッチ５９4 がオンし、アドレス信号Ａ11R 、その反転信号／Ａ11R がそれぞれ、アドレスＸ11Y 、／Ｘ11Y としてI/O センスアンプ制御回路３１に供給される。
【００３１】
反対にインバ−タ５５の出力が“Ｌ”レベル、インバ−タ５７の出力が“Ｈ”レベルの時（４ｋｃｙｃｌｅリフレッシュ製品）には、スイッチ５９1 およびスイッチ５９3 がオンし、アドレス信号Ａ11R 、その反転信号／Ａ11R がそれぞれ、アドレスＸ11X 、／Ｘ11X としてＸ２デコ−ダ７に供給される。
【００３２】
以上のように、製品仕様決定部２５は、パッドＰに高電位ＶＣＣが印加されたワイヤをボンディングするか否かによって、アドレス信号Ａ11R およびその反転信号／Ａ11R を、Ｘ２デコ−ダ７、およびI/O センスアンプ制御回路３１のいずれかに切り換えて出力する。
図３は、受入部２７のその他の構成を示す回路図である。
【００３３】
図２に示した受入部２７を、図３に示すような構成としても良い。すなわち、高電位ＶＣＣに抵抗Ｒの一端を接続し、この抵抗Ｒの他端をフュ−ズＦの一端に接続し、このフュ−ズＦの他端を接地ＧＮＤに接続する。抵抗Ｒとフュ−ズＦとの相互接続点に出力端５１を接続する。
【００３４】
上記構成の受入部２７においては、フュ−ズＦを切断すると出力端５１を“Ｈ”レベルに設定でき、フュ−ズＦを切断しなければ出力端５１を“Ｌ”レベルに設定できる。従って、図３に示す受入部２７は、図２に示す受入部２７と同様な動作をする。
図４は、図１に示すカウンタ回路３９のブロック図である。
【００３５】
図４に示すように、カウンタ回路３９は、カウンタ６１0 〜６１11により構成されている。最下位のカウンタ６１0 には、カウント開始を指示する信号ＣＴＲＳおよびその反転信号ＢＣＴＲＳが供給される。カウンタ６１0 は、信号ＣＴＲＳおよび反転信号ＢＣＴＲＳに基いてカウンタ出力信号Ｃ0 およびその反転信号ＢＣ0 を出力する。次段のカウンタ６１1 には、前段のカウンタ６１0 の出力（信号Ｃ0 および反転信号ＢＣ0 ）が供給される。カウンタ６１1 は、信号Ｃ0 および反転信号ＢＣ0 に基いてカウンタ出力信号Ｃ1 およびその反転信号ＢＣ1 を出力する。このように、カウンタ６１1 〜６１11はそれぞれ、前段のカウンタの出力を取り込み、取り込まれた信号に基いて信号Ｃ1 〜Ｃ11、反転ＢＣ1 〜ＢＣ11を順次出力する。最上位のカウンタ６１11には、図示せぬ前段のカウンタ６１10の出力（信号Ｃ10および反転信号ＢＣ10）、および切換信号φ４が供給される。カウンタ６１11は、切換信号φ４が例えば“Ｈ”レベルで供給された時（４ｋｃｙｃｌｅリフレッシュ製品）のみ、信号Ｃ10および反転信号ＢＣ10に基いてカウンタ出力信号Ｃ11およびその反転信号ＢＣ11を出力する。カウンタ６１11は、切換信号φ４が例えば“Ｌ”レベルで供給された時（２ｋｃｙｃｌｅリフレッシュ製品）には信号Ｃ11および反転信号ＢＣ11を出力しない。従って、２ｋｃｙｃｌｅリフレッシュ製品では、カウンタ６１11の出力は無視されるようになる。
図５は、図４に示すカウンタ回路３９の具体的な構成を示す回路図である。
【００３６】
カウンタ６１0 〜６１10までの回路構成は同一である。従って、本明細書では、カウンタ６１0 、カウンタ６１1 、および最上位カウンタ６１11のみを説明することにする。
図５（ａ）および（ｂ）はそれぞれ、カウンタ６１0 、カウンタ６１1 の回路図である。
【００３７】
図５（ａ）に示すように、クロックド・インバ−タ６３0 の出力は、インバ−タ６５0 の入力に接続されている（ノ−ドａ１）。インバ−タ６５0 の出力は、ＰＭＯＳ６７0 、およびＮＭＯＳ６９0 のゲ−トに接続されている。ＰＭＯＳ６７0 のドレインとＮＭＯＳ６９0 のドレインは、互いに接続されている（ノ−ドａ２）。ＰＭＯＳ６７0 のソ−スはＰＭＯＳ７１0 のドレインに接続され、ＰＭＯＳ７１0 のソ−スは高電位電源に接続されている。ＰＭＯＳ７１0 のゲ−トには信号ＣＴＲＳが供給される。ＮＭＯＳ６９0 のソ−スはＮＭＯＳ７３0 のドレインに接続され、ＮＭＯＳ７３0 のソ−スは低電位電源（例えば接地）に接続されている。ＮＭＯＳ７３0 のゲ−トには反転信号ＢＣＴＲＳが供給される。ノ−ドａ２は、ノ−ドａ１に接続されるとともにクロックド・インバ−タ７５0 の入力に接続されている。クロックド・インバ−タ７５0 は、クロックド・インバ−タ６３0 とは逆相のクロックで駆動される。クロックド・インバ−タ７５0 の出力は、インバ−タ７７0 の入力に接続されている（ノ−ドａ３）。インバ−タ７７0 の出力は、ＰＭＯＳ７９0 、およびＮＭＯＳ８１0 のゲ−トに接続されている（ノ−ドａ４）。ＰＭＯＳ７９0 のドレインとＮＭＯＳ８１0 のドレインは互いに接続されている（ノ−ドａ５）。ＰＭＯＳ７９0 のソ−スはＰＭＯＳ８３0 のドレインに接続され、ＰＭＯＳ８３0 のソ−スは高電位電源に接続されている。ＰＭＯＳ８３0 のゲ−トには反転信号ＢＣＴＲＳが供給される。ＮＭＯＳ８１0 のソ−スはＮＭＯＳ８５0 のドレインに接続され、ＮＭＯＳ８５0 のソ−スは、低電位電源（例えば接地）に接続されている。ＮＭＯＳ８５0 のゲ−トには信号ＣＴＲＳが供給される。ノ−ドａ５はノ−ドａ３に接続されている。ノ−ドａ４は、カウンタ出力信号端子Ｃｊ（Ｃ0 ）に接続されている（ノ−ドａ６）。ノ−ドａ６は、インバ−タ８７0 の入力に接続されている（ノ−ドａ７）。インバ−タ８７0 の出力は、反転カウンタ出力信号端子ＢＣｊ（ＢＣ0 ）に接続されている。ノ−ドａ７は、インバ−タ６３0 の入力に接続されている。図５（ｂ）についての説明は省略する。図５（ｂ）に示す構成は図５（ａ）に示す構成と、入力信号（Ｃｊ−１、ＢＣｊ−１）および出力信号（Ｃｊ、ＢＣｊ）が相違するだけで、その他の構成はほぼ同一である。
次に、最上位カウンタ６１11について説明する。
【００３８】
図５（ｃ）に示すように、ノ−ドａ２はＰＭＯＳ８９11のゲ−トに接続されるとともに（ノ−ドａ８）、ＮＭＯＳ９１11のゲ−トに接続されている。ノ−ドａ８はノ−ドａ１に接続されている。ＰＭＯＳ８９11のドレインは、ＰＭＯＳ９３11のソ−スに接続され、そのソ−スは高電位電源に接続されている。ＰＭＯＳ９３11のゲ−トには信号Ｃｊ−１（Ｃ10）が供給される。ＮＭＯＳ９１11のドレインはＮＭＯＳ９５11のソ−スに接続され、そのソ−スはＮＭＯＳ９７11のドレインに接続されている。ＮＭＯＳ９５11のゲ−トには反転信号ＢＣｊ−１（Ｃ10）が供給される。ＰＭＯＳ９３11のドレインとＮＭＯＳ９５11とは互いに接続されている（ノ−ドａ９）。ノ−ドａ８はＰＭＯＳ９９11のドレインに接続され、ＰＭＯＳ９９11のソ−スは高電位電源に接続されている。ＰＭＯＳ９９11のゲ−ト、およびＮＭＯＳ９７11のゲ−トには切換信号φ４が供給される。ノ−ドａ８はノ−ドａ３に接続されている。
次に、図５に示すカウンタの動作について説明する。
【００３９】
まず、初段のカウンタ６１0 に、信号Ｃｊ−１（ＣＴＲＳ）、反転信号ＢＣｊ−１（ＢＣＴＲＳ）が供給され、クロックド・インバ−タ６３0 、およびＰＭＯＳ７９0 、８３0 、ＮＭＯＳ８１0 、８５0 により構成されるクロックド・インバ−タ１０１0 がオンしたと仮定する。この時、クロックド・インバ−タ７５0 、およびＰＭＯＳ６７0 、７１0 、ＮＭＯＳ６９0 、７３0 により構成されるクロックド・インバ−タ１０３0 は、上記クロックド・インバ−タ６３0 と逆相のクロックが入力されるのでオフしている。この結果、インバ−タ７７0 とクロックド・インバ−タ１０１0 とで構成されるラッチ回路に、ノ−ドａ４を“Ｈ”レベルとする信号がラッチされる。従って、カウンタ出力信号端子Ｃｊからは、“Ｈ”レベルの信号（Ｃ0 ）が出力され、また、反転カウンタ出力信号端子ＢＣｊからは、“Ｌ”レベルの信号（ＢＣ0 ）が出力される。さらに、上記クロックの信号レベルが反転した場合には、クロックド・インバ−タ６３0 、１０１0 はオフし、クロックド・インバ−タ７５0 、１０３0 がオンする。この結果、インバ−タ６５0 とクロックド・インバ−タ１０３0 とで構成されるラッチ回路に、ノ−ドａ２を“Ｌ”レベルとする信号がラッチされる。ノ−ドａ２が“Ｌ”レベルであると、クロックド・インバ−タ７５0 は“Ｈ”レベルの信号を出力するので、ノ−ドａ４は“Ｌ”レベルとなる。従って、カウンタ出力信号端子Ｃｊからは、上記とは信号レベルが反転した“Ｌ”レベルの信号（Ｃ0 ）が出力され、反転カウンタ出力信号端子ＢＣｊからは、同様に信号レベルが反転した“Ｈ”レベルの信号（ＢＣ0 ）が出力される。次段のカウンタ６１1 は、上記出力信号Ｃ0 、ＢＣ0 が供給されることにより、駆動される。カウンタ６１1 以降のカウンタ６１2 〜６１10の動作も同様である。そして、第１１段目のカウンタ６１10が信号Ｃ10、ＢＣ10を出力すると、これらの信号に基いて最終段のカウンタ６１11が駆動される。カウンタ６１11では、ＰＭＯＳ８９11、９３11、ＮＭＯＳ９１11、９５11で構成されるクロックド・インバ−タ７５11への低電位の供給が、ＮＭＯＳ９７11を介して行われる。ＮＭＯＳ９７11のゲ−トには切換信号φ４が供給される。クロックド・インバ−タ７５11は、切換信号が“Ｌ”レベルであるとＮＭＯＳ９７11がオフするので動作しない。従って、カウンタ６１11は、切換信号φ４が“Ｈ”レベルの時のみ、有効なカウンタ出力信号Ｃｊ（Ｃ11）および反転出力信号ＢＣｊ（ＢＣ11）を出力する。
図６（ａ）〜（ｂ）は、図１に示すワ−ド線昇圧部４１の具体的な構成を示す回路図である。
【００４０】
図６（ａ）に示すように、ワ−ド線昇圧部４１は、第１の昇圧用キャパシタ１０５1 、および第２の昇圧用キャパシタ１０５2 を含んでいる。第１、第２の昇圧用キャパシタ１０５1 、１０５2 の一方の電極はそれぞれ、昇圧線４３に接続されている。昇圧線４３は、図１に示すワ−ド線駆動回路１５0 〜１５7 に接続される。キャパシタ１０５1 の他方の電極は、第１のワ−ド線昇圧回路１０７1 の出力に接続され、キャパシタ１０５2 の他方の電極は、第２のワ−ド線昇圧回路１０７2 の出力に接続されている。第１のワ−ド線昇圧回路１０７1 の入力には昇圧信号φWLが供給される。第２のワ−ド線昇圧回路１０７2 の入力はＡＮＤゲ−ト１０９の出力に接続されている。ＡＮＤゲ−ト１０９の入力には、昇圧信号φWLおよび切換信号φ２がそれぞれ供給される。昇圧回路１０７1 および昇圧回路１０７2 は、入力と出力との間に直列に接続された２つのインバ−タで構成されている。
【００４１】
次に図６に示すワ−ド線昇圧部４１の動作について説明する。昇圧信号φWLおよび切換信号φ２がともに“Ｈ”レベルの時（２ｋｃｙｃｌｅ製品の時）、昇圧回路１０７1 、１０７2 がともに活性化される。また、切換信号φ２が“Ｌ”レベルである時（４ｋｃｙｃｌｅ製品の時）、昇圧回路１０７1 のみが活性化される。従って、昇圧部４１は、２ｋｃｙｃｌｅ製品の時、４ｋｃｙｃｌｅ製品の時よりもワ−ド線容量を増加させる。
【００４２】
尚、図６（ｂ）に示すように、昇圧部４１は、昇圧回路１０７2 を入力と出力との間に接続されたもので構成し、その入力にＮＡＮＤゲ−ト１１１を接続するようにして、構成されても良い。図６（ｂ）に示す昇圧部４１は、図６（ａ）に示す昇圧部４１と同様な動作をする。
図７は、ワ−ド線昇圧部４１のその他の構成を示すブロック図である。
【００４３】
図７に示すように、第２の昇圧用キャパシタ１０５2 に接続される昇圧線４３´を、マスク・オプションとしても良い。即ち、製造工程において、昇圧線４３を構成する導電層のパタ−ニングを、第１の昇圧用キャパシタ１０５1 のみに接続される昇圧線４３のパタ−ンを有するマスクか、あるいは第２の昇圧用キャパシタ１０５2 にも接続される昇圧線４３´のパタ−ンも有するマスクかを使い分けるようにしても良い。
図８は、図１に示すＸ２デコ−ダ７の具体的な構成を示す回路図である。
【００４４】
図８に示すように、ＡＮＤゲ−ト１１３0 〜１１３7 がそれぞれ設けられている。ＡＮＤゲ−ト１１３0 〜１１３7 の入力にはそれぞれ、第２ＸアドレスＸ9 （／Ｘ9 ）、Ｘ10（／Ｘ10）、およびアドレス（第３Ｘアドレス）Ｘ11X （／Ｘ11X ）が供給される。ＡＮＤゲ−ト１１３0 〜１１３7 の第３Ｘアドレス入力には、ＰＭＯＳ１１５0 〜１１５7 のソ−スまたはドレインが接続されている。ＰＭＯＳ１１５0 〜１１５7 のゲ−トには切換信号φ４が供給される。ＡＮＤゲ−ト１１３0 〜１１３7 の出力ＣＢＳ０〜ＣＢＳ７はそれぞれ、セルアレイブロック選択信号として抽出される。
次に、Ｘ２デコ−ダ７の動作について説明する。
【００４５】
まず、切換信号φ４が“Ｌ”レベルの時（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１５0 〜１１５7 がそれぞれオンするので、第３Ｘアドレス入力は常に“Ｈ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ11X および／Ｘ11X）は無視される。切換信号φ４が“Ｈ”レベルの時（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１５0 〜１１５7 がそれぞれオフするので、第３Ｘアドレス入力は活性化する。この結果、ＡＮＤゲート１１３0 〜１１３7 には、アドレスＸ11X および／Ｘ11Xが取り込まれるようになる。
【００４６】
図９に示すように、I/O センスアンプ制御回路３１は、ＡＮＤゲ−ト１１７0 、１１７1 を含んでいる。ＡＮＤゲ−ト１１７0 、１１７1 それぞれの入力には、I/O センスタイミング信号φIOS およびアドレスＸ11Y が供給される。ＡＮＤゲ−ト１１７0 、１１７1 の第３Ｘアドレス入力には、ＰＭＯＳ１１９0 、１１９1 のソ−スまたはドレインが接続されている。ＰＭＯＳ１１９0 、１１９1 のゲ−トには切換信号φ２が供給される。ＡＮＤゲ−ト１１７0 および１１７1 の出力φS01 、φS23 はそれぞれ、I/O センスアンプ群１３0 〜１３3 を選択するI/O センスアンプ群選択信号として抽出される。
次に、I/O センスアンプ制御回路３１の動作について説明する。
【００４７】
まず、切換信号φ２が“Ｌ”レベルの時（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９1 がそれぞれオンするので、第３Ｘアドレス入力は常に“Ｈ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ11Y および／Ｘ11Y）は無視される。
【００４８】
また、切換信号φ２が“Ｈ”レベルの時（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９1 はそれぞれオフするので、第３Ｘアドレス入力は活性化する。この結果、ＡＮＤゲ−ト１１３0 〜１１３7 には、アドレスＸ11X および／Ｘ11X が取り込まれるようになる。
また、図９にはI/O センスアンプ群１３0 〜１３3 の主要部が示されている。
【００４９】
図９に示すように、I/O センスアンプ群１３0 〜１３3 はおのおの、ＯＲゲ−ト１２１0 〜１２１3 と、ＡＮＤゲ−ト１２３0 〜１２３3 を含んでいる。
【００５０】
ＯＲゲ−ト１２１0 〜１２１3 の入力にはそれぞれ、ブロック選択信号ＣＢＳ０〜ＣＢＳ７が供給される。ＡＮＤゲ−ト１２３0 〜１２３3 の入力にはそれぞれ、ＯＲゲ−ト１２１0 〜１２１3 の出力およびI/O センスアンプ選択信号φS01 、φS23 が供給される。ＡＮＤゲ−ト１２３0 〜１２３3 の出力は、I/O センスタイミング信号φIOS0〜φIOS3として抽出される。
次に、この発明の第２の実施例について説明する。
【００５１】
図１０は、この発明の第２の実施例に係わるＤＲＡＭのブロック図である。図１０は、特に製品仕様決定部２５を示している。図１に示したＤＲＡＭは、ＸアドレスおよびＹアドレスそれぞれの割り付け方法が変わらない装置、例えば×１ビット構成のＤＲＡＭである。そして、図１に示した１つのＤＲＡＭからは、リフレッシュ・サイクルが異なる２種類の製品が実現された。
【００５２】
しかし、リフレッシュ・サイクルが変わると、ＸアドレスおよびＹアドレスそれぞれの割り付け方法も変わる装置もある。例えば×４ビット、×８ビット、×１６ビット等、多ビット構成のＤＲＡＭである。多ビット構成のＤＲＡＭでは、リフレッシュ・サイクルが変わると、Ｘアドレスの数およびＹアドレスの数が変わる。このため、多ビット構成のＤＲＡＭにおいて、リフレッシュ・サイクルが異なる複数種類の製品を実現する場合には、リフレッシュ・サイクルの違いに応じてＸアドレスおよびＹアドレスそれぞれの割り付けも変えることが必要となる。第２の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルの違いに応じて上記アドレスの割り付けを変えられる装置である。
【００５３】
図１０は×４ビットのＤＲＡＭを示している。×４ビットでリフレッシュ・サイクルが２ｋｃｙｃｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数とが同じ、即ち、アドレスが対称である。例えばＸアドレスがＸ0 〜Ｘ10、ＹアドレスがＹ0 〜Ｙ10である。しかし、×４ビットでリフレッシュ・サイクルが４ｋｃｙｃｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数とが互いに異なり、アドレスが非対称となる。例えばＸアドレスがＸ0 〜Ｘ11、ＹアドレスがＹ0 〜Ｙ9 である。
【００５４】
図１０に示すＤＲＡＭでは、リフレッシュ・サイクルを４ｋｃｙｃｌｅとする場合、ＸアドレスＸ11を、アドレス切換部９でアドレスＸ11X に切り換え、Ｘ２デコ−ダ７に供給する。この時、ＹアドレスＹ10は、Ｙアドレス・バッファ群１９から出力されないようにしておく。この点については、後の実施例において詳細に説明する。
【００５５】
また、リフレッシュ・サイクルを２ｋｃｙｃｌｅとする時、ＹアドレスＹ10を、アドレス切換部９でアドレスＸ11Y に切り換え、I/O センスアンプ制御回路３１に供給する。この時、ＸアドレスＸ11は、Ｘアドレス・バッファ群３から出力されないようにしておく。この点についても、ＹアドレスＹ10と同様、後の実施例において詳細に説明する。
図１１は、図１０に示す製品仕様決定部２５の回路図である。
【００５６】
図１１に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 を含んでいる。ＸアドレスＸ11（Ａ11R ）、／Ｘ11（／Ａ11R ）はそれぞれスイッチ５９1 、５９3 に供給され、ＹアドレスＹ10（Ａ10C ）、／Ｙ10（／Ａ10C ）はそれぞれスイッチ５９2 、５９4 に供給される。従って、切換信号φ２が“Ｈ”レベル、切換信号φ４が“Ｌ”レベルの時（２ｋｃｙｃｌｅリフレッシュ製品）、ＹアドレスＹ10、／Ｙ10は、スイッチ５９2 、５９4 を介して、アドレスＸ11Y 、／Ｘ11Y としてI/O センスアンプ制御回路３１に供給される。
【００５７】
また、切換信号φ２が“Ｌ”レベル、切換信号φ４が“Ｈ”レベルの時（４ｋｃｙｃｌｅリフレッシュ製品）、ＸアドレスＸ11、／Ｘ11は、スイッチ５９1 、５９3 を介して、アドレスＸ11X 、／Ｘ11X としてＸ２デコ−ダ７に供給される。 尚、×８ビット、×１６ビット等の装置においても、同様の考え方を適用して、実現することができる。
次に、この発明の第３の実施例について説明する。
【００５８】
図１２は、この発明の第３の実施例に係わるＤＲＡＭのブロック図である。図１２は、特に製品仕様決定部２５を示している。第３の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルを変えられ、さらにビット構成をも変えられる装置である。例えば、１つのＤＲＡＭから２ｋｃｙｃｌｅで×１ビット製品、４ｋｃｙｃｌｅで×１ビット製品、２ｋｃｙｃｌｅで×４ビット製品、４ｋｃｙｃｌｅで×４ビット製品の４種類の製品を実現する場合の実施例である。
図１２に示すように、アドレス切換部９は、切換信号φ２、φ４に基いてアドレスＹ10Y をカラム系デコ−ダ１２７に出力する。
【００５９】
図１２に示すＤＲＡＭでは、リフレッシュ・サイクルを２ｋｃｙｃｌｅで×１ビット構成とする場合、アドレス切換部９は、切換信号φ２、φ４に基いてＸアドレス信号Ｘ11をアドレスＹ10Y に切り換え、カラム系デコ−ダ１２７にアドレスＹ10Y を出力する。
【００６０】
また、リフレッシュ・サイクルを４ｋｃｙｃｌｅで×１ビット構成とする場合、アドレス切換部９は、切換信号φ２、φ４に基いてＹアドレス信号Ｙ10をアドレスＹ10Y に切り換え、カラム系デコ−ダ１２７にアドレスＹ10Y を出力する。
【００６１】
また、リフレッシュ・サイクルを２ｋｃｙｃｌｅで×４ビット構成、および４ｋｃｙｃｌｅで×４ビット構成とする場合、アドレス切換部９を、アドレスＹ10Y が出力されないようにしておく。または、アドレス切換部９とカラム系デコ−ダとの間に、×４ビット構成を指定する信号に基いて、アドレスＹ10Y を無視するような回路を接続しておく。
【００６２】
このように、アドレス切換部９を、×１ビット構成の時、切換信号φ２、φ４に基いてＸアドレスまたはＹアドレスからアドレスＹ10Y を生成し、×４ビット構成の時、切換信号φ２、φ４に係らずにアドレスＹ10Y を無視するように構成することで、リフレッシュ・サイクルを変えられ、かつビット構成をも変えられるＤＲＡＭを実現できる。
図１３は、図１２に示す製品仕様決定部２５の回路図である。
【００６３】
図１３に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）５９1 〜５９4 、スイッチ１２９1 〜１２９4 を含んでいる。ＸアドレスＸ11（Ａ11R ）は、スイッチ５９1 およびスイッチ１２９1 に供給される。同様に、反転Ｘアドレス／Ｘ11（／Ａ11R ）はスイッチ５９3 およびスイッチ１２９3 に、Ｙアドレス／Ｙ10は（Ａ10C ）はスイッチ５９2 およびスイッチ１２９2 に、反転Ｙアドレス／Ｙ10は（／Ａ10C ）はスイッチ５９4 およびスイッチ１２９4 にそれぞれ供給される。切換信号φ２は、スイッチ５９1 のＮＭＯＳ、スイッチ５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイッチ５９4 のＰＭＯＳ、スイッチ１２９1 のＰＭＯＳ、スイッチ１２９2 のＮＭＯＳ、スイッチ１２９3 のＰＭＯＳ、スイッチ１２９4 のＮＭＯＳそれぞれのゲ−トに供給される。また、切換信号φ４は、スイッチ５９1 のＰＭＯＳ、スイッチ５９2 のＮＭＯＳ、スイッチ５９3 のＰＭＯＳ、スイッチ５９4 のＮＭＯＳ、スイッチ１２９1 のＮＭＯＳ、スイッチ１２９2 のＰＭＯＳ、スイッチ１２９3 のＮＭＯＳ、スイッチ１２９4 のＰＭＯＳそれぞれのゲ−トに供給される。
【００６４】
上記構成の製品仕様決定部２５であると、切換信号φ２が“Ｈ”レベル、切換信号φ４が“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品×１ビット）の時、スイッチ５９2 、５９4 がオンするので、ＹアドレスＹ10、／Ｙ10は、スイッチ５９2 、５９4 を介して、センスアンプ制御回路３１に供給される。さらに、スイッチ１２９1 、１２９3 がオンするので、ＸアドレスＸ11、／Ｘ11は、スイッチ１２９1 、１２９3 を介して、カラム系デコ−ダ１２７に供給される。
【００６５】
また、切換信号φ２が“Ｌ”レベル、切換信号φ４が“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品×１ビット）の時、スイッチ５９1 、５９3 がオンするので、ＸアドレスＸ11、／Ｘ11は、スイッチ５９1 、５９3 を介して、Ｘ２デコ−ダ７に供給される。さらに、スイッチ１２９2 、１２９4 がオンするので、ＹアドレスＹ10、／Ｙ10は、スイッチ１２９2 、１２９4 を介して、カラム系デコ−ダ１２７に供給される。
【００６６】
さらに、アドレス切換部９とカラム系デコ−ダとの間には、×４ビット構成を指定する信号に基いて、アドレスＹ10Y 、／Ｙ10Y をそれぞれ無視するような回路が接続される（図示せず）。×４ビット構成とする場合にはこの回路を用いて、アドレスＹ10Y 、／Ｙ10Y を、カラム系デコ−ダ１２７に供給されないようにする。
次に、この発明の第４の実施例について説明する。
【００６７】
図１４は、この発明の第４の実施例に係わるＤＲＡＭのブロック図である。図１４は、特に製品仕様決定部２５を示している。第４の実施例に係わるＤＲＡＭは、リフレッシュ・サイクルを２種類以上、例えば１ｋｃｙｃｌｅ、２ｋｃｙｃｌｅ、４ｋｃｙｃｌｅのいずれか一つに変えられる装置である。
図１５は図１４に示す受入部２７および切換信号生成部２９の回路図である。
【００６８】
図１５に示すように、受入部２７には２つのパッドＰ１、Ｐ２が含まれている。パッドＰ１には第１の製品仕様決定信号ＶＲ２Ｋが供給され、パッドＰ２には第２の製品仕様決定信号ＶＲ１Ｋが供給される。パッドＰ１に接続される第１の出力端２００は、ＮＯＲゲ−ト２０２の第１の入力に接続されている。また、パッドＰ２に接続される第２の出力端２０４は、ＮＡＮＤゲ−ト２０６の第１の入力に接続されている。ＮＡＮＤゲ−ト２０６の第２の入力は、ビット構成を決定する信号×１６が供給されるパッドＰ３に接続されている。ビット構成を×１６ビット構成とする場合には、パッドＰ３に“Ｈ”レベルの信号を供給する。また、パッドＰ３に“Ｌ”レベルの信号を供給した場合には、×８ビット構成に対応する製品となる。ＮＡＮＤゲ−ト２０６の出力はインバ−タ２０８の入力に接続されている。インバ−タ２０８の出力は第１の切換信号Ｒ１Ｋとして抽出されるとともに、ＮＯＲゲ−ト２０２の第２の入力に接続されている。ＮＯＲゲ−ト２０２の出力はインバ−タ２１０を介して第２の切換信号Ｒ２Ｋとして抽出されるとともに、第３の切換信号Ｒ４Ｋとして抽出される。図１４に示すように、切換信号Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋのうち、信号Ｒ１Ｋ、Ｒ４Ｋはアドレス切換部９およびカウンタ回路３７に供給され、信号Ｒ１Ｋ、Ｒ２ＫはＸアドレス・バッファ群３、Ｙアドレス・バッファ群１９およびワ−ド線昇圧部４１に供給される。
【００６９】
図２１は、×１６ビット製品とした場合の各リフレッシュ・サイクル毎のＶＲ１Ｋ、ＶＲ２Ｋ、Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す図である。図２１において、Ｈは“Ｈ”レベルの信号を表し、Ｌは“Ｌ”レベルの信号を表している。
図１６は図１４に示すアドレス切換部９の回路図である。
【００７０】
図１６に示すように、アドレス切換部９は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（トランスファ・ゲ−ト）２１２1 〜２１２4 を含んでいる。スイッチ２１２1 にはＹアドレスＹ8 （Ａ8C）が供給される。また、スイッチ２１２2 にはＸアドレスＸ11（Ａ11R ）が、スイッチ２１２3 にはＹアドレスＹ9 （Ａ9C）が、スイッチ２１２4 にはＸアドレスＸ10（Ｘ10R ）がそれぞれ供給される。第３の切換信号Ｒ４Ｋは、スイッチ２１２1 のＰＭＯＳ、スイッチ２１２2 のＮＭＯＳそれぞれのゲ−トに供給される。スイッチ２１２1 のＮＭＯＳ、スイッチ２１２2 のＰＭＯＳそれぞれのゲ−トには、切換信号Ｒ４Ｋがインバ−タ２１４1 を介して供給される。第１の切換信号Ｒ１Ｋは、スイッチ２１２3 のＮＭＯＳ、スイッチ２１２4 のＰＭＯＳそれぞれのゲ−トに供給される。スイッチ２１２3 のＰＭＯＳ、スイッチ２１２4 のＮＭＯＳそれぞれのゲ−トには、切換信号Ｒ１Ｋがインバ−タ２１４2 を介して供給される。なお、図１６は、アドレスＹ8 、Ｙ9 、Ｘ10、Ｘ11が供給される部分のみを示し、反転アドレス／Ｙ8 、／Ｙ9 、／Ｘ10、／Ｘ11が供給される部分は省略している。反転アドレスが供給される部分の回路構成は、図１６に示す回路構成と同様である。
【００７１】
上記構成のアドレス切換部９であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２1 、２１２3 がオンするので、ＹアドレスＹ8 、Ｙ9 がそれぞれ、スイッチ２１２1 、２１２3 を介して、出力信号Ａ、Ｂとして出力される。
【００７２】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２1 、２１２4 がオンするので、ＹアドレスＹ8 、ＸアドレスＸ10がそれぞれ、スイッチ２１２1 、２１２4 を介して、出力信号Ａ、Ｂとして出力される。
【００７３】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、スイッチ２１２2 、２１２4 がオンするので、ＸアドレスＸ10、Ｘ11がそれぞれ、スイッチ２１２2 、２１２4 を介して、出力信号Ａ、Ｂとして出力される。
【００７４】
図２２は、×１６ビット製品とした場合の各リフレッシュ・サイクル毎の出力Ａ、Ｂの行き先を示す図である。図２２に示すＹ8Y、Ｙ9Y、Ｘ10X 、およびＸ11X はそれぞれ、図１４に示す参照符号と対応している。
【００７５】
図１７は図１４に示すＸアドレス・バッファ群３の回路図で、図１７（ａ）は複数のアドレスＡ0 〜Ａ11を生成するアドレス生成部の回路図、図１７（ｂ）はＸアドレスＸ0 （Ａ0R）〜Ｘ9 （Ａ9R）を生成するＸアドレス生成部の回路図、図１７（ｃ）はＸアドレスＸ10（Ａ10R ）〜Ｘ11（Ａ11R ）を生成するＸアドレス生成部の回路図である。
【００７６】
まず、図１７（ａ）に示すように、アドレス生成部２１６には、アドレス入力Ａinが供給される。アドレス生成部２１６は、ロウアドレス・アクセプト信号ＲＡＣＰに基いて、アドレス入力ＡinからアドレスＡj 、反転アドレスＢＡj を生成する。図１７（ａ）に示すアドレス生成部２１６は、この実施例では１２組設けられ、アドレス生成部２１６0 〜２１６11はそれぞれ、アドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）を生成する。図１７（ａ）において、ＢＲＨＬＤはロウアドレス・ホ−ルド信号（Ｂは信号レベルが反転していることを示す）を表し、ＢＲＬＴＣはロウアドレス・ラッチ信号を（Ｂは信号レベルが反転していることを示す）表し、ＶＲＡＤは基準電位を表している。
【００７７】
アドレス生成部２１６0 〜２１６11により生成されたアドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）はそれぞれ、図１７（ｂ）および（ｃ）に示すＸアドレス生成部２１８0 〜２１８11に供給される。Ｘアドレス生成部２１８0 〜２１８11はそれぞれ、ロウアドレス・トランス信号ＢＲＴＲＳ（Ｂは信号レベルが反転していることを示す）に基いて、アドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）からＸアドレスＸ0 （Ａ0R）〜Ｘ11（Ａ11R ）を生成する。Ｘアドレス生成部２１８0 〜２１８11のうち、２１８10、２１８11はリフレッシュ・サイクル変更に伴うＸアドレスの数の変化に対応するために、図１７（ｃ）に示す回路構成となっている。即ち、Ｘアドレス生成部２１８10、２１８11はそれぞれ、ＮＯＲ回路２２０、２２２を含んでおり、Ｘアドレスは、ＮＯＲ回路２２０、２２２を介してから、出力される。ＮＯＲ回路２２０および２２２のそれぞれの第１の入力には信号Ｃ１、Ｃ２が供給される。従って、Ｘアドレス生成部２１８10、２１８11は、信号Ｃ１、Ｃ２に基いてＸアドレスを出力したり、またはしなかったりする。この実施例では、信号Ｃ１、Ｃ２を次のような信号に設定する。即ち、ＸアドレスＸ10（Ａ10R ）を生成する生成部２１８10では信号Ｃ１、Ｃ２をそれぞれ第１の切換信号Ｒ１Ｋとする。また、ＸアドレスＸ11（Ａ11R ）を生成する生成部２１８11では、信号Ｃ１、Ｃ２をそれぞれ第２の切換信号Ｒ２Ｋとする。図１７（ｂ）および（ｃ）において、Ｃｊ、ＢＣｊはカウンタ出力を表し、ＣＴＲＳはカウンタ・トランス信号を表している。
【００７８】
上記構成のＸアドレス生成部２１８10、２１８11であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10、２１８11はそれぞれ、ＸアドレスＸ10、Ｘ11を出力しない。図１６を参照して説明したように、１ｋｃｙｃｌｅリフレッシュ製品では、ＸアドレスＸ10、Ｘ11は使用されない（１ｋｃｙｃｌｅリフレッシュ製品では、ＹアドレスＹ8 、Ｙ9 を使用する）。このため、Ｘアドレス・バッファ群３Ｘにおいて、無用なＸアドレスが生成されなくなるので、消費電力を低減できる、あるいは誤動作を未然に防げる等の効果が得られる。
【００７９】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10はＸアドレスＸ10を出力し、また、生成部２１８11はＸアドレスＸ11を出力しない。従って、１ｋｃｙｃｌｅリフレッシュ製品時と同様に、Ｘアドレス・バッファ群３において、無用なＸアドレスが生成されなくなる。
【００８０】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２１８10、２１８11は共にＸアドレスＸ10、Ｘ11を出力する。
【００８１】
図１８は図１４に示すＹアドレス・バッファ群１９の回路図で、図１８（ａ）はＹアドレスＹ0 （Ａ0C）〜Ｙ7 （Ａ7C）を生成するＹアドレス生成部の回路図、図１８（ｂ）は、ＹアドレスＹ8 （Ａ8C）〜Ｙ9 （Ａ9C）を生成するＹアドレス生成部の回路図である。
【００８２】
図１８（ａ）および（ｂ）に示すように、Ｙアドレス生成部２２４0 〜２２４9 には、アドレス入力Ａinが供給される。Ｙアドレス生成部２２４0 〜２２４9 はそれぞれ、第１のカラムアドレス・ラッチ信号ＣＬＴＣ、信号ＣＬＴＣより若干、遅延している第２のカラムアドレス・ラッチ信号ＣＬＴＤに基いて、アドレス入力ＡinからＹアドレスＹ0 （Ａ0C）〜Ｙ9 （Ａ9C）を生成する。Ｙアドレス生成部２２４0 〜２２４9 のうち、２２４8 、２２４9 はリフレッシュ・サイクル変更に伴うＹアドレスの数の変化に対応するために、図１８（ｂ）に示す回路構成となっている。即ち、Ｙアドレス生成部２２４8 、２２４9 はそれぞれ、ＮＯＲ回路２２６、２２８を含んでおり、Ｙアドレスは、ＮＯＲ回路２２６、２２８を介してから、出力される。ＮＯＲ回路２２６および２２８のそれぞれの第１の入力には信号Ｄ１、Ｄ２が供給される。従って、Ｙアドレス生成部２２４8 〜２２４9 は、信号Ｄ１、Ｄ２に基いてＹアドレスを出力したり、またはしなかったりする。この実施例では、信号Ｄ１、Ｄ２を次のような信号に設定する。即ち、ＹアドレスＹ8 （Ａ8C）を生成する生成部２２４8 では、信号Ｄ１、Ｄ２をそれぞれ第２の切換信号Ｒ２Ｋの信号レベルが反転した切換信号ＢＲ２Ｋとする。また、ＹアドレスＹ9 （Ａ9C）を生成する生成部２２４9 では、信号Ｄ１、Ｄ２をそれぞれ第１の切換信号Ｒ１Ｋの信号レベルが反転した切換信号ＢＲ１Ｋとする。 上記構成のＹアドレス生成部２２４8 、２２４9 であると、反転切換信号ＢＲ１Ｋが“Ｌ”レベル、反転切換信号ＢＲ２Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 、２２４9 はそれぞれ、ＹアドレスＹ8 、Ｙ9 を出力する。
【００８３】
また、反転切換信号ＢＲ１Ｋが“Ｈ”レベル、反転切換信号ＢＲ２Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 はＹアドレスＹ8 を出力し、また、生成部２２４9 はＹアドレスＹ9 を出力しない。従って、１ｋｃｙｃｌｅリフレッシュ製品時と同様に、Ｙアドレス・バッファ群１９において、無用なＹアドレスが生成されなくなる。
【００８４】
また、反転切換信号ＢＲ１Ｋが“Ｈ”レベル、反転切換信号Ｒ２Ｋが“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、生成部２２４8 、２２４9 は共にＹアドレスＹ8 、Ｙ9 を出力しない。
【００８５】
図１９は図１４に示すカウンタ回路群３７の回路図で、図１９（ａ）はカウンタ出力Ｃ0 〜Ｃ9 を生成するカウンタの回路図、図１９（ｂ）はカウンタ出力Ｃ10を生成するカウンタの回路図、図１９（ｃ）はカウンタ出力Ｃ11を生成するカウンタの回路図である。
【００８６】
図１９（ａ）に示すように、カウンタ２３０0 には、カウンタ・トランス信号ＣＴＲＳ（ＢＣＴＲＳ）が供給される。カウンタ２３０0 は、信号ＣＴＲＳ（ＢＣＴＲＳ）に基いてカウンタ出力Ｃ0 （ＢＣ0 ）を出力する。カウンタ２３０1 には、カウンタ出力Ｃ0 （ＢＣ0 ）が供給される。カウンタ２３０0 は、カウンタ出力Ｃ0 （ＢＣ0 ）に基いてカウンタ出力Ｃ1 （ＢＣ1 ）を出力する。このような関係を順次繰り返して、図１９（ｂ）および（ｃ）に示すように、カウンタ２３０1 には、カウンタ出力Ｃ9 （ＢＣ9 ）が供給される。カウンタ２３０10は、カウンタ出力Ｃ9 （ＢＣ9 ）に基いてカウンタ出力Ｃ10（ＢＣ10）を出力する。カウンタ２３０11には、カウンタ出力Ｃ10（ＢＣ10）が供給される。カウンタ２３０11は、カウンタ出力Ｃ10（ＢＣ10）に基いてカウンタ出力Ｃ11（ＢＣ11）を出力する。カウンタ２３０0 〜２３０11のうち、２３０10、２３０11はリフレッシュ・サイクル変更に伴うＸアドレスの数の変化に対応するために、図１９（ｂ）および（ｃ）にに示す回路構成となっている。即ち、カウンタ２３０10は、切換信号Ｒ１Ｋの信号レベルが反転した切換信号ＢＲ１Ｋに基いてオン／オフが決定されるクロックド・インバ−タ２３２10を含み、カウンタ２３０11は、切換信号Ｒ４Ｋに基いてオン／オフが決定されるクロックド・インバ−タ２３２11を含んでいる。従って、カウンタ２３２10、２３２11は、切換信号Ｒ１Ｋ、Ｒ４Ｋに基いてカウンタ出力を出力したり、またはしなかったりする。
【００８７】
上記構成のカウンタ２３２10、２３２11であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10、２３２11はそれぞれ、カウンタ出力Ｃ10、Ｃ11を出力しない。
【００８８】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10はカウンタ出力Ｃ10を出力し、カウンタ２３２11はカウンタ出力Ｃ11を出力しない。
【００８９】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ４Ｋが“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、カウンタ２３２10は、２３２11はそれぞれ、カウンタ出力Ｃ10、Ｃ11を出力する。
図２０は、図１４に示すワ−ド線昇圧部４１の回路図である。
【００９０】
図２０に示すように、ワ−ド線昇圧部４１には、第１の切換信号Ｒ１Ｋ、第２の切換信号Ｒ２Ｋが供給される。昇圧部４１は、昇圧開始を指示する信号φWLに基いてＷＫＭを出力する。昇圧部４１は、ＮＯＲゲ−ト２３４、ＮＡＮＤゲ−ト２３６、２３８を含んでいる。ＮＯＲゲ−ト２３４の第１の入力には切換信号２３４が供給され、その第２の入力には切換信号Ｒ２Ｋが供給される。ＮＡＮＤゲ−ト２３６の第１の入力には切換信号Ｒ１Ｋが供給され、その第２の入力には信号φWLが供給される。ＮＡＮＤゲ−ト２３８の第１の入力にはＮＯＲゲ−ト２３４の出力レベルが反転した信号が供給され、その第２の入力には信号φWLが供給される。
【００９１】
上記構成のワ−ド線昇圧部４１であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 の一方の電極が“Ｈ”レベルとなる。同様に、第２のキャパシタ２４０2 、第３のキャパシタ２４０3 それぞれの一方の電極も“Ｈ”レベルとなる。従って、１ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０1 〜２４０3 の３つのキャパシタを用いて生成される。
【００９２】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 の一方の電極が“Ｌ”レベルとなり、第２のキャパシタ２４０2 、第３のキャパシタ２４０3 それぞれの一方の電極は“Ｈ”レベルとなる。従って、２ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０2 、２４０3 の２つのキャパシタを用いて生成される。
【００９３】
また、切換信号Ｒ１Ｋが“Ｌ”レベル、切換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッシュ製品）の時、信号φWLが“Ｈ”レベルとなると、第１のキャパシタ２４０1 、第２のキャパシタ２４０2 それぞれの一方の電極が“Ｌ”レベルとなり、第３のキャパシタ２４０3 の一方の電極のみ“Ｈ”レベルとなる。従って、４ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭが、キャパシタ２４０3 のみを用いて生成される。
【００９４】
図２３はアドレスの割り付けを示す図で、図２３（ａ）は１ｋｃｙｃｌｅリフレッシュ製品の場合、図２３（ｂ）は２ｋｃｙｃｌｅリフレッシュ製品の場合、図２３（ｃ）は４ｋｃｙｃｌｅリフレッシュ製品の場合をそれぞれ示している。
図２４は図１に示すI/O センスアンプ群１３0 〜１３3 の構成を示すブロック図である。
【００９５】
図２４に示すように、I/O センスアンプ群１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およびセンス回路Ｓを選択する選択回路３００00〜３００31を含んでいる。複数のセンス回路Ｓにはそれぞれ、センスアンプ１１0 〜１１3 からの出力I/O 00〜I/O 31が供給される。選択回路３００00〜３００31にはそれぞれ、信号Ｅ、Ｆが供給される。選択回路３００00〜３００31は、信号Ｅ、Ｆに基いて所望のセンス回路Ｓを選択する信号を出力する。ここで、信号ＥはＹ２デコ−ダ２３からの出力であり、また、信号ＦはI/O センスアンプ制御回路３１からの出力である。選択回路３００00〜３００31によって選択されたセンス回路Ｓの出力が、例えば出力デ−タＤOUT となる。
【００９６】
上記構成のI/O センスアンプ群１３0 〜１３3 であると、デ−タの出力線３０２の数を少なくでき、デ−タの入／出力系の回路構成が簡単となる、という効果が得られる。
図２５は図１に示すI/O センスアンプ群１３0 〜１３3 のその他の構成を示すブロック図である。
【００９７】
図２５に示すように、I/O センスアンプ群１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およびI/O センスアンプ群１３0 〜１３3 を選択する選択回路３００0 〜３００3 を含んでいる。複数のセンス回路Ｓにはそれぞれ、センスアンプ１１0 〜１１3 からの出力I/O 00〜I/O 31が供給される。選択回路３００0 〜３００3 にはそれぞれ、信号Ｆが供給される。選択回路３００0 〜３００3 は、信号Ｆに基いて所望のI/O センスアンプ群１３0 〜１３3 を選択する信号を出力する。ここで、信号ＦはI/O センスアンプ制御回路３１からの出力である。選択回路３００0 〜３００3 によって選択されたI/O センスアンプ群Ｓからの出力信号は、マルチプレクス回路３０４に供給される。マルチプレクス回路３０４は、信号Ｅに基いて、例えば所望のセンス回路Ｓを選択する。ここで、信号ＥはＹ２デコ−ダ２３からの出力である。マルチプレクス回路３０４によって選択されたセンス回路Ｓの出力が、例えば出力デ−タＤOUT となる。
上記構成のI/O センスアンプ群１３0 〜１３3 であると、I/O センスアンプ群１３0 〜１３3 の回路構成が簡単となる、という効果が得られる。
図２６はこの発明に係わるチップ選別方法のフロ−チャ−トである。
この例は、製品仕様を、図２に示すボンディング・オプションにより決定する装置で適用されるフロ−である。
【００９８】
図２６に示すように、ステップ（以下ｓｔ．と略す）１において、前工程ウェ−ハ・プロセスを行う。これにより、ウェ−ハ内には、ＤＲＡＭチップ（集積回路チップ）が形成される。ＤＲＡＭチップが形成された後、ｓｔ．２において、チップ選別試験を行う。これは、形成されたＤＲＡＭチップが良品であるか否かを調べる試験である。この後、さらにポ−ズ試験（デ−タ保持特性試験）を行う。これにより、ＤＲＡＭチップが含むメモリセルが、どの程度の時間、デ−タを保持できるかが調べられる。次いで、ｓｔ．３において、リダンダンシ・フュ−ズ・カットを行う。これにより、ｓｔ．２におけるチップ選別試験で不良品とされたチップがある程度救済される（リダンダンシ技術）。次いで、ｓｔ．４においてウェ−ハをダイシングする。これにより、ウェ−ハが、複数のＤＲＡＭチップに分割される。次いで、ｓｔ．５において、チップをアセンブリする。これにより、チップはベッド上に載せられ、チップのパッドとリ−ドとが互いにボンディングされる。この時、ｓｔ．２におけるポ−ズ試験の結果に基いて、リフレッシュ・サイクルを選択するボンディングを行う。これは、図２に示した受入部２７のパッドＰへワイヤをボンディングするか否かの工程である。このボンディングにより、例えば２ｋｃｙｃｌｅリフレッシュ製品か、４ｋｃｙｃｌｅリフレッシュ製品かが半永久的に決定される。この後、パッケ−ジング工程等を経て、最終形状の製品となる。この後、ｓｔ．６において、ファイナル試験を行い、この試験に合格した製品が市場に供給される。
図２７は、この発明に係わるチップ選別方法のその他の例のフロ−チャ−トである。
この例は、製品仕様を、図３に示すフュ−ズ・オプションにより決定する装置で適用されるフロ−である。
【００９９】
図２７に示すように、ｓｔ．３において、リダンダンシ・フュ−ズ・カットを行う。この時、さらにリフレッシュ・サイクルを選択するフュ−ズ・カットを行う。これは、図３に示した受入部２７のフュ−ズＦをブロ−するか否かの工程である。このフュ−ズ・カットにより、図２６に示す方法と同様、例えば２ｋｃｙｃｌｅリフレッシュ製品か、４ｋｃｙｃｌｅリフレッシュ製品かが半永久的に決定される。
【０１００】
上記チップ選別方法であると、ポ−ズ試験の結果に基いて、２ｋｃｙｃｌｅリフレッシュ製品とするか、４ｋｃｙｃｌｅリフレッシュ製品とするかを決定するので、例えばプロセスのゆらぎによってポ−ズ時間が設計当初の時間より短くなったメモリセルを持つチップでも、例えば４ｋｃｙｃｌｅリフレッシュ製品として救済することができ、製品の歩留りを向上できる。
【０１０１】
さらに、製造工程中においても、２ｋｃｙｃｌｅリフレッシュ製品とするか、４ｋｃｙｃｌｅリフレッシュ製品とするかを、簡単に変更でき、製品の生産に関して自由度を得ることができる。
図２８は、図２６および図２７に示すｓｔ．２の内容を詳細に表した図である。
【０１０２】
図２８に示すように、ｓｔ．２では、大きく別けてチップ選別試験およびポ−ズ試験の２種類がある。これら試験のうち、チップ選別試験はさらに小さな幾つかの試験項目に分割される。例えば動作電流試験、ティピカル電圧試験、セル間干渉試験等である。これら各試験ではそれぞれ、試験を行うのに最適なリフレッシュ・サイクルがある。そこで、各試験毎に、試験を行うのに最適なリフレッシュ・サイクルを設定して各試験を行う。このようにすれば、試験時間の短縮、選別能力の向上を図ることができ、チップ選別試験効率を向上できる。
【０１０３】
例えば試験項目TEST Aに記載されている動作電流試験は、２ｋｃｙｃｌｅリフレッシュで行う。動作電流試験を２ｋｃｙｃｌｅリフレッシュで行うと、チップの選別条件を４ｋｃｙｃｌｅリフレッシュよりも厳しくでき、信頼性が非常に高いチップだけを選び出すことができる。
【０１０４】
また、試験項目TEST Bに記載されているティピカル電圧試験は、４ｋｃｙｃｌｅリフレッシュで行う。ティピカル電圧試験を４ｋｃｙｃｌｅリフレッシュで行うと、２ｋｃｙｃｌｅリフレッシュ製品では不良品となるようなワ−ド線どうしの短絡（例えば隣接するワ−ド線どうし）が、４ｋｃｙｃｌｅリフレッシュ製品では不良品とならなくなるので、良品の取得数を向上させることができる。ただし、この試験を行ったロットより２ｋｃｙｃｌｅリフレッシュ製品を得ようとする時には、不良品も含まれてしまう恐れがあるので、２ｋｃｙｃｌｅリフレッシュでのティピカル電圧試験も行っておく。４ｋｃｙｃｌｅリフレッシュ製品だけを得ようとする時には、２ｋｃｙｃｌｅリフレッシュでのティピカル電圧試験は行わなくて良い。このように必要に応じて、２ｋｃｙｃｌｅリフレッシュ、４ｋｃｙｃｌｅリフレッシュで試験を行っても良い。
【０１０５】
また、試験項目TEST Cに記載されているセル間干渉試験は、２ｋｃｙｃｌｅリフレッシュ製品で行う。セル間干渉試験を２ｋｃｙｃｌｅリフレッシュで行うと、４ｋｃｙｃｌｅリフレッシュよりも短時間で全てのメモリセルに電流を流せるので、試験時間を短縮できる。
その他、図２８には記載されない様々な試験があるが、これらの試験においてもそれぞれ最適なリフレッシュ・サイクルを設定し、試験を行う。
図２９は、図２に示すパッドＰの断面図である。
【０１０６】
以上のような各試験毎に最適なリフレッシュ・サイクルを設定する、という試みは、図２９に示すように、ウェ−ハ・プロ−バのプロ−ブ２８をパッドＰに接触させ、受入部２７に電圧を供給するか否かだけでできる。
【０１０７】
尚、この発明は、上記実施例に限られるものではなく、その主旨を逸脱しない範囲で種々の変形が可能である。例えば上記実施例では受入部２７に、パッドＰへのワイヤ・ボンディングや、フュ−ズＦのカットにより、製品仕様を決定する決定信号ＳＤＳを供給した。これを、例えばフュ−ズＦの代わりに不揮発性メモリセルを用いて、このセルがオンするか否かによって製品仕様を決定する決定信号ＳＤＳを供給するようにしても良い。
【０１０８】
また、パッケ−ジに新たにピンを付加し、このピンに決定信号ＳＤＳを供給するようにしても良い。この場合には、ユ−ザが、付加されたピンに決定信号ＳＤＳを供給するか否かにより、２つのリフレッシュ・サイクルのうちの一つを選択することができる。また、パッケ−ジに新たに２本以上のピンを付加した場合には、２つ以上のリフレッシュ・サイクルのうちから一つのを選択することができる。このようにユ−ザが製品の仕様を決定するように構成することも可能である。
その他、様々な変形が可能であることはもちろんである。
【０１０９】
【発明の効果】
以上説明したように、この発明によれば、多品種化が進展しても開発効率および生産効率が低下しない半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わるＤＲＡＭのブロック図。
【図２】図２は図１に示す製品仕様決定部の回路図。
【図３】図３は図２に示す受入部のその他の例の回路図。
【図４】図４は図１に示すカウンタ回路のブロック図。
【図５】図５（ａ）〜（ｃ）はそれぞれ図４に示すカウンタ回路の回路図。
【図６】図６（ａ）は図１に示すワ−ド線昇圧部の回路図、図６（ｂ）は図１に示すワ−ド線昇圧部のその他の例の回路図。
【図７】図７は図１に示すワ−ド線昇圧部の変形例に係わる回路図。
【図８】図８は図１に示すＸ２デコ−ダの回路図。
【図９】図９は図１に示すI/O センスアンプ群およびI/O センスアンプ制御回路の回路図。
【図１０】図10はこの発明の第２の実施例に係わるＤＲＡＭのブロック図。
【図１１】図11は図10に示す製品仕様決定部の回路図。
【図１２】図12はこの発明の第３の実施例に係わるＤＲＡＭのブロック図。
【図１３】図13は図12に示す製品仕様決定部の回路図。
【図１４】図14はこの発明の第４の実施例に係わるＤＲＡＭのブロック図。
【図１５】図15は図14に示す受入部および切換信号生成部の回路図。
【図１６】図16は図14に示すアドレス切換部の回路図。
【図１７】図17（ａ）〜（ｃ）はそれぞれ図14に示すＸアドレス・バッファ群の回路図。
【図１８】図18（ａ）〜（ｂ）はそれぞれ図14に示すＹアドレス・バッファ群の回路図。
【図１９】図19（ａ）〜（ｃ）はそれぞれ図14に示すカウンタ回路群の回路図。
【図２０】図20は図14に示すワ−ド線昇圧部の回路図。
【図２１】図21はリフレッシュ・サイクル毎のＶＲ１Ｋ、ＶＲ２Ｋ、Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す図。
【図２２】図22はリフレッシュ・サイクル毎の出力Ａ、Ｂの行き先を示す図。
【図２３】図23（ａ）〜（ｃ）はそれぞれリフレッシュ・サイクル毎のアドレスの割り付けを示す図。
【図２４】図24は図１に示すI/O センスアンプ群のブロック図。
【図２５】図25は図１に示すI/O センスアンプ群のその他の例のブロック図。
【図２６】図26はこの発明に係わるチップ選別方法のフロ−チャ−ト。
【図２７】図27はこの発明に係わるチップ選別方法のその他の例のフロ−チャ−ト。
【図２８】図28は図26および図27に示すステップ２の内容を示す図。
【図２９】図29は図２に示すパッドの断面図。
【符号の説明】
ＭＣＡ0 〜ＭＣＡ7 …メモリセルアレイ、３…Ｘアドレス・バッファ群、５…Ｘ１デコ−ダ、７…Ｘ２デコ−ダ、９…アドレス切換部、１１0 〜１１3 …センスアンプ、１３0 〜１３3 …I/O センスアンプ群、１９…Ｙアドレス・バッファ群、２１…Ｙ１デコ−ダ、２３…Ｙ２デコ−ダ、２５…製品仕様決定部、２７…決定信号受入部、２９…切換信号生成部、３１…I/O センスアンプ制御回路、３７…カウンタ・リフレッシュ回路群、３９…カウンタ回路、４１…ワ−ド線昇圧部、６１0 〜６１11〜カウンタ、１２７…カラム系デコ−ダ、２１８0 〜２１８11…Ｘアドレス生成部、２２４0 〜２２４9 …Ｙアドレス生成部、２３０0 〜２３０11…カウンタ。
Claims (13)
- 第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、
前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、
前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、
製品仕様を決定する決定信号を受け入れる受入手段と、
前記決定信号に基いて、リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させるＩ／Ｏセンスアンプ制御回路と、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路に供給し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダに供給するアドレス切換部と
を具備することを特徴とする半導体集積回路装置。 - 前記アドレスバッファ群は、Ｘアドレス信号を複数発生させるＸアドレスバッファ群と、Ｙアドレス信号を複数発生させるＹアドレスバッファ群とを含み、
前記第２アドレス信号は、Ｘアドレス信号に含まれることを特徴とする請求項１に記載の半導体集積回路装置。 - 少なくとも前記複数のアドレス信号を順次カウントする複数のカウント信号を出力するカウンタをさらに具備し、
前記カウンタには前記切換信号が供給され、前記カウンタは、この切換信号に基いて前記複数のカウント信号の数を変更するように構成されていることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路。 - ワード線の電位を昇圧する昇圧手段をさらに具備し、
前記昇圧手段には前記切換信号が供給され、前記昇圧手段は、この切換信号に基いてワード線昇圧容量を変更するように構成されていることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体集積回路装置。 - 第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、
前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、
前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、
リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス 信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と
前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備し
前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、
前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴とする半導体集積回路装置。 - 第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、
第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモ リセルアレイ群と、
前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、
前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、
リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、
前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第２出力とを有するアドレス切換部とを具備し、
前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、
前記切換信号が第２リフレッシュサイクルを指定したとき、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴とする半導体集積回路装置。 - 第１、第２アドレス信号を含む複数のアドレス信号を出力するアドレスバッファ群と、
第３アドレス信号を含む他のアドレス信号を出力する他のアドレスバッファ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第１メモリセルアレイ群と、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む第２メモリセルアレイ群と、
前記第１メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第１Ｉ／Ｏセンスアンプ群と、
前記第２メモリセルアレイ群中のメモリセルアレイに対応したＩ／Ｏセンスアンプを含む第２Ｉ／Ｏセンスアンプ群と、
リフレッシュサイクルを切り換える切換信号を生成する切換信号生成部と、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記第１、第２メモリセルアレイ群中それぞれからメモリセルアレイを一つずつ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群を選択し、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１アドレス信号および前記第２アドレス信号をデコードして前記第１、第２メモリセルアレイ群中からメモリセルアレイを一つ選択するとともに、前記第１、第２Ｉ／Ｏセンスアンプ群のうち、前記選択したメモリセルアレイが含まれる前記第１、又は第２メモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択する、前記第１アドレス信号が入力される第１入力と、第２入力とを有するデコーダと、
入力を有するカラム系デコーダと、
前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号に基いて前記第１、第２Ｉ／Ｏセンスアンプ群のいずれかを活性化させ、前記切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２Ｉ／Ｏセンスアンプ群をそれぞれ活性化させる、入力を有するＩ／Ｏセンスアンプ制御回路と、
前記切換信号が入力される第１入力と、前記第２アドレス信号が入力される第２入力と、前記第３アドレス信号が入力される第３入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力する第２出力と、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力する第３出力と、前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力する第４出力とを有するアドレス切換部とを具備し、
前記アドレス切換部は、前記切換信号が第１リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに前記第３アドレス信号を前記カラム系デコーダの入力に向けて出力し、
前記切換信号が第２リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記カラム系デコーダの入力に向けて出力するとともに、前記第３アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の入力に向けて出力することを特徴とする半導体集積回路装置。 - 少なくとも前記複数のアドレス信号を順次カウントする複数のカウント信号を出力するカウンタをさらに具備し、
前記カウンタには前記切換信号が供給され、前記カウンタは、この切換信号に基いて前記複数のカウント信号の数を変更するように構成されていることを特徴とする請求項５乃至請求項７いずれか一項に記載の半導体集積回路。 - ワード線の電位を昇圧する昇圧手段をさらに具備し、
前記昇圧手段には前記切換信号が供給され、前記昇圧手段は、この切換信号に基いてワード線昇圧容量を変更するように構成されていることを特徴とする請求項５乃至請求項８いずれか一項に記載の半導体集積回路装置。 - リフレッシュサイクルを切り換える、第１、第２、第３切換信号を生成する切換信号生成部と、
第１アドレス信号を出力する出力を有する第１アドレスバッファと、
前記第１切換信号が入力される入力と、第２アドレス信号を出力する出力とを有する第２アドレスバッファと、
前記第２切換信号が入力される入力と、第３アドレス信号を出力する出力とを有する第３アドレスバッファと、
前記第１切換信号が入力される入力と、第４アドレス信号を出力する出力とを有する第４アドレスバッファと、
前記第２切換信号が入力される入力と、第５アドレス信号を出力する出力とを有する第５アドレスバッファと、
情報を記憶するメモリセルが配置されたメモリセルアレイを複数含む、複数のメモリセルアレイ群、およびこれら複数のメモリセルアレイ群に対応した複数のＩ／Ｏセンスアンプ群と、
前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第１アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、
前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第１、第２アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択し、
前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第１、第２、第３アドレス信号をデコードして前記複数のメモリセルアレイ群からメモリセルアレイを選択するとともに、選択した前記複数のメモリセルアレイ群に対応したＩ／Ｏセンスアンプ群を選択するデコーダと、
前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４、第５アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、
前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号に基いて複数のＩ／Ｏセンスアンプ群を選択し、選択したＩ／Ｏセンスアンプ群を活性化させ、
前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記複数のＩ／Ｏセンスアンプ群を活性化させるＩ／Ｏセンスアンプ制御回路と、
前記第１切換信号、前記第３切換信号、および前記第２乃至第５アドレス信号がそれぞれ入力される第１乃至第６入力と、前記第２アドレス信号を前記デコーダの第２入力に向けて出力する第１出力と、前記第３アドレス信号を前記デコーダの第３入力に向けて出力する第２出力と、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力する第３出力と、前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力する第４出力と有するアドレス切換部とを具備し、
前記アドレス切換部は、
前記第１乃至第３切換信号が第１リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに前記第５アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第２入力に向けて出力し、
前記第１乃至第３切換信号が第２リフレッシュサイクルを指定したとき、前記第４アドレス信号を前記Ｉ／Ｏセンスアンプ制御回路の第１入力に向けて出力するとともに、前記第２アドレス信号を前記デコーダの第２入力に向けて出力し、
前記第１乃至第３切換信号が第３リフレッシュサイクルを指定したとき、前記第２アドレス信号を前記デコーダの第２入力に向けて出力するとともに、前記第３アドレス信号を前記デコーダの第３入力に向けて出力することを特徴とする半導体集積回路装置。 - 前記第１切換信号が入力される入力と、第１カウンタ出力を出力する出力とを有する第１カウンタと、
前記第３切換信号が入力される入力と、第２カウンタ出力を出力する出力とを有する第２カウンタと、
をさらに具備することを特徴とする請求項１０に記載の半導体集積回路装置。 - 前記第２アドレスバッファは、前記第１カウンタ出力が入力される他の入力を有し、前記第３アドレスバッファは、前記第２カウンタ出力が入力される第２入力を有する他の入力を有することを特徴とする請求項１１に記載の半導体集積回路装置。
- 前記第１切換信号が入力される第１入力と、前記第２切換信号が入力される第２入力と、昇圧電位を出力する出力とを有するワード線昇圧部を、さらに具備することを特徴とする請求項１０乃至請求項１２いずれか一項に記載の半導体集積回路装置。
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