JPH05234368A - 半導体集積回路装置およびチップ選別方法 - Google Patents

半導体集積回路装置およびチップ選別方法

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JPH05234368A
JPH05234368A JP4221694A JP22169492A JPH05234368A JP H05234368 A JPH05234368 A JP H05234368A JP 4221694 A JP4221694 A JP 4221694A JP 22169492 A JP22169492 A JP 22169492A JP H05234368 A JPH05234368 A JP H05234368A
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memory cell
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健二 沼田
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Abstract

(57)【要約】 【目的】 この発明は、製品の多品種化が進展すると開
発効率および生産効率が低下する、という問題を解決
し、多品種化が進展しても開発効率および生産効率が低
下しない半導体集積回路装置を提供しようとするもので
ある。 【構成】 セルアレイMCA0〜MCA7を選択する機能を有し
たＸ２デコ−ダ７およびI/O センスアンプ群を選択する
機能を有したI/O センスアンプ制御回路31を含む集積回
路部と、この集積回路部に供給する信号Ｘ11を生成する
バッファ群３とを有する。さらに製品仕様を決定する決
定信号SDS を受け入れる受入部27と、受入部27に接続さ
れ、決定信号SDS に基いて製品の仕様を切り換える切換
信号φ２／φ４を生成する切換信号生成部29と、切換信
号φ２／φ４に基いて信号Ｘ11を、Ｘ２デコ−ダ７ある
いは制御回路31のいずれか一方に切り換えて出力するア
ドレス切換部９とを具備している。このような装置であ
ると、決定信号SDS に基いて集積回路部の機能が変えら
れる。従って、１つの装置から複数品種の装置が得られ
るようになり、開発効率および生産効率を向上できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置お
よびチップ選別方法に係わり、特に製品の仕様が変えら
れる半導体集積回路装置および製品の仕様が変えられる
点を利用したチップ選別方法に関する。
【０００２】
【従来の技術】ダイナミック型ＲＡＭ（以下ＤＲＡＭと
称す）には、リフレッシュ時間Ｔとリフレッシュ・サイ
クルＲとの間に、Ｔ／Ｒ＝１５．６μｓｅｃという関係
がある。この関係は、ダイナミック型ＲＡＭの各世代毎
で共通である。例えば１メガＤＲＡＭ世代では８ｍｓｅ
ｃ／５１２ｃｙｃｌｅ、４メガＤＲＡＭ世代では１６ｍ
ｓｅｃ／１０２４ｃｙｃｌｅ（以下、１ｋｃｙｃｌｅと
称す）といった具合である。
【０００３】ところが１６メガＤＲＡＭ世代以降になる
と、通常、３２ｍｓｅｃ／２０４８ｃｙｃｌｅ（以下２
ｋｃｙｃｌｅと称す）とされるのであるが、低消費電力
化・発熱防止のため、並びにアクティブ電流を小さくす
る目的で、リフレッシュ・サイクル数を大きくし、一度
に活性化するセルアレイ数を減らすことが必要になって
きた。例えば４０９６ｃｙｃｌｅ（以下４ｋｃｙｃｌｅ
と称す）等である。
【０００４】さらに上記の点ばかりではなく、多ビット
構成の対称アドレス品を作るため、リフレッシュ・サイ
クルを小さくする必要性もでてきている。例えば１ｋｃ
ｙｃｌｅ等である。チップサイズを大きくしないこと
や、センス感度（ＣB ／ＣS ；ＣB はビット線容量、Ｃ
S はセル容量）の確保という観点から、１ビット線当り
のセル数を現状（例えば１２８セル／ビット線）より変
えられない事情から考えれば、リフレッシュ・サイクル
数を変えるのが素直である。
【０００５】このようにリフレッシュ・サイクル数を変
えるということは、リフレッシュサイクルを変える毎に
チップを設計しなければならないということである。こ
のため、回路設計者に多大な負担がかかり、開発効率が
低下する。また、製品の多品種化が進展すると、生産工
場では、様々な品種の製品を同時に作らなければならな
くなるので、生産効率が低下する。
【０００６】さらに、従来のチップ選別試験は、単に不
良品を選別するだけである。チップ選別試験では、各製
品毎に設定されている合格レベルに到達しないチップは
不良とされ、廃棄される。このため、従来のチップ選別
試験は、製品歩留りを低下させる原因となっている。
【０００７】
【発明が解決しようとする課題】この発明の目的は、上
記製品の多品種化が進展すると開発効率および生産効率
が低下する、という問題を解決し、多品種化が進展して
も開発効率および生産効率が低下しない半導体集積回路
装置を提供することにある。さらにこの発明は他の目的
は、製品歩留りを向上できるチップ選別方法を提供する
ことにある。
【０００８】上記目的を達成するために、この発明の第
１の態様は、第１の機能を有した第１の回路部および第
２の機能を有した第２の回路部を含む半導体集積回路部
と、前記第１の回路部あるいは第２の回路部を活性化さ
せる活性信号を生成する活性信号生成部とを持つ。そし
て、製品仕様を決定する決定信号を受け入れる受入手段
と、前記受入手段に接続され、前記決定信号に基いて製
品仕様を切り換える切り換え信号を生成する切換信号生
成部と、前記切換信号に基いて前記活性信号を第１の回
路部あるいは第２の回路部のいずれか一方に切り換えて
出力する活性信号切換手段と、をさらに具備することを
特徴としている。
【０００９】また、第２の態様は、情報を記憶するメモ
リセル群を含む複数のメモリセルアレイと、アドレス信
号を複数生成するアドレス信号生成手段と、少なくとも
前記情報を読み出す時、前記複数のメモリセルアレイの
うち活性化させるアレイを選択するメモリセルアレイ選
択手段と、前記複数のメモリセルアレイがまとめられて
メモリセルアレイブロックが構成され、少なくとも前記
情報を読み出す時、これらのブロックのうち活性化させ
るブロックを選択するメモリセルアレイブロック選択手
段とを持つ。そして、製品仕様を決定する決定信号を受
け入れる受入手段と、前記受入手段に接続され、前記決
定信号に基いて製品仕様を切り換える切換信号を生成す
る切換信号生成手段と、前記アドレス信号のうち一部の
アドレス信号および前記切り換え信号がそれぞれ供給さ
れ、前記切換信号に基いて供給された前記一部のアドレ
ス信号を前記メモリセルアレイ選択手段あるいは前記メ
モリセルアレイブロック選択手段のいずれか一方に切り
換えて出力するアドレス信号切換手段とを具備すること
を特徴としている。
【００１０】また、この発明のチップ選別方法は、半導
体チップが正常か否かを調べる選別試験およびメモリセ
ルの電荷保持特性を調べるポ−ズ試験を含む、半導体チ
ップを選別するチップ選別工程と、前記ポ−ズ試験の結
果に基いて、前記チップの製品仕様を変更する製品仕様
変更工程とを具備することを特徴としている。
【００１１】
【作用】この発明の第１の態様の装置では、製品仕様を
決定する決定信号を供給し、製品仕様に応じて前記集積
回路部の機能を変更するようにすることで、１つの装置
から複数品種の装置を得るようにしている。このため、
製品の仕様（品種）に合わせて回路設計者が１つ１つ回
路を設計する必要が無くなり、開発効率が向上する。さ
らに、様々な品種の製品各々で、ほぼ全ての製造工程を
共用でき、生産効率が向上する。
【００１２】また、第２の態様の装置では、製品仕様を
決定する決定信号を供給し、製品仕様に応じて一部のア
ドレス信号をメモリセルアレイ選択手段あるいはメモリ
セルアレイブロック選択手段のいずれか一方に切り換え
て出力するアドレス信号切換手段を具備することで、１
つのメモリ装置から、複数品種のメモリ装置を得るよう
にしている。このようなアドレス信号切換手段を具備す
る装置であると、前記決定信号に応じて、一度に活性化
されるメモリセルアレイの数を変えることができ、リフ
レッシュ・サイクル数の異なった製品を得ることができ
る。
【００１３】また、チップ選別方法では、選別工程にお
けるポ−ズ試験の結果に基いて、ポ−ズ時間に見合った
チップに製品の仕様を変更するようにすることで、従来
では不良とされていたチップを救済するようにしてい
る。このため、特に選別試験における歩留りの低下を改
善でき、製品の歩留りを向上できる。
【００１４】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。なお、この説明において、全図に渡り共
通部分には共通の参照符号を用いることで、重複説明は
避けることにする。
【００１５】図１は、この発明の第１の実施例に係わる
ＤＲＡＭのブロック図である。第１の実施例は、リフレ
ッシュ・サイクル数が２ｋｃｙｃｌｅのＤＲＡＭと、４
ｋｃｙｃｌｅのＤＲＡＭとが得られる例である。
【００１６】図１に示すように、メモリセルアレイ（以
下ＭＣＡと称す）１は、ＭＣＡ0 〜ＭＣＡ7 に８分割さ
れている。Ｘアドレス・バッファ群３は、アドレス入力
信号Ａinを受けて複数のＸアドレス信号を生成する。Ｘ
アドレス信号は、ＭＣＡ0 〜ＭＣＡ7 をそれぞれ分割動
作させるために、第１ＸアドレスＸ0 〜Ｘ8 と第２Ｘア
ドレスＸ9 ，Ｘ10とがそれぞれ設定され、さらに、製品
仕様を切り換えることを可能とするために、第３Ｘアド
レスＸ11が設定される。Ｘ１デコ−ダ５には第１Ｘアド
レスＸ0 〜Ｘ8 が供給される。Ｘ１デコ−ダ５は第１Ｘ
アドレスＸ0 〜Ｘ8 をデコ−ドし、ＭＣＡのワ−ド線
（ロウ）を選択する信号を出力する。Ｘ２デコ−ダ７に
は第２ＸアドレスＸ9 ，Ｘ10が供給され、さらに第３Ｘ
アドレスＸ11がアドレス切り換え部９を介してから供給
される。２ｋｃｙｃｌｅのＤＲＡＭとされた時、Ｘ２デ
コ−ダ７は、第２ＸアドレスＸ9 ，Ｘ10をデコ−ドし、
ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4 〜ＭＣ
Ａ7 のうちの１アレイとをそれぞれ同時に選択する信
号、およびセンスアンプ１１0 〜１１3 を選択する信
号、I/O センスアンプ群１３0 〜１３3 を選択する信号
をそれぞれ生成する。また、４ｋｃｙｃｌｅのＤＲＡＭ
とされた時には、Ｘ２デコ−ダ７は、第２ＸアドレスＸ
9 ，Ｘ10、および第３ＸアドレスＸ11をデコ−ドし、お
よびＭＣＡ0 〜ＭＣＡ7 のうち１アレイを選択する信
号、センスアンプ１１0 〜１１3 を選択する信号、I/O
センスアンプ群１３0 〜１３3 を選択する信号をそれぞ
れ出力する。尚、図１中、参照符号１５0 〜１５7 に示
されるブロックはワ−ド線駆動回路であり、参照符号１
７0 〜１７3 に示されるブロックはセンスアンプ駆動回
路である。Ｙアドレス・バッファ群１９は、アドレス入
力信号Ａinを受けて複数のＹアドレス信号を生成する。
Ｙアドレス信号は、第１ＹアドレスＹ1 〜Ｙ11と第２Ｙ
アドレスＹ0 とがそれぞれ設定されている。Ｙ１デコ−
ダ２１には第１ＹアドレスＹ1 〜Ｙ11が供給される。Ｙ
１デコ−ダ２１は第１ＹアドレスＹ1 〜Ｙ11をデコ−ド
し、ＭＣＡのビット線（カラム）を選択する信号を出力
する。Ｙ２デコ−ダ２３は第２ＹアドレスＹ0 をデコ−
ドし、I/O センスアンプ群１３が含むI/O センスアンプ
のうち例えば１つを選択する信号を出力する。
【００１７】図１に示すＤＲＡＭには、製品の仕様を半
永久的に決定する製品仕様決定部２５が設けられてい
る。製品仕様決定部２５は、製品仕様を半永久的に決定
するための製品仕様決定信号ＳＤＳを受け入れる受入部
２７と、この決定信号受入部２７に接続され、信号ＳＤ
Ｓに基いて製品仕様を切り換える内部切換信号φ２、φ
４をそれぞれ生成する切換信号生成部２９と、信号φ
２、φ４に基いてアドレス信号の行き先を切り換えるア
ドレス信号切換部９とにより、構成されている。次に、
製品仕様決定部２５の動作について説明する。
【００１８】まず、製品仕様決定信号ＳＤＳが２ｋｃｙ
ｃｌｅリフレッシュ製品を指定する信号である場合、切
換信号生成部２９は、信号ＳＤＳに基いて２ｋｃｙｃｌ
ｅリフレッシュ製品切り換え信号φ２を生成し、アドレ
ス信号切換部９およびI/O センスアンプ制御回路３１に
それぞれ出力する。アドレス信号切換部９は、信号φ２
に基いて第３ＸアドレスＸ11をアドレスＸ11Y に切り換
え、I/O センスアンプ制御回路３１に出力する。
【００１９】また、製品仕様決定信号ＳＤＳが４ｋｃｙ
ｃｌｅリフレッシュ製品を指定する信号である場合、切
換信号生成部２９は、信号ＳＤＳに基いて４ｋｃｙｃｌ
ｅリフレッシュ製品切り換え信号φ４を生成し、アドレ
ス信号切換部９およびＸ２デコ−ダ７に出力する。アド
レス信号切換部９は、信号φ４に基いて第３Ｘアドレス
Ｘ11をアドレスＸ11X に切り換え、Ｘ２デコ−ダ７に出
力する。また、信号φ２と信号φ４とは例えば互いに相
補的な関係を持つ。切換信号生成部２９は、信号φ２の
レベルが反転した信号をI/O センスアンプ制御回路３１
に出力する。次に、２ｋｃｙｃｌｅリフレッシュ製品と
４ｋｃｙｃｌｅリフレッシュ製品とのデ−タ読み出し動
作についてそれぞれ説明する。まず、２ｋｃｙｃｌｅリ
フレッシュ製品の読み出し動作について説明する。
【００２０】２ｋｃｙｃｌｅリフレッシュ製品の場合に
は、I/O センスアンプ制御回路３１にアドレスＸ11Y が
供給される。これにより制御回路３１は活性化される。
I/Oセンスアンプ制御回路３１は、I/O センスアンプ１
３0 、１３1 のペア、または１３2 、１３3 のペアのい
ずれかを選択する信号を生成する。また、Ｘ２デコ−ダ
７は、ＭＣＡ0 〜ＭＣＡ3 のうちの１アレイとＭＣＡ4
〜ＭＣＡ7 のうちの１アレイとをそれぞれ同時に選択す
る信号を生成する。最終的にデ−タを出力するI/O セン
スアンプ群は、Ｘ２デコ−ダ７によって選択され、かつ
制御回路３１によって選択されたものとなる。デ−タの
読み出しは、Ｙアドレス・バッファ群１９で生成された
第１ＹアドレスをＹ１デコ−ダ２１でデコ−ドし、メモ
リセルから出力された情報を上記最終的にデ−タを出力
するI/O センスアンプ群で増幅してデ−タ出力回路３３
から出力信号Ｄｏｕｔとして出力することで成される。
なお、図１中、参照符号３５により示されるブロック
は、入力信号Ｄｉｎが入力されるデ−タ入力回路であ
る。次に、４ｋｃｙｃｌｅリフレッシュ製品の読み出し
動作について説明する。
【００２１】４ｋｃｙｃｌｅリフレッシュ製品の場合に
は、I/O センスアンプ制御回路３１に代えてＸ２デコ−
ダ７にアドレスＸ11X が供給される。この時、Ｘ２デコ
−ダ７は、ＭＣＡ0 〜ＭＣＡ7 のうち１アレイのみを活
性化する信号を生成する。制御回路３１は、信号φ２の
レベルが反転したことを受けて、この反転信号に基いて
I/O センスアンプ制御回路３１は、I/O センスアンプ１
３0 、１３1 のペア、または１３2 、１３3 のペアのい
ずれかを選択する信号を生成する。最終的に活性化され
るI/O センスアンプ１３は、Ｘ２デコ−ダ７によって選
択され、かつ制御回路３１によって選択されたものとな
る。
【００２２】以上のように、リフレッシュサイクルに応
じて、切換部９で第３ＸアドレスＸ11を、Ｘ11X 、また
はＸ11Y のいずれかに切り換えることによって、１つの
チップで異なるリフレッシュサイクルに対応できる半導
体集積回路装置を実現できる。 また、リフレッシュ動
作は、ワ−ド線を選択するとともにセンスアンプ１１0
〜１１3 を動作させることによって成される。
【００２３】図１に示すＤＲＡＭには、カウンタ・リフ
レッシュ回路群３７が設けられている。カウンタ・リフ
レッシュ回路群３７中にはカウンタ回路３９が含まれて
いる。カウンタ回路３９には、カウント開始を指示する
信号ＣＴＲＳおよび切換信号φ２、φ４が供給される。
カウンタ回路３９は、信号ＣＴＲＳに基いて、Ｘアドレ
スＸ0 〜Ｘ11を順次カウント・アップするカウンタ出力
信号Ｃ0 〜Ｃ11を出力し、さらに信号φ２、φ４に基い
て、出力信号Ｃ0 〜Ｃ11の信号数を変化させる。これ
は、２ｋｃｙｃｌｅの製品と４ｋｃｙｃｌｅの製品とで
は、ロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ
−ダ７）に入力されるＸアドレスの数が異なるため、Ｘ
アドレスの数とカウンタ出力信号の数とを互いに合わせ
るために行なわれる。この実施例では切換信号φ２が供
給された時、カウンタ回路３９は信号Ｃ11を出力しな
い。これは、２ｋｃｙｃｌｅ製品時、第３ＸアドレスＸ
11がロウ系のデコ−ダ（Ｘ１デコ−ダ５およびＸ２デコ
−ダ７）に入力されなくなるので、第３ＸアドレスＸ11
を無視するためである。また、切換信号φ４が供給され
た時（あるいは切換信号φ２のレベルが反転されて供給
された時）、カウンタ回路３９は信号Ｃ11を出力する。
【００２４】図１に示すＤＲＡＭには、ワ−ド線昇圧部
４１が設けられている。ワ−ド線昇圧部４１には切換信
号φ２、φ４、昇圧信号φWLがそれぞれ供給される。ワ
−ド線昇圧部４１は、昇圧信号φWLに基いてワ−ド線の
電位を昇圧させる。図１中参照符号４３に示される部分
は、昇圧された電位が供給される昇圧線である。この発
明では、さらに信号φ２、φ４に基いてワ−ド線昇圧容
量を変化させる。これは、２ｋｃｙｃｌｅの製品と４ｋ
ｃｙｃｌｅの製品とでは、一度に活性化するワ−ド線の
数が異なるため、ワ−ド線の負荷容量の変化に応じて、
ワ−ド線昇圧容量のレベルを最適化するために行なわれ
る。２ｋｃｙｃｌｅ製品の時には、ＭＣＡが２つ選ばれ
るため、活性化されるワ−ド線の数が増えて負荷容量が
増加する。この増加分を補償するため、２ｋｃｙｃｌｅ
製品時、ワ−ド線昇圧部４１は、切換信号φ２に基いて
ワ−ド線昇圧容量を増加させる。また、切換信号φ４が
供給された時（あるいは切換信号φ２のレベルが反転さ
れて供給された時；４ｋｃｙｃｌｅ製品時）、ワ−ド線
昇圧部４１は、２ｋｃｙｃｌｅ製品時よりもワ−ド線昇
圧容量を減少させる。
【００２５】図１に示すＤＲＡＭには、周辺回路として
／ＲＡＳ（以下“／”は反転信号を示す記号として用い
る）系回路群４５、／ＣＡＳ系回路群４７、／ＷＥ系回
路群４９を含んでいる。これらの回路群の詳細は、本明
細書では省略する。図２は、製品仕様決定部２５の具体
的な構成を示す回路図である。
【００２６】図２に示すように、受入部２７は出力端５
１に接続されたパッドＰと、出力端５１とパッドＰとの
相互接続点に一端を接続し他端を接地ＧＮＤに接続した
抵抗Ｒとにより、構成されている。受入部２７は、パッ
ドＰに高電位ＶＣＣが印加されたワイヤをボンディング
する（決定信号ＳＤＳが“Ｈ”レベル）か否か（決定信
号ＳＤＳが“Ｌ”レベル）によって、その出力端５１を
“Ｈ”レベル、または“Ｌ”レベルのいずれかに設定で
きる。出力端５１は切換信号生成部２９の入力端５３に
接続されている。
【００２７】切換信号生成部２９は、入力端５３に入力
を接続した第１のインバ−タ５５と、この第１のインバ
−タ５５の出力に入力を接続した第２のインバ−タ５７
とにより、構成されている。インバ−タ５５の出力は第
１のリフレッシュ切換信号φ２として抽出され、インバ
−タ５７の出力は第２のリフレッシュ切換信号φ４とし
て抽出される。
【００２８】アドレス切換部９は、ゲ−トに切換信号φ
２またはφ４が供給されるＮチャネル型ＭＯＳＦＥＴ
（以下ＮＭＯＳと称す）およびＰチャネル型ＭＯＳＦＥ
Ｔ（以下ＰＭＯＳと称す）で成るスイッチ（トランスフ
ァ・ゲ−ト）５９1 〜５９4 により、構成される。Ｘア
ドレス・バッファ群３からは、アドレス信号Ａ11R （Ｘ
11）、およびその反転信号／Ａ11R （／Ｘ11）がそれぞ
れ出力される。アドレス信号Ａ11R （Ｘ11）はスイッチ
５９1 、５９2 の一端に供給される。スイッチ５９1 の
他端はＸ２デコ−ダ７に、スイッチ５９2 の他端はI/O
センスアンプ制御回路３１にそれぞれ接続されている。
また反転信号／Ａ11R （／Ｘ11）はスイッチ５９3 、５
９4 の一端に供給される。スイッチ５９3 の他端はＸ２
デコ−ダ７に、スイッチ５９4 の他端はI/O センスアン
プ制御回路３１にそれぞれ接続されている。
【００２９】スイッチ５９1 のＰＭＯＳ、スイッチ５９
2 のＮＭＯＳ、スイッチ５９3 のＰＭＯＳ、スイッチ５
９4 のＮＭＯＳのゲ−トはそれぞれ、インバ−タ５５の
出力に接続される。スイッチ５９1 のＮＭＯＳ、スイッ
チ５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイ
ッチ５９4 のＰＭＯＳのゲ−トはそれぞれ、インバ−タ
５７の出力に接続される。
【００３０】このような接続であると、スイッチ５９1
および５９3 のペア、およびスイッチ５９2 および５９
4 のペアのいずれかが選択されて動作するようになる。
例えばインバ−タ５５の出力が“Ｈ”レベル、インバ−
タ５７の出力が“Ｌ”レベルの時（２ｋｃｙｃｌｅリフ
レッシュ製品）には、スイッチ５９2 およびスイッチ５
９4 がオンし、アドレス信号Ａ11R 、その反転信号／Ａ
11R がそれぞれ、アドレスＸ11Y 、／Ｘ11Y としてI/O
センスアンプ制御回路３１に供給される。
【００３１】反対にインバ−タ５５の出力が“Ｌ”レベ
ル、インバ−タ５７の出力が“Ｈ”レベルの時（４ｋｃ
ｙｃｌｅリフレッシュ製品）には、スイッチ５９1 およ
びスイッチ５９3 がオンし、アドレス信号Ａ11R 、その
反転信号／Ａ11R がそれぞれ、アドレスＸ11X 、／Ｘ11
X としてＸ２デコ−ダ７に供給される。
【００３２】以上のように、製品仕様決定部２５は、パ
ッドＰに高電位ＶＣＣが印加されたワイヤをボンディン
グするか否かによって、アドレス信号Ａ11R およびその
反転信号／Ａ11R を、Ｘ２デコ−ダ７、およびI/O セン
スアンプ制御回路３１のいずれかに切り換えて出力す
る。図３は、受入部２７のその他の構成を示す回路図で
ある。
【００３３】図２に示した受入部２７を、図３に示すよ
うな構成としても良い。すなわち、高電位ＶＣＣに抵抗
Ｒの一端を接続し、この抵抗Ｒの他端をフュ−ズＦの一
端に接続し、このフュ−ズＦの他端を接地ＧＮＤに接続
する。抵抗Ｒとフュ−ズＦとの相互接続点に出力端５１
を接続する。
【００３４】上記構成の受入部２７においては、フュ−
ズＦを切断すると出力端５１を“Ｈ”レベルに設定で
き、フュ−ズＦを切断しなければ出力端５１を“Ｌ”レ
ベルに設定できる。従って、図３に示す受入部２７は、
図２に示す受入部２７と同様な動作をする。図４は、図
１に示すカウンタ回路３９のブロック図である。
【００３５】図４に示すように、カウンタ回路３９は、
カウンタ６１0 〜６１11により構成されている。最下位
のカウンタ６１0 には、カウント開始を指示する信号Ｃ
ＴＲＳおよびその反転信号ＢＣＴＲＳが供給される。カ
ウンタ６１0 は、信号ＣＴＲＳおよび反転信号ＢＣＴＲ
Ｓに基いてカウンタ出力信号Ｃ0 およびその反転信号Ｂ
Ｃ0 を出力する。次段のカウンタ６１1 には、前段のカ
ウンタ６１0 の出力（信号Ｃ0 および反転信号ＢＣ0 ）
が供給される。カウンタ６１1 は、信号Ｃ0 および反転
信号ＢＣ0 に基いてカウンタ出力信号Ｃ1 およびその反
転信号ＢＣ1 を出力する。このように、カウンタ６１1
〜６１11はそれぞれ、前段のカウンタの出力を取り込
み、取り込まれた信号に基いて信号Ｃ1 〜Ｃ11、反転Ｂ
Ｃ1 〜ＢＣ11を順次出力する。最上位のカウンタ６１11
には、図示せぬ前段のカウンタ６１10の出力（信号Ｃ10
および反転信号ＢＣ10）、および切換信号φ４が供給さ
れる。カウンタ６１11は、切換信号φ４が例えば“Ｈ”
レベルで供給された時（４ｋｃｙｃｌｅリフレッシュ製
品）のみ、信号Ｃ10および反転信号ＢＣ10に基いてカウ
ンタ出力信号Ｃ11およびその反転信号ＢＣ11を出力す
る。カウンタ６１11は、切換信号φ４が例えば“Ｌ”レ
ベルで供給された時（２ｋｃｙｃｌｅリフレッシュ製
品）には信号Ｃ11および反転信号ＢＣ11を出力しない。
従って、２ｋｃｙｃｌｅリフレッシュ製品では、カウン
タ６１11の出力は無視されるようになる。図５は、図４
に示すカウンタ回路３９の具体的な構成を示す回路図で
ある。
【００３６】カウンタ６１0 〜６１10までの回路構成は
同一である。従って、本明細書では、カウンタ６１0 、
カウンタ６１1 、および最上位カウンタ６１11のみを説
明することにする。図５（ａ）および（ｂ）はそれぞ
れ、カウンタ６１0 、カウンタ６１1 の回路図である。
【００３７】図５（ａ）に示すように、クロックド・イ
ンバ−タ６３0 の出力は、インバ−タ６５0 の入力に接
続されている（ノ−ドａ１）。インバ−タ６５0 の出力
は、ＰＭＯＳ６７0 、およびＮＭＯＳ６９0 のゲ−トに
接続されている。ＰＭＯＳ６７0 のドレインとＮＭＯＳ
６９0 のドレインは、互いに接続されている（ノ−ドａ
２）。ＰＭＯＳ６７0 のソ−スはＰＭＯＳ７１0 のドレ
インに接続され、ＰＭＯＳ７１0 のソ−スは高電位電源
に接続されている。ＰＭＯＳ７１0 のゲ−トには信号Ｃ
ＴＲＳが供給される。ＮＭＯＳ６９0 のソ−スはＮＭＯ
Ｓ７３0 のドレインに接続され、ＮＭＯＳ７３0 のソ−
スは低電位電源（例えば接地）に接続されている。ＮＭ
ＯＳ７３0 のゲ−トには反転信号ＢＣＴＲＳが供給され
る。ノ−ドａ２は、ノ−ドａ１に接続されるとともにク
ロックド・インバ−タ７５0 の入力に接続されている。
クロックド・インバ−タ７５0 は、クロックド・インバ
−タ６３0 とは逆相のクロックで駆動される。クロック
ド・インバ−タ７５0 の出力は、インバ−タ７７0 の入
力に接続されている（ノ−ドａ３）。インバ−タ７７0
の出力は、ＰＭＯＳ７９0 、およびＮＭＯＳ８１0 のゲ
−トに接続されている（ノ−ドａ４）。ＰＭＯＳ７９0
のドレインとＮＭＯＳ８１0 のドレインは互いに接続さ
れている（ノ−ドａ５）。ＰＭＯＳ７９0 のソ−スはＰ
ＭＯＳ８３0のドレインに接続され、ＰＭＯＳ８３0 の
ソ−スは高電位電源に接続されている。ＰＭＯＳ８３0
のゲ−トには反転信号ＢＣＴＲＳが供給される。ＮＭＯ
Ｓ８１0 のソ−スはＮＭＯＳ８５0 のドレインに接続さ
れ、ＮＭＯＳ８５0 のソ−スは、低電位電源（例えば接
地）に接続されている。ＮＭＯＳ８５0 のゲ−トには信
号ＣＴＲＳが供給される。ノ−ドａ５はノ−ドａ３に接
続されている。ノ−ドａ４は、カウンタ出力信号端子Ｃ
ｊ（Ｃ0 ）に接続されている（ノ−ドａ６）。ノ−ドａ
６は、インバ−タ８７0 の入力に接続されている（ノ−
ドａ７）。インバ−タ８７0 の出力は、反転カウンタ出
力信号端子ＢＣｊ（ＢＣ0 ）に接続されている。ノ−ド
ａ７は、インバ−タ６３0 の入力に接続されている。図
５（ｂ）についての説明は省略する。図５（ｂ）に示す
構成は図５（ａ）に示す構成と、入力信号（Ｃｊ−１、
ＢＣｊ−１）および出力信号（Ｃｊ、ＢＣｊ）が相違す
るだけで、その他の構成はほぼ同一である。次に、最上
位カウンタ６１11について説明する。
【００３８】図５（ｃ）に示すように、ノ−ドａ２はＰ
ＭＯＳ８９11のゲ−トに接続されるとともに（ノ−ドａ
８）、ＮＭＯＳ９１11のゲ−トに接続されている。ノ−
ドａ８はノ−ドａ１に接続されている。ＰＭＯＳ８９11
のドレインは、ＰＭＯＳ９３11のソ−スに接続され、そ
のソ−スは高電位電源に接続されている。ＰＭＯＳ９３
11のゲ−トには信号Ｃｊ−１（Ｃ10）が供給される。Ｎ
ＭＯＳ９１11のドレインはＮＭＯＳ９５11のソ−スに接
続され、そのソ−スはＮＭＯＳ９７11のドレインに接続
されている。ＮＭＯＳ９５11のゲ−トには反転信号ＢＣ
ｊ−１（Ｃ10）が供給される。ＰＭＯＳ９３11のドレイ
ンとＮＭＯＳ９５11とは互いに接続されている（ノ−ド
ａ９）。ノ−ドａ８はＰＭＯＳ９９11のドレインに接続
され、ＰＭＯＳ９９11のソ−スは高電位電源に接続され
ている。ＰＭＯＳ９９11のゲ−ト、およびＮＭＯＳ９７
11のゲ−トには切換信号φ４が供給される。ノ−ドａ８
はノ−ドａ３に接続されている。次に、図５に示すカウ
ンタの動作について説明する。
【００３９】まず、初段のカウンタ６１0 に、信号Ｃｊ
−１（ＣＴＲＳ）、反転信号ＢＣｊ−１（ＢＣＴＲＳ）
が供給され、クロックド・インバ−タ６３0 、およびＰ
ＭＯＳ７９0 、８３0 、ＮＭＯＳ８１0 、８５0 により
構成されるクロックド・インバ−タ１０１0 がオンした
と仮定する。この時、クロックド・インバ−タ７５0、
およびＰＭＯＳ６７0 、７１0 、ＮＭＯＳ６９0 、７３
0 により構成されるクロックド・インバ−タ１０３
0 は、上記クロックド・インバ−タ６３0 と逆相のクロ
ックが入力されるのでオフしている。この結果、インバ
−タ７７0 とクロックド・インバ−タ１０１0 とで構成
されるラッチ回路に、ノ−ドａ４を“Ｈ”レベルとする
信号がラッチされる。従って、カウンタ出力信号端子Ｃ
ｊからは、“Ｈ”レベルの信号（Ｃ0 ）が出力され、ま
た、反転カウンタ出力信号端子ＢＣｊからは、“Ｌ”レ
ベルの信号（ＢＣ0 ）が出力される。さらに、上記クロ
ックの信号レベルが反転した場合には、クロックド・イ
ンバ−タ６３0 、１０１0 はオフし、クロックド・イン
バ−タ７５0 、１０３0 がオンする。この結果、インバ
−タ６５0 とクロックド・インバ−タ１０３0 とで構成
されるラッチ回路に、ノ−ドａ２を“Ｌ”レベルとする
信号がラッチされる。ノ−ドａ２が“Ｌ”レベルである
と、クロックド・インバ−タ７５0 は“Ｈ”レベルの信
号を出力するので、ノ−ドａ４は“Ｌ”レベルとなる。
従って、カウンタ出力信号端子Ｃｊからは、上記とは信
号レベルが反転した“Ｌ”レベルの信号（Ｃ0 ）が出力
され、反転カウンタ出力信号端子ＢＣｊからは、同様に
信号レベルが反転した“Ｈ”レベルの信号（ＢＣ0 ）が
出力される。次段のカウンタ６１1 は、上記出力信号Ｃ
0 、ＢＣ0 が供給されることにより、駆動される。カウ
ンタ６１1 以降のカウンタ６１2 〜６１10の動作も同様
である。そして、第１１段目のカウンタ６１10が信号Ｃ
10、ＢＣ10を出力すると、これらの信号に基いて最終段
のカウンタ６１11が駆動される。カウンタ６１11では、
ＰＭＯＳ８９11、９３11、ＮＭＯＳ９１11、９５11で構
成されるクロックド・インバ−タ７５11への低電位の供
給が、ＮＭＯＳ９７11を介して行われる。ＮＭＯＳ９７
11のゲ−トには切換信号φ４が供給される。クロックド
・インバ−タ７５11は、切換信号が“Ｌ”レベルである
とＮＭＯＳ９７11がオフするので動作しない。従って、
カウンタ６１11は、切換信号φ４が“Ｈ”レベルの時の
み、有効なカウンタ出力信号Ｃｊ（Ｃ11）および反転出
力信号ＢＣｊ（ＢＣ11）を出力する。図６（ａ）〜
（ｂ）は、図１に示すワ−ド線昇圧部４１の具体的な構
成を示す回路図である。
【００４０】図６（ａ）に示すように、ワ−ド線昇圧部
４１は、第１の昇圧用キャパシタ１０５1 、および第２
の昇圧用キャパシタ１０５2 を含んでいる。第１、第２
の昇圧用キャパシタ１０５1 、１０５2 の一方の電極は
それぞれ、昇圧線４３に接続されている。昇圧線４３
は、図１に示すワ−ド線駆動回路１５0 〜１５7 に接続
される。キャパシタ１０５1 の他方の電極は、第１のワ
−ド線昇圧回路１０７1の出力に接続され、キャパシタ
１０５2 の他方の電極は、第２のワ−ド線昇圧回路１０
７2 の出力に接続されている。第１のワ−ド線昇圧回路
１０７1 の入力には昇圧信号φWLが供給される。第２の
ワ−ド線昇圧回路１０７2 の入力はＡＮＤゲ−ト１０９
の出力に接続されている。ＡＮＤゲ−ト１０９の入力に
は、昇圧信号φWLおよび切換信号φ２がそれぞれ供給さ
れる。昇圧回路１０７1 および昇圧回路１０７2 は、入
力と出力との間に直列に接続された２つのインバ−タで
構成されている。
【００４１】次に図６に示すワ−ド線昇圧部４１の動作
について説明する。昇圧信号φWLおよび切換信号φ２が
ともに“Ｈ”レベルの時（２ｋｃｙｃｌｅ製品の時）、
昇圧回路１０７1 、１０７2 がともに活性化される。ま
た、切換信号φ２が“Ｌ”レベルである時（４ｋｃｙｃ
ｌｅ製品の時）、昇圧回路１０７1 のみが活性化され
る。従って、昇圧部４１は、２ｋｃｙｃｌｅ製品の時、
４ｋｃｙｃｌｅ製品の時よりもワ−ド線容量を増加させ
る。
【００４２】尚、図６（ｂ）に示すように、昇圧部４１
は、昇圧回路１０７2 を入力と出力との間に接続された
もので構成し、その入力にＮＡＮＤゲ−ト１１１を接続
するようにして、構成されても良い。図６（ｂ）に示す
昇圧部４１は、図６（ａ）に示す昇圧部４１と同様な動
作をする。図７は、ワ−ド線昇圧部４１のその他の構成
を示すブロック図である。
【００４３】図７に示すように、第２の昇圧用キャパシ
タ１０５2 に接続される昇圧線４３´を、マスク・オプ
ションとしても良い。即ち、製造工程において、昇圧線
４３を構成する導電層のパタ−ニングを、第１の昇圧用
キャパシタ１０５1 のみに接続される昇圧線４３のパタ
−ンを有するマスクか、あるいは第２の昇圧用キャパシ
タ１０５2 にも接続される昇圧線４３´のパタ−ンも有
するマスクかを使い分けるようにしても良い。図８は、
図１に示すＸ２デコ−ダ７の具体的な構成を示す回路図
である。
【００４４】図８に示すように、ＡＮＤゲ−ト１１３0
〜１１３7 がそれぞれ設けられている。ＡＮＤゲ−ト１
１３0 〜１１３7 の入力にはそれぞれ、第２Ｘアドレス
Ｘ9（／Ｘ9 ）、Ｘ10（／Ｘ10）、およびアドレス（第
３Ｘアドレス）Ｘ11X （／Ｘ11X ）が供給される。ＡＮ
Ｄゲ−ト１１３0 〜１１３7 の第３Ｘアドレス入力に
は、ＰＭＯＳ１１５0 〜１１５7 のソ−スまたはドレイ
ンが接続されている。ＰＭＯＳ１１５0 〜１１５7 のゲ
−トには切換信号φ４が供給される。ＡＮＤゲ−ト１１
３0 〜１１３7 の出力ＣＢＳ０〜ＣＢＳ７はそれぞれ、
セルアレイブロック選択信号として抽出される。次に、
Ｘ２デコ−ダ７の動作について説明する。
【００４５】まず、切換信号φ４が“Ｌ”レベルの時
（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１５0 〜１１５
7 がそれぞれオンするので、第３Ｘアドレス入力は常に
“Ｌ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ
11X および／Ｘ11X ）は無視される。切換信号φ４が
“Ｈ”レベルの時（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ
１１５0 〜１１５7 はそれぞれオフするので、第３Ｘア
ドレス入力には活性化する。この結果、ＡＮＤゲ−ト１
１３0 〜１１３7 には、アドレスＸ11X および／Ｘ11X
が取り込まれるようになる。図９は、図１に示すI/O セ
ンスアンプ群１３およびI/O センスアンプ制御回路３１
の具体的な構成を示す回路図である。
【００４６】図９に示すように、I/O センスアンプ制御
回路３１は、ＡＮＤゲ−ト１１７0、１１７1 を含んで
いる。ＡＮＤゲ−ト１１７0 、１１７1 それぞれの入力
には、I/O センスタイミング信号φIOS およびアドレス
Ｘ11Y が供給される。ＡＮＤゲ−ト１１７0 、１１７1
の第３Ｘアドレス入力には、ＰＭＯＳ１１９0 、１１９
1 のソ−スまたはドレインが接続されている。ＰＭＯＳ
１１９0 、１１９1 のゲ−トには切換信号φ２が供給さ
れる。ＡＮＤゲ−ト１１７0 および１１７1 の出力φS0
1 、φS23 はそれぞれ、I/O センスアンプ群１３0 〜１
３3 を選択するI/O センスアンプ群選択信号として抽出
される。次に、I/O センスアンプ制御回路３１の動作に
ついて説明する。
【００４７】まず、切換信号φ２が“Ｌ”レベルの時
（４ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９
1 がそれぞれオンするので、第３Ｘアドレス入力は常に
“Ｌ”レベルとなる。従って、第３Ｘアドレス入力（Ｘ
11X および／Ｘ11X ）は無視される。
【００４８】また、切換信号φ２が“Ｈ”レベルの時
（２ｋｃｙｃｌｅ製品時）、ＰＭＯＳ１１９0 、１１９
1 はそれぞれオフするので、第３Ｘアドレス入力は活性
化する。この結果、ＡＮＤゲ−ト１１３0 〜１１３7 に
は、アドレスＸ11X および／Ｘ11X が取り込まれるよう
になる。また、図９にはI/O センスアンプ群１３0 〜１
３3 の主要部が示されている。
【００４９】図９に示すように、I/O センスアンプ群１
３0 〜１３3 はおのおの、ＯＲゲ−ト１２１0 〜１２１
3 と、ＡＮＤゲ−ト１２３0 〜１２３3 を含んでいる。
【００５０】ＯＲゲ−ト１２１0 〜１２１3 の入力には
それぞれ、ブロック選択信号ＣＢＳ０〜ＣＢＳ７が供給
される。ＡＮＤゲ−ト１２３0 〜１２３3 の入力にはそ
れぞれ、ＯＲゲ−ト１２１0 〜１２１3 の出力およびI/
O センスアンプ選択信号φS01、φS23 が供給される。
ＡＮＤゲ−ト１２３0 〜１２３3 の出力は、I/O センス
タイミング信号φIOS0〜φIOS3として抽出される。次
に、この発明の第２の実施例について説明する。
【００５１】図１０は、この発明の第２の実施例に係わ
るＤＲＡＭのブロック図である。図１０は、特に製品仕
様決定部２５を示している。図１に示したＤＲＡＭは、
ＸアドレスおよびＹアドレスそれぞれの割り付け方法が
変わらない装置、例えば×１ビット構成のＤＲＡＭであ
る。そして、図１に示した１つのＤＲＡＭからは、リフ
レッシュ・サイクルが異なる２種類の製品が実現され
た。
【００５２】しかし、リフレッシュ・サイクルが変わる
と、ＸアドレスおよびＹアドレスそれぞれの割り付け方
法も変わる装置もある。例えば×４ビット、×８ビッ
ト、×１６ビット等、多ビット構成のＤＲＡＭである。
多ビット構成のＤＲＡＭでは、リフレッシュ・サイクル
が変わると、Ｘアドレスの数およびＹアドレスの数が変
わる。このため、多ビット構成のＤＲＡＭにおいて、リ
フレッシュ・サイクルが異なる複数種類の製品を実現す
る場合には、リフレッシュ・サイクルの違いに応じてＸ
アドレスおよびＹアドレスそれぞれの割り付けも変える
ことが必要となる。第２の実施例に係わるＤＲＡＭは、
リフレッシュ・サイクルの違いに応じて上記アドレスの
割り付けを変えられる装置である。
【００５３】図１０は×４ビットのＤＲＡＭを示してい
る。×４ビットでリフレッシュ・サイクルが２ｋｃｙｃ
ｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数と
が同じ、即ち、アドレスが対称である。例えばＸアドレ
スがＸ0 〜Ｘ10、ＹアドレスがＹ0 〜Ｙ10である。しか
し、×４ビットでリフレッシュ・サイクルが４ｋｃｙｃ
ｌｅのＤＲＡＭではＸアドレスの数とＹアドレスの数と
が互いに異なり、アドレスが非対称となる。例えばＸア
ドレスがＸ0 〜Ｘ11、ＹアドレスがＹ0 〜Ｙ9である。
【００５４】図１０に示すＤＲＡＭでは、リフレッシュ
・サイクルを４ｋｃｙｃｌｅとする場合、ＸアドレスＸ
11を、アドレス切換部９でアドレスＸ11X に切り換え、
Ｘ２デコ−ダ７に供給する。この時、ＹアドレスＹ10
は、Ｙアドレス・バッファ群１９から出力されないよう
にしておく。この点については、後の実施例において詳
細に説明する。
【００５５】また、リフレッシュ・サイクルを２ｋｃｙ
ｃｌｅとする時、ＹアドレスＹ10を、アドレス切換部９
でアドレスＸ11Y に切り換え、I/O センスアンプ制御回
路３１に供給する。この時、ＸアドレスＸ11は、Ｘアド
レス・バッファ群３から出力されないようにしておく。
この点についても、ＹアドレスＹ10と同様、後の実施例
において詳細に説明する。図１１は、図１０に示す製品
仕様決定部２５の回路図である。
【００５６】図１１に示すように、アドレス切換部９
は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（ト
ランスファ・ゲ−ト）５９1 〜５９4 を含んでいる。Ｘ
アドレスＸ11（Ａ11R ）、／Ｘ11（／Ａ11R ）はそれぞ
れスイッチ５９1 、５９3 に供給され、ＹアドレスＹ10
（Ａ10C ）、／Ｙ10（／Ａ10C ）はそれぞれスイッチ５
９2 、５９4 に供給される。従って、切換信号φ２が
“Ｈ”レベル、切換信号φ４が“Ｌ”レベルの時（２ｋ
ｃｙｃｌｅリフレッシュ製品）、ＹアドレスＹ10、／Ｙ
10は、スイッチ５９2 、５９4 を介して、アドレスＸ11
Y 、／Ｘ11Y としてI/O センスアンプ制御回路３１に供
給される。
【００５７】また、切換信号φ２が“Ｌ”レベル、切換
信号φ４が“Ｈ”レベルの時（４ｋｃｙｃｌｅリフレッ
シュ製品）、ＸアドレスＸ11、／Ｘ11は、スイッチ５９
1 、５９3 を介して、アドレスＸ11X 、／Ｘ11X として
Ｘ２デコ−ダ７に供給される。 尚、×８ビット、×１
６ビット等の装置においても、同様の考え方を適用し
て、実現することができる。次に、この発明の第３の実
施例について説明する。
【００５８】図１２は、この発明の第３の実施例に係わ
るＤＲＡＭのブロック図である。図１２は、特に製品仕
様決定部２５を示している。第３の実施例に係わるＤＲ
ＡＭは、リフレッシュ・サイクルを変えられ、さらにビ
ット構成をも変えられる装置である。例えば、１つのＤ
ＲＡＭから２ｋｃｙｃｌｅで×１ビット製品、４ｋｃｙ
ｃｌｅで×１ビット製品、２ｋｃｙｃｌｅで×４ビット
製品、４ｋｃｙｃｌｅで×４ビット製品の４種類の製品
を実現する場合の実施例である。図１２に示すように、
アドレス切換部９は、切換信号φ２、φ４に基いてアド
レスＹ10Y をカラム系デコ−ダ１２７に出力する。
【００５９】図１２に示すＤＲＡＭでは、リフレッシュ
・サイクルを２ｋｃｙｃｌｅで×１ビット構成とする場
合、アドレス切換部９は、切換信号φ２、φ４に基いて
Ｘアドレス信号Ｘ11をアドレスＹ10Y に切り換え、カラ
ム系デコ−ダ１２７にアドレスＹ10Y を出力する。
【００６０】また、リフレッシュ・サイクルを４ｋｃｙ
ｃｌｅで×１ビット構成とする場合、アドレス切換部９
は、切換信号φ２、φ４に基いてＹアドレス信号Ｙ10を
アドレスＹ10Y に切り換え、カラム系デコ−ダ１２７に
アドレスＹ10Y を出力する。
【００６１】また、リフレッシュ・サイクルを２ｋｃｙ
ｃｌｅで×４ビット構成、および４ｋｃｙｃｌｅで×４
ビット構成とする場合、アドレス切換部９を、アドレス
Ｙ10Y が出力されないようにしておく。または、アドレ
ス切換部９とカラム系デコ−ダとの間に、×４ビット構
成を指定する信号に基いて、アドレスＹ10Y を無視する
ような回路を接続しておく。
【００６２】このように、アドレス切換部９を、×１ビ
ット構成の時、切換信号φ２、φ４に基いてＸアドレス
またはＹアドレスからアドレスＹ10Y を生成し、×４ビ
ット構成の時、切換信号φ２、φ４に係らずにアドレス
Ｙ10Y を無視するように構成することで、リフレッシュ
・サイクルを変えられ、かつビット構成をも変えられる
ＤＲＡＭを実現できる。図１３は、図１２に示す製品仕
様決定部２５の回路図である。
【００６３】図１３に示すように、アドレス切換部９
は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（ト
ランスファ・ゲ−ト）５９1 〜５９4 、スイッチ１２９
1 〜１２９4 を含んでいる。ＸアドレスＸ11（Ａ11R ）
は、スイッチ５９1 およびスイッチ１２９1 に供給され
る。同様に、反転Ｘアドレス／Ｘ11（／Ａ11R ）はスイ
ッチ５９3 およびスイッチ１２９3 に、Ｙアドレス／Ｙ
10は（Ａ10C ）はスイッチ５９2 およびスイッチ１２９
2 に、反転Ｙアドレス／Ｙ10は（／Ａ10C ）はスイッチ
５９4 およびスイッチ１２９4 にそれぞれ供給される。
切換信号φ２は、スイッチ５９1 のＮＭＯＳ、スイッチ
５９2 のＰＭＯＳ、スイッチ５９3 のＮＭＯＳ、スイッ
チ５９4 のＰＭＯＳ、スイッチ１２９1 のＰＭＯＳ、ス
イッチ１２９2 のＮＭＯＳ、スイッチ１２９3 のＰＭＯ
Ｓ、スイッチ１２９4 のＮＭＯＳそれぞれのゲ−トに供
給される。また、切換信号φ４は、スイッチ５９1 のＰ
ＭＯＳ、スイッチ５９2 のＮＭＯＳ、スイッチ５９3 の
ＰＭＯＳ、スイッチ５９4 のＮＭＯＳ、スイッチ１２９
1 のＮＭＯＳ、スイッチ１２９2 のＰＭＯＳ、スイッチ
１２９3 のＮＭＯＳ、スイッチ１２９4 のＰＭＯＳそれ
ぞれのゲ−トに供給される。
【００６４】上記構成の製品仕様決定部２５であると、
切換信号φ２が“Ｈ”レベル、切換信号φ４が“Ｌ”レ
ベル（２ｋｃｙｃｌｅリフレッシュ製品×１ビット）の
時、スイッチ５９2 、５９4 がオンするので、Ｙアドレ
スＹ10、／Ｙ10は、スイッチ５９2 、５９4 を介して、
センスアンプ制御回路３１に供給される。さらに、スイ
ッチ１２９1 、１２９3 がオンするので、ＸアドレスＸ
11、／Ｘ11は、スイッチ１２９1 、１２９3 を介して、
カラム系デコ−ダ１２７に供給される。
【００６５】また、切換信号φ２が“Ｌ”レベル、切換
信号φ４が“Ｈ”レベル（４ｋｃｙｃｌｅリフレッシュ
製品×１ビット）の時、スイッチ５９1 、５９3 がオン
するので、ＸアドレスＸ11、／Ｘ11は、スイッチ５
９1 、５９3 を介して、Ｘ２デコ−ダ７に供給される。
さらに、スイッチ１２９2 、１２９4 がオンするので、
ＹアドレスＹ10、／Ｙ10は、スイッチ１２９2 、１２９
4 を介して、カラム系デコ−ダ１２７に供給される。
【００６６】さらに、アドレス切換部９とカラム系デコ
−ダとの間には、×４ビット構成を指定する信号に基い
て、アドレスＹ10Y 、／Ｙ10Y をそれぞれ無視するよう
な回路が接続される（図示せず）。×４ビット構成とす
る場合にはこの回路を用いて、アドレスＹ10Y 、／Ｙ10
Y を、カラム系デコ−ダ１２７に供給されないようにす
る。次に、この発明の第４の実施例について説明する。
【００６７】図１４は、この発明の第４の実施例に係わ
るＤＲＡＭのブロック図である。図１４は、特に製品仕
様決定部２５を示している。第４の実施例に係わるＤＲ
ＡＭは、リフレッシュ・サイクルを２種類以上、例えば
１ｋｃｙｃｌｅ、２ｋｃｙｃｌｅ、４ｋｃｙｃｌｅのい
ずれか一つに変えられる装置である。図１５は図１４に
示す受入部２７および切換信号生成部２９の回路図であ
る。
【００６８】図１５に示すように、受入部２７には２つ
のパッドＰ１、Ｐ２が含まれている。パッドＰ１には第
１の製品仕様決定信号ＶＲ２Ｋが供給され、パッドＰ２
には第２の製品仕様決定信号ＶＲ１Ｋが供給される。パ
ッドＰ１に接続される第１の出力端２００は、ＮＯＲゲ
−ト２０２の第１の入力に接続されている。また、パッ
ドＰ２に接続される第２の出力端２０４は、ＮＡＮＤゲ
−ト２０６の第１の入力に接続されている。ＮＡＮＤゲ
−ト２０６の第２の入力は、ビット構成を決定する信号
×１６が供給されるパッドＰ３に接続されている。ビッ
ト構成を×１６ビット構成とする場合には、パッドＰ３
に“Ｈ”レベルの信号を供給する。また、パッドＰ３に
“Ｌ”レベルの信号を供給した場合には、×８ビット構
成に対応する製品となる。ＮＡＮＤゲ−ト２０６の出力
はインバ−タ２０８の入力に接続されている。インバ−
タ２０８の出力は第１の切換信号Ｒ１Ｋとして抽出され
るとともに、ＮＯＲゲ−ト２０２の第２の入力に接続さ
れている。ＮＯＲゲ−ト２０２の出力はインバ−タ２１
０を介して第２の切換信号Ｒ２Ｋとして抽出されるとと
もに、第３の切換信号Ｒ４Ｋとして抽出される。図１４
に示すように、切換信号Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋのう
ち、信号Ｒ１Ｋ、Ｒ４Ｋはアドレス切換部９およびカウ
ンタ回路３７に供給され、信号Ｒ１Ｋ、Ｒ２ＫはＸアド
レス・バッファ群３、Ｙアドレス・バッファ群１９およ
びワ−ド線昇圧部４１に供給される。
【００６９】図２１は、×１６ビット製品とした場合の
各リフレッシュ・サイクル毎のＶＲ１Ｋ、ＶＲ２Ｋ、Ｒ
１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す図である。図２１に
おいて、Ｈは“Ｈ”レベルの信号を表し、Ｌは“Ｌ”レ
ベルの信号を表している。図１６は図１４に示すアドレ
ス切換部９の回路図である。
【００７０】図１６に示すように、アドレス切換部９
は、ＮＭＯＳおよびＰＭＯＳで構成されたスイッチ（ト
ランスファ・ゲ−ト）２１２1 〜２１２4 を含んでい
る。スイッチ２１２1 にはＹアドレスＹ8 （Ａ8C）が供
給される。また、スイッチ２１２2 にはＸアドレスＸ11
（Ａ11R ）が、スイッチ２１２3 にはＹアドレスＹ9
（Ａ9C）が、スイッチ２１２4 にはＸアドレスＸ10（Ｘ
10R ）がそれぞれ供給される。第３の切換信号Ｒ４Ｋ
は、スイッチ２１２1 のＰＭＯＳ、スイッチ２１２2 の
ＮＭＯＳそれぞれのゲ−トに供給される。スイッチ２１
２1 のＮＭＯＳ、スイッチ２１２2 のＰＭＯＳそれぞれ
のゲ−トには、切換信号Ｒ４Ｋがインバ−タ２１４1 を
介して供給される。第１の切換信号Ｒ１Ｋは、スイッチ
２１２3 のＮＭＯＳ、スイッチ２１２4 のＰＭＯＳそれ
ぞれのゲ−トに供給される。スイッチ２１２3 のＰＭＯ
Ｓ、スイッチ２１２4 のＮＭＯＳそれぞれのゲ−トに
は、切換信号Ｒ１Ｋがインバ−タ２１４2 を介して供給
される。なお、図１６は、アドレスＹ8 、Ｙ9 、Ｘ10、
Ｘ11が供給される部分のみを示し、反転アドレス／Ｙ8
、／Ｙ9 、／Ｘ10、／Ｘ11が供給される部分は省略し
ている。反転アドレスが供給される部分の回路構成は、
図１６に示す回路構成と同様である。
【００７１】上記構成のアドレス切換部９であると、切
換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４Ｋが“Ｌ”
レベル（１ｋｃｙｃｌｅリフレッシュ製品）の時、スイ
ッチ２１２1 、２１２3 がオンするので、ＹアドレスＹ
8 、Ｙ9 がそれぞれ、スイッチ２１２1 、２１２3 を介
して、出力信号Ａ、Ｂとして出力される。
【００７２】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッ
シュ製品）の時、スイッチ２１２1 、２１２4 がオンす
るので、ＹアドレスＹ8 、ＸアドレスＸ10がそれぞれ、
スイッチ２１２1 、２１２4を介して、出力信号Ａ、Ｂ
として出力される。
【００７３】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ４Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッ
シュ製品）の時、スイッチ２１２2 、２１２4 がオンす
るので、ＸアドレスＸ10、Ｘ11がそれぞれ、スイッチ２
１２2 、２１２4 を介して、出力信号Ａ、Ｂとして出力
される。
【００７４】図２２は、×１６ビット製品とした場合の
各リフレッシュ・サイクル毎の出力Ａ、Ｂの行き先を示
す図である。図２２に示すＹ8Y、Ｙ9Y、Ｘ10X 、および
Ｘ11X はそれぞれ、図１４に示す参照符号と対応してい
る。
【００７５】図１７は図１４に示すＸアドレス・バッフ
ァ群３の回路図で、図１７（ａ）は複数のアドレスＡ0
〜Ａ11を生成するアドレス生成部の回路図、図１７
（ｂ）はＸアドレスＸ0 （Ａ0R）〜Ｘ9 （Ａ9R）を生成
するＸアドレス生成部の回路図、図１７（ｃ）はＸアド
レスＸ10（Ａ10R ）〜Ｘ11（Ａ11R ）を生成するＸアド
レス生成部の回路図である。
【００７６】まず、図１７（ａ）に示すように、アドレ
ス生成部２１６には、アドレス入力Ａinが供給される。
アドレス生成部２１６は、ロウアドレス・アクセプト信
号ＲＡＣＰに基いて、アドレス入力ＡinからアドレスＡ
j 、反転アドレスＢＡj を生成する。図１７（ａ）に示
すアドレス生成部２１６は、この実施例では１２組設け
られ、アドレス生成部２１６0 〜２１６11はそれぞれ、
アドレスＡ0 （ＢＡ0）〜Ａ11（ＢＡ11）を生成する。
図１７（ａ）において、ＢＲＨＬＤはロウアドレス・ホ
−ルド信号（Ｂは信号レベルが反転していることを示
す）を表し、ＢＲＬＴＣはロウアドレス・ラッチ信号を
（Ｂは信号レベルが反転していることを示す）表し、Ｖ
ＲＡＤは基準電位を表している。
【００７７】アドレス生成部２１６0 〜２１６11により
生成されたアドレスＡ0 （ＢＡ0 ）〜Ａ11（ＢＡ11）は
それぞれ、図１７（ｂ）および（ｃ）に示すＸアドレス
生成部２１８0 〜２１８11に供給される。Ｘアドレス生
成部２１８0 〜２１８11はそれぞれ、ロウアドレス・ト
ランス信号ＢＲＴＲＳ（Ｂは信号レベルが反転している
ことを示す）に基いて、アドレスＡ0 （ＢＡ0 ）〜Ａ11
（ＢＡ11）からＸアドレスＸ0 （Ａ0R）〜Ｘ11（Ａ11R
）を生成する。Ｘアドレス生成部２１８0 〜２１８11
のうち、２１８10、２１８11はリフレッシュ・サイクル
変更に伴うＸアドレスの数の変化に対応するために、図
１７（ｃ）に示す回路構成となっている。即ち、Ｘアド
レス生成部２１８10、２１８11はそれぞれ、ＮＯＲ回路
２２０、２２２を含んでおり、Ｘアドレスは、ＮＯＲ回
路２２０、２２２を介してから、出力される。ＮＯＲ回
路２２０および２２２のそれぞれの第１の入力には信号
Ｃ１、Ｃ２が供給される。従って、Ｘアドレス生成部２
１８10、２１８11は、信号Ｃ１、Ｃ２に基いてＸアドレ
スを出力したり、またはしなかったりする。この実施例
では、信号Ｃ１、Ｃ２を次のような信号に設定する。即
ち、ＸアドレスＸ10（Ａ10R ）を生成する生成部２１８
10では信号Ｃ１、Ｃ２をそれぞれ第１の切換信号Ｒ１Ｋ
とする。また、ＸアドレスＸ11（Ａ11R ）を生成する生
成部２１８11では、信号Ｃ１、Ｃ２をそれぞれ第２の切
換信号Ｒ２Ｋとする。図１７（ｂ）および（ｃ）におい
て、Ｃｊ、ＢＣｊはカウンタ出力を表し、ＣＴＲＳはカ
ウンタ・トランス信号を表している。
【００７８】上記構成のＸアドレス生成部２１８10、２
１８11であると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換
信号Ｒ２Ｋが“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシ
ュ製品）の時、生成部２１８10、２１８11はそれぞれ、
ＸアドレスＸ10、Ｘ11を出力しない。図１６を参照して
説明したように、１ｋｃｙｃｌｅリフレッシュ製品で
は、ＸアドレスＸ10、Ｘ11は使用されない（１ｋｃｙｃ
ｌｅリフレッシュ製品では、ＹアドレスＹ8 、Ｙ9 を使
用する）。このため、Ｘアドレス・バッファ群３Ｘにお
いて、無用なＸアドレスが生成されなくなるので、消費
電力を低減できる、あるいは誤動作を未然に防げる等の
効果が得られる。
【００７９】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッ
シュ製品）の時、生成部２１８10はＸアドレスＸ10を出
力し、また、生成部２１８11はＸアドレスＸ11を出力し
ない。従って、１ｋｃｙｃｌｅリフレッシュ製品時と同
様に、Ｘアドレス・バッファ群３において、無用なＸア
ドレスが生成されなくなる。
【００８０】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッ
シュ製品）の時、生成部２１８10、２１８11は共にＸア
ドレスＸ10、Ｘ11を出力する。
【００８１】図１８は図１４に示すＹアドレス・バッフ
ァ群１９の回路図で、図１８（ａ）はＹアドレスＹ0
（Ａ0C）〜Ｙ7 （Ａ7C）を生成するＹアドレス生成部の
回路図、図１８（ｂ）は、ＹアドレスＹ8 （Ａ8C）〜Ｙ
9 （Ａ9C）を生成するＹアドレス生成部の回路図であ
る。
【００８２】図１８（ａ）および（ｂ）に示すように、
Ｙアドレス生成部２２４0 〜２２４9 には、アドレス入
力Ａinが供給される。Ｙアドレス生成部２２４0 〜２２
４9はそれぞれ、第１のカラムアドレス・ラッチ信号Ｃ
ＬＴＣ、信号ＣＬＴＣより若干、遅延している第２のカ
ラムアドレス・ラッチ信号ＣＬＴＤに基いて、アドレス
入力ＡinからＹアドレスＹ0 （Ａ0C）〜Ｙ9 （Ａ9C）を
生成する。Ｙアドレス生成部２２４0 〜２２４9 のう
ち、２２４8 、２２４9 はリフレッシュ・サイクル変更
に伴うＹアドレスの数の変化に対応するために、図１８
（ｂ）に示す回路構成となっている。即ち、Ｙアドレス
生成部２２４8 、２２４9 はそれぞれ、ＮＯＲ回路２２
６、２２８を含んでおり、Ｙアドレスは、ＮＯＲ回路２
２６、２２８を介してから、出力される。ＮＯＲ回路２
２６および２２８のそれぞれの第１の入力には信号Ｄ
１、Ｄ２が供給される。従って、Ｙアドレス生成部２２
４8 〜２２４9 は、信号Ｄ１、Ｄ２に基いてＹアドレス
を出力したり、またはしなかったりする。この実施例で
は、信号Ｄ１、Ｄ２を次のような信号に設定する。即
ち、ＹアドレスＹ8 （Ａ8C）を生成する生成部２２４8
では、信号Ｄ１、Ｄ２をそれぞれ第２の切換信号Ｒ２Ｋ
の信号レベルが反転した切換信号ＢＲ２Ｋとする。ま
た、ＹアドレスＹ9 （Ａ9C）を生成する生成部２２４9
では、信号Ｄ１、Ｄ２をそれぞれ第１の切換信号Ｒ１Ｋ
の信号レベルが反転した切換信号ＢＲ１Ｋとする。 上
記構成のＹアドレス生成部２２４8 、２２４9 である
と、反転切換信号ＢＲ１Ｋが“Ｌ”レベル、反転切換信
号ＢＲ２Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシ
ュ製品）の時、生成部２２４8 、２２４9 はそれぞれ、
ＹアドレスＹ8 、Ｙ9 を出力する。
【００８３】また、反転切換信号ＢＲ１Ｋが“Ｈ”レベ
ル、反転切換信号ＢＲ２Ｋが“Ｌ”レベル（２ｋｃｙｃ
ｌｅリフレッシュ製品）の時、生成部２２４8 はＹアド
レスＹ8 を出力し、また、生成部２２４9 はＹアドレス
Ｙ9 を出力しない。従って、１ｋｃｙｃｌｅリフレッシ
ュ製品時と同様に、Ｙアドレス・バッファ群１９におい
て、無用なＹアドレスが生成されなくなる。
【００８４】また、反転切換信号ＢＲ１Ｋが“Ｈ”レベ
ル、反転切換信号Ｒ２Ｋが“Ｈ”レベル（４ｋｃｙｃｌ
ｅリフレッシュ製品）の時、生成部２２４8 、２２４9
は共にＹアドレスＹ8 、Ｙ9 を出力しない。
【００８５】図１９は図１４に示すカウンタ回路群３７
の回路図で、図１９（ａ）はカウンタ出力Ｃ0 〜Ｃ9 を
生成するカウンタの回路図、図１９（ｂ）はカウンタ出
力Ｃ10を生成するカウンタの回路図、図１９（ｃ）はカ
ウンタ出力Ｃ11を生成するカウンタの回路図である。
【００８６】図１９（ａ）に示すように、カウンタ２３
０0 には、カウンタ・トランス信号ＣＴＲＳ（ＢＣＴＲ
Ｓ）が供給される。カウンタ２３０0 は、信号ＣＴＲＳ
（ＢＣＴＲＳ）に基いてカウンタ出力Ｃ0 （ＢＣ0 ）を
出力する。カウンタ２３０1には、カウンタ出力Ｃ0
（ＢＣ0 ）が供給される。カウンタ２３０0 は、カウン
タ出力Ｃ0 （ＢＣ0 ）に基いてカウンタ出力Ｃ1 （ＢＣ
1 ）を出力する。このような関係を順次繰り返して、図
１９（ｂ）および（ｃ）に示すように、カウンタ２３０
1 には、カウンタ出力Ｃ9 （ＢＣ9 ）が供給される。カ
ウンタ２３０10は、カウンタ出力Ｃ9 （ＢＣ9 ）に基い
てカウンタ出力Ｃ10（ＢＣ10）を出力する。カウンタ２
３０11には、カウンタ出力Ｃ10（ＢＣ10）が供給され
る。カウンタ２３０11は、カウンタ出力Ｃ10（ＢＣ10）
に基いてカウンタ出力Ｃ11（ＢＣ11）を出力する。カウ
ンタ２３０0 〜２３０11のうち、２３０10、２３０11は
リフレッシュ・サイクル変更に伴うＸアドレスの数の変
化に対応するために、図１９（ｂ）および（ｃ）にに示
す回路構成となっている。即ち、カウンタ２３０10は、
切換信号Ｒ１Ｋの信号レベルが反転した切換信号ＢＲ１
Ｋに基いてオン／オフが決定されるクロックド・インバ
−タ２３２10を含み、カウンタ２３０11は、切換信号Ｒ
４Ｋに基いてオン／オフが決定されるクロックド・イン
バ−タ２３２11を含んでいる。従って、カウンタ２３２
10、２３２11は、切換信号Ｒ１Ｋ、Ｒ４Ｋに基いてカウ
ンタ出力を出力したり、またはしなかったりする。
【００８７】上記構成のカウンタ２３２10、２３２11で
あると、切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ４
Ｋが“Ｌ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）
の時、カウンタ２３２10、２３２11はそれぞれ、カウン
タ出力Ｃ10、Ｃ11を出力しない。
【００８８】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ４Ｋが“Ｌ”レベル（２ｋｃｙｃｌｅリフレッ
シュ製品）の時、カウンタ２３２10はカウンタ出力Ｃ10
を出力し、カウンタ２３２11はカウンタ出力Ｃ11を出力
しない。
【００８９】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ４Ｋが“Ｈ”レベル（４ｋｃｙｃｌｅリフレッ
シュ製品）の時、カウンタ２３２10は、２３２11はそれ
ぞれ、カウンタ出力Ｃ10、Ｃ11を出力する。図２０は、
図１４に示すワ−ド線昇圧部４１の回路図である。
【００９０】図２０に示すように、ワ−ド線昇圧部４１
には、第１の切換信号Ｒ１Ｋ、第２の切換信号Ｒ２Ｋが
供給される。昇圧部４１は、昇圧開始を指示する信号φ
WLに基いてＷＫＭを出力する。昇圧部４１は、ＮＯＲゲ
−ト２３４、ＮＡＮＤゲ−ト２３６、２３８を含んでい
る。ＮＯＲゲ−ト２３４の第１の入力には切換信号２３
４が供給され、その第２の入力には切換信号Ｒ２Ｋが供
給される。ＮＡＮＤゲ−ト２３６の第１の入力には切換
信号Ｒ１Ｋが供給され、その第２の入力には信号φWLが
供給される。ＮＡＮＤゲ−ト２３８の第１の入力にはＮ
ＯＲゲ−ト２３４の出力レベルが反転した信号が供給さ
れ、その第２の入力には信号φWLが供給される。
【００９１】上記構成のワ−ド線昇圧部４１であると、
切換信号Ｒ１Ｋが“Ｈ”レベル、切換信号Ｒ２Ｋが
“Ｈ”レベル（１ｋｃｙｃｌｅリフレッシュ製品）の
時、信号φWLが“Ｈ”レベルとなると、第１のキャパシ
タ２４０1 の一方の電極が“Ｈ”レベルとなる。同様
に、第２のキャパシタ２４０2 、第３のキャパシタ２４
０3 それぞれの一方の電極も“Ｈ”レベルとなる。従っ
て、１ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭ
が、キャパシタ２４０1 〜２４０3 の３つのキャパシタ
を用いて生成される。
【００９２】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ２Ｋが“Ｈ”レベル（２ｋｃｙｃｌｅリフレッ
シュ製品）の時、信号φWLが“Ｈ”レベルとなると、第
１のキャパシタ２４０1 の一方の電極が“Ｌ”レベルと
なり、第２のキャパシタ２４０2 、第３のキャパシタ２
４０3 それぞれの一方の電極は“Ｈ”レベルとなる。従
って、２ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫＭ
が、キャパシタ２４０2 、２４０3 の２つのキャパシタ
を用いて生成される。
【００９３】また、切換信号Ｒ１Ｋが“Ｌ”レベル、切
換信号Ｒ２Ｋが“Ｌ”レベル（４ｋｃｙｃｌｅリフレッ
シュ製品）の時、信号φWLが“Ｈ”レベルとなると、第
１のキャパシタ２４０1 、第２のキャパシタ２４０2 そ
れぞれの一方の電極が“Ｌ”レベルとなり、第３のキャ
パシタ２４０3 の一方の電極のみ“Ｈ”レベルとなる。
従って、４ｋｃｙｃｌｅリフレッシュ製品の時にはＷＫ
Ｍが、キャパシタ２４０3 のみを用いて生成される。
【００９４】図２３はアドレスの割り付けを示す図で、
図２３（ａ）は１ｋｃｙｃｌｅリフレッシュ製品の場
合、図２３（ｂ）は２ｋｃｙｃｌｅリフレッシュ製品の
場合、図２３（ｃ）は４ｋｃｙｃｌｅリフレッシュ製品
の場合をそれぞれ示している。図２４は図１に示すI/O
センスアンプ群１３0 〜１３3 の構成を示すブロック図
である。
【００９５】図２４に示すように、I/O センスアンプ群
１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およ
びセンス回路Ｓを選択する選択回路３００00〜３００31
を含んでいる。複数のセンス回路Ｓにはそれぞれ、セン
スアンプ１１0 〜１１3 からの出力I/O 00〜I/O 31が供
給される。選択回路３００00〜３００31にはそれぞれ、
信号Ｅ、Ｆが供給される。選択回路３００00〜３００31
は、信号Ｅ、Ｆに基いて所望のセンス回路Ｓを選択する
信号を出力する。ここで、信号ＥはＹ２デコ−ダ２３か
らの出力であり、また、信号ＦはI/O センスアンプ制御
回路３１からの出力である。選択回路３００00〜３００
31によって選択されたセンス回路Ｓの出力が、例えば出
力デ−タＤOUT となる。
【００９６】上記構成のI/O センスアンプ群１３0 〜１
３3 であると、デ−タの出力線３０２の数を少なくで
き、デ−タの入／出力系の回路構成が簡単となる、とい
う効果が得られる。図２５は図１に示すI/O センスアン
プ群１３0 〜１３3 のその他の構成を示すブロック図で
ある。
【００９７】図２５に示すように、I/O センスアンプ群
１３0 〜１３3 はそれぞれ、複数のセンス回路Ｓ、およ
びI/O センスアンプ群１３0 〜１３3 を選択する選択回
路３００0 〜３００3 を含んでいる。複数のセンス回路
Ｓにはそれぞれ、センスアンプ１１0 〜１１3 からの出
力I/O 00〜I/O 31が供給される。選択回路３００0 〜３
００3 にはそれぞれ、信号Ｆが供給される。選択回路３
００0 〜３００3 は、信号Ｆに基いて所望のI/O センス
アンプ群１３0 〜１３3 を選択する信号を出力する。こ
こで、信号ＦはI/O センスアンプ制御回路３１からの出
力である。選択回路３００0 〜３００3 によって選択さ
れたI/O センスアンプ群Ｓからの出力信号は、マルチプ
レクス回路３０４に供給される。マルチプレクス回路３
０４は、信号Ｅに基いて、例えば所望のセンス回路Ｓを
選択する。ここで、信号ＥはＹ２デコ−ダ２３からの出
力である。マルチプレクス回路３０４によって選択され
たセンス回路Ｓの出力が、例えば出力デ−タＤOUT とな
る。上記構成のI/O センスアンプ群１３0 〜１３3 であ
ると、I/O センスアンプ群１３0 〜１３3 の回路構成が
簡単となる、という効果が得られる。図２６はこの発明
に係わるチップ選別方法のフロ−チャ−トである。この
例は、製品仕様を、図２に示すボンディング・オプショ
ンにより決定する装置で適用されるフロ−である。
【００９８】図２６に示すように、ステップ（以下ｓ
ｔ．と略す）１において、前工程ウェ−ハ・プロセスを
行う。これにより、ウェ−ハ内には、ＤＲＡＭチップ
（集積回路チップ）が形成される。ＤＲＡＭチップが形
成された後、ｓｔ．２において、チップ選別試験を行
う。これは、形成されたＤＲＡＭチップが良品であるか
否かを調べる試験である。この後、さらにポ−ズ試験
（デ−タ保持特性試験）を行う。これにより、ＤＲＡＭ
チップが含むメモリセルが、どの程度の時間、デ−タを
保持できるかが調べられる。次いで、ｓｔ．３におい
て、リダンダンシ・フュ−ズ・カットを行う。これによ
り、ｓｔ．２におけるチップ選別試験で不良品とされた
チップがある程度救済される（リダンダンシ技術）。次
いで、ｓｔ．４においてウェ−ハをダイシングする。こ
れにより、ウェ−ハが、複数のＤＲＡＭチップに分割さ
れる。次いで、ｓｔ．５において、チップをアセンブリ
する。これにより、チップはベッド上に載せられ、チッ
プのパッドとリ−ドとが互いにボンディングされる。こ
の時、ｓｔ．２におけるポ−ズ試験の結果に基いて、リ
フレッシュ・サイクルを選択するボンディングを行う。
これは、図２に示した受入部２７のパッドＰへワイヤを
ボンディングするか否かの工程である。このボンディン
グにより、例えば２ｋｃｙｃｌｅリフレッシュ製品か、
４ｋｃｙｃｌｅリフレッシュ製品かが半永久的に決定さ
れる。この後、パッケ−ジング工程等を経て、最終形状
の製品となる。この後、ｓｔ．６において、ファイナル
試験を行い、この試験に合格した製品が市場に供給され
る。図２７は、この発明に係わるチップ選別方法のその
他の例のフロ−チャ−トである。この例は、製品仕様
を、図３に示すフュ−ズ・オプションにより決定する装
置で適用されるフロ−である。
【００９９】図２７に示すように、ｓｔ．３において、
リダンダンシ・フュ−ズ・カットを行う。この時、さら
にリフレッシュ・サイクルを選択するフュ−ズ・カット
を行う。これは、図３に示した受入部２７のフュ−ズＦ
をブロ−するか否かの工程である。このフュ−ズ・カッ
トにより、図２６に示す方法と同様、例えば２ｋｃｙｃ
ｌｅリフレッシュ製品か、４ｋｃｙｃｌｅリフレッシュ
製品かが半永久的に決定される。
【０１００】上記チップ選別方法であると、ポ−ズ試験
の結果に基いて、２ｋｃｙｃｌｅリフレッシュ製品とす
るか、４ｋｃｙｃｌｅリフレッシュ製品とするかを決定
するので、例えばプロセスのゆらぎによってポ−ズ時間
が設計当初の時間より短くなったメモリセルを持つチッ
プでも、例えば４ｋｃｙｃｌｅリフレッシュ製品として
救済することができ、製品の歩留りを向上できる。
【０１０１】さらに、製造工程中においても、２ｋｃｙ
ｃｌｅリフレッシュ製品とするか、４ｋｃｙｃｌｅリフ
レッシュ製品とするかを、簡単に変更でき、製品の生産
に関して自由度を得ることができる。図２８は、図２６
および図２７に示すｓｔ．２の内容を詳細に表した図で
ある。
【０１０２】図２８に示すように、ｓｔ．２では、大き
く別けてチップ選別試験およびポ−ズ試験の２種類があ
る。これら試験のうち、チップ選別試験はさらに小さな
幾つかの試験項目に分割される。例えば動作電流試験、
ティピカル電圧試験、セル間干渉試験等である。これら
各試験ではそれぞれ、試験を行うのに最適なリフレッシ
ュ・サイクルがある。そこで、各試験毎に、試験を行う
のに最適なリフレッシュ・サイクルを設定して各試験を
行う。このようにすれば、試験時間の短縮、選別能力の
向上を図ることができ、チップ選別試験効率を向上でき
る。
【０１０３】例えば試験項目TEST Aに記載されている動
作電流試験は、２ｋｃｙｃｌｅリフレッシュで行う。動
作電流試験を２ｋｃｙｃｌｅリフレッシュで行うと、チ
ップの選別条件を４ｋｃｙｃｌｅリフレッシュよりも厳
しくでき、信頼性が非常に高いチップだけを選び出すこ
とができる。
【０１０４】また、試験項目TEST Bに記載されているテ
ィピカル電圧試験は、４ｋｃｙｃｌｅリフレッシュで行
う。ティピカル電圧試験を４ｋｃｙｃｌｅリフレッシュ
で行うと、２ｋｃｙｃｌｅリフレッシュ製品では不良品
となるようなワ−ド線どうしの短絡（例えば隣接するワ
−ド線どうし）が、４ｋｃｙｃｌｅリフレッシュ製品で
は不良品とならなくなるので、良品の取得数を向上させ
ることができる。ただし、この試験を行ったロットより
２ｋｃｙｃｌｅリフレッシュ製品を得ようとする時に
は、不良品も含まれてしまう恐れがあるので、２ｋｃｙ
ｃｌｅリフレッシュでのティピカル電圧試験も行ってお
く。４ｋｃｙｃｌｅリフレッシュ製品だけを得ようとす
る時には、２ｋｃｙｃｌｅリフレッシュでのティピカル
電圧試験は行わなくて良い。このように必要に応じて、
２ｋｃｙｃｌｅリフレッシュ、４ｋｃｙｃｌｅリフレッ
シュで試験を行っても良い。
【０１０５】また、試験項目TEST Cに記載されているセ
ル間干渉試験は、２ｋｃｙｃｌｅリフレッシュ製品で行
う。セル間干渉試験を２ｋｃｙｃｌｅリフレッシュで行
うと、４ｋｃｙｃｌｅリフレッシュよりも短時間で全て
のメモリセルに電流を流せるので、試験時間を短縮でき
る。その他、図２８には記載されない様々な試験がある
が、これらの試験においてもそれぞれ最適なリフレッシ
ュ・サイクルを設定し、試験を行う。図２９は、図２に
示すパッドＰの断面図である。
【０１０６】以上のような各試験毎に最適なリフレッシ
ュ・サイクルを設定する、という試みは、図２９に示す
ように、ウェ−ハ・プロ−バのプロ−ブ２８をパッドＰ
に接触させ、受入部２７に電圧を供給するか否かだけで
できる。
【０１０７】尚、この発明は、上記実施例に限られるも
のではなく、その主旨を逸脱しない範囲で種々の変形が
可能である。例えば上記実施例では受入部２７に、パッ
ドＰへのワイヤ・ボンディングや、フュ−ズＦのカット
により、製品仕様を決定する決定信号ＳＤＳを供給し
た。これを、例えばフュ−ズＦの代わりに不揮発性メモ
リセルを用いて、このセルがオンするか否かによって製
品仕様を決定する決定信号ＳＤＳを供給するようにして
も良い。
【０１０８】また、パッケ−ジに新たにピンを付加し、
このピンに決定信号ＳＤＳを供給するようにしても良
い。この場合には、ユ−ザが、付加されたピンに決定信
号ＳＤＳを供給するか否かにより、２つのリフレッシュ
・サイクルのうちの一つを選択することができる。ま
た、パッケ−ジに新たに２本以上のピンを付加した場合
には、２つ以上のリフレッシュ・サイクルのうちから一
つのを選択することができる。このようにユ−ザが製品
の仕様を決定するように構成することも可能である。そ
の他、様々な変形が可能であることはもちろんである。
【０１０９】
【発明の効果】以上説明したように、この発明によれ
ば、製品の多品種化が進展すると開発効率および生産効
率が低下する、という問題が解決され、多品種化が進展
しても開発効率および生産効率が低下しない半導体集積
回路装置を提供できる。さらに、製品歩留りを向上でき
るチップ選別方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係わるＤＲＡ
Ｍのブロック図。
【図２】図２は図１に示す製品仕様決定部の回路図。
【図３】図３は図２に示す受入部のその他の例の回路
図。
【図４】図４は図１に示すカウンタ回路のブロック図。
【図５】図５（ａ）〜（ｃ）はそれぞれ図４に示すカウ
ンタ回路の回路図。
【図６】図６（ａ）は図１に示すワ−ド線昇圧部の回路
図、図６（ｂ）は図１に示すワ−ド線昇圧部のその他の
例の回路図。
【図７】図７は図１に示すワ−ド線昇圧部の変形例に係
わる回路図。
【図８】図８は図１に示すＸ２デコ−ダの回路図。
【図９】図９は図１に示すI/O センスアンプ群およびI/
O センスアンプ制御回路の回路図。
【図１０】図10はこの発明の第２の実施例に係わるＤＲ
ＡＭのブロック図。
【図１１】図11は図10に示す製品仕様決定部の回路図。
【図１２】図12はこの発明の第３の実施例に係わるＤＲ
ＡＭのブロック図。
【図１３】図13は図12に示す製品仕様決定部の回路図。
【図１４】図14はこの発明の第４の実施例に係わるＤＲ
ＡＭのブロック図。
【図１５】図15は図14に示す受入部および切換信号生成
部の回路図。
【図１６】図16は図14に示すアドレス切換部の回路図。
【図１７】図17（ａ）〜（ｃ）はそれぞれ図14に示すＸ
アドレス・バッファ群の回路図。
【図１８】図18（ａ）〜（ｂ）はそれぞれ図14に示すＹ
アドレス・バッファ群の回路図。
【図１９】図19（ａ）〜（ｃ）はそれぞれ図14に示すカ
ウンタ回路群の回路図。
【図２０】図20は図14に示すワ−ド線昇圧部の回路図。
【図２１】図21はリフレッシュ・サイクル毎のＶＲ１
Ｋ、ＶＲ２Ｋ、Ｒ１Ｋ、Ｒ２Ｋ、Ｒ４Ｋの論理を示す
図。
【図２２】図22はリフレッシュ・サイクル毎の出力Ａ、
Ｂの行き先を示す図。
【図２３】図23（ａ）〜（ｃ）はそれぞれリフレッシュ
・サイクル毎のアドレスの割り付けを示す図。
【図２４】図24は図１に示すI/O センスアンプ群のブロ
ック図。
【図２５】図25は図１に示すI/O センスアンプ群のその
他の例のブロック図。
【図２６】図26はこの発明に係わるチップ選別方法のフ
ロ−チャ−ト。
【図２７】図27はこの発明に係わるチップ選別方法のそ
の他の例のフロ−チャ−ト。
【図２８】図28は図26および図27に示すステップ２の内
容を示す図。
【図２９】図29は図２に示すパッドの断面図。
【符号の説明】
ＭＣＡ0 〜ＭＣＡ7 …メモリセルアレイ、３…Ｘアドレ
ス・バッファ群、５…Ｘ１デコ−ダ、７…Ｘ２デコ−
ダ、９…アドレス切換部、１１0 〜１１3 …センスアン
プ、１３0 〜１３3 …I/O センスアンプ群、１９…Ｙア
ドレス・バッファ群、２１…Ｙ１デコ−ダ、２３…Ｙ２
デコ−ダ、２５…製品仕様決定部、２７…決定信号受入
部、２９…切換信号生成部、３１…I/O センスアンプ制
御回路、３７…カウンタ・リフレッシュ回路群、３９…
カウンタ回路、４１…ワ−ド線昇圧部、６１0 〜６１11
〜カウンタ、１２７…カラム系デコ−ダ、２１８0 〜２
１８11…Ｘアドレス生成部、２２４0 〜２２４9 …Ｙア
ドレス生成部、２３０0 〜２３０11…カウンタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 情報を記憶するメモリセル群を含む複数
    のメモリセルアレイと、 アドレス信号を複数生成するアドレス信号生成手段と、 少なくとも前記情報を読み出す時、前記複数のメモリセ
    ルアレイのうち活性化させるアレイを選択するメモリセ
    ルアレイ選択手段と、 前記複数のメモリセルアレイがまとめられてメモリセル
    アレイブロックが構成され、少なくとも前記情報を読み
    出す時、これらのブロックのうち活性化させるブロック
    を選択するメモリセルアレイブロック選択手段と、 製品仕様を決定する決定信号を受け入れる受入手段と、 前記受入手段に接続され、前記決定信号に基いて製品仕
    様を切り換える切換信号を生成する切換信号生成手段
    と、 前記アドレス信号のうち一部のアドレス信号および前記
    切り換え信号がそれぞれ供給され、前記切換信号に基い
    て供給された前記一部のアドレス信号を前記メモリセル
    アレイ選択手段あるいは前記メモリセルアレイブロック
    選択手段のいずれか一方に切り換えて出力するアドレス
    信号切換手段とを具備することを特徴とする半導体集積
    回路装置。
  2. 【請求項２】 前記アドレス信号発生手段は、Ｘアドレ
    ス信号を複数発生させるＸアドレス信号発生手段と、Ｙ
    アドレス信号を複数発生させるＹアドレス信号発生手段
    とを含み、 前記アドレス信号切換手段には、前記Ｘアドレス信号の
    うち一部のＸアドレス信号および前記切換信号がそれぞ
    れ供給され、前記アドレス信号切換手段は、前記切換信
    号に基いて供給された前記一部のＸアドレス信号を前記
    メモリセルアレイ選択手段あるいは前記メモリセルアレ
    イブロック選択手段のいずれか一方に切り換えて出力す
    るように構成されていることを特徴とする請求項１に記
    載の半導体集積回路装置。
  3. 【請求項３】 少なくとも前記複数のアドレス信号を順
    次カウントする複数のカウント信号を出力するカウンタ
    をさらに具備し、 前記カウンタには前記切換信号が供給され、前記カウン
    タは、この切換信号に基いて前記複数のカウント信号の
    数を変更するように構成されていることを特徴とする請
    求項１もしくは請求項２いずれかに記載の半導体集積回
    路装置。
  4. 【請求項４】 ワ−ド線の電位を昇圧する昇圧手段をさ
    らに具備し、 前記昇圧手段には前記切換信号が供給され、前記昇圧手
    段は、この切換信号に基いてワ−ド線昇圧容量を変更す
    るように構成されていることを特徴とする請求項１乃至
    請求項３いずれかに記載の半導体集積回路装置。
  5. 【請求項５】 情報を記憶するメモリセル群を含む複数
    のメモリセルアレイと、 Ｘアドレス信号を複数発生させるＸアドレス信号発生手
    段と、 Ｙアドレス信号を複数発生させるＹアドレス信号発生手
    段と、 製品仕様を決定する決定信号を受け入れる受入手段と、 前記受入手段に接続され、前記決定信号に基いて製品仕
    様を切り換える切換信号を生成する切換信号生成手段
    と、 前記Ｘアドレス信号の一部、前記Ｙアドレス信号の一
    部、および前記切換信号の供給がそれぞれ供給され、前
    記切換信号に基いて前記Ｘアドレス信号および前記Ｙア
    ドレス信号を新たなＸアドレス信号および新たなＹアド
    レス信号に切り換えるアドレス信号切換手段とを具備す
    ることを特徴とする半導体集積回路装置。
  6. 【請求項６】 少なくとも前記情報を読み出す時、前記
    複数のメモリセルアレイのうち活性化させるアレイを選
    択するメモリセルアレイ選択手段と、 前記複数のメモリセルアレイがまとめられてメモリセル
    アレイブロックが構成され、少なくとも前記情報を読み
    出す時、これらのブロックのうち活性化させるブロック
    を選択するメモリセルアレイブロック選択手段とをさら
    に具備し、 前記アドレス信号切換手段は、前記新たなＸアドレス信
    号を前記メモリセルアレイ選択手段あるいは前記メモリ
    セルアレイブロック選択手段のいずれか一方に切り換え
    て出力するように構成されていることを特徴とする請求
    項５に記載の半導体集積回路装置。
  7. 【請求項７】 前記Ｘアドレス信号発生手段には前記切
    換信号が供給され、前記Ｘアドレス信号発生手段は、こ
    の切換信号に基いて前記Ｘアドレス信号の数を変更する
    ように構成された変更部を含み、 前記Ｙアドレス信号発生手段には前記切換信号が供給さ
    れ、前記Ｙアドレス信号発生手段は、この切換信号に基
    いて前記Ｙアドレス信号の数を変更するように構成され
    た変更部を含むことを特徴とする請求項５もしくは請求
    項６いずれかに記載の半導体集積回路装置。
  8. 【請求項８】 少なくとも前記複数のアドレス信号を順
    次カウントする複数のカウント信号を出力するカウンタ
    をさらに具備し、 前記カウンタには前記切換信号が供給され、前記カウン
    タは、この切換信号に基いて前記複数のカウント信号の
    数を変更するように構成されていることを特徴とする請
    求項５もしくは請求項７いずれかに記載の半導体集積回
    路装置。
  9. 【請求項９】 ワ−ド線の電位を昇圧する昇圧手段をさ
    らに具備し、 前記昇圧手段には前記切換信号が供給され、前記昇圧手
    段は、この切換信号に基いてワ−ド線昇圧容量を変更す
    るように構成されていることを特徴とする請求項５乃至
    請求項８いずれかに記載の半導体集積回路装置。
  10. 【請求項１０】 情報を記憶するメモリセル群を含む複
    数のメモリセルアレイと、 Ｘアドレス信号を複数発生させるＸアドレス信号発生手
    段と、 Ｙアドレス信号を複数発生させるＹアドレス信号発生手
    段と、 少なくとも前記情報を読み出す時、前記複数のメモリセ
    ルアレイのうち活性化させるアレイを選択するメモリセ
    ルアレイ選択手段と、 前記複数のメモリセルアレイがまとめられてメモリセル
    アレイブロックが構成され、少なくとも前記情報を読み
    出す時、これらのブロックのうち活性化させるブロック
    を選択するメモリセルアレイブロック選択手段と、 カラム系デコ−ダと、 製品仕様を決定する決定信号を受け入れる受入手段と、 前記受入手段に接続され、前記決定信号に基いて製品仕
    様を切り換える切換信号を生成する切換信号生成手段
    と、 前記Ｘアドレス信号の一部、前記Ｙアドレス信号の一
    部、および前記切換信号の供給がそれぞれ供給され、前
    記切換信号に基いて前記Ｘアドレス信号および前記Ｙア
    ドレス信号を新たなＸアドレス信号および新たなＹアド
    レス信号に切り換え、前記新たなＸアドレス信号を前記
    メモリセルアレイ選択手段あるいは前記メモリセルアレ
    イブロック選択手段のいずれか一方に切り換えて出力
    し、前記新たなＹアドレス信号を前記カラム系デコ−ダ
    に出力するアドレス信号切換手段とを具備することを特
    徴とする半導体集積回路装置。
  11. 【請求項１１】 少なくとも前記複数のアドレス信号を
    順次カウントする複数のカウント信号を出力するカウン
    タをさらに具備し、 前記カウンタには前記切換信号が供給され、前記カウン
    タは、この切換信号に基いて前記複数のカウント信号の
    数を変更するように構成されていることを特徴とする請
    求項１０に記載の半導体集積回路装置。
  12. 【請求項１２】 ワ−ド線の電位を昇圧する昇圧手段を
    さらに具備し、 前記昇圧手段には前記切換信号が供給され、前記昇圧手
    段は、この切換信号に基いてワ−ド線昇圧容量を変更す
    るように構成されていることを特徴とする請求項１０も
    しくは請求項１１いずれかに記載の半導体集積回路装
    置。
  13. 【請求項１３】 第１の機能を有した第１の回路部およ
    び第２の機能を有した第２の回路部を含む集積回路部
    と、 前記第１の回路部あるいは第２の回路部を活性化させる
    活性信号を発生させる活性信号発生手段と、 製品仕様を決定する決定信号を受け入れる受入手段と、 前記受入手段に接続され、前記決定信号に基いて製品仕
    様を切り換える切換信号を生成する切換信号生成手段
    と、 前記活性信号および前記切換信号の供給を受け、前記切
    換信号に基いて前記活性信号を第１の回路部あるいは第
    ２の回路部のいずれか一方に切り換えて出力する切換手
    段とを具備することを特徴とする半導体集積回路装置。
  14. 【請求項１４】 半導体チップが正常か否かを調べる選
    別試験と、メモリセルの電荷保持特性を調べるポ−ズ試
    験とを含む、半導体チップを選別するチップ選別工程
    と、 前記ポ−ズ試験の結果に基いて、前記チップの製品仕様
    を変更する製品仕様変更工程とを具備することを特徴と
    するチップ選別方法。
  15. 【請求項１５】前記選別試験は複数の試験項目を含み、
    リフレッシュ・サイクルを、各試験項目毎に最適化して
    行うことを特徴とする請求項１４に記載のチップ選別方
    法。
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