JPH0417349A - ダイナミック記憶装置およびそのバーンイン方法 - Google Patents

ダイナミック記憶装置およびそのバーンイン方法

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JPH0417349A
JPH0417349A JP2119949A JP11994990A JPH0417349A JP H0417349 A JPH0417349 A JP H0417349A JP 2119949 A JP2119949 A JP 2119949A JP 11994990 A JP11994990 A JP 11994990A JP H0417349 A JPH0417349 A JP H0417349A
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック記憶装置およびそのバーンイン
方法に係り、特にバーンインする際の効率を向上するた
めの手段を有するダイナミック型ランダムアクセスメモ
リ（ＤＲＡＭ）およびそのバーンイン方法に関する。
（従来の技術） 半導体集積回路のバーンインには、２つの目的がある。
その１つは、ウェーハプロセス上の潜在不良（欠陥のあ
る酸化膜なと）を過酷な条件の下で試験（ストレスの加
速）することにより露足させてスクリーニングすること
である。もう１つは、組み立て工程での不良（封止樹脂
のクラックなど）をスクリーニングすることである。
このようなバーンインに必要とするバーンイン装置のた
めの設備投資と設置場所の確保は集積回路の製造の上で
非常に大きな割合を占めている。
従来、半導体集積回路に対するバーンインは、個々の集
積回路として組み立てられたパッケージング状態で行っ
ている。このため、バーンイン装置の設備投資とその設
置場所の確保のための費用か高く、半導体集積回路の製
造コストを押し上げる大きな要因になっており、しかも
、冗長回路を備えた半導体集積回路（メモリなど）であ
っても、バーンイン時の不良については救済することが
できず、チップの歩留りの向上か難しいという問題もあ
った。
即ち、従来のバーンイン方法は、■バーンインで発生し
た不良は救済できない上、アセンブリまて進んで製造費
のかさんたものを不良品として処理しなければならす、
同し１チツプでもダイソト時に不良として処理されるも
のと比べて著しく損失が大きいという問題がある。
さらに、内部で昇圧あるいは降圧された電位を少なくと
も１種類は含む複数の電位が回路ブロックによって使い
分けられている半導体装置、例えばワード線電圧が昇圧
されているＤ　ＲＡ　Ｍの従来のバーンイン方法は、■
ワード線（メモリセルのトランスファゲート）には通常
の回路より厳しい電界か加わるが、ワード線には例えば
１０２４サイクルに１回というような割合でしか選択さ
れないので、最大電界が印加されている実質時間は短か
く、バーンインに長時間を必要とするという問題、■昇
圧されているワード線電圧が加わるトランスファゲート
の破壊てバーンインの電圧の上限が決められており、昇
圧されていない通常の回路に対してはストレス条件が甘
くなっており、通常の回路の不良の収束に時間かかかる
という問題がある。
また、従来のＤ　ＲＡ　Ｍのバーンインに際しては、外
部からアドレス信号を入力しているので、■パンインの
ために多数の入出力端子を必要とし、バーンイン装置側
にアドレス信号発生器か必要になるという問題がある。
前記■の問題を解決するために、本願発明者は、ウェー
ハ状態でバーンインを行ってウェーハプロセス上の潜在
不良をスクリーニングすることが可能になり、集積回路
の組み立て後の電気的なストレスをかけたバーンインを
不要にする、あるいは、その時間を大幅に短縮すること
か可能となる半導体装置およびそのバーンイン方法を提
案した（本願出願人の出願に係る特願平１−１６９６５
９号）Ｄ また、前記■の問題を解決するために、本願発明者は、
バーンイン時には、全てのワード線あるいは通常動作時
に選択される本数以上のワード線に一斉に電圧ストレス
を印加し得るようにし、トランスファゲートに対するス
トレス印加の効率を向上させ、トランスファゲートの不
良を早く収束させ、バーレインの効率を著しく向上し得
る半導体メモリ装置を提案した（本願出願人の出願に係
る特願平１−１６９６３１号）　　これにより、Ｄ　Ｒ
Ａ　Ｍの場合、トランスファケートのバーンインについ
ては不良が十分に収束するレベルになり、１ＭのＤＲＡ
Ｍや４ＭのＤ　ＲＡ　Ｍにおける不良の大半を占めるビ
ット不良を高速に収束することか可能になる。
また、前記■の問題を解決するために、本願発明者は、
内部で昇圧あるいは降圧された電位を少なくとも１種類
は含む複数の電位が回路ブロックによって使い分けられ
ている半導体装置において、上記複数の電位を選択的か
つ可逆的に変化させる手段を具備することにより、バー
ンイン電圧の上限がある回路ブロックの破壊で決まるこ
とを防止し、上記回路ブロック以外の回路ブロックを従
来より高い電圧でバーンインすることが可能になり、こ
の回路ブロックの不良の収束時間を短縮し、バーンイン
時間を大幅に短縮することか可能になり、しかも、ウェ
ーハ状態でプローブカードとプローバを用いてダイソー
ト前にバーンインすることか可能になる半導体装置およ
びそのバーンイン方法を提案した。
しかし、前記■の問題は未だ解決されていない。
この問題は、特に、ウェーハ状態でプローブカードとプ
ローバを用いてバーンインすることを考えると、重要で
ある。即ち、１チツプづつバーンインしたのでは時間か
無駄になるので、複数チップあるいはウェーハ上の全チ
ップを纏めてバーンインすることが考えられるが、従来
のＤＲＡ〜１のバーンイン方法（前記したように外部か
らアドレス信号を入力する方法）をそのまま適用すると
、多数のプローブ端子を必要とし、実現が非常に困難に
なる。ウェーハ状態でのバーンインに際しては、１チッ
プ当りのプローブ端子数が少ないほど、プローブカード
も作り易く、プローバを用いたバーンインもやり易くな
るので、１チップ当りに必要なプローブ端子数を極力少
なくすることか望ましい。
ここで、従来のＤＲＡＭについて簡単に説明しておく。
近年のＤＲＡＭは、リフレッシュを容易に行えるように
するために、アドレスカウンタを内蔵し、キャス・ビフ
ォア・ラス（■　ｂｅｆｏｒｅ■　　、以下、ＣＢＲと
記す。）モードや、ラス・オンリー・リフレッシュ（■
　０ｎｌｙ　Ｒｅｆｒｅｓｈ　；以下、ＲＯＲと記す。
）モードか標準的に装備されている。第５図は、従来の
ＤＲＡＭの一例を概略的に示しており、４１はクロック
発生回路、４２はロウ系回路（ワード線駆動回路など）
、４３はロウアドレスバッファ、４４はアドレスカウン
タ、 ４５はＣＢＲモードで活性化される回路部分、４６はカ
ラム系回路（センスアンプからのデータを読み出す回路
など）、４７はカラムアドレスバッファ、４８は入出力
回路、４９はＲＯＲモードで活性化される回路部分であ
る。上記ＣＢＲモードは、ロウ・アドレス・ストローブ
（Ｒｏｗ　ＡｄｄｒｅｓｓＳｔｏｂｅ；■）信号が活性
化した時にカラム・アドレス・ストローブ（ｃｏｌｕｍ
ｎ　Ａｄｃｌｒｅｓｓ　５ｔｏｂｅ　；■）信号が活性
化状態になっていると、ロウ系回路４２、アドレスカウ
ンタ４４を含む回路部分４５が動作し、アドレスカウン
タ４４からリフレッシュアドレスが供給されてリフレッ
シュか行われるモードであり、チップ外からリフレッシ
ュアドレスを入力する必要かない。また、上記ＲＯＲモ
ードは、■信号が活性化すると、ロウ系回路４またけで
なくカラム系回路（出力回路は除く。）４６を含む回路
部分４９も動作するが、 アドレスカウンタ４４は動作せず、外部からリフレッシ
ュアドレスを供給することによりリフレッシュが行われ
るモードである。
（発明か解決しようとする課題） 上記したように従来のＤＲＡＭのバーンイン方法は、バ
ーンインのために必要とする入出力端子数が多く、ウェ
ーハ状態でプローブカードとプローバを用いて複数チッ
プあるいは全チップを纏めてバーンインしようとする際
、多数のプローブ端子を必要とし、実現が非常に困難に
なるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ＣＢＲモードあるいはＲＯＲモードに必要な
信号を外部から与えるたけてストレスをかけることが可
能になり、バーンインのために必要とする入出力端子数
か極めて少なくて済み、ウェーハ状態のままでバーンイ
ンする場合には、ウェーハ上の１チツプ当りに必要なプ
ローブ数が極めて少なくて済むダイナミック２悌装置の
バーンイン方法を提供することにある。
また、本発明の他の目的は、外部からリフレッシュアド
レス以外の何んらかの信号を与えるたけでダイナミック
記憶装置上の回路に極力もれなくストレスをかけること
か可能になり、バーンインのために必要とする入出力端
子数かなるべく少なくて済み、ウェーハ状態のままでバ
ーンインする場合には、ウェーハ上の１チツプ当りに必
要なプローブ数がなるべく少なくて済むダイナミック記
憶装置のバーンイン方法を提供することにある。
また、本発明の他の目的は、外部からリフレッシュアド
レス以外の何んらかの信号が与えられるだけでダイナミ
ック記憶装置上の回路に極力もれなくストレスをかける
ことが可能になり、バーンインのために必要とする入出
力端子数かなるべく少なくて済み、ウェーハ状態のまま
でバーンインする場合には、ウェーハ上の１チツプ当り
に必要なプローブ数がなるべく少なくて済むダイナミッ
ク記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のダイナミック記憶装置のバーンイン方法は、Ｃ
ＢＲモードあるいはＲＯＲモードを装備したダイナミッ
ク記憶装置に対するバルンインに際して、ＣＢＲモード
あるいはＲＯＲモードを指定することによりバーンイン
することを特徴とする。
また、本発明のダイナミック記憶装置のバーンイン方法
は、外部からリフレッシュアドレス以外の何んらかの信
号が与えられることにより、内蔵されているアドレスカ
ウンタからリフレッシュアドレスを供給し、かつ、ロウ
系回路およびカラム系回路がそれぞれ動作するバーンイ
ン時リフレッシュモードを有するダイナミック記憶装置
に対してバーンインすることを特徴とする。
また、本発明のダイナミック記憶装置は、外部からりフ
レッシュアドレス以外の何んらかの信号か与えられるこ
とにより、内蔵されているアドレスカウンタからリフレ
ッシュアドレスを供給し、かつ、ロウ系回路およびカラ
ム系回路かそれぞれ動作するバーンイン時リフレッシュ
モードを自′することを特徴とする。
この場合、ロウ系回路およびカラム系回路にアドレスカ
ウンタから同じリフレッシュアドレスを供給するように
してもよく、別々のリフレッシュアドレスを供給するよ
うにしてもよい。
（作　用） 本発明のダイナミック記憶装置のバーンイン方法は、Ｃ
ＢＲモードあるいはＲＯＲモードに必要な信号を外部か
ら与えるたけでストレスをかけることが可能になり、バ
ーンインのために必要とする入出力端子数か極めて少な
くて済み、ウェーハ状態のままてバーンインする場合に
は、ウェーハ上の１チツプ当りに必要なプローブ数が極
めて少なくて済む。
また、本発明のダイナミック記憶装置のバーンイン方法
は、外部からリフレッシュアドレス以外の何んらかの信
号を与えるたけでロウ系回路およびカラム系回路をそれ
ぞれ動作させ、ダイナミック記憶装置上の回路に極力も
れなくストレスをかけることが可能になり、バーンイン
のために必要とする入出力端子数がなるべく少なくて済
み、つ工−ハ状態のままでバーンインする場合には、ウ
ェーハ上の１チツプ当りに必要なプローブ数がなるべく
少なくて済む。
また、本発明のダイナミック記憶装置は、外部からリフ
レッシュアドレス以外の何んらかの信号か与えられるだ
けでロウ系回路およびカラム系回路がそれぞれ動作する
バーンイン時リフレッシュモードを有しており、バーン
インに際して外部からリフレッシュアドレスを入力する
必要がなく、バーンインのために必要とする入出力端子
数（あるいは信号数）がなるべく少なくて済み、ウェー
ハ状態のままでバーンインする場合には、ウェーハ上の
１チツプ当りに必要なプローブ数かなるべく少なくて済
む。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。
本発明のＤ　ＲＡ　Ｍのバーンイン方法の第１実施例は
、第５図に示したような従来のＤ　ＲＡ　Ｍに標準的に
装備されているＣＢＲモードを用い、外部から■信号、
■信号を印加し、クロック発生回路４１、ロウ系回路（
ワード線駆動回路など）４２、ロウアドレスバッファ４
３、アドレスカウンタ４４を含む回路部分４５を活性化
させる。
これにより、アドレスカウンタ４４からリフレッシュア
ドレスが供給されるようになり、活性化された回路部分
４５にダイナミックストレスを印加することが可能にな
る。このようなバーンインは、特にメモリセルとかセン
スアンプなどのロウ系回路４２を重点的にバーンインす
れば実用上十分である場合に有効である。
このＣＢＲモードに必要な外部端子は、電源電位（Ｖ　
ｃｃ）端子、接地電位（Ｖ　ｓｓ）端子、■端子、■端
子の４個、あるいは、さらに、書込みイネーブル（Ｗｒ
ｉｔｅ　Ｅｎａｂｌｅ　；　Ｗ　Ｅ　）端子を用いる場
合には５個である。例えば、４Ｍ×１ビットのＤＲＡＭ
では、１８個のアドレス端子か必要であり、従来のよう
に外部からアドレス信号を供給する場合に比べると、Ｃ
ＢＲモードで必要な端子数は約１／４で済む。
本発明のＤＲＡＭのバーンイン方法の第２実施例は、第
５図に示したような従来のＤＲＡＭに標準的に装備され
ているＲＯＲモードを用い、外部から■信号を印加し、
ロウ系回路４２だけでなくカラム系回路（出力回路は除
く。）４６を含む回路部分４９を動作させることにより
バーンインを行う。この場合、アドレスカウンタ４４は
動作せず、外部からロウアドレスを供給しなければなら
ないが、ロウ系回路４２およびカラム系回路４６にスト
レスを印加することが可能になる。このようなバーンイ
ンは、特にカラム系回路４６を重点的にバーンインすれ
ば実用上十分である場合（例えばワード線に対するスト
レステストか済んでおり、センスアンプやそれからのデ
ータを転送する転送系回路のストレステストを行いたい
場合）に有効である。
上記したような第１実施例、第２実施例のハンイン方法
は、ＣＢＲモードあるいはＲＯＲモードの指定に必要な
信号を外部から与えるたけてストレスをかけることが可
能になる。第１実施例のＣＢＲモードの場合、バーンイ
ンに際して外部からアドレス信号を供給するためのアド
レス信号発生器が不要になり、バーンインのために必要
とする入出力端子数が極めて少なくて済む。従って、パ
ッケージに組み立てられた状態のＤＲＡＭのみならず、
ウェーハ状態のＤＲＡＭに対するバーンイン時リフレッ
シュモードを実現することが可能になり、ウェーハ状態
のままでバーンインする場合には、ウェーハ上の１チツ
プ当りに必要なプローブ数が極めて少なくて済むという
利点がある。
また、第２実施例のバーンイン方法におけるＲＯＲモー
ドの指定に必要な外部端子は、従来の／（−ンイン方法
と比べて、■端子、Ｄｉｎ端子、Ｄｏｕｔ端子、場合に
よってはＷＥ端子か不要になる。
しかし、第１実施例のバーンイン方法は、いくつかの不
都合な点かある。即ち、 ■ＣＢＲモードの指定によりロウ系回路４２は動作する
が、カラム系回路４６は動作しない。従って、ダイナミ
ックストレスが印加されているカラム系回路４６にスタ
ティックストレスしかかからない。
■メモリセルにどのような初期値が設定されるかが不定
である。場合によっては、センスアンプが常に一定の論
理レベルの出力の方向にしか傾かないような初期値設定
が行われてしまい、センスアンプ系に均等にストレスが
かからないおそれもある。
第１図は、上記したような不都合な点を解決し得る本発
明のＤＲＡＭの第１実施例を示しており、第５図に示し
た従来のＤＲＡＭと比べて、外部からリフレッシュアド
レス以外の何んらかの信号（本例ではバーンイン信号Ｂ
／Ｉ）か与えられる専用端子からの制御によって、クロ
ック発生回路４１、ロウ系回路（ワード線駆動回路なと
）４２、ロウアドレスバッファ４３、アドレスカウンタ
４４、カラム系回路４６、カラムアドレスバッファ４７
を含む回路部分１０（入出力回路４８は含まれない。）
が活性化されるように構成されている点が異なり、その
他は同しである。即ち、通常動作は従来通り行われるが
、バーンイン時にバーンイン信号Ｂ／Ｉか与えられるこ
とによってアドレスカウンタ４４からリフレッシュアド
レスが発生すると共にロウ系回路４２およびカラム系回
路４６を含む回路部分１０が動作するバーンイン時リフ
レッシュモードか実現されている。
このバーンイン時リフレッシュモードを実現する方法は
、大きく分けて２通りある。その１つは、ＣＢＲモード
を指定することによって、前記回路部分１０を動作させ
るようなリフレッシュモードである。もう１つは、ＲＯ
Ｒモードを指定することによって、前記回路部分１０を
動作させるようなリフレッシュモードである。なお、通
常動作でのＲＯＲモードは、カラム系回路４６は入出力
回路４８の出力回路は除いて動作するのが一般的であり
、ここでは、通常動作でのＲＯＲモードと同様に、バー
ンイン時リフレッシュモードに際して入出力回路４８の
出力回路を動作させないようにしている。
上記した２つのモードに大差はないか、強いて言えば、
ＲＯＲモードを指定する場合には、■入力を高抵抗で″
Ｈ＃レベルに吊るような工夫をしておけば■端子が不要
である分だけ外部端子数が１つ少なくて済む。
また、バーンイン時リフレッシュモードに際して、カラ
ム系回路４６にも均等にストレスをかけるためには、ア
ドレスカウンタ４４の出力をカラムアドレスバッファ４
７にも入力するようにしてやればよい。カラムアドレス
はロウアドレスと同一にしてもよいし、ロウアドレスカ
ウンタとカラムアドレスカウンタとを別々に設け、例え
ばロウアドレスが一巡するとカラムアドレスが１つ繰り
上がるようにしてもよい。
ここで、ロウアドレスカウンタとカラムアドレスカウン
タとを別々に設け、例えばロウアドレスか一巡するとカ
ラムアドレスか１つ繰り上がるようにする場合の一例に
ついて、第２図を参照して説明する。
第２図に示すアドレスカウンタは、例えば前段の相補的
な出力Ｑ、Ｑが後段の入力として供給されるように直列
接続されたセット・リセット型フリップフロップを１８
段用いた分周回路２１１〜２１１８からなり、１段目の
分周回路２１□にはバーンイン時リフレッシュモードが
指定されることによりクロック発生回路４１て発生する
相補的なりロック信号ＣＫＳＣＫか入力する。各段の分
周回路２１．〜２１，８は、入力信号を順次１／２分周
する。ここで、１段目〜９段目の分周回路２１□〜２１
９はロウアドレスカウンタ部を構成しており、その９ビ
ツトの出力信号（ロウアドレス）は図示しないマルチプ
レクサを経て前記ロウアドレスバッファ４３に供給され
る。また、１０段目〜１８段目の分周回路２１、。〜２
１．８はカラムアドレスカウンタ部を構成しており、そ
の９ビツトの出力信号（カラムアドレス）は図示しない
マルチプレクサを経て前記力ラムアドレスノ〈・ソファ
４７に供給される。なお、上記カラムアドレスカウンタ
部の出力はバーンイン時にのみ使用される。
なお、上記第１実施例のＤＲＡＭでは、ノく一ンイン時
リフレッシュモードの時に入出力回路４８の出力回路を
動作させないようにしたか、この時に入出力回路４８の
出力回路を動作させるようにしてもよい。この場合、デ
ータ出力端子を電位的に浮遊状態にしておけば、出力の
ための電流増加は大したことはない。こうすれば、入出
力回路４８の出力回路にもダイナミ・ツクストレスを印
加することが可能になる。
また、上記したようにデータ入力回路を使わずに、リフ
レッシュあるいは読み出し動作を繰り返すことで期待通
りのストレス印加が達成されるか否かという点について
は、電源投入後に一定時間待ってメモリセルの内容か全
て“０”　（または“１”）にｔｉｊうようにすれば、
相補的なビット線対（ＢＬＳＢＬ）は選択されたメモリ
セル側のビット線かいつも“Ｌ“レベルになるようにセ
ンスアンプの動作か傾くので、一方のビット線か°Ｌ“
レベルになる場合と他方のビット線が“Ｌ”レベルにな
る場合とが半々となって、均等にダイナミックストレス
が印加される。この時、入出力回路４８の出力回路を動
作させているとすると、“０″出力と“１２出力とが半
々となって、やはりストレスが均等に印加される。
なお、バーンイン時リフレッシュモードを指定するため
の信号の供給方法としては、■上記実施例のＤＲＡＭの
ように、通常動作時には使用されない専用端子を通して
外部から入力する、■４ＭのＤＲＡＭでＪ　Ｅ　Ｄ　Ｅ
　Ｃ（Ｊｏｉｎｔ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ　
Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｏｕｎｃｌｌ　；共同電子
機器技術委員会）で標準化されたＷＣＢＲモード（ＷＥ
　ａｎｄ　■　ｂｅｆｏｒｅ　■モード、つまり、ＲＡ
　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５Ｌｏｒｏｂｅ　）
信号が活性化した時にＷ　Ｅ　（Ｗｒｊｔｅ　Ｅｎａｂ
ｌｅ）信号と■（ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　５ｔ
ｏｒｏｂｅ）信号とが活性化状態になっているとテスト
モードに入るモード（日経マイクロデバイス別冊１９ｇ
’７．ＮＯ，１，ｐｐ、Ｌ８３−１９６参照）のオプシ
ョンとしてアドレスキーコード入力に基すいてチップ上
で生成する方法、■任意の端子（通常動作時に使用され
るものでもよい。）に通常動作時には使用されない範囲
の電圧を外部から入力する（例えば電源電位Ｖｃｃが５
Ｖの場合に７■を入力する）方法、■通常動作時に使用
される複数の端子に通常動作時には使用されない順序関
係で信号を入力する方法などが考えられる。
また、上記第１実施例のＤＲＡＭでは、データ入力回路
を使わずに期待通りのストレス印加を達成しているが、
このデータ入力回路も動作させてダイナミックストレス
を印加しようとすると、入力データを与えなければなら
ない。この入力データをチップ外部から与えてもよいが
、バーンインのための外部端子数が少なくて済むように
簡便化した第２実施例に係るＤＲＡＭを第３図に示して
いる。即ぢ、この第２実施例のＤＲＡＭは、第１実施例
のＤＲＡＭと比べて、チップ上に人力データ発生回路２
０を設け、これにクロック発生回路４１からクロックを
供給するようにし、リフレッシニアドレスが一巡したら
書込み／読み出しを切り換え、書込み、読み出しが一巡
したら入力データを切り換えるようなアルゴリズムを採
用している点が異なり、その他は同じであるので同じ符
号を付している。
上記のようなアルゴリズムを実現する回路は、本願発明
者らにより、本願出願人の出願に係る特願昭６１−２１
０９９６号（特開昭６３−６６７９８号）の「半導体記
憶装置」や特願昭６１−２１０９９７号（特開昭６３−
６６７９９号）の「半導体記憶装置」などで提案してお
り、例えば第４図に示すような構成にすれば、入力デー
タ発生回路２０とアドレスカウンタ４４を兼用すること
ができる。
即ち、第４図において、分周回路３０１〜３０゜。は例
えば前段の相補的な出力ＱＳＱが後段の入力として供給
されるように直列接続されたセット・リセット型フリッ
プ７０ツブが２０段用いられており、１段目の分周回路
３０１にはバーンイン時リフレッシュモードが指定され
ることによりクロック発生回路４１で発生する相補的な
りロック信号ＣＫＳＣＫか入力する。各段の分周回路３
０、〜３０□０は、入力信号を順次１／２分周する。こ
こで、１段目〜９段目の分周回路３０、〜３０９はロウ
アドレスカウンタ部を構成しており、１０段目〜１８段
目の分周回路３０１ｏ〜３０１８はカラムアドレスカウ
ンタ部を構成している。１９段目の分周回路３０１９の
出力信号Ｗ／Ｒ，Ｗ／Ｒはデータ書込みモード、読み出
しモードを設定するための書込み／読み出し信号として
使用される。
さらに、２０段目の分周回路３０□０が入力データ発生
回路２０に相当し、この出力信号り、Ｄが図示しないデ
ータマルチプレクサを経て書込みデータとして使用され
る。
上記第４図の回路は、初期設定により全ての分周回路３
０１〜３０２゜のＱ出力信号（ａＯＲ〜ａ　８Ｒ、ａ　
ＯＣ−ａ　８　Ｃ、Ｗ　／　ＲＳＤ　）が“０”レベル
、Ｑ出力信号（ａＯＲ−ａ８Ｒ，ａＯｃ　〜ａ　８　Ｃ
、Ｗ　／　Ｒ、Ｄ　）が“１″レベルになる。この時は
、書込み／読み出し信号Ｗ／Ｒが“０“レベルとなって
データ書込みモードになり、書込みデータは“０ルベル
になっている。この状態で、バーンイン時リフレッシュ
モードが指定されることによりタロツク発生回路４１で
発生する相補的なりロック信号ＣＫ、ＣＫが入力すると
、ロウアドレスａＯＲ−ａ８Ｒ，ａＯＲ−ａ８Ｒおよび
カラムアドレスａｒｃ−ａ８Ｃ，ａＯｃ−ａ８Ｃが順次
変化し、メモリセルアレイ内のメモリセルに“０”レベ
ルが書込まれる。ロウアドレスおよびカラムアドレスか
一巡したら、書込み／読み出し信号Ｗ／Ｒが“１°レベ
ルになり、今度はデータ読み出しモードになる。次に、
再びロウアドレスおよびカラムアドレスが一巡したら、
書込み／読み出し信号Ｗ／Ｒが再び“０″レベルになり
、分周回路３０□。の出力データＤが“０”レベルがら
“１″レベルに変化する。これにより、再びデータ書込
みモードになり、書込みデータは“１゛レベルになる。
そして、ロウアドレスおよびカラムアドレスか順次変化
すると、今度は“１”レベルの書込みデータがメモリセ
ルアレイ内のメモリセルに書込まれる。さらに、ロウア
ドレスおよびカラムアドレスが一巡したら、書込み／読
み出し信号Ｗ／Ｒが“１ルベルになり、今度はデータ読
み出しモードになる。
［発明の効果］ 上述したように本発明によれば、ＣＢＲモードあるいは
ＲＯＲモードに必要な信号を外部から与えるだけでスト
レスをかけることが可能になり、バーンインのために必
要とする入出力端子数が極めて少なくて済み、ウェーハ
状態のままでバーンインする場合には、ウェーハ上の１
チツプ当りに必要なプローブ数が極めて少なくて済むダ
イナミック記憶装置のバーンイン方法を実現することが
できる。
また、本発明によれば、外部からリフレッシュアドレス
以外の何んらかの信号を与えるだけでダイナミック記憶
装置上の回路に極力もれなくストレスをかけることが可
能になり、バーンインのために必要とする入出力端子数
がなるべく少なくて済み、ウェーハ状態のままてバーン
インする場合には、ウェーハ上の１チツプ当りに必要な
プロブ数がなるべく少なくて済むダイナミック記憶装置
のバーンイン方法を実現することができる。
また、本発明によれば、外部からリフレッシュアドレス
以外の何んらかの信号か与えられるたけてダイナミック
記憶装置上の回路に極力もれなくストレスをかけること
か可能になり、バーンインのために必要とする入出力端
子数がなるべく少なくて済み、ウェーハ状態のままでバ
ーンインする場合には、ウェーハ上の１チツプ当りに必
要なプローブ数がなるべく少なくて済むダイナミック記
憶装置を実現することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係るＤＲＡＭを概略的に
示すブロック図、第２図は第１図中のアドレスカウンタ
の変形例を示す論理回路図、第３図は同しく本発明の第
２実施例に係るＤＲＡＭを概略的に示すブロック図、第
４図は第３図中の入力データ発生回路の一具体例を示す
論理回路図、第５図は従来のＤＲＡＭを概略的に示すブ
ロック図である。 １０・・・バーンイン時に活性化される回路部分、２０
・・・入力データ発生回路、２１、〜２１１８・・・分
周回路、４１・・・クロック発生回路、４２・・・ロウ
系回路、４３・・・ロウアドレスバッファ、４４・・・
アドレスカウンタ、４６・・・カラム系回路、４７・・
・カラムアドレスバッファ、４８・・・入出力回路。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (12)

    【特許請求の範囲】
  1. （１）外部からリフレッシュアドレス以外の何んらかの
    信号が与えられることにより、内蔵されているアドレス
    カウンタからリフレッシュアドレスを供給し、かつ、ロ
    ウ系回路およびカラム系回路がそれぞれ動作するバーン
    イン時リフレッシュモードを有することを特徴とするダ
    イナミック記憶装置。
  2. （２）前記バーンイン時リフレッシュモードと通常動作
    とを、通常動作時には使用されない専用端子に信号を与
    えることにより切り換えることを特徴とする請求項１記
    載のダイナミック記憶装置。
  3. （３）前記バーンイン時リフレッシュモードと通常動作
    とを、任意の端子に通常動作では使用しない電圧範囲の
    信号を与えることにより切り換えることを特徴とする請
    求項１記載のダイナミック記憶装置。
  4. （４）前記バーンイン時リフレッシュモードと通常動作
    とを、通常動作時に使用される複数の端子に通常動作で
    は使用しない順序関係で信号を与えることにより切り換
    えることを特徴とする請求項１記載のダイナミック記憶
    装置。
  5. （５）前記バーンイン時リフレッシュモードの指定に必
    要な端子は、高電位側の電源端子と、低電位側の電源端
    子と、ロウ・アドレス・ストローブ（■）端子と、前記
    専用端子のみであることを特徴とする請求項２記載のダ
    イナミック記憶装置。
  6. （６）前記バーンイン時リフレッシュモードの指定に必
    要な端子は、高電位側の電源端子と、低電位側の電源端
    子と、■端子と、カラム・アドレス、ストローブ（■）
    端子と、前記専用端子のみであることを特徴とする請求
    項２記載のダイナミック記憶装置。
  7. （７）前記バーンイン時リフレッシュモードの指定に必
    要な端子は、高電位側の電源端子と、低電位側の電源端
    子と、■端子のみてあることを特徴とする請求項３また
    は４記載のダイナミック記憶装置。
  8. （８）前記バーンイン時リフレッシュモードの指定に必
    要な端子は、高電位側の電源端子と、低電位側の電源端
    子と、■端子と、■端 子のみであることを特徴とする請求項３または４記載の
    ダイナミック記憶装置。
  9. （９）前記アドレスカウンタは、前記ロウ系回路および
    カラーム系回路に同じリフレッシュアドレスあるいは別
    々のリフレッシュアドレスを供給することを特徴とする
    請求項１記載のダイナミック記憶装置。
  10. （１０）請求項１乃至６のいずれかに記載のダイナミッ
    ク記憶装置に対するバーンインに際して、ウェーハ状態
    のままでバーンインすることを特徴とするダイナミック
    記憶装置のバーンイン方法。
  11. （１１）キャス・ビフォア・ラス（ＣＢＲ）モードを装
    備したダイナミック記憶装置に対するバーンインに際し
    て、ＣＢＲモードを指定することによりバーンインする
    ことを特徴とするダイナミック記憶装置のバーンイン方
    法。
  12. （１２）ラス・オンリー・リフレッシュ （ＲＯＲ）モードを装備したダイナミック記憶装置に対
    するバーンインに際して、ＲＯＲモードを指定すること
    によりバーンインすることを特徴とするダイナミック記
    憶装置のバーンイン方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448742A (en) * 1992-05-18 1995-09-05 Opti, Inc. Method and apparatus for local memory and system bus refreshing with single-port memory controller and rotating arbitration priority
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JPH07192461A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体記憶装置
KR960009960B1 (ko) * 1994-03-12 1996-07-25 금성일렉트론 주식회사 디램의 리프레쉬 콘트롤회로
KR100253570B1 (ko) * 1997-06-28 2000-04-15 김영환 액티브 모드하에서 리프레쉬 동작이 가능한 메모리 장치
JPH11345486A (ja) * 1998-06-01 1999-12-14 Mitsubishi Electric Corp セルフ・リフレッシュ制御回路を備えたｄｒａｍおよびシステムｌｓｉ
US6728156B2 (en) * 2002-03-11 2004-04-27 International Business Machines Corporation Memory array system
CN101601098A (zh) * 2007-02-01 2009-12-09 富士通株式会社 监视老化试验装置和监视老化试验方法
KR100845810B1 (ko) 2007-08-14 2008-07-14 주식회사 하이닉스반도체 웨이퍼 번인 테스트 회로
KR101932663B1 (ko) 2012-07-12 2018-12-26 삼성전자 주식회사 리프레쉬 주기 정보를 저장하는 반도체 메모리 장치 및 그 동작방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6176968A (ja) * 1984-09-25 1986-04-19 Mitsubishi Electric Corp 半導体メモリ素子のスクリ−ニング試験装置
JPS6378077A (ja) * 1986-09-22 1988-04-08 Hitachi Ltd メモリエ−ジング回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494222A (en) * 1980-03-28 1985-01-15 Texas Instruments Incorporated Processor system using on-chip refresh address generator for dynamic memory
WO1982000917A1 (en) * 1980-09-08 1982-03-18 Proebsting R Tape burn-in circuit
US4672583A (en) * 1983-06-15 1987-06-09 Nec Corporation Dynamic random access memory device provided with test circuit for internal refresh circuit
US5157629A (en) * 1985-11-22 1992-10-20 Hitachi, Ltd. Selective application of voltages for testing storage cells in semiconductor memory arrangements
JP2684365B2 (ja) * 1987-04-24 1997-12-03 株式会社日立製作所 半導体記憶装置
JPS643896A (en) * 1987-06-24 1989-01-09 Mitsubishi Electric Corp Semiconductor dynamic ram
JPH0229989A (ja) * 1988-07-19 1990-01-31 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
JPH0778991B2 (ja) * 1988-07-26 1995-08-23 株式会社東芝 半導体メモリ
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
JPH02146199A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体記憶装置のテスト回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6176968A (ja) * 1984-09-25 1986-04-19 Mitsubishi Electric Corp 半導体メモリ素子のスクリ−ニング試験装置
JPS6378077A (ja) * 1986-09-22 1988-04-08 Hitachi Ltd メモリエ−ジング回路

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Publication number Publication date
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US5343430A (en) 1994-08-30
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KR940010665B1 (ko) 1994-10-24

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