JPH02146199A - 半導体記憶装置のテスト回路 - Google Patents
半導体記憶装置のテスト回路Info
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- JPH02146199A JPH02146199A JP63301437A JP30143788A JPH02146199A JP H02146199 A JPH02146199 A JP H02146199A JP 63301437 A JP63301437 A JP 63301437A JP 30143788 A JP30143788 A JP 30143788A JP H02146199 A JPH02146199 A JP H02146199A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置のテスト回路に関し、さら
に特定的には、複数ブロックに分割されたメモリセルア
レイの各ブロックにおける対応のメモリセルにテストの
ための情報を書込んで一括的に読出し、その読出された
情報に論理演算を施してテスト結果を判定するようなテ
スト回路に関する。
に特定的には、複数ブロックに分割されたメモリセルア
レイの各ブロックにおける対応のメモリセルにテストの
ための情報を書込んで一括的に読出し、その読出された
情報に論理演算を施してテスト結果を判定するようなテ
スト回路に関する。
［従来の技術］
ダイナミックＲＡＭ （以下、ＤＲＡＭと称す）は、は
ぼ３年に４倍のベースでその集積度を上げてきており、
最近はそのベースがさらに上がってきているようにも思
えるほどである。現在、ＩＭ・ＤＲＡＭが量産状態にあ
り、４Ｍ−ＤＲＡＭが量産化されつつあるが、ＤＲＡＭ
の記憶容量が大きくなるのに伴ない、出荷前のテストに
かかる時間も増加してきており、このテスト時間の増加
による製品コストの上昇が無視できないほどになってき
た。そこで、ＩＭ会Ｄ ＲＡ’Ｍから、１度書込まれた
ビット情報のうち、複数のビット情報を同時に読出し、
それらの論理演算結果を出力し、その出力値により、正
しく書込、読出ができたかをテストしようとするテスト
モードがデバイスに組込まれるようになった。このテス
トモードを用いれば、複数のビット情報を同時にテスト
できるので、大幅なテスト時間の短縮が図れる。
ぼ３年に４倍のベースでその集積度を上げてきており、
最近はそのベースがさらに上がってきているようにも思
えるほどである。現在、ＩＭ・ＤＲＡＭが量産状態にあ
り、４Ｍ−ＤＲＡＭが量産化されつつあるが、ＤＲＡＭ
の記憶容量が大きくなるのに伴ない、出荷前のテストに
かかる時間も増加してきており、このテスト時間の増加
による製品コストの上昇が無視できないほどになってき
た。そこで、ＩＭ会Ｄ ＲＡ’Ｍから、１度書込まれた
ビット情報のうち、複数のビット情報を同時に読出し、
それらの論理演算結果を出力し、その出力値により、正
しく書込、読出ができたかをテストしようとするテスト
モードがデバイスに組込まれるようになった。このテス
トモードを用いれば、複数のビット情報を同時にテスト
できるので、大幅なテスト時間の短縮が図れる。
第３図に、上記のようなテストモードを備えた半導体記
憶装置の従来例を示す。なお、第３図の半導体記憶装置
はＬＭ−ＤＲＡＭの場合を示している。図において、１
Ｍビットのメモリセルアレイ１が１２８にビットずつの
８つのブロックに分割され、各ブロックごとにデータバ
ス■１０１〜１１０８が設けられている。通常モードと
テストモードの切換には、色々な方法が提案されてきた
が、たとえば第４図に示されるようなＷＣＢＲ（ＷＥ、
ＣＡＳビフォアＲＡＳ）と呼ばれるタイミングで外部信
号ＲＡＳ （ロウアドレスストローブ信号）、ＣＡＳ
（コラムアドレスストローブ信号）、ＷＥ（ライトイネ
ーブル信号）が変化した場合には通常モードからテスト
モードに入る。すなわち、ＲＡＳの降下より前にＣＡＳ
とＷＥを“Ｌ” レベルにすると、テストモードに入る
。なお、通常モードではＣＡＳとＷＥを共にＲＡＳの降
下より先に′Ｌ＃レベルにすることはない。このとき、
クロック発生回路２から出力されるテストイネーブル信
号ＴＥが“Ｈ”レベルになり、通常モードではスイッチ
３が端子Ｎ１側に接続されていたのが端子Ｎ２側に接続
されるようになる。
憶装置の従来例を示す。なお、第３図の半導体記憶装置
はＬＭ−ＤＲＡＭの場合を示している。図において、１
Ｍビットのメモリセルアレイ１が１２８にビットずつの
８つのブロックに分割され、各ブロックごとにデータバ
ス■１０１〜１１０８が設けられている。通常モードと
テストモードの切換には、色々な方法が提案されてきた
が、たとえば第４図に示されるようなＷＣＢＲ（ＷＥ、
ＣＡＳビフォアＲＡＳ）と呼ばれるタイミングで外部信
号ＲＡＳ （ロウアドレスストローブ信号）、ＣＡＳ
（コラムアドレスストローブ信号）、ＷＥ（ライトイネ
ーブル信号）が変化した場合には通常モードからテスト
モードに入る。すなわち、ＲＡＳの降下より前にＣＡＳ
とＷＥを“Ｌ” レベルにすると、テストモードに入る
。なお、通常モードではＣＡＳとＷＥを共にＲＡＳの降
下より先に′Ｌ＃レベルにすることはない。このとき、
クロック発生回路２から出力されるテストイネーブル信
号ＴＥが“Ｈ”レベルになり、通常モードではスイッチ
３が端子Ｎ１側に接続されていたのが端子Ｎ２側に接続
されるようになる。
以下、第３図に示す半導体記憶装置の動作を説明する。
（１） 通常モード時の動作
まず、読出時には、アドレス信号がアドレスバッファお
よびプリデコーダ４を介して行デコーダ１ａおよび列デ
コーダ１ｂに送られ、それらデコーダ出力によって選択
されたメモリセルに蓄えられたビット情報が８つのメモ
リセルブロック各々より１つずつ読出され、それぞれデ
ータバス■１０１〜！１０８に出力される。これら８ビ
ツトの情報は、プリアンプ８により増幅された後、アド
レスバッファおよびプリデコーダ４から出力される信号
φ、およびφ、により、トランジスタ１０〜１７におい
て、さらに４ビツトの情報に選択される。たとえば、φ
、−“Ｈｏ、φ、−“Ｌ“のときには、データバスｌ１
０１〜■１０８の８ビツトの情報のうち、データバスｌ
１０１．ｌ１０２、ｌ１０５．ｌ１０６のビット情報が
選択され、それぞれデータバスＤ、、Ｄ２．Ｄ、、Ｄ４
に送られる。さらに、アドレス最上位ビット信号である
ＲＡｓ ｒ ＣＡ ｇのデコードを行なうニブルデコ
ーダ５の出力により、これら４ビツトの情報から１ビツ
トの情報が選択される。通常モード時は前述したように
スイッチ３は端子Ｎｌ側に接続されているので、選択さ
れた１ビツト情報は出力バッファ６を経て外部出力ビン
に出力される。
よびプリデコーダ４を介して行デコーダ１ａおよび列デ
コーダ１ｂに送られ、それらデコーダ出力によって選択
されたメモリセルに蓄えられたビット情報が８つのメモ
リセルブロック各々より１つずつ読出され、それぞれデ
ータバス■１０１〜！１０８に出力される。これら８ビ
ツトの情報は、プリアンプ８により増幅された後、アド
レスバッファおよびプリデコーダ４から出力される信号
φ、およびφ、により、トランジスタ１０〜１７におい
て、さらに４ビツトの情報に選択される。たとえば、φ
、−“Ｈｏ、φ、−“Ｌ“のときには、データバスｌ１
０１〜■１０８の８ビツトの情報のうち、データバスｌ
１０１．ｌ１０２、ｌ１０５．ｌ１０６のビット情報が
選択され、それぞれデータバスＤ、、Ｄ２．Ｄ、、Ｄ４
に送られる。さらに、アドレス最上位ビット信号である
ＲＡｓ ｒ ＣＡ ｇのデコードを行なうニブルデコ
ーダ５の出力により、これら４ビツトの情報から１ビツ
トの情報が選択される。通常モード時は前述したように
スイッチ３は端子Ｎｌ側に接続されているので、選択さ
れた１ビツト情報は出力バッファ６を経て外部出力ビン
に出力される。
次に、書込時には、外部入力ビンから入力された入力デ
ータＤｉｎが４つの入カバッファフに同時に入力され、
ニブルデコーダ５によってそのうちの１つの入力バッフ
ァだけが活性化され、クロックφ２によりそのバッファ
に蓄えられた入力データだけが内部回路に送り込まれる
。クロックφ２はφ２−“Ｌ′のときのみ人力バッファ
７のデータを内部回路に出力させるためのクロックであ
り、通常は“Ｈ“である。たとえば、今、データバスＤ
Ｉ、たけに入力データが出力されたとする。
ータＤｉｎが４つの入カバッファフに同時に入力され、
ニブルデコーダ５によってそのうちの１つの入力バッフ
ァだけが活性化され、クロックφ２によりそのバッファ
に蓄えられた入力データだけが内部回路に送り込まれる
。クロックφ２はφ２−“Ｌ′のときのみ人力バッファ
７のデータを内部回路に出力させるためのクロックであ
り、通常は“Ｈ“である。たとえば、今、データバスＤ
Ｉ、たけに入力データが出力されたとする。
さらに、アドレスバッファおよびプリデコーダ４から出
力される信号φ５．φ５により、このデータがトランス
ファゲート１８を経てメモリセルアレイ部１に送り込ま
れるか、トランスファゲート２０を経てメモリセルアレ
イ部１に送り込まれるかが決定される。たとえば、今、
φ、−“Ｈ”φ５−“Ｌ”とすると、入力データは入力
書込バッファ９を介してデータバス■１０１に送り込ま
れ、行デコーダ１ａおよび列デコーダ１ｂによって選択
されたメモリセルに書込まれる。
力される信号φ５．φ５により、このデータがトランス
ファゲート１８を経てメモリセルアレイ部１に送り込ま
れるか、トランスファゲート２０を経てメモリセルアレ
イ部１に送り込まれるかが決定される。たとえば、今、
φ、−“Ｈ”φ５−“Ｌ”とすると、入力データは入力
書込バッファ９を介してデータバス■１０１に送り込ま
れ、行デコーダ１ａおよび列デコーダ１ｂによって選択
されたメモリセルに書込まれる。
（２） テストモード時の動作
テストモードの書込時には、φ、−φ、−“Ｈ”となる
ようにアドレスバッファおよびプリデコーダ４が制御さ
れている。また、ニブルデコーダ５は、入力バッファ７
を４つとも居住化するように制御される。したがって、
テストモードの書込時には、外部入力ピンから入力され
た入力データＤｉｎは、クロック信号φ２が“Ｌ”にな
ると同時に、データバスｌ１０１〜ｌ１０８にそれぞれ
送り込まれることになり、さらに、８つのメモリセルブ
ロック各々の行デコーダ１ａおよび列デコーダ１ｂによ
って選択されたメモリセルに各々書込まれる。すなわち
、テストモードの書込時には入力データが各メモリセル
ブロックに１箇所ずつ計８箇所のメモリセルに同時に書
込まれる。
ようにアドレスバッファおよびプリデコーダ４が制御さ
れている。また、ニブルデコーダ５は、入力バッファ７
を４つとも居住化するように制御される。したがって、
テストモードの書込時には、外部入力ピンから入力され
た入力データＤｉｎは、クロック信号φ２が“Ｌ”にな
ると同時に、データバスｌ１０１〜ｌ１０８にそれぞれ
送り込まれることになり、さらに、８つのメモリセルブ
ロック各々の行デコーダ１ａおよび列デコーダ１ｂによ
って選択されたメモリセルに各々書込まれる。すなわち
、テストモードの書込時には入力データが各メモリセル
ブロックに１箇所ずつ計８箇所のメモリセルに同時に書
込まれる。
読出時は、通常モードと同様行デコーダ１ａおよび列デ
コーダ１ｂによって選択されたメモリセルに蓄えられた
ビット情報を８つのメモリセルブロック各々から１ビツ
トずつ計８ビットの情報を同時に読出し、各々データバ
スｌ１０１〜ｌ１０８に出力する。これらのビット情報
は、前述したように、同時に８ビツト書込まれたもので
あり、同一データのはずである。さらに、これら８ビツ
トの情報は、各々、プリアンプ８により増幅された後、
排他的論理和の演算を行なうＥＯＲ（イクスクルーシブ
オア）回路２６に入力される。前述したように、スイッ
チ３はテストモード時は端子Ｎ２側に接続されているの
で、このＥＯＲ回路２６の出力が出力バッファ６を経て
外部出力ピンに出力される。ＥＯＲ回路の入力である８
ビツトの情報は、上述したように、メモリ動作が正常に
行なわれていればすべて同じデータのはずであり、その
場合はＦＯＲ回路２６の出力は′Ｈ“であり、外部出力
も“Ｈ″になる。一方、８ビツトのうち１ビツトでもデ
ータが反転してＥＯＲ回路２６の入力が′Ｈｍと“Ｌ＃
との混在の状態になった場合は、ＥＯＲ回路２６の出力
は“Ｌ′になり、外部出力も“Ｌ″になる。このように
、テストモード時には、外部出力ピンの出力データＤｏ
ｕｔのレベルを判定することによって複数ビットのメモ
リ動作を同時にテストすることができ、テスト時間の大
幅な短縮を図ることができる。
コーダ１ｂによって選択されたメモリセルに蓄えられた
ビット情報を８つのメモリセルブロック各々から１ビツ
トずつ計８ビットの情報を同時に読出し、各々データバ
スｌ１０１〜ｌ１０８に出力する。これらのビット情報
は、前述したように、同時に８ビツト書込まれたもので
あり、同一データのはずである。さらに、これら８ビツ
トの情報は、各々、プリアンプ８により増幅された後、
排他的論理和の演算を行なうＥＯＲ（イクスクルーシブ
オア）回路２６に入力される。前述したように、スイッ
チ３はテストモード時は端子Ｎ２側に接続されているの
で、このＥＯＲ回路２６の出力が出力バッファ６を経て
外部出力ピンに出力される。ＥＯＲ回路の入力である８
ビツトの情報は、上述したように、メモリ動作が正常に
行なわれていればすべて同じデータのはずであり、その
場合はＦＯＲ回路２６の出力は′Ｈ“であり、外部出力
も“Ｈ″になる。一方、８ビツトのうち１ビツトでもデ
ータが反転してＥＯＲ回路２６の入力が′Ｈｍと“Ｌ＃
との混在の状態になった場合は、ＥＯＲ回路２６の出力
は“Ｌ′になり、外部出力も“Ｌ″になる。このように
、テストモード時には、外部出力ピンの出力データＤｏ
ｕｔのレベルを判定することによって複数ビットのメモ
リ動作を同時にテストすることができ、テスト時間の大
幅な短縮を図ることができる。
第５図は、他の従来例を示す図である。この第５図は、
ｌ５ＳＣＣ（１９８７）で発表されたテストモード搭載
４Ｍ−ＤＲＡＭの例である（１９８７１ｎｔｅｒｎａｔ
ｉｏｎａｌ ５ｏｌｉｄ−８ｔ−ａｔｅ Ｃ１ｒｃ
ｕｉｔｓ Ｃｏｎｆｅｒｅｎ ｃ ｅ、ＷＡＭｌ、１
）ｏ図において、テストモードの読出時にはクロックφ
Ｔによりスイッチは開成状態になっている。ＯＲ回路２
７．２８、ＡＮＤ回路２９，３０、ＮＡＮＤ回路３１は
、ＥＯＲ回路を形成しており、８つのメモリセルブロッ
クから読出された８ビツトの情報に対し排他的論理和の
演算を行なう。この演算結果がテストの判定結果となる
。したがって、この第５図の従来例も第３図の従来例と
同様に、８ビツトのメモリ動作を同時にテストしようと
するものである。なお、第５図においてＰＡＩ〜ＰＡ４
．Ｐ５〜Ｐ８はプリアンプを示している。
ｌ５ＳＣＣ（１９８７）で発表されたテストモード搭載
４Ｍ−ＤＲＡＭの例である（１９８７１ｎｔｅｒｎａｔ
ｉｏｎａｌ ５ｏｌｉｄ−８ｔ−ａｔｅ Ｃ１ｒｃ
ｕｉｔｓ Ｃｏｎｆｅｒｅｎ ｃ ｅ、ＷＡＭｌ、１
）ｏ図において、テストモードの読出時にはクロックφ
Ｔによりスイッチは開成状態になっている。ＯＲ回路２
７．２８、ＡＮＤ回路２９，３０、ＮＡＮＤ回路３１は
、ＥＯＲ回路を形成しており、８つのメモリセルブロッ
クから読出された８ビツトの情報に対し排他的論理和の
演算を行なう。この演算結果がテストの判定結果となる
。したがって、この第５図の従来例も第３図の従来例と
同様に、８ビツトのメモリ動作を同時にテストしようと
するものである。なお、第５図においてＰＡＩ〜ＰＡ４
．Ｐ５〜Ｐ８はプリアンプを示している。
しかしながら、第３図あるいは第５図に示す従来装置で
は、テスト結果の判定に排他的論理和回路を用いるので
、８ビツトの情報すべてが誤った情報に反転した場合、
外部への出力データはメモリ動作が正常な場合と同様に
“Ｈ″となり、エラーが検出できないという欠点があっ
た。
は、テスト結果の判定に排他的論理和回路を用いるので
、８ビツトの情報すべてが誤った情報に反転した場合、
外部への出力データはメモリ動作が正常な場合と同様に
“Ｈ″となり、エラーが検出できないという欠点があっ
た。
これまで述べてきたテストモードは、いわゆる「１，０
判定法」と言われる方式によるものであり、外部出力が
“Ｈ”か“Ｌ”かで正常、異常を判定しようとするもの
である。一方、上に述べたような欠点がない判定法とし
て、ｒｌ、 ０． Ｈｉ−２判定法」と言われる方式も
提案されている。
判定法」と言われる方式によるものであり、外部出力が
“Ｈ”か“Ｌ”かで正常、異常を判定しようとするもの
である。一方、上に述べたような欠点がない判定法とし
て、ｒｌ、 ０． Ｈｉ−２判定法」と言われる方式も
提案されている。
この方式の判定回路部の一例を第６図に示す。
第６図において、データバスｌ１０１〜ｌ１０８、プリ
アンプ８．端子Ｎ１は、第３図の同一記号の部分に相当
する。また、クロック信号ＴＥは、第３図において述べ
たように、テストモード時には“Ｈ″であり、適所モー
ド時には“Ｌ″である。
アンプ８．端子Ｎ１は、第３図の同一記号の部分に相当
する。また、クロック信号ＴＥは、第３図において述べ
たように、テストモード時には“Ｈ″であり、適所モー
ド時には“Ｌ″である。
また、Ｖｃｃは電源電圧である。クロック信号φ、は第
３図におけるクロック信号φ、と同様のもので、出力イ
ネーブル信号である。すなわち、φ、−“Ｈ”になった
とき、出力端子に出力データＤｏｕｔが現われる。通常
モード時にはＴＥ−Ｌ”、ＴＥ−“Ｈ＃なので、トラン
スファゲート３４．３６がオンで３５．３７がオフにな
り、φ、が“Ｈ”になるとともに、端子Ｎ１に送られて
きている出力データＤｏｕｔが出力端子に出力される。
３図におけるクロック信号φ、と同様のもので、出力イ
ネーブル信号である。すなわち、φ、−“Ｈ”になった
とき、出力端子に出力データＤｏｕｔが現われる。通常
モード時にはＴＥ−Ｌ”、ＴＥ−“Ｈ＃なので、トラン
スファゲート３４．３６がオンで３５．３７がオフにな
り、φ、が“Ｈ”になるとともに、端子Ｎ１に送られて
きている出力データＤｏｕｔが出力端子に出力される。
テストモード時にはＴＥ−“Ｌ″ ＴＥ−“Ｌ″になる
ので、トランスファゲート３４．３６はオフ、３５．３
７がオンとなり、ＡＮＤ回路３２およびＮＯＲ回路３３
の出力に応じて出力端子への出力データＤｏｕｔが決ま
る。すなわち、データバス１１０１〜ｌ１０８に出力さ
れたデータがすべて“Ｈ”の場合は、ＡＮＤ回路３２の
出力は“Ｈ”となり、ＮＯＲ回路３３の出力は“Ｌ”と
なり、Ｄｏｕｔ−“Ｈ”となる。また、上記８ビツトの
データがすべて“Ｌ”の場合は、ＡＮＤ回路３２の出力
は“Ｌ”となり、ＮＯＲ回路３３の出力は“Ｌ″となり
、Ｄｏｕｔ−“Ｌ”となる。
ので、トランスファゲート３４．３６はオフ、３５．３
７がオンとなり、ＡＮＤ回路３２およびＮＯＲ回路３３
の出力に応じて出力端子への出力データＤｏｕｔが決ま
る。すなわち、データバス１１０１〜ｌ１０８に出力さ
れたデータがすべて“Ｈ”の場合は、ＡＮＤ回路３２の
出力は“Ｈ”となり、ＮＯＲ回路３３の出力は“Ｌ”と
なり、Ｄｏｕｔ−“Ｈ”となる。また、上記８ビツトの
データがすべて“Ｌ”の場合は、ＡＮＤ回路３２の出力
は“Ｌ”となり、ＮＯＲ回路３３の出力は“Ｌ″となり
、Ｄｏｕｔ−“Ｌ”となる。
８ビツトのデータが“Ｈ”とＬ“の混在の状態ならば、
ＡＮＤ回路３２の出力は“Ｌ″となり、ＮＯＲ回路３３
の出力もＬ“となり、トランジスタ３８．３９は共にオ
フとなり、Ｄｏｕｔ＝Ｈｉ−Ｚ（高インピーダンス）の
状態となる。このように、ｒｌ、Ｏ，Ｈｉ−２判定法」
を採用した場合には、８ビツトの情報がすべてＬ″の場
合と、すべて“Ｈ”の場合を外部出力端子の状態で判別
できるので、「１，０判定法」を採用した第３図あるい
は第５図の従来例の場合と違って、書込まれた８ビツト
の情報すべてが反転するようなエラーも検出することが
できる。
ＡＮＤ回路３２の出力は“Ｌ″となり、ＮＯＲ回路３３
の出力もＬ“となり、トランジスタ３８．３９は共にオ
フとなり、Ｄｏｕｔ＝Ｈｉ−Ｚ（高インピーダンス）の
状態となる。このように、ｒｌ、Ｏ，Ｈｉ−２判定法」
を採用した場合には、８ビツトの情報がすべてＬ″の場
合と、すべて“Ｈ”の場合を外部出力端子の状態で判別
できるので、「１，０判定法」を採用した第３図あるい
は第５図の従来例の場合と違って、書込まれた８ビツト
の情報すべてが反転するようなエラーも検出することが
できる。
ところで、テストモードの導入の当初の目的は、ＤＲＡ
Ｍメーカにおけるウェハ検査や組立後の出荷検査の時間
短縮であった。しかし、最近になってユーザ側からシス
テムに組込んだＤ ＲＡ Ｍのテスト時間を短縮するた
めにこのテストモード機能を利用したいという要望が出
てきた。たとえば、コンピュータの主記憶装置としてＤ
ＲＡＭをシステムに組込み、システム自身のＣＰＵやフ
ァームウェアを使ったテストにも適用し得るようなテス
トモード機能であってほしいという要望である。
Ｍメーカにおけるウェハ検査や組立後の出荷検査の時間
短縮であった。しかし、最近になってユーザ側からシス
テムに組込んだＤ ＲＡ Ｍのテスト時間を短縮するた
めにこのテストモード機能を利用したいという要望が出
てきた。たとえば、コンピュータの主記憶装置としてＤ
ＲＡＭをシステムに組込み、システム自身のＣＰＵやフ
ァームウェアを使ったテストにも適用し得るようなテス
トモード機能であってほしいという要望である。
メーカ側の出荷検査やユーザ側の簡単な受入れ検査の場
合には、専用のメモリテスタを用いるのが通例であり、
この場合は、上記ｒｌ、Ｏ，Ｈｉ−Ｚ判定法」を採用し
たテストモードも使える。しかし、システムに組込まれ
たＲＡＭのテストの場合、システムが出力端子のＨｉ−
Ｚ状態を識別することは至難であり、この場合、ｒｌ、
Ｏ，Ｈｉ−２判定法」は向いていない。したがって、「
１゜０、Ｈｉ−２判定法」を用いたテストモードも現在
のユーザ側における要求を満足することができない。
合には、専用のメモリテスタを用いるのが通例であり、
この場合は、上記ｒｌ、Ｏ，Ｈｉ−Ｚ判定法」を採用し
たテストモードも使える。しかし、システムに組込まれ
たＲＡＭのテストの場合、システムが出力端子のＨｉ−
Ｚ状態を識別することは至難であり、この場合、ｒｌ、
Ｏ，Ｈｉ−２判定法」は向いていない。したがって、「
１゜０、Ｈｉ−２判定法」を用いたテストモードも現在
のユーザ側における要求を満足することができない。
［発明が解決しようとする課題］
以上述べたごとく、第３図および第５図に示す実施例の
ようにテスト結果の判定のために排他的論理和回路を用
いたものにあっては、テストすべき並列複数ビットのす
べてのビットが誤った情報に反転しているようなエラー
を検出できず、また、この欠点を解消するために第６図
に示す従来例のようにｒｌ、０．Ｈｉ−２判定法」を採
用したとしても、ユーザ側でシステムに組込まれたＲＡ
Ｍのテストを行なう場合、Ｈｉ−Ｚ状態を識別すること
が困難であるという別の問題点を生じる。
ようにテスト結果の判定のために排他的論理和回路を用
いたものにあっては、テストすべき並列複数ビットのす
べてのビットが誤った情報に反転しているようなエラー
を検出できず、また、この欠点を解消するために第６図
に示す従来例のようにｒｌ、０．Ｈｉ−２判定法」を採
用したとしても、ユーザ側でシステムに組込まれたＲＡ
Ｍのテストを行なう場合、Ｈｉ−Ｚ状態を識別すること
が困難であるという別の問題点を生じる。
それゆえに、この発明は、複数ビットを並列的にテスト
する場合において、いかなるエラーをも検出でき、かつ
半導体記憶装置がシステムに組込まれた状態でのテスト
にも適するようなテスト回路を提供することを目的とす
る。
する場合において、いかなるエラーをも検出でき、かつ
半導体記憶装置がシステムに組込まれた状態でのテスト
にも適するようなテスト回路を提供することを目的とす
る。
［課題を解決するための手段］
この発明にかかる半導体記憶装置のテスト回路は、複数
ブロックに分割されたメモリセルアレイと各ブロックに
おける任意のメモリセルを選択する選択手段とを備える
半導体記憶装置をテストするための回路であって、選択
手段によって各ブロックの対応のメモリセルを選択させ
当該選択された各メモリセルに同一論理のビット情報を
書込むための書込手段と、書込手段によって書込が行な
われた各ブロックの対応のメモリセルから記憶情報を読
出すための読出手段と、読出手段によって読出された各
ブロックの対応のメモリセルからの記憶情報に対し、論
理演算を施してテストの判定結果を出力するテスト結果
判定手段と、書込手段によって各ブロックのメモリセル
に書込まれるビット情報が第１の論理であるか第２の論
理であるかに応じてテスト結果判定手段における論理演
算を第１の態様と第２の態様とに切換えるための論理演
算切換手段とを備えるようにしたものである。
ブロックに分割されたメモリセルアレイと各ブロックに
おける任意のメモリセルを選択する選択手段とを備える
半導体記憶装置をテストするための回路であって、選択
手段によって各ブロックの対応のメモリセルを選択させ
当該選択された各メモリセルに同一論理のビット情報を
書込むための書込手段と、書込手段によって書込が行な
われた各ブロックの対応のメモリセルから記憶情報を読
出すための読出手段と、読出手段によって読出された各
ブロックの対応のメモリセルからの記憶情報に対し、論
理演算を施してテストの判定結果を出力するテスト結果
判定手段と、書込手段によって各ブロックのメモリセル
に書込まれるビット情報が第１の論理であるか第２の論
理であるかに応じてテスト結果判定手段における論理演
算を第１の態様と第２の態様とに切換えるための論理演
算切換手段とを備えるようにしたものである。
［作用］
この発明においては、テストのためにメモリセルアレイ
の各ブロックの対応のメモリセルに書込むべきビット情
報が第１の論理であるか第２の論理であるかに応じてテ
スト結果判定のために用いる論理演算を２つの態様に切
換えるようにすることにより、いかなるエラーにも対処
することができる。
の各ブロックの対応のメモリセルに書込むべきビット情
報が第１の論理であるか第２の論理であるかに応じてテ
スト結果判定のために用いる論理演算を２つの態様に切
換えるようにすることにより、いかなるエラーにも対処
することができる。
［実施例］
第１図はこの発明の一実施例の構成を示す回路図である
。図中、第３図の従来例と同一または相当部分には同一
の参照番号を付し、その説明を省略する。なお、Ｖｃｃ
は電源電圧である。また、アドレスバッファおよびアド
レスプリデコーダ４およびクロック発生回路２は第１図
中では省略しているが、第３図の従来例と全く同様の形
で存在する。第３図の従来例との違いは、第３図中のテ
ストモードロジック回路であるＦＯＲ回路２６の代わり
に、バッファ回路４０と、クロックドＣＭＯ８回路４１
と、ラッチ回路４２と、それぞれがＰチャネルＭＯＳＦ
ＥＴとＮチャネルＭＯＳＦＥＴとからなるトランスファ
ゲート４３．４４と、ＡＮＤ回路４５．４７と、ＮＯＲ
回路４６とから構成されるテストモードロジック回路が
設けられている点である。
。図中、第３図の従来例と同一または相当部分には同一
の参照番号を付し、その説明を省略する。なお、Ｖｃｃ
は電源電圧である。また、アドレスバッファおよびアド
レスプリデコーダ４およびクロック発生回路２は第１図
中では省略しているが、第３図の従来例と全く同様の形
で存在する。第３図の従来例との違いは、第３図中のテ
ストモードロジック回路であるＦＯＲ回路２６の代わり
に、バッファ回路４０と、クロックドＣＭＯ８回路４１
と、ラッチ回路４２と、それぞれがＰチャネルＭＯＳＦ
ＥＴとＮチャネルＭＯＳＦＥＴとからなるトランスファ
ゲート４３．４４と、ＡＮＤ回路４５．４７と、ＮＯＲ
回路４６とから構成されるテストモードロジック回路が
設けられている点である。
次に、第１図に示す実施例の動作を説明する。
（１） 通常モード時の動作
通常モード時は、書込動作、読出動作共に第３図に示す
従来例の場合と全く同様であり、その説明を省略する。
従来例の場合と全く同様であり、その説明を省略する。
（２） テストモード時の動作
テストモード時の書込時には、φ、−φ、−“Ｈ”であ
り、また、ニブルデコーダ５は４つの入カバッファアを
すべて活性化するように制御される。そのため、外部入
力ビンから入力された入力データＤｉｎは、クロック信
号φ２がＭ Ｌ ＩＩになるとともに、データバスｌ１
０１〜ｌ１０８に同時に送り込まれ、さらに８つのメモ
リセルブロック各々の行デコーダ１ａおよび列デコーダ
１ｂによって選択されたメモリセルに各々書込まれる。
り、また、ニブルデコーダ５は４つの入カバッファアを
すべて活性化するように制御される。そのため、外部入
力ビンから入力された入力データＤｉｎは、クロック信
号φ２がＭ Ｌ ＩＩになるとともに、データバスｌ１
０１〜ｌ１０８に同時に送り込まれ、さらに８つのメモ
リセルブロック各々の行デコーダ１ａおよび列デコーダ
１ｂによって選択されたメモリセルに各々書込まれる。
すなわち、テストモードの書込時には、入力データが各
メモリセルブロックに１箇所ずつ計８箇所のメモリセル
に同時に書込まれる。これらの動作は、第３図に示す従
来回路と同様である。従来回路と異なる点は、上記書込
時に人力データＤｉｎを別途取込みラッチしておいて、
そのラッチデータの値によってテストモードロジック回
路の論理演算の仕方を切換えられるようにしている点で
ある。すなわち、書込時において、クロック信号φ２が
“Ｌ”になったとき、入力データをバッファ回路４０．
クロックドＣＭＯ３回路４１を介してラッチ回路４２に
取込む。クロック信号φ２は前述したように、入力デー
タを内部回路に送り込むときのみ“Ｌ”になり、通常は
“Ｈ”になる信号である。したがって、通常の状態では
、クロックドＣＭＯ８回路４１の入力端と出力端は切離
された状態であり、ラッチ回路４２には最も最近書込ま
れた入力データが保持され続ける。この保持データの内
容によって、トランスファゲート４３および４４が制御
される。
メモリセルブロックに１箇所ずつ計８箇所のメモリセル
に同時に書込まれる。これらの動作は、第３図に示す従
来回路と同様である。従来回路と異なる点は、上記書込
時に人力データＤｉｎを別途取込みラッチしておいて、
そのラッチデータの値によってテストモードロジック回
路の論理演算の仕方を切換えられるようにしている点で
ある。すなわち、書込時において、クロック信号φ２が
“Ｌ”になったとき、入力データをバッファ回路４０．
クロックドＣＭＯ３回路４１を介してラッチ回路４２に
取込む。クロック信号φ２は前述したように、入力デー
タを内部回路に送り込むときのみ“Ｌ”になり、通常は
“Ｈ”になる信号である。したがって、通常の状態では
、クロックドＣＭＯ８回路４１の入力端と出力端は切離
された状態であり、ラッチ回路４２には最も最近書込ま
れた入力データが保持され続ける。この保持データの内
容によって、トランスファゲート４３および４４が制御
される。
テストモードの読出時は、第３図に示す従来回路におい
て説明したのと同様に、メモリセルアレイ１からビット
の情報が同時に読出され、各々データバスｌ１０１〜ｌ
１０８に出力される。ラッチ回路４２に保持された入力
データが“Ｈ”のときは、トランスファゲート４３がオ
ン、トランスファゲート４４がオフになり、データバス
ｌ１０１、ｌ１０２を入力とするＡＮＤ回路４５の出力
がノードＴＤｌを経てＡＮＤ回路４７に入力される。同
様に、データバスｌ１０３とｌ１０４のＡＮＤ出力がノ
ードＴＤ２を経て、データバスｌ１０５と１１０６のＡ
ＮＤ出力がノードＴＤ３を経て、データバスｌ１０７と
ｌ１０８のＡＮＤ出力がノードＴＤ４を経て、ＡＮＤ回
路４７に入力される。テストモード時はテストイネーブ
ル信号ＴＥによってスイッチ３は端子Ｎ２側に接続され
ているので、このＡＮＤ回路４７の出力が出力バッファ
６を経て外部端子に出力データＤｏｕｔとして出力され
ることになる。したがって、ラッチ回路４２に保持され
た入力データが“Ｈ″のときは、データバスｌ１０１〜
■１０８がすべてｍ ＨａｔのときのみＤｏｕｔｍ″Ｈ
”となり、データバスｌ１０１〜ｌ１０８のうち１ビツ
トでもエラーを起こした場合は、もちろん全ビットとも
エラーでデータ反転しても、Ｄｏｕｔ−Ｌ＃となり、い
かなるエラーも検出できる。一方、ラッチ回路４２に保
持された入力データＤｉｎが“Ｌ”のときは、トランス
ファゲート４３がオフ、トランスファゲート４４がオン
になり、データバスｌ１０１，１１０２を入力とするＮ
ＯＲ回路４６の出力がノードＴＤＩを経てＡＮＤ回路４
７に入力される。同様に、データバス■１０３とｌ１０
４のＮＯＲ出力がノードＴＤ２を経て、データバスエ１
０５とｌ１０６のＮＯＲ出力がノードＴＤ３を経て、デ
ータバスｌ１０７と１１０８のＮＯＲ出力がノードＴＤ
４を経て、それぞれＡＮＤ回路４７に入力される。した
がって、この場合はデータバス１１０１〜１１０８がす
べて′Ｌ”のときのみＤｏｕｔ−“Ｈ”となり、それ以
外はＤｏｕｔ−“Ｌ゛となる。このように、テストのた
めの入力データＤｉｎが”Ｌ″の場合もＨ″′の場合も
読出された８ビツトの情報がすべて正しく読出されてい
る場合のみＤｏｕｔ−’Ｈ”となり、それ以外のいかな
るエラーもＤｏｕｔ調“Ｌ”となって検出できる。
て説明したのと同様に、メモリセルアレイ１からビット
の情報が同時に読出され、各々データバスｌ１０１〜ｌ
１０８に出力される。ラッチ回路４２に保持された入力
データが“Ｈ”のときは、トランスファゲート４３がオ
ン、トランスファゲート４４がオフになり、データバス
ｌ１０１、ｌ１０２を入力とするＡＮＤ回路４５の出力
がノードＴＤｌを経てＡＮＤ回路４７に入力される。同
様に、データバスｌ１０３とｌ１０４のＡＮＤ出力がノ
ードＴＤ２を経て、データバスｌ１０５と１１０６のＡ
ＮＤ出力がノードＴＤ３を経て、データバスｌ１０７と
ｌ１０８のＡＮＤ出力がノードＴＤ４を経て、ＡＮＤ回
路４７に入力される。テストモード時はテストイネーブ
ル信号ＴＥによってスイッチ３は端子Ｎ２側に接続され
ているので、このＡＮＤ回路４７の出力が出力バッファ
６を経て外部端子に出力データＤｏｕｔとして出力され
ることになる。したがって、ラッチ回路４２に保持され
た入力データが“Ｈ″のときは、データバスｌ１０１〜
■１０８がすべてｍ ＨａｔのときのみＤｏｕｔｍ″Ｈ
”となり、データバスｌ１０１〜ｌ１０８のうち１ビツ
トでもエラーを起こした場合は、もちろん全ビットとも
エラーでデータ反転しても、Ｄｏｕｔ−Ｌ＃となり、い
かなるエラーも検出できる。一方、ラッチ回路４２に保
持された入力データＤｉｎが“Ｌ”のときは、トランス
ファゲート４３がオフ、トランスファゲート４４がオン
になり、データバスｌ１０１，１１０２を入力とするＮ
ＯＲ回路４６の出力がノードＴＤＩを経てＡＮＤ回路４
７に入力される。同様に、データバス■１０３とｌ１０
４のＮＯＲ出力がノードＴＤ２を経て、データバスエ１
０５とｌ１０６のＮＯＲ出力がノードＴＤ３を経て、デ
ータバスｌ１０７と１１０８のＮＯＲ出力がノードＴＤ
４を経て、それぞれＡＮＤ回路４７に入力される。した
がって、この場合はデータバス１１０１〜１１０８がす
べて′Ｌ”のときのみＤｏｕｔ−“Ｈ”となり、それ以
外はＤｏｕｔ−“Ｌ゛となる。このように、テストのた
めの入力データＤｉｎが”Ｌ″の場合もＨ″′の場合も
読出された８ビツトの情報がすべて正しく読出されてい
る場合のみＤｏｕｔ−’Ｈ”となり、それ以外のいかな
るエラーもＤｏｕｔ調“Ｌ”となって検出できる。
また、判定法としては「１．０判定法」であり、Ｄｏｕ
ｔのレベルとしてＨｉ−Ｚ状態は用いないため、システ
ムに組込まれたＲＡＭのテストにも好適する。さらに、
従来の「１，０判定法」を用いたテストモードに比べて
、特にシステム側に今までなかったような動作を要求す
るといった負担を与えることもない。
ｔのレベルとしてＨｉ−Ｚ状態は用いないため、システ
ムに組込まれたＲＡＭのテストにも好適する。さらに、
従来の「１，０判定法」を用いたテストモードに比べて
、特にシステム側に今までなかったような動作を要求す
るといった負担を与えることもない。
第１図に示す実施例においては、入力データを取込むラ
ッチ回路を１つだけ備えているため、すべてのメモリセ
ルに同一のデータを書込んでそれらを読出してテストを
行なう、いわゆるオール“０＃テストパターン、または
オール′１”テトパターンのときに最も適用しやすい。
ッチ回路を１つだけ備えているため、すべてのメモリセ
ルに同一のデータを書込んでそれらを読出してテストを
行なう、いわゆるオール“０＃テストパターン、または
オール′１”テトパターンのときに最も適用しやすい。
しかし、書込動作サイクルと読出動作サイクルとを連続
して行なうようなテストパターンであれば入力データを
任意に変えつつ適用することもできる。
して行なうようなテストパターンであれば入力データを
任意に変えつつ適用することもできる。
第２図は、この発明の他の実施例の構成を示す回路図で
ある。なお、この第２図の実施例において第１図の実施
例と同一または相当部分には同一の参照符号を付し、そ
の説明を省略する。また、第１図に示す実施例と同様、
アドレスバッファおよびプリデコーダ４．クロック発生
回路２は図中省略しているが、第３図の従来例と全く同
様の形で存在する。この第２図の実施例が第１図の実施
例と相違する点は、第１図の実施例においてはＡＮＤ回
路４５．ＮＯＲ回路４６によって２ビツトの情報ごとに
論理演算を行なっていたものを、第２図の実施例におい
ては、読出されたすべての情報８ビツトの論理演算をＡ
ＮＤ回路４８．ＮＯＲ回路４９によって初めから行なっ
ている点である。
ある。なお、この第２図の実施例において第１図の実施
例と同一または相当部分には同一の参照符号を付し、そ
の説明を省略する。また、第１図に示す実施例と同様、
アドレスバッファおよびプリデコーダ４．クロック発生
回路２は図中省略しているが、第３図の従来例と全く同
様の形で存在する。この第２図の実施例が第１図の実施
例と相違する点は、第１図の実施例においてはＡＮＤ回
路４５．ＮＯＲ回路４６によって２ビツトの情報ごとに
論理演算を行なっていたものを、第２図の実施例におい
ては、読出されたすべての情報８ビツトの論理演算をＡ
ＮＤ回路４８．ＮＯＲ回路４９によって初めから行なっ
ている点である。
ラッチ回路４２によって書込時に保持された人力データ
が４Ｈ″のときは、トランスファゲート４３がオン、４
４がオフでＡＮＤ回路４８の出力が出力データＤｏｕｔ
になる。この場合、データバスｌ１０１〜ｌ１０８の８
ビツト情報すべてが正しく読出されたときは、すなわち
、すべて“Ｈ。
が４Ｈ″のときは、トランスファゲート４３がオン、４
４がオフでＡＮＤ回路４８の出力が出力データＤｏｕｔ
になる。この場合、データバスｌ１０１〜ｌ１０８の８
ビツト情報すべてが正しく読出されたときは、すなわち
、すべて“Ｈ。
のときはＤｏｕｔ−“Ｈ”であり、それ以外はＤｏｕｔ
−“Ｌ”である。また、ラッチ回路４２に保持された入
力データが“Ｌ“のときはトランスファゲート４３がオ
フ、４４がオンでＮＯＲ回路４９の出力が出力データＤ
ｏｕｔになる。この場合、データバス■１０１〜１１０
８の８ビツト情報がすべて“Ｌ”のときはＤｏｕｔ−“
Ｈ”であり、それ以外はＤｏｕｔ−“Ｌ”となる。した
がって、第２図の実施例の場合も第１図の実施例の場合
と同様、読出された８ビツトの情報がすべて正しく読出
されたときのみＤｏｕｔ−“Ｈ“となり、それ以外のい
かなるエラーもＤｏｕｔ−“Ｌ＃となって検出できる。
−“Ｌ”である。また、ラッチ回路４２に保持された入
力データが“Ｌ“のときはトランスファゲート４３がオ
フ、４４がオンでＮＯＲ回路４９の出力が出力データＤ
ｏｕｔになる。この場合、データバス■１０１〜１１０
８の８ビツト情報がすべて“Ｌ”のときはＤｏｕｔ−“
Ｈ”であり、それ以外はＤｏｕｔ−“Ｌ”となる。した
がって、第２図の実施例の場合も第１図の実施例の場合
と同様、読出された８ビツトの情報がすべて正しく読出
されたときのみＤｏｕｔ−“Ｈ“となり、それ以外のい
かなるエラーもＤｏｕｔ−“Ｌ＃となって検出できる。
また、ＤｏｕｔのレベルとしてＨｉ−Ｚ状態は用いない
ため、システムに組込まれたＲＡＭのテストにも適する
。
ため、システムに組込まれたＲＡＭのテストにも適する
。
なお、これまで従来例、実施例とも８ビット並列テスト
を例にとって説明してきたが、並列にテストするビット
数は８ビツトに限るものではない。
を例にとって説明してきたが、並列にテストするビット
数は８ビツトに限るものではない。
［発明の効果］
以上のように、この発明によれば、テストのために書込
むビット情報の論理に応じてテスト結果判定のために用
いる論理演算の態様を変更するようにしたので、いかな
るエラーをも検出でき、かつシステムに組込まれた半導
体記憶装置のテストにも適する精度の高いテスト回路を
得ることができる。
むビット情報の論理に応じてテスト結果判定のために用
いる論理演算の態様を変更するようにしたので、いかな
るエラーをも検出でき、かつシステムに組込まれた半導
体記憶装置のテストにも適する精度の高いテスト回路を
得ることができる。
第１図は、この発明の一実施例の構成を示す回路図であ
る。 第２図は、この発明の他の実施例の構成を示す回路図で
ある。 第３図は、従来の半導体記憶装置におけるテスト回路の
構成を示す回路図である。 第４図は、第３図に示す実施例においてテストモードを
開始するときに必要な各信号のタイミング関係を示すタ
イムチャートである。 第５図は、従来のテスト回路の他の例を示す回路図であ
る。 第６図は、従来のテスト回路のさらに他の例を示す回路
図である。 図において、１はメモリセルアレイ、１ａは行デコーダ
、１ｂは列デコーダ、２はクロック発生回路、３はスイ
ッチ、４はアドレスバッファおよびプリデコーダ、５は
ニブルデコーダ、６は出力バッファ、７は人力バッファ
、８はプリアンプ、９は入力データ書込バッファ、１０
〜２５はＮチャネルＭＯ３ＦＥＴ、２６はＥＯＲ回路、
２７および２８はＯＲ回路、２９および３０はＡＮＤ回
路、３１はＮＡＮＤＡＮＤ回路はＡＮＤ回路、３３はＮ
ＯＲ回路、３４〜３９はＮチャネルＭＯ３ＦＥＴ、４０
はバッファ回路、４１はクロックドＣＭＯ５回路、４２
はラッチ回路、４３および４４はトランスファゲート、
４５はＡＮＤ回路、４６はＮＯＲ回路、４７および４８
はＡＮＤ回路、４９はＮＯＲ回路を示す。 萬１図
る。 第２図は、この発明の他の実施例の構成を示す回路図で
ある。 第３図は、従来の半導体記憶装置におけるテスト回路の
構成を示す回路図である。 第４図は、第３図に示す実施例においてテストモードを
開始するときに必要な各信号のタイミング関係を示すタ
イムチャートである。 第５図は、従来のテスト回路の他の例を示す回路図であ
る。 第６図は、従来のテスト回路のさらに他の例を示す回路
図である。 図において、１はメモリセルアレイ、１ａは行デコーダ
、１ｂは列デコーダ、２はクロック発生回路、３はスイ
ッチ、４はアドレスバッファおよびプリデコーダ、５は
ニブルデコーダ、６は出力バッファ、７は人力バッファ
、８はプリアンプ、９は入力データ書込バッファ、１０
〜２５はＮチャネルＭＯ３ＦＥＴ、２６はＥＯＲ回路、
２７および２８はＯＲ回路、２９および３０はＡＮＤ回
路、３１はＮＡＮＤＡＮＤ回路はＡＮＤ回路、３３はＮ
ＯＲ回路、３４〜３９はＮチャネルＭＯ３ＦＥＴ、４０
はバッファ回路、４１はクロックドＣＭＯ５回路、４２
はラッチ回路、４３および４４はトランスファゲート、
４５はＡＮＤ回路、４６はＮＯＲ回路、４７および４８
はＡＮＤ回路、４９はＮＯＲ回路を示す。 萬１図
Claims (1)
- 【特許請求の範囲】 複数ブロックに分割されたメモリセルアレイと、各ブロ
ックにおける任意のメモリセルを選択する選択手段とを
備える半導体記憶装置をテストするための回路であって
、 前記選択手段によって前記各ブロックの対応のメモリセ
ルを選択させ、当該選択された各メモリセルに同一論理
のビット情報を書込むための書込手段、 前記書込手段によって書込が行なわれた各ブロックの対
応のメモリセルから記憶情報を読出すための読出手段、 前記読出手段によって読出された各ブロックの対応のメ
モリセルからの記憶情報に対し、論理演算を施してテス
トの判定結果を出力するテスト結果判定手段、および 前記書込手段によって各ブロックのメモリセルに書込ま
れるビット情報が第１の論理であるか第２の論理である
かに応じて、前記テスト結果判定手段における論理演算
を第１の態様と第２の態様とに切換えるための論理演算
切換手段を備える、半導体記憶装置のテスト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301437A JPH02146199A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置のテスト回路 |
| US07/441,005 US5016220A (en) | 1988-11-28 | 1989-11-27 | Semiconductor memory device with logic level responsive testing circuit and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63301437A JPH02146199A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146199A true JPH02146199A (ja) | 1990-06-05 |
Family
ID=17896877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63301437A Pending JPH02146199A (ja) | 1988-11-28 | 1988-11-28 | 半導体記憶装置のテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5016220A (ja) |
| JP (1) | JPH02146199A (ja) |
Cited By (3)
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| JP2001266600A (ja) * | 2000-03-17 | 2001-09-28 | Oki Electric Ind Co Ltd | 組み込み型メモリ試験回路 |
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| JPH0670776B2 (ja) * | 1990-02-23 | 1994-09-07 | 株式会社東芝 | 半導体集積回路 |
| JPH0821607B2 (ja) * | 1990-05-11 | 1996-03-04 | 株式会社東芝 | ダイナミック記憶装置およびそのバーンイン方法 |
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