KR100339502B1 - 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 - Google Patents

다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 Download PDF

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Abstract

다수개의 데이터 라인을 통합하여 테스트하되, 그 데이터 라인을 구분하여 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법이 개시된다. 본 발명은 다수개의 데이터 라인들을 통합하여 테스트하되, 데이터 라인들을 상단부와 하단부로 구분하여 테스트하는 통합 데이터 라인 테스트 회로에 있어서, 데이터 라인들을 상하단부로 분리하여 테스트하도록 지시하는 분리 테스트 신호 및 통합 테스트를 지시하는 통합 모드 신호에 응답하여 제1 비교 신호 및 제2 비교 신호를 발생하는 비교 신호 발생기와, 제1 비교 신호에 응답하여 상단부의 데이터 라인들을 비교하는 제1 비교부와, 제2 비교 신호에 응답하여 하단부의 데이터 라인들을 비교하는 제2 비교부와, 통합 모드 신호에 응답하여 제1 및 제2 비교부의 출력에 따라 통합 데이터를 출력하는 드라이버를 구비한다. 바람직하게, 분리 테스트 신호는 제1 및 제2 비교 신호가 교대로 활성화되도록 설정된다.

Description

다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법{Merged data line test circuit to test merged data lines with dividing manner and test method using the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 데이터 라인을 통합하여 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법에 관한 것이다.
반도체 메모리 장치 특히, 디램은 제조 후 모든 메모리 셀들의 검증을 검사기(tester)에 의한 기입동작 및 독출동작 등의 테스트를 거치게 된다. 디램의 메모리 용량이 증가함에 따라 이러한 테스트에 소용되는 시간도 증가하게 된다. 예를 들면, 64M 디램에 있어서, 모든 메모리 셀에 '0' 또는 '1' 데이터를 기입하고, 모든 메모리 셀들로부터 '0' 또는 '1' 데이터를 독출하는 간단한 테스트 절차는 한번의 사이클 타임이 90ns 이라고 할 때 90×10-9×4×64×(1024)2=24 초 정도가 소요된다.
그러나, 디램이 한달에 수백만개씩 대량 생산됨에 따라 디램 테스트에 엄청나게 많은 시간을 소요하게 된다. 이러한 테스트 시간은 테스트 단가를 올리게 되고 결국에는 생산성을 떨어뜨리게 되기 때문에 테스트 시간을 줄일 수 있는 방법들이 요구된다.
이러한 방법들 중 한가지 방법으로는 한번에 여러개의 메모리 셀들을 동시에 테스트하는 병렬 비트 테스트 방법이 있는 데, 이를 구현하는 방법으로 통합 데이터 라인 테스트 회로가 있다. 통합 데이터 라인 테스트 회로는 다수개의 데이터 라인을 통합하여 데이터 라인상의 데이터를 비교하는 방법으로 메모리 셀들의 양·불량을 판단한다. 요즘에 널리 이용되는 클럭에 동기되어 동작하는 동기식 디램에 있어서, 이러한 통합 데이터 라인 테스트 회로는 클럭의 한 사이클 동안에 다수개의 메모리 셀 데이터들을 한번에 테스트하는 방법으로 수행하고, 메모리 셀 데이터를테스트한 결과 불량이 발생했을 경우 어느 메모리 셀에서 불량이 발생했는지 쉽게 판별할 수 있어야 한다.
그런데, 종래의 통합 데이터 라인 테스트 회로는 테스트하는 메모리 셀 데이터를 구분하지 않고 동시에 테스트하였기 때문에, 테스트한 결과 불량이 발생했을 경우 어느 메모리 셀에서 불량이 발생했는지 쉽게 판별할 수 없었다.
따라서, 다수개의 데이터 라인을 통합하여 테스트한 결과 불량이 발생했을 경우 쉽게 불량 셀의 위치를 판별할 수 있는 통합 데이터 라인 테스트 회로가 필수적으로 요구된다.
본 발명의 목적은 다수개의 데이터 라인을 통합하여 동시에 테스트 하여 그 테스트 결과 불량이 발생했을 경우 그 데이터 라인들을 구분하여 다시 테스트하여 불량 셀의 위치를 쉽게 판별할 수 있는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 통합 데이터 라인 테스트 회로를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 통합 데이터 라인 테스트 회로를 구체적으로 나타내는 도면이다.
도 3은 도 2의 비교 신호 발생기를 구체적으로 나타내는 도면이다.
도 4는 도 2의 제1 비교부를 구체적으로 나타내는 도면이다.
도 5는 도 2의 제2 비교부를 구체적으로 나타내는 도면이다.
도 6은 도 2의 출력 드라이버를 구체적으로 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 다수개의 데이터 라인들을 통합하여 테스트하되, 데이터 라인들을 상단부와 하단부로 구분하여 테스트하는 통합 데이터 라인 테스트 회로에 있어서, 데이터 라인들을 상하단부로 분리하여 테스트하도록 지시하는 분리 테스트 신호 및 통합 테스트를 지시하는 통합 모드 신호에 응답하여 제1 비교 신호 및 제2 비교 신호를 발생하는 비교 신호 발생기와, 제1 비교 신호에 응답하여 상단부의 데이터 라인들을 비교하는 제1 비교부와, 제2 비교 신호에 응답하여 하단부의 데이터 라인들을 비교하는 제2 비교부와, 통합 모드 신호에 응답하여 제1 및 제2 비교부의 출력에 따라 통합 데이터를 출력하는 드라이버를 구비한다. 바람직하게, 분리 테스트 신호는 제1 및 제2 비교 신호가 교대로 활성화되도록 설정된다. 그리고, 비교 신호 발생기는 통합 모드 신호 및 데이터 라인들을 동시에 테스트하도록 지시하는 동시 테스트 신호에 응답하여 제1 비교 신호 및 제2 비교 신호 둘다를 활성화시킨다.
상기 다른 목적을 달성하기 위하여 본 발명은 다수개의 데이터 라인들을 통합하여 테스트하는 통합 데이터 라인 테스트 회로의 테스트 방법에 있어서, 테스트를 지시하는 통합 모드 신호 및 데이터 라인들을 동시에 테스트하도록 지시하는 동시 테스트 신호에 응답하여 제1 비교 신호 및 상기 제2 비교 신호 둘다를 활성화시키는 제1 단계와, 제1 및 제2 비교 신호에 응답하는 제1 및 제2 비교부에 의하여 데이터 라인들을 동시에 비교하는 제2 단계와, 제2 단계에서 불량이 발생하면 데이터 라인들의 상하단부로 분리하여 테스트하도록 지시하는 분리 테스트 신호 및 테스트를 지시하는 통합 모드 신호에 응답하여 제1 비교 신호 및 제2 비교 신호를 교대로 활성화시키는 제3 단계와, 통합 모드 신호에 응답하여 드라이버에 의하여 제1 및 제2 비교부의 출력에 따라 통합 데이터를 출력하는 제 4단계를 구비한다.
이와 같은 본 발명에 의하면, 다수개의 데이터 라인을 통합하여 테스트하는 통합 데이터 라인 테스트 회로에 있어서, 다수개의 데이터 라인을 동시에 테스트하여 불량이 발생하면 데이터 라인들을 상하단부 데이터 라인으로 구분하여 다시 테스트하여 불량 셀의 위치를 쉽게 판별할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 클럭에 동기되어 동작하는 동기식 반도체 메모리 장치를 예로 들어, 복수개의 메모리 셀들로 동일한 데이터를 기입한 후 메모리 셀들의 데이터들을 독출하여 메모리 셀들의 양불량을 테스트하는 방법을 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 통합 데이터 라인 테스트 회로를 포함하는 동기식 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 동기식 반도체 메모리 장치(1)는 메모리 셀 어레이 블락(2), 센스 앰프부(4), 데이터 라인 스위칭부(6), 데이터 출력 버퍼(8) 및 통합 데이터 라인 테스트 회로(10)를 구비한다.
메모리 셀 어레이 블락(2)은 행과 열로 배열되는 복수개의 메모리 셀들(미도시)로 구성되고 메모리 셀들(미도시)에는 소정의 데이터가 기입되거나 독출된다. 센스 앰프부(4)는 독출 동작시 메모리 셀 어레이 블락(2) 내 선택되는 셀의 비트라인(BL) 데이터를 감지 증폭하여 데이터 라인(I/O)으로 전송한다. 데이터 라인 스위칭부(6)는 센스 앰프부(4)로부터 전송되는 데이터가 실린 데이터 라인(I/O)을 데이터 출력 버퍼(8)로 전달할건지 아니면 이후에 설명될 통합 데이터 라인 테스트 회로(10)에서 발생되는 통합 데이터(TDOk, k=0~7)를 데이터 출력 버퍼(8)로 전달할건지를 결정한다. 데이터 출력 버퍼(8)는 반도체 메모리 장치(1)의 출력 신호의 규정(SPEC.)에 맞게끔 데이터 라인 스위칭부(6)로부터 전달되는 데이터를 구동하여출력 패드(Dout)로 내보낸다. 통합 데이터 라인 테스트 회로(10)는 다수개의 데이터 라인(FDOi, i=0~31)을 통합하여 테스트하는 통합 테스트 모드에 의하여 데이터 라인(FDOi, i=0~31)을 비교 테스트하여 통합 데이터(TDOk, k=0~7)를 발생하는 데, 도 2를 참조하여 구체적으로 설명하고자 한다.
도 2를 참조하면, 통합 데이터 라인 테스트 회로(10)는 다수개의 데이터 라인들(FDOi, i=0~31)을 통합하여 테스트하되, 데이터 라인들(FDOi, i=0~31)을 상단부와 하단부로 구분하여 테스트하는 데, 비교 신호 발생기(20), 제1 비교부(30), 제2 비교부(40) 및 출력 드라이버(50)을 구비한다.
비교 신호 발생기(20)는 통합 테스트시 데이터 라인들(FDOi, i=0~31)을 동시에 테스트하는 동시 테스트를 지시하는 동시 테스트 신호(MDQ_W), 데이터 라인들(FDOi, i=0~31)을 상하단부로 분리하여 테스트를 지시하는 분리 테스트 신호(UPDOWNDQ) 및 통합 테스트를 지시하는 통합 모드 신호(PMDQ)에 응답하여 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)를 발생한다. 비교 신호 발생기(20)는 도 3에 구체적으로 도시되어 있는 회로도를 참조하여 설명하고자 한다.
도 3을 참조하면, 비교 신호 발생기(20)는 통합 모드 신호(PMDQ)의 '하이레벨' 및 외부로부터 입력되는 동시 테스트 신호(MDQ_W)의 '로우레벨'에 응답하여 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ) 둘다를 '하이레벨'로 활성화시킨다. '하이레벨'의 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)는 이 후에 설명될 제1 비교부(30) 및 제2 비교부(40)의 동작을 시작시켜 데이터 라인들(FDOi, i=0~31)을 동시에 테스트한다.
비교 신호 발생 회로(20)는 동시 테스트 신호(MDQ_W)가 '하이레벨'이고 통합 모드 신호(PMDQ)가 '하이레벨'인 동안에, 분리 테스트 신호(UPDOWNDQ)의 '하이레벨'에 응답하여 '하이레벨'의 제1 비교 신호(UPDQ) 및 '로우레벨'의 제2 비교 신호(DOWNDQ)를 발생한다. '하이레벨'의 제1 비교 신호(UPDQ)는 제1 비교부(30)의 동작을 활성화시키고, '로우레벨'의 제2 비교 신호(DOWNDQ)는 제2 비교부(40)의 동작을 차단한다. 반면에, 비교 신호 발생 회로(20)는 동시 테스트 신호(MDQ_W)가 '하이레벨'이고 통합 모드 신호(PMDQ)가 '하이레벨'인 동안에, 분리 테스트 신호(UPDOWNDQ)의 '로우레벨'에 응답하여 '로우레벨'의 제1 비교 신호(UPDQ) 및 '하이레벨'의 제2 비교 신호(DOWNDQ)를 발생한다. '로우레벨'의 제1 비교 신호(UPDQ)는 제1 비교부(30)의 동작을 차단시키고, '하이레벨'의 제2 비교 신호(DOWNDQ)는 제2 비교부(40)의 동작을 활성화시킨다.
그리고, 비교 신호 발생 회로(20)는 통합 모드 신호(PMDQ)가 '하이레벨'인 동안에 외부 클럭(미도시)에 동기되어 발생되는 내부 클럭 신호(FRT)에 응답하여 이 후에 설명될 출력 드라이버(50)를 동작시키는 출력 드라이버 인에이블 신호(FRTSC)를 발생한다.
도 4는 도 2의 제1 비교부를 나타내는 도면이다. 이를 참조하면, 우선 제1 비교부(30)은 '하이레벨'의 제1 비교 신호(UPDQ)에 응답하여 데이터 라인들(FDOi, i=0~15)을 2개씩 쌍으로 비교하여 그 결과값을 상단부 비교 데이터(FCOAi, i=0~7)로 발생한다. 여기서, 센스 앰프부(4)로부터 제공되는 총 데이터 라인(FDOi, i=0~31)은 다양하게 구성될 수 있는 데, 본 명세서에서는 32개의 데이터라인(FDOi, i=0~31)으로 구성되는 예에 대하여 기술된다. 그리고, 32개의 데이터 라인(FDOi, i=0~31)은 각각의 데이터 라인(FDOi, i=0~31)과 연결되는 메모리 셀의 위치에 따라 2개의 데이터 라인군, 즉 상단부 데이터 라인들(FDOi, i=0~15)과 하단부 데이터 라인들(FDOi, i=16~31)으로 구별된다. 따라서, 제1 비교부(30)로는 상단부 데이터 라인들(FDOi, i=0~15)이 연결되어 수신되고, 상단부 데이터 라인들(FDOi, i=0~15)은 2개씩 쌍으로 비교되어 그 결과값으로 상단부 비교 데이터(FCOAi, i=0~7)가 발생된다.
제1 비교부(30)는 8개의 비교기들(31,32,…,38)을 구비한다. 제1 비교기(31)은 제1 상단부 데이터 라인(FDO0)과 제2 상단부 데이터 라인(FDO1)을 비교하는 데, 제1 및 제2 데이터 라인(FDO0)의 데이터들이 '하이레벨'로 같으면 접지전원으로 연결되는 트랜지스터들(TN2, TN3)이 '턴-온'되어 노드 nod_A는 '로우레벨'이 된다. '하이레벨'의 제1 비교 신호(UPDQ)에 상관없이 '로우레벨'의 노드 nod_A에 의하여 2-입력 낸드 게이트(ND1)의 출력은 '하이레벨'이 되고 제1 상단부 비교 데이터(FCOA0)는 '로우레벨'이 된다. 그리고, 제1 및 제2 데이터 라인(FDO0)의 데이터들이 '로우레벨'로 같으면 접지전원으로 연결되는 트랜지스터들(TN1, TN4)이 '턴-온'되어 노드 nod_A는 '로우레벨'이 되고 2-입력 낸드 게이트(ND1)의 출력은 '하이레벨'이 되어 제1 상단부 비교 데이터(FCOA0)는 '로우레벨'이 된다. 따라서, '로우레벨'의 제1 상단부 비교 데이터(FCOA0)는 비교되는 제1 및 제2 데이터 라인(FDO0)의 데이터들이 서로 같다는 것을 나타낸다.
한편, 제1 비교기(31)는 제1 데이터 라인(FDO0)의 데이터가 '하이레벨'이고제2 데이터 라인(FDO1)의 데이터가 '로우레벨'로 서로 다른 경우에 전원전압으로 연결되는 트랜지스터들(TP2, TP3)이 '턴-온'되어 노드 nod_A가 '하이레벨'이 된다. 제1 비교 신호(UPDQ)의 '하이레벨' 및 노드 nod_A의 '하이레벨'에 응답하여 2-입력 낸드 게이트(ND1)의 출력은 '로우레벨'이 되고 제1 상단부 비교 데이터(FCOA0)는 '하이레벨'이 된다. 그리고, 제1 데이터 라인(FDO0)의 데이터가 '로우레벨'이고 제2 데이터 라인(FDO1)의 데이터가 '하이레벨'로 서로 다른 경우에는 전원전압(VCC)으로 연결되는 트랜지스터들(TP1, TP4)이 '턴-온'되어 노드 nod_A는 '하이레벨'이 되고, 제1 비교 신호(UPDQ)의 '하이레벨' 및 노드 nod_A의 '하이레벨'에 응답하여 2-입력 낸드 게이트(ND1)의 출력은 '로우레벨'이 되어 제1 상단부 비교 데이터(FCOA0)는 '하이레벨'이 된다. 따라서, '하이레벨'의 제1 상단부 비교 데이터(FCOA0)는 비교되는 제1 및 제2 데이터 라인(FDO0)의 데이터들이 서로 다르다는 것을 나타낸다.
다음에, 제1 비교 신호(UPDQ)가 '로우레벨'인 경우에는 제1 비교기(31)는 제1 데이터 라인(FDO0)과 제2 데이터 라인(FDO1)의 비교값에 상관없이 제1 상단부 비교 데이터(FCOA0)는 '로우레벨'이 된다. 이는 '하이레벨'의 제1 비교 신호(UPDQ)에 응답하여 비교된 제1 및 제2 데이터 라인(FDO0)의 데이터들이 서로 같다는 것과 같은 의미로서, 이 후에 설명될 출력 드라이버(50, 도 2)의 동작에서 상하단부 데이터 라인들 중 어느쪽 데이터 라인과 연결되는 메모리 셀에서 불량이 발생했는지를 구별하기 쉽게 하기 위하여 사용된다. 즉, 상하단부 데이터 라인들 중 어느쪽 데이터 라인과 연결되는 메모리 셀에서 불량이 발생했는지를 구별할 때 상단부 데이터 라인들(FDOi, i=0~15)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타낸다.
도 5는 도 2의 제2 비교부(40)를 나타내는 도면이다. 이를 참조하면, 제2 비교부(40)은 앞서 설명한 도 4의 제1 비교부(30)와 동작상 거의 동일하다. 다만, 제1 비교부(30)는 제1 비교 신호(UPDQ)에 응답하지만 제2 비교부(40)는 제2 비교 신호(DOWNDQ)에 응답한다는 점에서, 그리고 제1 비교부(30)의 상단부 데이터 라인들(FDOi, i=0~15) 대신에 제2 비교부(40)에서는 하단부 데이터 라인들(FDOi, i=0~15)을 비교한다는 점에서 차이가 있을 뿐이다. 따라서, 본 명세서에서는 설명의 중복을 피하고자 제2 비교부(40)의 동작 설명을 생략하고자 한다.
간단히, 제2 비교부(40)는 '하이레벨'의 제2 비교 신호(DOWNDQ)에 응답하여 하단부 데이터 라인들(FDOi, i=16~31)을 2개씩 쌍으로 비교하여 그 결과값을 제2 비교 데이터(FCOBi, i=0~7)로 발생한다. 그리고, '로우레벨'의 제2 비교 신호(DOWNDQ)에 응답하여 비교되는 하단부 데이터 라인들(FDOi, i=16~31)의 비교값에 상관없이 하단부 비교 데이터(FCOB0)는 '로우레벨'이 되는 데, 이는 이 후에 설명될 출력 드라이버(50, 도 2)의 동작에서 상하단부 데이터 라인들 중 어느쪽 데이터 라인과 연결되는 메모리 셀에서 불량이 발생했는지를 구별할 때 하단부 데이터 라인들(FDOi, i=16~31)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타낸다.
도 6은 도 2의 출력 드라이버(50)를 나타내는 도면이다. 이를 참조하면, 출력 드라이버(50)는 상단부 비교 데이터(FCOAi, i=0~7) 및 하단부 비교 데이터(FCOBj, j=0~7)를 각각 비교하고 출력 드라이버 인에이블 신호(FRTSC)에 응답하여 그 비교결과를 통합 데이터(TDOk, k=0~7)로 발생한다. 출력 드라이버(50)의동작은 제1 출력 드라이버(51)를 예로 들어 다음과 같이 기술된다.
첫 번째로, 제1 출력 드라이버(51)는 제1 상단부 비교 데이터(FCOA0) 및 제1 하단부 비교 데이터(FCOB0)가 '로우레벨'인 경우 2-입력 노아(NOR) 게이트(NR1)의 출력인 노드 nod_B가 '하이레벨'이 된다. '하이레벨'의 노드 nod_B 및 출력 드라이버 인에이블 신호(FRTSC)에 응답하여 트랜지스터(TN10)가 '턴-온'되어 제1 통합 데이터(TDO0)는 '로우레벨'이 된다. '로우레벨'의 제1 통합 데이터(TDO0)는 제1 상단부 비교 데이터(FCOA0) 및 제2 하단부 비교 데이터(FCOB0)와 연결되는 메모리 셀들에 불량이 없음을 나타낸다.
두 번째로, 제1 출력 드라이버(51)는 제1 상단부 비교 데이터(FCOA0)가 '하이레벨'이고 제1 하단부 비교 데이터(FCOB0)가 '로우레벨'인 경우에는 2-입력 노아(NOR) 게이트(NR1)의 출력인 노드 nod_B가 '로우레벨'이 된다. '로우레벨'의 노드 nod_B 및 '하이레벨'의 출력 드라이버 인에이블 신호(FRTSC)에 응답하여 트랜지스터(TP10)가 '턴-온'되어 제1 통합 데이터(TDO0)는 '하이레벨'이 된다. '하이레벨'의 제1 통합 데이터(TDO0)는 제1 상단부 비교 데이터(FCOA0)와 연결되는 쪽의 메모리 셀 및/또는 제1 하단부 비교 데이터(FCOB0)와 연결되는 쪽의 메모리 셀에 불량이 있음을 나타내는 데, 앞서 도 5의 제2 비교부(40)에서 설명한 바와 같이 제2 비교 신호(DOWNDQ)가 '로우레벨'인 경우에는 제1 하단부 데이터 라인들(FDOi, i=16~31)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타내므로 제1 상단부 비교 데이터(FCOA0)와 연결되는 쪽의 메모리 셀에 불량이 있음을 쉽게 알 수 있다.
세번째로, 제1 출력 드라이버(51)는 제1 상단부 비교 데이터(FCOA0)가 '로우레벨'이고 제1 하단부 비교 데이터(FCOB0)가 '하이레벨'인 경우에도 제1 상단부 비교 데이터(FCOA0)가 '하이레벨'이고 제1 하단부 비교 데이터(FCOB0)가 '로우레벨'인 경우와 마찬가지로 제1 통합 데이터(TDO0)는 '하이레벨'이 된다. 이 때에도 '하이레벨'의 제1 통합 데이터(TDO0)는 제1 상단부 비교 데이터(FCOA0)와 연결되는 쪽의 메모리 셀 및/또는 제1 하단부 비교 데이터(FCOB0)와 연결되는 쪽의 메모리 셀에 불량이 있음을 나타내는 데, 앞서 도 4의 제1 비교부(30)에서 설명한 바와 같이 제1 비교 신호(UPDQ)가 '로우레벨'인 경우에는 제1 상단부 데이터 라인들(FDOi, i=0~15)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타내므로 제1 하단부 비교 데이터(FCOB0)와 연결되는 쪽의 메모리 셀에 불량이 있음을 쉽게 알 수 있다.
마지막으로, 종래의 병렬 비트 테스트 방법과 유사하게 제1 출력 드라이버(51)는 제1 상단부 비교 데이터(FCOA0) 및 제1 하단부 비교 데이터(FCOB0)가 '하이레벨'인 경우는 제1 상단부 비교 데이터(FCOA0)가 '하이레벨'이고 제1 하단부 비교 데이터(FCOB0)가 '로우레벨'인 경우와 마찬가지로 제1 통합 데이터(TDO0)는 '하이레벨'이 된다. 물론, 이 때의 '하이레벨'의 제1 통합 데이터(TDO0)도 제1 상단부 비교 데이터(FCOA0)와 연결되는 쪽의 메모리 셀 및/또는 제1 하단부 비교 데이터(FCOB0)와 연결되는 쪽의 메모리 셀에 불량이 있음을 나타낸다. 그러나, 이러한 불량은 앞서 도 4의 제1 비교부(30) 및 도 5의 제2 비교부(40)에서 설명한 바와는 달리 동시 테스트 신호(MDQ_W)의 '로우레벨'에 응답하여 비교 신호 발생기(20, 도 2)에서 발생되는 '하이레벨'의 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)에 의하여 제1 비교부(30) 및 제2 비교부(40) 둘다가 활성화되어 제공되는 상단부 비교 데이터(FCOAi, i=0~7) 및/또는 하단부 비교 데이터(FCOBj, j=0~7)로부터 발생된다. 그러므로, 발생된 불량이 상단부 데이터 라인들(FDOi, i=0~15)과 연결되는 쪽의 메모리 셀들에 불량인지 하단부 데이터 라인들(FDOi, i=16~31)과 연결되는 쪽의 메모리 셀들에 불량인지를 판단하는 데 어려움이 있다.
이 때에, 비교 신호 발생기(20)로부터 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)를 교대로 '로우레벨'로 비활성화시켜 제1 비교 신호(UPDQ)가 '로우레벨'인 경우에는 제1 상단부 데이터 라인들(FDOi, i=0~15)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타내므로 제1 하단부 비교 데이터(FCOB0)와 연결되는 쪽의 메모리 셀에 불량이 있음으로 판단하고, 제2 비교 신호(DOWNDQ)가 '로우레벨'인 경우에는 제1 하단부 데이터 라인들(FDOi, i=16~31)과 연결되는 쪽의 메모리 셀의 불량이 아님을 나타내므로 제1 상단부 비교 데이터(FCOA0)와 연결되는 쪽의 메모리 셀에 불량이 있음으로 판단할 수 있다.
이 후, 통합 데이터(TDOk, k=0~7)는 데이터 라인 스위칭부(6)을 통하여 데이터 출력 버퍼(8)로 전달되어 출력 패드(Dout)로 출력된다.
다시, 도 2를 참조하여 다수개의 데이터 라인들(FDOi, i=0~31)을 통합하여 테스트하는 통합 데이터 라인 테스트 회로(10)의 테스트 방법을 설명하면 다음과 같다.
제 1단계로는, 비교 신호 발생기(20)에서 테스트를 지시하는 통합 모드 신호(PMDQ) 및 데이터 라인들(FDOi, i=0~31)을 동시에 테스트하도록 지시하는 동시테스트 신호(MDQ_W)에 응답하여 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ) 둘다를 활성화시킨다.
제2 단계로는, 제1 및 제2 비교 신호(UPDQ, DOWNDQ)에 응답하는 제1 및 제2 비교부(30, 40)에서 데이터 라인들(FDOi, i=0~31)을 동시에 비교한다.
제3 단계로는, 출력 드라이버 인에이블 신호(FRTSC)에 응답하여 제2 단계에서의 비교결과를 출력 드라이버(50)를 통하여 통합 데이터(TDOk, k=0~7)로 발생한다. 여기서, 통합 데이터(TDOk, k=0~7)에 양(GOOD)이라고 판정되면 통합 데이터 라인 테스트 회로(10)의 테스트는 끝나지만, 통합 데이터(TDOk, k=0~7)가 불량이라고 판정되면 제4 단계로 넘어간다.
제4 단계는, 다시 비교 신호 발생기(20)에서 데이터 라인들(FDOi, i=0~31)을 분리하여 테스트하도록 지시하는 분리 테스트 신호(UPDOWNDQ) 및 통합 모드 신호(PMDQ)에 응답하여 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)를 교대로 활성화시킨다. 그리하여, 교대로 활성화되는 제1 비교 신호(UPDQ) 및 제2 비교 신호(DOWNDQ)에 따라 상단부 비교 데이터(FCOAi, i=0~7) 및 하단부 비교 데이터(FCOBj, j=0~7)가 발생된다.
마지막 단계는, 통합 모드 신호(PMDQ)에 응답하는 드라이버(50)에 의하여 상기 제1 및 제2 비교부의 출력, 즉 상단부 비교 데이터(FCOAi, i=0~7) 및 하단부 비교 데이터(FCOBj, j=0~7)에 따라 통합 데이터(TDOk, k=0~7)를 출력하여 불량 셀의 위치를 판별한다.
이와같은 다수개의 데이터 라인을 통합하여 테스트하는 통합 데이터 라인 테스트 회로 및 테스트 방법은 동시 테스트 신호에 의하여 다수개의 데이터 라인을 동시에 테스트하여 불량이 발생하면, 분리 테스트 신호에 의하여 데이터 라인을 상하단부 데이터 라인으로 구분하여 다시 테스트하여 불량 셀의 위치를 쉽게 판별할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 발명의 통합 데이터 라인 테스트 회로에서는 32개의 데이터 라인을 16개씩의 상단부 데이터 라인 및 하단부 데이터 라인으로 구분하고, 16개의 상단부 데이터 라인들은 2개씩 쌍으로 비교하여 그 1단의 비교 결과값을 상단부 비교 데이터로 출력하는 데, 이로부터 데이터 라인의 수가 많아지면 1단의 비교 결과값을 2단, 3단 등의 다단 비교기를 통하여 비교하여 상단부 비교 데이터로 출력할 수 있음은 물론이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 다수개의 데이터 라인을 통합하여 테스트하는 통합 데이터 라인 테스트 회로에 있어서, 다수개의 데이터 라인을 동시에 테스트하여 불량이 발생하면 데이터 라인을 상하단부 데이터 라인으로 구분하여 다시 테스트하여 불량 셀의 위치를 쉽게 판별할 수 있다.

Claims (5)

  1. 다수개의 데이터 라인들을 통합하여 테스트하되, 상기 데이터 라인들을 상단부와 하단부로 구분하여 테스트하는 통합 데이터 라인 테스트 회로에 있어서,
    상기 데이터 라인들을 상하단부로 분리하여 테스트하도록 지시하는 분리 테스트 신호 및 상기 테스트를 지시하는 통합 모드 신호에 응답하여 제1 비교 신호 및 제2 비교 신호를 발생하는 비교 신호 발생기;
    상기 제1 비교 신호에 응답하여 상기 상단부의 데이터 라인들을 비교하는 제1 비교부;
    상기 제2 비교 신호에 응답하여 상기 하단부의 데이터 라인들을 비교하는 제2 비교부; 및
    상기 통합 모드 신호에 응답하여 상기 제1 및 제2 비교부의 출력에 따라 통합 데이터를 출력하는 드라이버를 구비하는 것을 특징으로 하는 통합 데이터 라인 테스트 회로.
  2. 제1 항에 있어서, 상기 분리 테스트 신호는
    외부로부터 입력되는 신호로 상기 제1 및 제2 비교 신호가 교대로 활성화되도록 설정되는 것을 특징으로 하는 통합 데이터 라인 테스트 회로.
  3. 제1 항에 있어서, 상기 비교 신호 발생기는
    상기 통합 모드 신호 및 상기 데이터 라인들을 동시에 테스트하도록 지시하는 동시 테스트 신호에 응답하여 상기 제1 비교 신호 및 상기 제2 비교 신호 둘다를 활성화시키는 것을 특징으로 하는 통합 데이터 라인 테스트 회로.
  4. 제1 항에 있어서, 상기 제1 및 제2 비교부는
    상기 제1 및 제2 비교신호의 활성화 구간에서 상기 상단부 및 하단부 데이터 라인들 상의 데이터 패턴들 끼리 서로 비교하여 그 비교 결과 상기 데이터 패턴들이 일치하지 않을 경우, 이에 해당되는 상기 상단부 또는 하단부 데이터 라인과 연결되는 메모리 셀에 불량이 있음을 나타내는 신호를 발생하는 것을 특징으로 하는 통합 데이터 라인 테스트 회로.
  5. 다수개의 데이터 라인들을 통합하여 테스트하는 통합 데이터 라인 테스트 회로의 테스트 방법에 있어서,
    상기 테스트를 지시하는 통합 모드 신호 및 상기 데이터 라인들을 동시에 테스트하도록 지시하는 동시 테스트 신호에 응답하여 상기 제1 비교 신호 및 상기 제2 비교 신호 둘다를 활성화시키는 제1 단계;
    상기 제1 및 제2 비교 신호에 응답하는 제1 및 제2 비교부에 의하여 상기 데이터 라인들을 동시에 비교하는 제2 단계;
    상기 제2 단계에서 불량이 발생하면 상기 데이터 라인들을 상하단부로 분리하여 테스트하도록 지시하는 분리 테스트 신호 및 상기 테스트를 지시하는 통합 모드 신호에 응답하여 제1 비교 신호 및 제2 비교 신호를 교대로 활성화시키는 제3단계; 및
    상기 통합 모드 신호에 응답하는 드라이버에 의하여 상기 제1 및 제2 비교부의 출력에 따라 통합 데이터를 출력하는 제 4단계를 구비하는 것을 특징으로 하는 통합 데이터 라인 테스트 회로의 테스트 방법.
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