JPH08203278A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH08203278A JPH08203278A JP7027755A JP2775595A JPH08203278A JP H08203278 A JPH08203278 A JP H08203278A JP 7027755 A JP7027755 A JP 7027755A JP 2775595 A JP2775595 A JP 2775595A JP H08203278 A JPH08203278 A JP H08203278A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- bits
- parity
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 複数ビット構成の半導体メモリにおいて、ペ
レットチェックにおける同時測定数を増やすことがで
き、測定コストを低減できるようにする。 【構成】 試験用入出力回路２３はペレットチェック時
に動作され、書き込み動作時には、試験用入出力端子２
２から入力した試験用データを、一単位を構成する複数
ビット分に分けてデータバスＤＢ0 〜ＤＢn に出力し、
指定されたアドレスの複数ビットのメモリセルに同一の
試験用データを書き込ませる。読み出し動作時には、パ
リティ演算回路２１は、一単位を構成する複数ビットの
全読み出しデータを用いてパリティ演算を行ってパリテ
ィビットを発生させ、試験用入出力回路２３はパリティ
ビットを試験用入出力端子２２から出力させる。メモリ
テスタはパリティビットの値が出力期待値と一致するか
否かを判定する。
レットチェックにおける同時測定数を増やすことがで
き、測定コストを低減できるようにする。 【構成】 試験用入出力回路２３はペレットチェック時
に動作され、書き込み動作時には、試験用入出力端子２
２から入力した試験用データを、一単位を構成する複数
ビット分に分けてデータバスＤＢ0 〜ＤＢn に出力し、
指定されたアドレスの複数ビットのメモリセルに同一の
試験用データを書き込ませる。読み出し動作時には、パ
リティ演算回路２１は、一単位を構成する複数ビットの
全読み出しデータを用いてパリティ演算を行ってパリテ
ィビットを発生させ、試験用入出力回路２３はパリティ
ビットを試験用入出力端子２２から出力させる。メモリ
テスタはパリティビットの値が出力期待値と一致するか
否かを判定する。
Description
【０００１】
【産業上の利用分野】本発明は、複数ビット構成の半導
体メモリに関する。
体メモリに関する。
【０００２】
【従来の技術】従来、半導体メモリのウェハ状態におけ
る試験であるペレットチェックは、メモリテスタを用い
て、ウェハ上の各チップに対して実際の動作と同じよう
にデータの書き込み、読み出し動作を実行することによ
って行われていた。
る試験であるペレットチェックは、メモリテスタを用い
て、ウェハ上の各チップに対して実際の動作と同じよう
にデータの書き込み、読み出し動作を実行することによ
って行われていた。
【０００３】図４は従来の複数ビット構成の半導体メモ
リの１チップを示す平面図である。メモリテスタは、こ
の半導体メモリ１０１の各端子１０２に接触させる複数
の接触針１０３を備えたプロープカードを有している。
各接触針１０３は、図４に示した半導体メモリ１０１の
入出力端子ＩＯ0 〜ＩＯn の他、電源端子、グラウンド
端子、アドレス入力端子、制御信号入力端子にそれぞれ
接触するようになっている。
リの１チップを示す平面図である。メモリテスタは、こ
の半導体メモリ１０１の各端子１０２に接触させる複数
の接触針１０３を備えたプロープカードを有している。
各接触針１０３は、図４に示した半導体メモリ１０１の
入出力端子ＩＯ0 〜ＩＯn の他、電源端子、グラウンド
端子、アドレス入力端子、制御信号入力端子にそれぞれ
接触するようになっている。
【０００４】図５は、メモリテスタの構成のうち図４に
示した半導体メモリ１０１のペレットチェックに必要な
要部の構成を示すブロック図である。このメモリテスタ
は、複数の同軸線１１１0 〜１１１n を有し、この同軸
線１１１0 〜１１１n の各一端は半導体メモリ１０１の
入出力端子ＩＯ0 〜ＩＯn に接触させる各接触針１０３
に接続されている。同軸線１１１0 〜１１１n の他端に
は、それぞれドライバ１１２0 〜１１２n の出力端とコ
ンパレータ１１３0 〜１１３n の一方の入力端が接続さ
れている。コンパレータ１１３0 〜１１３n の他方の入
力端には基準電圧を発生する電源１１４0 〜１１４n が
接続されている。ドライバ１１２0 〜１１２n の入力端
はデータ発生部１１５に接続されている。コンパレータ
１１３0〜１１３n の出力端は判定部１１６に接続され
ている。データ発生部１１５と判定部１１６は制御部１
１７に接続されている。なお、メモリテスタは、上記の
構成の他に、電源電圧発生部やアドレス発生部や制御信
号発生部を備えているが、これらの図示は省略してい
る。また、同軸線１１１0 〜１１１n 、ドライバ１１２
0 〜１１２n およびコンパレータ１１３0 〜１１３
n は、図４に示した半導体メモリ１０１のペレットチェ
ックに必要な数だけを図示したものであり、実際にはこ
れより多く設けられていても良い。
示した半導体メモリ１０１のペレットチェックに必要な
要部の構成を示すブロック図である。このメモリテスタ
は、複数の同軸線１１１0 〜１１１n を有し、この同軸
線１１１0 〜１１１n の各一端は半導体メモリ１０１の
入出力端子ＩＯ0 〜ＩＯn に接触させる各接触針１０３
に接続されている。同軸線１１１0 〜１１１n の他端に
は、それぞれドライバ１１２0 〜１１２n の出力端とコ
ンパレータ１１３0 〜１１３n の一方の入力端が接続さ
れている。コンパレータ１１３0 〜１１３n の他方の入
力端には基準電圧を発生する電源１１４0 〜１１４n が
接続されている。ドライバ１１２0 〜１１２n の入力端
はデータ発生部１１５に接続されている。コンパレータ
１１３0〜１１３n の出力端は判定部１１６に接続され
ている。データ発生部１１５と判定部１１６は制御部１
１７に接続されている。なお、メモリテスタは、上記の
構成の他に、電源電圧発生部やアドレス発生部や制御信
号発生部を備えているが、これらの図示は省略してい
る。また、同軸線１１１0 〜１１１n 、ドライバ１１２
0 〜１１２n およびコンパレータ１１３0 〜１１３
n は、図４に示した半導体メモリ１０１のペレットチェ
ックに必要な数だけを図示したものであり、実際にはこ
れより多く設けられていても良い。
【０００５】次に、図５に示したメモリテスタを用いた
従来のペレットチェックの動作について説明する。ま
ず、プロープカードの各接触針１０３をそれぞれ対応す
る半導体メモリ１０１の端子に接触させる。次に、制御
部１１７の制御の下で、接触針１０３を介して半導体メ
モリ１０１のアドレス入力端子に所定のアドレス信号を
与え、半導体メモリ１０１の制御信号入力端子に制御信
号を与えると共に、データ発生部１１５より所定のデー
タを発生させ、ドライバ１１２0 〜１１２n 、同軸線１
１１0 〜１１１n および接触針１０３を介して半導体メ
モリ１０１の入出力端子ＩＯ0 〜ＩＯn に与えて、半導
体メモリ１０１のメモリセルにデータを書き込む。次
に、このデータを読み出し、半導体メモリ１０１の入出
力端子ＩＯ0〜ＩＯn の電位をコンパレータ１１３0 〜
１１３n で基準電圧と比較することによって半導体メモ
リ１０１の出力データを再生し、判定部１１６で取り込
む。判定部１１６では、各入出力端子ＩＯ0 〜ＩＯn 毎
に、書き込んだデータと読み出したデータが一致するか
否かを判定することによって、正常か否かを判定する。
従来のペレットチェックの動作について説明する。ま
ず、プロープカードの各接触針１０３をそれぞれ対応す
る半導体メモリ１０１の端子に接触させる。次に、制御
部１１７の制御の下で、接触針１０３を介して半導体メ
モリ１０１のアドレス入力端子に所定のアドレス信号を
与え、半導体メモリ１０１の制御信号入力端子に制御信
号を与えると共に、データ発生部１１５より所定のデー
タを発生させ、ドライバ１１２0 〜１１２n 、同軸線１
１１0 〜１１１n および接触針１０３を介して半導体メ
モリ１０１の入出力端子ＩＯ0 〜ＩＯn に与えて、半導
体メモリ１０１のメモリセルにデータを書き込む。次
に、このデータを読み出し、半導体メモリ１０１の入出
力端子ＩＯ0〜ＩＯn の電位をコンパレータ１１３0 〜
１１３n で基準電圧と比較することによって半導体メモ
リ１０１の出力データを再生し、判定部１１６で取り込
む。判定部１１６では、各入出力端子ＩＯ0 〜ＩＯn 毎
に、書き込んだデータと読み出したデータが一致するか
否かを判定することによって、正常か否かを判定する。
【０００６】
【発明が解決しようとする課題】ところで、ペレットチ
ェックにおけるチップの同時測定数は、メモリテスタの
コンパレータの数に大きく左右される。従来の半導体メ
モリのペレットチェックでは、半導体メモリ１０１の入
出力端子ＩＯ0 〜ＩＯn とメモリテスタのコンパレータ
１１３0 〜１１３n が１対１に対応しているため、半導
体メモリのビット構成が増えれば同時測定数は減少し、
測定コストが高くなるというという問題点があった。
ェックにおけるチップの同時測定数は、メモリテスタの
コンパレータの数に大きく左右される。従来の半導体メ
モリのペレットチェックでは、半導体メモリ１０１の入
出力端子ＩＯ0 〜ＩＯn とメモリテスタのコンパレータ
１１３0 〜１１３n が１対１に対応しているため、半導
体メモリのビット構成が増えれば同時測定数は減少し、
測定コストが高くなるというという問題点があった。
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、複数ビット構成の半導体メモリであ
って、ペレットチェックにおける同時測定数を増やすこ
とができ、測定コストを低減できるようにした半導体メ
モリを提供することにある。
ので、その目的は、複数ビット構成の半導体メモリであ
って、ペレットチェックにおける同時測定数を増やすこ
とができ、測定コストを低減できるようにした半導体メ
モリを提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の半導体メ
モリは、複数ビット単位でアドレスが決定された複数の
メモリセルを有するメモリセルアレイと、複数ビット単
位でメモリセルに対してデータの書き込みまたは読み出
しを行う書き込み読み出し制御手段と、この書き込み読
み出し制御手段によってデータの書き込みまたは読み出
しを行うメモリセルのアドレスを指定するアドレス指定
手段と、一単位を構成する複数ビットの全読み出しデー
タを用いてパリティ演算を行ってパリティビットを発生
するパリティ発生手段と、このパリティ発生手段によっ
て発生されたパリティビットを外部に出力するパリティ
出力手段とを備えたものである。
モリは、複数ビット単位でアドレスが決定された複数の
メモリセルを有するメモリセルアレイと、複数ビット単
位でメモリセルに対してデータの書き込みまたは読み出
しを行う書き込み読み出し制御手段と、この書き込み読
み出し制御手段によってデータの書き込みまたは読み出
しを行うメモリセルのアドレスを指定するアドレス指定
手段と、一単位を構成する複数ビットの全読み出しデー
タを用いてパリティ演算を行ってパリティビットを発生
するパリティ発生手段と、このパリティ発生手段によっ
て発生されたパリティビットを外部に出力するパリティ
出力手段とを備えたものである。
【０００９】請求項２記載の半導体メモリは、複数ビッ
ト単位でアドレスが決定された複数のメモリセルを有す
るメモリセルアレイと、複数ビット単位でメモリセルに
対してデータの書き込みまたは読み出しを行う書き込み
読み出し制御手段と、この書き込み読み出し制御手段に
よってデータの書き込みまたは読み出しを行うメモリセ
ルのアドレスを指定するアドレス指定手段と、一単位を
構成する複数ビットの全読み出しデータを用いてパリテ
ィ演算を行ってパリティビットを発生するパリティ発生
手段と、試験用データを外部より入力すると共に、パリ
ティビットを外部に出力するための１ビットの試験用入
出力端子と、書き込み動作時に試験用入出力端子から入
力した試験用データを、一単位を構成する複数ビットの
メモリセルに対して与えると共に、読み出し動作時にパ
リティ発生手段によって発生されたパリティビットを試
験用入出力端子に出力する試験用入出力手段と、外部か
らの試験用制御信号に応じて試験用入出力手段を選択的
に動作させる試験用入出力制御手段とを備えたものであ
る。
ト単位でアドレスが決定された複数のメモリセルを有す
るメモリセルアレイと、複数ビット単位でメモリセルに
対してデータの書き込みまたは読み出しを行う書き込み
読み出し制御手段と、この書き込み読み出し制御手段に
よってデータの書き込みまたは読み出しを行うメモリセ
ルのアドレスを指定するアドレス指定手段と、一単位を
構成する複数ビットの全読み出しデータを用いてパリテ
ィ演算を行ってパリティビットを発生するパリティ発生
手段と、試験用データを外部より入力すると共に、パリ
ティビットを外部に出力するための１ビットの試験用入
出力端子と、書き込み動作時に試験用入出力端子から入
力した試験用データを、一単位を構成する複数ビットの
メモリセルに対して与えると共に、読み出し動作時にパ
リティ発生手段によって発生されたパリティビットを試
験用入出力端子に出力する試験用入出力手段と、外部か
らの試験用制御信号に応じて試験用入出力手段を選択的
に動作させる試験用入出力制御手段とを備えたものであ
る。
【００１０】
【作用】請求項１記載の半導体メモリでは、パリティ発
生手段が、一単位を構成する複数ビットの全読み出しデ
ータを用いてパリティ演算を行ってパリティビットを発
生し、このパリティビットがパリティ出力手段によって
外部に出力される。一単位を構成する複数ビットに所定
のデータを書き込んだ場合、全ビットの書き込みおよび
読み出しが正常に行われた場合に発生されるパリティビ
ットの値は予め分かる。従って、その値を出力期待値と
すると、実際に発生されたパリティビットの値が出力期
待値と一致するか否かを判定することによって、複数ビ
ットについて正常か否かを判定することが可能となる。
生手段が、一単位を構成する複数ビットの全読み出しデ
ータを用いてパリティ演算を行ってパリティビットを発
生し、このパリティビットがパリティ出力手段によって
外部に出力される。一単位を構成する複数ビットに所定
のデータを書き込んだ場合、全ビットの書き込みおよび
読み出しが正常に行われた場合に発生されるパリティビ
ットの値は予め分かる。従って、その値を出力期待値と
すると、実際に発生されたパリティビットの値が出力期
待値と一致するか否かを判定することによって、複数ビ
ットについて正常か否かを判定することが可能となる。
【００１１】請求項２記載の半導体メモリでは、パリテ
ィ発生手段は、一単位を構成する複数ビットの全読み出
しデータを用いてパリティ演算を行ってパリティビット
を発生する。試験用入出力制御手段は、外部からの試験
用制御信号に応じて試験用入出力手段を選択的に動作さ
せ、試験用入出力手段は、書き込み動作時には試験用入
出力端子から入力した試験用データを、一単位を構成す
る複数ビットのメモリセルに対して与えると共に、読み
出し動作時にはパリティ発生手段によって発生されたパ
リティビットを試験用入出力端子に出力する。一単位を
構成する複数ビットに所定の試験用データを書き込んだ
場合、全ビットの書き込みおよび読み出しが正常に行わ
れた場合に発生されるパリティビットの値は予め分か
る。従って、その値を出力期待値とすると、実際に発生
されたパリティビットの値が出力期待値と一致するか否
かを判定することによって、複数ビットについて正常か
否かを判定することが可能となる。また、試験用データ
の入力とパリティビットの出力が１ビットの試験用入出
力端子で行われるので、この試験用入出力端子にメモリ
テスタにおけるデータ入出力用の１つの接触針を接触さ
せれば、ペレットチェックが可能となる。
ィ発生手段は、一単位を構成する複数ビットの全読み出
しデータを用いてパリティ演算を行ってパリティビット
を発生する。試験用入出力制御手段は、外部からの試験
用制御信号に応じて試験用入出力手段を選択的に動作さ
せ、試験用入出力手段は、書き込み動作時には試験用入
出力端子から入力した試験用データを、一単位を構成す
る複数ビットのメモリセルに対して与えると共に、読み
出し動作時にはパリティ発生手段によって発生されたパ
リティビットを試験用入出力端子に出力する。一単位を
構成する複数ビットに所定の試験用データを書き込んだ
場合、全ビットの書き込みおよび読み出しが正常に行わ
れた場合に発生されるパリティビットの値は予め分か
る。従って、その値を出力期待値とすると、実際に発生
されたパリティビットの値が出力期待値と一致するか否
かを判定することによって、複数ビットについて正常か
否かを判定することが可能となる。また、試験用データ
の入力とパリティビットの出力が１ビットの試験用入出
力端子で行われるので、この試験用入出力端子にメモリ
テスタにおけるデータ入出力用の１つの接触針を接触さ
せれば、ペレットチェックが可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は本発明の一実施例に係る半導体メモ
リの構成を示すブロック図である。本実施例の半導体メ
モリ１０は、複数ビット単位でデータの書き込みおよび
読み出しを行う複数ビット構成の半導体メモリであっ
て、複数ビット単位でアドレスが決定された複数のメモ
リセルを有するメモリセルアレイ１１と、アドレス入力
端子１２と、このアドレス入力端子１２から入力される
アドレス信号Ａ0 〜Ａmをラッチするアドレスバッファ
１３と、このアドレスバッファ１３にラッチされたアド
レス信号Ａ0 〜Ａm に基づくロウ（行）アドレスをデコ
ードしてメモリセルアレイ１１のワード線を選択するロ
ウデコーダ１４と、アドレスバッファ１３にラッチされ
たアドレス信号Ａ0 〜Ａm に基づくカラム（列）アドレ
スをデコードしてメモリセルアレイ１１のビット線を選
択するカラムデコーダ１５と、ビット線上のデータを増
幅するセンスアンプおよびデータの書き込みを行うライ
トドライバ（以下、センスアンプ／ライトドライバと記
す。）１６とを備えている。
リの構成を示すブロック図である。本実施例の半導体メ
モリ１０は、複数ビット単位でデータの書き込みおよび
読み出しを行う複数ビット構成の半導体メモリであっ
て、複数ビット単位でアドレスが決定された複数のメモ
リセルを有するメモリセルアレイ１１と、アドレス入力
端子１２と、このアドレス入力端子１２から入力される
アドレス信号Ａ0 〜Ａmをラッチするアドレスバッファ
１３と、このアドレスバッファ１３にラッチされたアド
レス信号Ａ0 〜Ａm に基づくロウ（行）アドレスをデコ
ードしてメモリセルアレイ１１のワード線を選択するロ
ウデコーダ１４と、アドレスバッファ１３にラッチされ
たアドレス信号Ａ0 〜Ａm に基づくカラム（列）アドレ
スをデコードしてメモリセルアレイ１１のビット線を選
択するカラムデコーダ１５と、ビット線上のデータを増
幅するセンスアンプおよびデータの書き込みを行うライ
トドライバ（以下、センスアンプ／ライトドライバと記
す。）１６とを備えている。
【００１４】半導体メモリ１０は、更に、センスアンプ
／ライトドライバ１６に接続されたデータバスＤＢ0 〜
ＤＢn と、データの入出力を行うための入出力端子ＩＯ
0 〜ＩＯn と、書き込み動作時には入出力端子ＩＯ0 〜
ＩＯn から入力されたデータをデータバスＤＢ0 〜ＤＢ
n に出力すると共に、読み出し動作時にはデータバスＤ
Ｂ0 〜ＤＢn 上のデータを入出力端子ＩＯ0 〜ＩＯn に
出力する入出力回路１７と、チップセレクト信号バーＣ
Ｅ、アウトプットイネーブル信号バーＯＥおよびライト
イネーブル信号バーＷＥを入力するための制御信号入力
端子１８ａ〜１８ｃと、この制御信号入力端子１８ａ〜
１８ｃから入力された各信号に基づいて、アドレスバッ
ファ１３およびセンスアンプ／ライトドライバ１６への
制御信号と、入出力回路１７を制御するためのライトイ
ネーブル信号ＷＥ´およびアウトプットイネーブル信号
ＯＥ´を出力する制御回路１９とを備えている。センス
アンプ／ライトドライバ１６、入出力回路１７および制
御回路１９が本発明における書き込み読み出し制御手段
に対応し、アドレスバッファ１３、ロウデコーダ１４お
よびカラムデコーダ１５が本発明におけるアドレス指定
手段に対応する。
／ライトドライバ１６に接続されたデータバスＤＢ0 〜
ＤＢn と、データの入出力を行うための入出力端子ＩＯ
0 〜ＩＯn と、書き込み動作時には入出力端子ＩＯ0 〜
ＩＯn から入力されたデータをデータバスＤＢ0 〜ＤＢ
n に出力すると共に、読み出し動作時にはデータバスＤ
Ｂ0 〜ＤＢn 上のデータを入出力端子ＩＯ0 〜ＩＯn に
出力する入出力回路１７と、チップセレクト信号バーＣ
Ｅ、アウトプットイネーブル信号バーＯＥおよびライト
イネーブル信号バーＷＥを入力するための制御信号入力
端子１８ａ〜１８ｃと、この制御信号入力端子１８ａ〜
１８ｃから入力された各信号に基づいて、アドレスバッ
ファ１３およびセンスアンプ／ライトドライバ１６への
制御信号と、入出力回路１７を制御するためのライトイ
ネーブル信号ＷＥ´およびアウトプットイネーブル信号
ＯＥ´を出力する制御回路１９とを備えている。センス
アンプ／ライトドライバ１６、入出力回路１７および制
御回路１９が本発明における書き込み読み出し制御手段
に対応し、アドレスバッファ１３、ロウデコーダ１４お
よびカラムデコーダ１５が本発明におけるアドレス指定
手段に対応する。
【００１５】半導体メモリ１０は、更に、ペレットチェ
ックのためのテスト回路２０を備えている。このテスト
回路２０は、データバスＤＢ0 〜ＤＢn に接続され、一
単位を構成する複数ビットの全読み出しデータを用いて
パリティ演算を行ってパリティビットを発生するパリテ
ィ発生手段としてのパリティ演算回路２１と、試験用デ
ータを外部より入力すると共に、パリティ演算回路２１
によって発生されたパリティビットを外部に出力するた
めの１ビットの試験用入出力端子２２と、書き込み動作
時には試験用入出力端子２２から入力した試験用データ
を、一単位を構成する複数ビット分に分けてデータバス
ＤＢ0 〜ＤＢn に出力すると共に、読み出し動作時には
パリティ演算回路２１によって発生されたパリティビッ
トを試験用入出力端子２２に出力する試験用入出力回路
２３と、外部からの試験用制御信号を入力するための試
験用制御信号入力端子２４と、この試験用制御信号入力
端子２４から入力された試験用制御信号に応じて、試験
用入出力回路２３を選択的に動作させる試験用入出力制
御回路２５とを備えている。パリティ演算回路２１は、
一単位を構成する複数ビットの全読み出しデータについ
ての排他的論理和演算または排他的論理和の否定演算を
行うものであり、全読み出しデータのうちの“１”のビ
ットの数が偶数のときにパリティビット“１”を出力
し、“１”のビットの数が奇数のときにパリティビット
“０”を出力するものでも良いし、逆に、全読み出しデ
ータのうちの“１”のビットの数が偶数のときにパリテ
ィビット“０”を出力し、“１”のビットの数が奇数の
ときにパリティビット“１”を出力するものでも良い。
ックのためのテスト回路２０を備えている。このテスト
回路２０は、データバスＤＢ0 〜ＤＢn に接続され、一
単位を構成する複数ビットの全読み出しデータを用いて
パリティ演算を行ってパリティビットを発生するパリテ
ィ発生手段としてのパリティ演算回路２１と、試験用デ
ータを外部より入力すると共に、パリティ演算回路２１
によって発生されたパリティビットを外部に出力するた
めの１ビットの試験用入出力端子２２と、書き込み動作
時には試験用入出力端子２２から入力した試験用データ
を、一単位を構成する複数ビット分に分けてデータバス
ＤＢ0 〜ＤＢn に出力すると共に、読み出し動作時には
パリティ演算回路２１によって発生されたパリティビッ
トを試験用入出力端子２２に出力する試験用入出力回路
２３と、外部からの試験用制御信号を入力するための試
験用制御信号入力端子２４と、この試験用制御信号入力
端子２４から入力された試験用制御信号に応じて、試験
用入出力回路２３を選択的に動作させる試験用入出力制
御回路２５とを備えている。パリティ演算回路２１は、
一単位を構成する複数ビットの全読み出しデータについ
ての排他的論理和演算または排他的論理和の否定演算を
行うものであり、全読み出しデータのうちの“１”のビ
ットの数が偶数のときにパリティビット“１”を出力
し、“１”のビットの数が奇数のときにパリティビット
“０”を出力するものでも良いし、逆に、全読み出しデ
ータのうちの“１”のビットの数が偶数のときにパリテ
ィビット“０”を出力し、“１”のビットの数が奇数の
ときにパリティビット“１”を出力するものでも良い。
【００１６】試験用入出力制御回路２５は、２つのアン
ドゲート２６，２７とインバータ２８を備えている。試
験用制御信号入力端子２４は、アンドゲート２６，２７
それぞれの一方の入力端とインバータ２８の入力端に接
続されている。試験用制御信号入力端子２４は、電流能
力の小さいＮＭＯＳトランジスタ２９のソース、ドレイ
ン間を介して接地されている。トランジスタ２９のゲー
トには電源電圧が印加されている。アンドゲート２６の
他方の入力端には制御回路１９からのライトイネーブル
信号ＷＥ´が印加され、アンドゲート２７の他方の入力
端には制御回路１９からのアウトプットイネーブル信号
ＯＥ´が印加されるようになっている。アンドゲート２
６，２７の各出力端は試験用入出力回路２３に接続され
ている。
ドゲート２６，２７とインバータ２８を備えている。試
験用制御信号入力端子２４は、アンドゲート２６，２７
それぞれの一方の入力端とインバータ２８の入力端に接
続されている。試験用制御信号入力端子２４は、電流能
力の小さいＮＭＯＳトランジスタ２９のソース、ドレイ
ン間を介して接地されている。トランジスタ２９のゲー
トには電源電圧が印加されている。アンドゲート２６の
他方の入力端には制御回路１９からのライトイネーブル
信号ＷＥ´が印加され、アンドゲート２７の他方の入力
端には制御回路１９からのアウトプットイネーブル信号
ＯＥ´が印加されるようになっている。アンドゲート２
６，２７の各出力端は試験用入出力回路２３に接続され
ている。
【００１７】半導体メモリ１０は、更に、２つのアンド
ゲート３１，３２を備えている。アンドゲート３１の一
方の入力端には制御回路１９からのライトイネーブル信
号ＷＥ´が印加され、他方の入力端には試験用入出力制
御回路２５のインバータ２８の出力信号が印加されるよ
うになっている。アンドゲート３２の一方の入力端には
制御回路１９からのアウトプットイネーブル信号ＯＥ´
が印加され、他方の入力端には試験用入出力制御回路２
５のインバータ２８の出力信号が印加されるようになっ
ている。アンドゲート３１，３２の各出力端は入出力回
路１７に接続されている。
ゲート３１，３２を備えている。アンドゲート３１の一
方の入力端には制御回路１９からのライトイネーブル信
号ＷＥ´が印加され、他方の入力端には試験用入出力制
御回路２５のインバータ２８の出力信号が印加されるよ
うになっている。アンドゲート３２の一方の入力端には
制御回路１９からのアウトプットイネーブル信号ＯＥ´
が印加され、他方の入力端には試験用入出力制御回路２
５のインバータ２８の出力信号が印加されるようになっ
ている。アンドゲート３１，３２の各出力端は入出力回
路１７に接続されている。
【００１８】図２は本実施例の半導体メモリ１０の１チ
ップを示す平面図である。この図に示すように、本実施
例の半導体メモリ１０では、図４に示す従来の半導体メ
モリ１０１と同様の端子の他に、試験用入出力端子２２
と試験用制御信号入力端子２４とが設けられている。本
実施例の半導体メモリ１０のペレットチェックを行うメ
モリテスタは、半導体メモリ１０の端子に接触させる複
数の接触針５３を備えたプロープカードを有している。
各接触針５３は、図２に示した半導体メモリ１０の試験
用入出力端子２２と試験用制御信号入力端子２４の他、
電源端子、グラウンド端子、アドレス入力端子、制御信
号入力端子にそれぞれ接触するようになっている。ただ
し、本実施例では、半導体メモリ１０の入出力端子ＩＯ
0 〜ＩＯn に接触する接触針はない。
ップを示す平面図である。この図に示すように、本実施
例の半導体メモリ１０では、図４に示す従来の半導体メ
モリ１０１と同様の端子の他に、試験用入出力端子２２
と試験用制御信号入力端子２４とが設けられている。本
実施例の半導体メモリ１０のペレットチェックを行うメ
モリテスタは、半導体メモリ１０の端子に接触させる複
数の接触針５３を備えたプロープカードを有している。
各接触針５３は、図２に示した半導体メモリ１０の試験
用入出力端子２２と試験用制御信号入力端子２４の他、
電源端子、グラウンド端子、アドレス入力端子、制御信
号入力端子にそれぞれ接触するようになっている。ただ
し、本実施例では、半導体メモリ１０の入出力端子ＩＯ
0 〜ＩＯn に接触する接触針はない。
【００１９】図３は、メモリテスタの構成のうち本実施
例の半導体メモリ１０のペレットチェックに必要な要部
の構成を示すブロック図である。このメモリテスタは、
同軸線６１を有し、この同軸線６１の一端は半導体メモ
リ１０の試験用入出力端子２２に接触させる接触針５３
に接続されている。同軸線６１の他端にはドライバ６２
の出力端とコンパレータ６３の一方の入力端が接続され
ている。コンパレータ６３の他方の入力端には基準電圧
を発生する電源６４が接続されている。ドライバ６２の
入力端はデータ発生部６５に接続されている。コンパレ
ータ６３の出力端は判定部６６に接続されている。デー
タ発生部６５と判定部６６は制御部６７に接続されてい
る。なお、メモリテスタは、上記の構成の他に、電源電
圧発生部やアドレス発生部や制御信号発生部や試験用制
御信号発生部を備えているが、これらの図示は省略して
いる。また、同軸線６１、ドライバ６２およびコンパレ
ータ６３は、本実施例の半導体メモリ１０のペレットチ
ェックに必要なものだけを図示したものであり、実際に
はこれより多く設けられている。
例の半導体メモリ１０のペレットチェックに必要な要部
の構成を示すブロック図である。このメモリテスタは、
同軸線６１を有し、この同軸線６１の一端は半導体メモ
リ１０の試験用入出力端子２２に接触させる接触針５３
に接続されている。同軸線６１の他端にはドライバ６２
の出力端とコンパレータ６３の一方の入力端が接続され
ている。コンパレータ６３の他方の入力端には基準電圧
を発生する電源６４が接続されている。ドライバ６２の
入力端はデータ発生部６５に接続されている。コンパレ
ータ６３の出力端は判定部６６に接続されている。デー
タ発生部６５と判定部６６は制御部６７に接続されてい
る。なお、メモリテスタは、上記の構成の他に、電源電
圧発生部やアドレス発生部や制御信号発生部や試験用制
御信号発生部を備えているが、これらの図示は省略して
いる。また、同軸線６１、ドライバ６２およびコンパレ
ータ６３は、本実施例の半導体メモリ１０のペレットチ
ェックに必要なものだけを図示したものであり、実際に
はこれより多く設けられている。
【００２０】次に、本実施例の半導体メモリの動作につ
いて説明する。通常時は、テスト回路２０の試験用制御
信号入力端子２４はトランジスタ２９によってグラウン
ドレベルに固定されている。これによりアンドゲート２
６，２７の出力は“Ｌ”、アンドゲート３１，３２の出
力は“Ｈ”となり、制御回路１９からのライトイネーブ
ル信号ＷＥ´とアウトプットイネーブル信号ＯＥ´は入
出力回路１７に与えられ、試験用入出力回路２３には与
えられない。従って、入出力回路１７を用いた通常のデ
ータ入出力動作が可能となる。
いて説明する。通常時は、テスト回路２０の試験用制御
信号入力端子２４はトランジスタ２９によってグラウン
ドレベルに固定されている。これによりアンドゲート２
６，２７の出力は“Ｌ”、アンドゲート３１，３２の出
力は“Ｈ”となり、制御回路１９からのライトイネーブ
ル信号ＷＥ´とアウトプットイネーブル信号ＯＥ´は入
出力回路１７に与えられ、試験用入出力回路２３には与
えられない。従って、入出力回路１７を用いた通常のデ
ータ入出力動作が可能となる。
【００２１】ペレットチェック時には、まず、メモリテ
スタのプロープカードの各接触針５３をそれぞれ対応す
る半導体メモリ１０の端子に接触させる。次に、テスト
回路２０の試験用制御信号入力端子２４に、メモリテス
タより“Ｈ”の電位（ＶCCレベル）を印加する。これに
よりアンドゲート２６，２７の出力は“Ｈ”、アンドゲ
ート３１，３２の出力は“Ｌ”となり、制御回路１９か
らのライトイネーブル信号ＷＥ´とアウトプットイネー
ブル信号ＯＥ´は試験用入出力回路２３に与えられ、入
出力回路１７には与えられない。従って、試験用入出力
回路２３を用いたデータ入出力動作が可能となる。
スタのプロープカードの各接触針５３をそれぞれ対応す
る半導体メモリ１０の端子に接触させる。次に、テスト
回路２０の試験用制御信号入力端子２４に、メモリテス
タより“Ｈ”の電位（ＶCCレベル）を印加する。これに
よりアンドゲート２６，２７の出力は“Ｈ”、アンドゲ
ート３１，３２の出力は“Ｌ”となり、制御回路１９か
らのライトイネーブル信号ＷＥ´とアウトプットイネー
ブル信号ＯＥ´は試験用入出力回路２３に与えられ、入
出力回路１７には与えられない。従って、試験用入出力
回路２３を用いたデータ入出力動作が可能となる。
【００２２】次に、メモリテスタの制御部６７の制御の
下で、接触針５３を介して半導体メモリ１０のアドレス
入力端子１２に所定のアドレス信号を与え、半導体メモ
リ１０の制御信号入力端子１８ａ〜１８ｃに制御信号を
与えると共に、データ発生部６５より所定の試験用デー
タを発生させ、ドライバ６２、同軸線６１および接触針
５３を介して半導体メモリ１０の試験用入出力端子２２
に与える。試験用入出力回路２３は、ライトイネーブル
信号ＷＥ´に応じた書き込み動作には、試験用入出力端
子２２から入力した試験用データを、一単位を構成する
複数ビット分に分けて保持し、データバスＤＢ0 〜ＤＢ
n に出力する。これにより、指定されたアドレスの複数
ビットのメモリセルに同一の試験用データが書き込まれ
る。
下で、接触針５３を介して半導体メモリ１０のアドレス
入力端子１２に所定のアドレス信号を与え、半導体メモ
リ１０の制御信号入力端子１８ａ〜１８ｃに制御信号を
与えると共に、データ発生部６５より所定の試験用デー
タを発生させ、ドライバ６２、同軸線６１および接触針
５３を介して半導体メモリ１０の試験用入出力端子２２
に与える。試験用入出力回路２３は、ライトイネーブル
信号ＷＥ´に応じた書き込み動作には、試験用入出力端
子２２から入力した試験用データを、一単位を構成する
複数ビット分に分けて保持し、データバスＤＢ0 〜ＤＢ
n に出力する。これにより、指定されたアドレスの複数
ビットのメモリセルに同一の試験用データが書き込まれ
る。
【００２３】次に、アウトプットイネーブル信号ＯＥ´
に応じた読み出し動作時には、パリティ演算回路２１
は、一単位を構成する複数ビットの全読み出しデータを
用いてパリティ演算を行ってパリティビットを発生し、
試験用入出力回路２３は、パリティ演算回路２１によっ
て発生されたパリティビットを試験用入出力端子２２に
出力する。メモリテスタは、この試験用入出力端子２２
の電位をコンパレータ６３で基準電圧と比較することに
よってパリティビットの値を再生し、判定部６６で取り
込む。判定部６６では、パリティビットの値が出力期待
値と一致するか否かを判定することによって、正常か否
かを判定する。すなわち、一単位を構成する複数ビット
に所定の試験用データを書き込んだ場合、全ビットの書
き込みおよび読み出しが正常に行われた場合に発生され
るパリティビットの値は予め分かる。従って、その値を
出力期待値とすると、実際に発生されたパリティビット
の値が出力期待値と一致するか否かを判定することによ
って、複数ビットについて正常か否かを判定することが
可能となる。
に応じた読み出し動作時には、パリティ演算回路２１
は、一単位を構成する複数ビットの全読み出しデータを
用いてパリティ演算を行ってパリティビットを発生し、
試験用入出力回路２３は、パリティ演算回路２１によっ
て発生されたパリティビットを試験用入出力端子２２に
出力する。メモリテスタは、この試験用入出力端子２２
の電位をコンパレータ６３で基準電圧と比較することに
よってパリティビットの値を再生し、判定部６６で取り
込む。判定部６６では、パリティビットの値が出力期待
値と一致するか否かを判定することによって、正常か否
かを判定する。すなわち、一単位を構成する複数ビット
に所定の試験用データを書き込んだ場合、全ビットの書
き込みおよび読み出しが正常に行われた場合に発生され
るパリティビットの値は予め分かる。従って、その値を
出力期待値とすると、実際に発生されたパリティビット
の値が出力期待値と一致するか否かを判定することによ
って、複数ビットについて正常か否かを判定することが
可能となる。
【００２４】以上説明したように本実施例では、ペレッ
トチェック時には、１ビットの試験用入出力端子２２か
ら入力した試験用データを、一単位を構成する複数ビッ
トのメモリセルに書き込み、全読み出しデータを用いて
パリティ演算回路２１によってパリティ演算を行ってパ
リティビットを発生させ、このパリティビットを試験用
入出力端子２２から出力し、メモリテスタ側では、パリ
ティビットの値が出力期待値と一致するか否かを判定す
ることによって、複数ビットについて正常か否かを判定
するようにしている。従って、複数ビット構成の１つの
半導体メモリ１０のペレットチェックに必要なメモリテ
スタのコンパレータの数が１つで済むため、同時測定数
を増やすことができ、測定コストを低減することができ
る。
トチェック時には、１ビットの試験用入出力端子２２か
ら入力した試験用データを、一単位を構成する複数ビッ
トのメモリセルに書き込み、全読み出しデータを用いて
パリティ演算回路２１によってパリティ演算を行ってパ
リティビットを発生させ、このパリティビットを試験用
入出力端子２２から出力し、メモリテスタ側では、パリ
ティビットの値が出力期待値と一致するか否かを判定す
ることによって、複数ビットについて正常か否かを判定
するようにしている。従って、複数ビット構成の１つの
半導体メモリ１０のペレットチェックに必要なメモリテ
スタのコンパレータの数が１つで済むため、同時測定数
を増やすことができ、測定コストを低減することができ
る。
【００２５】なお、本実施例では、パリティビットを用
いて正常か否かを判定するので、２ビット以上の不良が
発生した場合には不良を検出することはできず、不良検
出率は通常の試験方法に比べると落ちるが、２ビット以
上の不良がほとんど発生しないようなある程度安定した
プロセスで製造される半導体メモリの場合には問題はな
い。
いて正常か否かを判定するので、２ビット以上の不良が
発生した場合には不良を検出することはできず、不良検
出率は通常の試験方法に比べると落ちるが、２ビット以
上の不良がほとんど発生しないようなある程度安定した
プロセスで製造される半導体メモリの場合には問題はな
い。
【００２６】また、本実施例では、ペレットチェック時
に入出力回路１７を使用しないので、出力リーク電流試
験、出力電流試験といった入出力回路１７を対象とした
試験はできないが、電源電流の試験、書き込み、読み出
し動作の試験等のその他の基本的なペレットチェックは
妨げられない。
に入出力回路１７を使用しないので、出力リーク電流試
験、出力電流試験といった入出力回路１７を対象とした
試験はできないが、電源電流の試験、書き込み、読み出
し動作の試験等のその他の基本的なペレットチェックは
妨げられない。
【００２７】なお、本発明は上記実施例に限定されず、
例えば、実施例では、１つの試験用データを分けて、複
数ビットのメモリセルに同一の試験用データを書き込む
ようにしたが、試験用入出力回路２３内にシリアル−パ
ラレル変換回路を設け、試験用入出力端子２２からシリ
アル入力した試験用データをシリアル−パラレル変換し
て複数ビットのメモリセルに書き込むパラレルデータを
生成するようにすれば、１ビット毎に試験用データを変
えることも可能である。
例えば、実施例では、１つの試験用データを分けて、複
数ビットのメモリセルに同一の試験用データを書き込む
ようにしたが、試験用入出力回路２３内にシリアル−パ
ラレル変換回路を設け、試験用入出力端子２２からシリ
アル入力した試験用データをシリアル−パラレル変換し
て複数ビットのメモリセルに書き込むパラレルデータを
生成するようにすれば、１ビット毎に試験用データを変
えることも可能である。
【００２８】
【発明の効果】以上説明したように請求項１記載の半導
体メモリによれば、パリティ発生手段によって、一単位
を構成する複数ビットの全読み出しデータを用いてパリ
ティ演算を行ってパリティビットを発生し、このパリテ
ィビットをパリティ出力手段によって外部に出力するよ
うにしたので、一単位を構成する複数ビットに所定のデ
ータを書き込んで全ビットの書き込みおよび読み出しが
正常に行われた場合に発生されるパリティビットの値を
出力期待値として、実際に発生されたパリティビットの
値が出力期待値と一致するか否かを判定することによっ
て複数ビットについて正常か否かを判定することが可能
となり、ペレットチェックにおける同時測定数を増やす
ことができ、測定コストを低減することができるという
効果がある。
体メモリによれば、パリティ発生手段によって、一単位
を構成する複数ビットの全読み出しデータを用いてパリ
ティ演算を行ってパリティビットを発生し、このパリテ
ィビットをパリティ出力手段によって外部に出力するよ
うにしたので、一単位を構成する複数ビットに所定のデ
ータを書き込んで全ビットの書き込みおよび読み出しが
正常に行われた場合に発生されるパリティビットの値を
出力期待値として、実際に発生されたパリティビットの
値が出力期待値と一致するか否かを判定することによっ
て複数ビットについて正常か否かを判定することが可能
となり、ペレットチェックにおける同時測定数を増やす
ことができ、測定コストを低減することができるという
効果がある。
【００２９】また、請求項２記載の半導体メモリによれ
ば、試験用データの入力とパリティビットの出力を１ビ
ットの試験用入出力端子で行うようにしたので、上記効
果に加え、試験用入出力端子にメモリテスタにおけるデ
ータ入出力用の１つの接触針を接触させれば、ペレット
チェックが可能となるという効果がある。
ば、試験用データの入力とパリティビットの出力を１ビ
ットの試験用入出力端子で行うようにしたので、上記効
果に加え、試験用入出力端子にメモリテスタにおけるデ
ータ入出力用の１つの接触針を接触させれば、ペレット
チェックが可能となるという効果がある。
【図１】本発明の一実施例に係る半導体メモリの構成を
示すブロック図である。
示すブロック図である。
【図２】図１に示した半導体メモリの１チップを示す平
面図である。
面図である。
【図３】メモリテスタの構成のうち図１に示した半導体
メモリのペレットチェックに必要な要部の構成を示すブ
ロック図である。
メモリのペレットチェックに必要な要部の構成を示すブ
ロック図である。
【図４】従来の複数ビット構成の半導体メモリの１チッ
プを示す平面図である。
プを示す平面図である。
【図５】メモリテスタの構成のうち図４に示した半導体
メモリのペレットチェックに必要な要部の構成を示すブ
ロック図である。
メモリのペレットチェックに必要な要部の構成を示すブ
ロック図である。
１０ 半導体メモリ １１ メモリセル １２ アドレス入力端子 １３ アドレスバッファ １４ ロウデコーダ １５ カラムデコーダ １６ センスアンプ／ライトドライバ １７ 入出力回路 １８ａ〜１８ｃ 制御信号入力端子 １９ 制御回路 ２０ テスト回路 ２１ パリティ演算回路 ２２ 試験用入出力端子 ２３ 試験用入出力回路 ２４ 試験用制御信号入力端子 ２５ 試験用入出力制御回路
Claims (2)
- 【請求項１】 複数ビット単位でアドレスが決定された
複数のメモリセルを有するメモリセルアレイと、 複数ビット単位で前記メモリセルに対してデータの書き
込みまたは読み出しを行う書き込み読み出し制御手段
と、 この書き込み読み出し制御手段によってデータの書き込
みまたは読み出しを行うメモリセルのアドレスを指定す
るアドレス指定手段と、 一単位を構成する複数ビットの全読み出しデータを用い
てパリティ演算を行ってパリティビットを発生するパリ
ティ発生手段と、 このパリティ発生手段によって発生されたパリティビッ
トを外部に出力するパリティ出力手段とを備えたことを
特徴とする半導体メモリ。 - 【請求項２】 複数ビット単位でアドレスが決定された
複数のメモリセルを有するメモリセルアレイと、 複数ビット単位で前記メモリセルに対してデータの書き
込みまたは読み出しを行う書き込み読み出し制御手段
と、 この書き込み読み出し制御手段によってデータの書き込
みまたは読み出しを行うメモリセルのアドレスを指定す
るアドレス指定手段と、 一単位を構成する複数ビットの全読み出しデータを用い
てパリティ演算を行ってパリティビットを発生するパリ
ティ発生手段と、 試験用データを外部より入力すると共に、前記パリティ
ビットを外部に出力するための１ビットの試験用入出力
端子と、 書き込み動作時に前記試験用入出力端子から入力した試
験用データを、一単位を構成する複数ビットのメモリセ
ルに対して与えると共に、読み出し動作時に前記パリテ
ィ発生手段によって発生されたパリティビットを前記試
験用入出力端子に出力する試験用入出力手段と、 外部からの試験用制御信号に応じて前記試験用入出力手
段を選択的に動作させる試験用入出力制御手段とを備え
たことを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027755A JPH08203278A (ja) | 1995-01-25 | 1995-01-25 | 半導体メモリ |
| US08/588,237 US5903582A (en) | 1995-01-25 | 1996-01-18 | Memory circuit |
| KR1019960001434A KR960029806A (ko) | 1995-01-25 | 1996-01-23 | 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027755A JPH08203278A (ja) | 1995-01-25 | 1995-01-25 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203278A true JPH08203278A (ja) | 1996-08-09 |
Family
ID=12229840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027755A Pending JPH08203278A (ja) | 1995-01-25 | 1995-01-25 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5903582A (ja) |
| JP (1) | JPH08203278A (ja) |
| KR (1) | KR960029806A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7287204B2 (en) * | 2001-11-12 | 2007-10-23 | Siemens Aktiengesellschaft | Memory unit test |
| US20040008192A1 (en) * | 2002-07-10 | 2004-01-15 | Waterman John Karl | Parity checking system and method for a display system |
| JP4400081B2 (ja) * | 2003-04-08 | 2010-01-20 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2006179057A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
| US9575125B1 (en) * | 2012-10-11 | 2017-02-21 | Everspin Technologies, Inc. | Memory device with reduced test time |
| CN108288489B (zh) * | 2018-04-24 | 2023-07-25 | 长鑫存储技术有限公司 | 半导体存储器循环冗余校验装置及半导体存储器 |
| US11144483B2 (en) | 2019-10-25 | 2021-10-12 | Micron Technology, Inc. | Apparatuses and methods for writing data to a memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4345328A (en) * | 1980-06-30 | 1982-08-17 | Sperry Corporation | ECC Check bit generation using through checking parity bits |
| US4726021A (en) * | 1985-04-17 | 1988-02-16 | Hitachi, Ltd. | Semiconductor memory having error correcting means |
| US4740971A (en) * | 1986-02-28 | 1988-04-26 | Advanced Micro Devices, Inc. | Tag buffer with testing capability |
| JPH0194599A (ja) * | 1987-10-05 | 1989-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US5218691A (en) * | 1988-07-26 | 1993-06-08 | Disk Emulation Systems, Inc. | Disk emulation system |
| JP2664236B2 (ja) * | 1989-02-01 | 1997-10-15 | 富士通株式会社 | 半導体記憶装置 |
| JP2953737B2 (ja) * | 1990-03-30 | 1999-09-27 | 日本電気株式会社 | 複数ビット並列テスト回路を具備する半導体メモリ |
| KR950003013B1 (ko) * | 1992-03-30 | 1995-03-29 | 삼성전자 주식회사 | 틀림정정회로를 가지는 이이피롬 |
-
1995
- 1995-01-25 JP JP7027755A patent/JPH08203278A/ja active Pending
-
1996
- 1996-01-18 US US08/588,237 patent/US5903582A/en not_active Expired - Fee Related
- 1996-01-23 KR KR1019960001434A patent/KR960029806A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US5903582A (en) | 1999-05-11 |
| KR960029806A (ko) | 1996-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7136316B2 (en) | Method and apparatus for data compression in memory devices | |
| US6636998B1 (en) | Semiconductor memory device and parallel bit test method thereof | |
| US5717643A (en) | Semiconductor memory device with testing function | |
| JPH06267295A (ja) | 並列ビットテストモード内蔵半導体メモリ | |
| JP2003257194A (ja) | 半導体集積回路装置 | |
| JPH02180000A (ja) | 高密度メモリのテスト用並列リード回路 | |
| KR100286491B1 (ko) | 반도체장치와 반도체장치의 검사방법 및 반도체장치의 검사장치 | |
| JP3026991B2 (ja) | 列冗長回路を備えた並列テスト可能な半導体メモリ装置 | |
| US7552369B2 (en) | Semiconductor device and method for testing semiconductor device | |
| JPH07235200A (ja) | 半導体記憶装置 | |
| JP2002260398A (ja) | マルチビットテスト回路 | |
| JPH08255499A (ja) | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 | |
| JPH08203278A (ja) | 半導体メモリ | |
| US7482830B2 (en) | Semiconductor device and method for testing semiconductor device | |
| JPS61292299A (ja) | オンチツプメモリテスト容易化回路 | |
| KR100339502B1 (ko) | 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 | |
| JPH11317100A (ja) | 半導体記憶装置 | |
| JP2000057120A (ja) | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ | |
| JPH10106297A (ja) | 半導体メモリ装置の並列ビットテスト回路 | |
| JP2000021200A (ja) | 半導体記憶装置 | |
| JPS59175094A (ja) | 半導体メモリ | |
| JPH1196793A (ja) | 半導体メモリ試験装置 | |
| JPH05101699A (ja) | メモリ装置 | |
| JPH08329698A (ja) | 半導体メモリ | |
| JPH07192495A (ja) | 半導体記憶装置のテスト回路 |