JPH08255499A - データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 - Google Patents
データ圧縮試験機能を備えた半導体記憶装置及びその試験方法Info
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- JPH08255499A JPH08255499A JP7056370A JP5637095A JPH08255499A JP H08255499 A JPH08255499 A JP H08255499A JP 7056370 A JP7056370 A JP 7056370A JP 5637095 A JP5637095 A JP 5637095A JP H08255499 A JPH08255499 A JP H08255499A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】より多くの記憶パターンについてデータ圧縮試
験を行えるようにする。 【構成】一致検出回路4i(i=0〜3)は、複数のメ
モリブロック10〜13の各々に対応した各1ビットの
データ線が入力端に結合され、出力端がデータ端子2i
に結合されており、分配回路3iは、入力端がデータ端
子2iに結合され、入力端に供給されるデータに応じた
データを出力する互いに絶縁された複数の出力端がそれ
ぞれ一致検出回路4iの各入力端へのデータ線に結合さ
れており、制御回路16は、データ圧縮試験モードかつ
データ書き込みの場合には一致検出回路4iのデータ端
子への出力を無効にさせかつ分配回路3iのデータ線へ
の出力を有効にさせ、データ圧縮試験モードかつデータ
読み出しの場合には一致検出回路4iのデータ端子への
出力を有効にさせかつ分配回路3iのデータ線への出力
を無効にさせる。
験を行えるようにする。 【構成】一致検出回路4i(i=0〜3)は、複数のメ
モリブロック10〜13の各々に対応した各1ビットの
データ線が入力端に結合され、出力端がデータ端子2i
に結合されており、分配回路3iは、入力端がデータ端
子2iに結合され、入力端に供給されるデータに応じた
データを出力する互いに絶縁された複数の出力端がそれ
ぞれ一致検出回路4iの各入力端へのデータ線に結合さ
れており、制御回路16は、データ圧縮試験モードかつ
データ書き込みの場合には一致検出回路4iのデータ端
子への出力を無効にさせかつ分配回路3iのデータ線へ
の出力を有効にさせ、データ圧縮試験モードかつデータ
読み出しの場合には一致検出回路4iのデータ端子への
出力を有効にさせかつ分配回路3iのデータ線への出力
を無効にさせる。
Description
【0001】
【産業上の利用分野】本発明は、データ圧縮試験機能を
備えた半導体記憶装置及びその試験方法に関する。
備えた半導体記憶装置及びその試験方法に関する。
【0002】
【従来の技術】半導体記憶装置の高集積化に伴い、その
記憶試験に要する時間が増大している。記憶容量が4倍
になると、試験時間も4倍になる。また、半導体記憶装
置の1ワードのビット数が多いと1つの試験装置で同時
に試験できる半導体記憶装置の個数が制限される。そこ
で、同時試験能力を高めて試験時間を短縮するために、
データ圧縮試験機能が半導体記憶装置に備えられてい
る。
記憶試験に要する時間が増大している。記憶容量が4倍
になると、試験時間も4倍になる。また、半導体記憶装
置の1ワードのビット数が多いと1つの試験装置で同時
に試験できる半導体記憶装置の個数が制限される。そこ
で、同時試験能力を高めて試験時間を短縮するために、
データ圧縮試験機能が半導体記憶装置に備えられてい
る。
【0003】図6は、この種の従来の半導体記憶装置の
原理構成を示す。この半導体記憶装置は、互いに同一構
成のメモリブロック10〜13を備え、これらに共通の
ロウデコーダ14及びコラムデコーダ15によりアドレ
ス指定される。RAは行アドレスであり、CAは列アド
レスである。図7は、メモリブロック10の構成を示
す。
原理構成を示す。この半導体記憶装置は、互いに同一構
成のメモリブロック10〜13を備え、これらに共通の
ロウデコーダ14及びコラムデコーダ15によりアドレ
ス指定される。RAは行アドレスであり、CAは列アド
レスである。図7は、メモリブロック10の構成を示
す。
【0004】記憶試験かつデータ書き込みの場合には、
制御回路16により分配回路30〜33の出力が有効に
され一致検出回路40〜43の出力端が無効(例えば高
インピーダンス)にされた状態で、4ビットのデータが
入出力端子20〜23に供給され、それぞれ分配回路3
0〜33により4ビットの同一データにされ、メモリブ
ロック10〜13に書き込まれる。分配回路30〜33
の各出力は互いに絶縁されている。メモリブロック10
については、図7において、データ線D0〜D3上の同
一データが、コラムデコーダ15で選択された4列に、
コラムセレクトスイッチ回路103及びセンスアンプ1
02を介してメモリセルアレイ101に供給され、該4
列かつロウデコーダ14で選択された1行に書き込まれ
る。
制御回路16により分配回路30〜33の出力が有効に
され一致検出回路40〜43の出力端が無効(例えば高
インピーダンス)にされた状態で、4ビットのデータが
入出力端子20〜23に供給され、それぞれ分配回路3
0〜33により4ビットの同一データにされ、メモリブ
ロック10〜13に書き込まれる。分配回路30〜33
の各出力は互いに絶縁されている。メモリブロック10
については、図7において、データ線D0〜D3上の同
一データが、コラムデコーダ15で選択された4列に、
コラムセレクトスイッチ回路103及びセンスアンプ1
02を介してメモリセルアレイ101に供給され、該4
列かつロウデコーダ14で選択された1行に書き込まれ
る。
【0005】図6において、記憶試験かつデータ読み出
しの場合には、分配回路30〜33の出力端が高インピ
ーダンスにされた状態で、メモリブロック10〜13か
らそれぞれ4ビットのデータが読み出され、一致検出回
路40〜43を介してデータ入出力端子20〜23に取
り出される。メモリブロック10については、図7にお
いて、メモリセルアレイ101の1行がロウデコーダ1
4で選択され、その記憶内容がセンスアンプ102を介
してコラムセレクトスイッチ回路103に供給され、1
行のうち4ビットがコラムデコーダ15で選択され、デ
ータ線D0〜D3を介し一致検出回路40に供給され
る。この場合、データ入出力端子20〜23のレベルが
不一致であると、4ビット単位でNGと判定される。
しの場合には、分配回路30〜33の出力端が高インピ
ーダンスにされた状態で、メモリブロック10〜13か
らそれぞれ4ビットのデータが読み出され、一致検出回
路40〜43を介してデータ入出力端子20〜23に取
り出される。メモリブロック10については、図7にお
いて、メモリセルアレイ101の1行がロウデコーダ1
4で選択され、その記憶内容がセンスアンプ102を介
してコラムセレクトスイッチ回路103に供給され、1
行のうち4ビットがコラムデコーダ15で選択され、デ
ータ線D0〜D3を介し一致検出回路40に供給され
る。この場合、データ入出力端子20〜23のレベルが
不一致であると、4ビット単位でNGと判定される。
【0006】このようなデータ圧縮試験によれば、1ワ
ードが4ビットであるのに、16ビット単位で試験を行
うことができるので、試験時間を短縮することが可能で
ある。図8は、図7の一部詳細を示す。図7では簡単化
のために各データ線を単線で表しているが、実際には図
8に示すように互いに相補データが供給されるデータ線
D0〜D3及び*D0〜*D3が用いられている。C0
00〜C131はメモリセルであり、T000〜T13
1は転送ゲートである。ワード線WL00〜WL03は
それぞれ、ワード線WL10〜WL13と接続されてい
る。
ードが4ビットであるのに、16ビット単位で試験を行
うことができるので、試験時間を短縮することが可能で
ある。図8は、図7の一部詳細を示す。図7では簡単化
のために各データ線を単線で表しているが、実際には図
8に示すように互いに相補データが供給されるデータ線
D0〜D3及び*D0〜*D3が用いられている。C0
00〜C131はメモリセルであり、T000〜T13
1は転送ゲートである。ワード線WL00〜WL03は
それぞれ、ワード線WL10〜WL13と接続されてい
る。
【0007】記憶試験かつデータ書き込みの場合、ロウ
デコーダ14によりワード線WL00及びWL10を選
択してトランスファーゲートT000、T001、T1
00及びT101をオンにし、コラムデコーダ15によ
りコラム線CLを選択してコラムセレクトスイッチ回路
1030及び1031をオンにすると、データ線Di及
び*Di(i=0〜3)上のデータがセンスアンプ10
2iで増幅されてビット線BLi及び*BLi上に供給
され、ビット線BL0〜BL3上のデータがそれぞれメ
モリセルC000、C001、C100、C101に書
き込まれる。同様に、ワード線WL01、WL11及び
コラム線CLを選択すると、データ線D0〜D3上のデ
ータがそれぞれメモリセルC010、C011、C11
0、C111に書き込まれ、ワード線WL02、WL1
2及びコラム線CLを選択すると、データ線*D0〜*
D3上のデータがそれぞれメモリセルC020、C02
1、C120、C121に書き込まれ、ワード線WL0
3、WL13及びコラム線CLを選択すると、データ線
*D0〜*D3上のデータがそれぞれメモリセルC03
0、C031、C130、C131に書き込まれる。
デコーダ14によりワード線WL00及びWL10を選
択してトランスファーゲートT000、T001、T1
00及びT101をオンにし、コラムデコーダ15によ
りコラム線CLを選択してコラムセレクトスイッチ回路
1030及び1031をオンにすると、データ線Di及
び*Di(i=0〜3)上のデータがセンスアンプ10
2iで増幅されてビット線BLi及び*BLi上に供給
され、ビット線BL0〜BL3上のデータがそれぞれメ
モリセルC000、C001、C100、C101に書
き込まれる。同様に、ワード線WL01、WL11及び
コラム線CLを選択すると、データ線D0〜D3上のデ
ータがそれぞれメモリセルC010、C011、C11
0、C111に書き込まれ、ワード線WL02、WL1
2及びコラム線CLを選択すると、データ線*D0〜*
D3上のデータがそれぞれメモリセルC020、C02
1、C120、C121に書き込まれ、ワード線WL0
3、WL13及びコラム線CLを選択すると、データ線
*D0〜*D3上のデータがそれぞれメモリセルC03
0、C031、C130、C131に書き込まれる。
【0008】データ線D0〜D3を‘1’(データ線*
D0〜*D3を‘0’)にし、コラム線CLを選択しワ
ード線を順に選択する。他のコラムについても同様の処
理を繰り返す。これにより、メモリセルアレイの試験用
記憶パターンは、図9(A)に示す如くなる。図中、ハ
ッチングを付した矩形は‘1’のメモリセルであり、ハ
ッチングを付していない矩形は‘0’のメモリセルであ
る。
D0〜*D3を‘0’)にし、コラム線CLを選択しワ
ード線を順に選択する。他のコラムについても同様の処
理を繰り返す。これにより、メモリセルアレイの試験用
記憶パターンは、図9(A)に示す如くなる。図中、ハ
ッチングを付した矩形は‘1’のメモリセルであり、ハ
ッチングを付していない矩形は‘0’のメモリセルであ
る。
【0009】この記憶パターンによれば、‘0’のメモ
リセルに、周囲の‘1’のメモリセルからリークした電
荷が流れ込んで、‘0’のメモリセルが‘1’に変化す
るというメモリセル間の干渉による不良を検出すること
ができる。‘0’と‘1’のパターンを逆にした場合の
試験も同様に行われる。図9(A)の記憶パターンで
は、ビット線BL1、BL2、・・・が順に‘1’にさ
れ、‘0’にされないので、メモリセルとビット線との
間の干渉、例えば図8において、メモリセルC000に
‘1’を書き込み、トランスファーゲートT000をオ
フにし、ビット線BL0を‘0’にした状態で、メモリ
セルC000の電荷がビット線BL0にリークしてメモ
リセルC000が‘1’から‘0’に変化する不良を検
出することができない。この試験は、図9(B)に示す
記憶パターンを形成しながら行うことができる。例え
ば、コラム線CLを選択し、次のような処理を順に行
う。
リセルに、周囲の‘1’のメモリセルからリークした電
荷が流れ込んで、‘0’のメモリセルが‘1’に変化す
るというメモリセル間の干渉による不良を検出すること
ができる。‘0’と‘1’のパターンを逆にした場合の
試験も同様に行われる。図9(A)の記憶パターンで
は、ビット線BL1、BL2、・・・が順に‘1’にさ
れ、‘0’にされないので、メモリセルとビット線との
間の干渉、例えば図8において、メモリセルC000に
‘1’を書き込み、トランスファーゲートT000をオ
フにし、ビット線BL0を‘0’にした状態で、メモリ
セルC000の電荷がビット線BL0にリークしてメモ
リセルC000が‘1’から‘0’に変化する不良を検
出することができない。この試験は、図9(B)に示す
記憶パターンを形成しながら行うことができる。例え
ば、コラム線CLを選択し、次のような処理を順に行
う。
【0010】 (1)ワード線WLD00を選択:D0=‘1’、D1=‘0’ (2)ワード線WLD01を選択:D0=‘1’、D1=‘0’ (3)ワード線WLD02を選択:D0=‘0’、D1=‘1’ (4)ワード線WLD03を選択:D0=‘0’、D1=‘1’ 上記(3)及び(4)でBL0=‘0’となり、それぞ
れメモリセルC000とビット線BL0との干渉及びメ
モリセルC001とビット線BL0との干渉を試験する
ことができる。
れメモリセルC000とビット線BL0との干渉及びメ
モリセルC001とビット線BL0との干渉を試験する
ことができる。
【0011】
【発明が解決しようとする課題】しかし、上記処理にお
いて、データ線D0〜D4を同一データとする従来のデ
ータ圧縮方式を使用することができず、非圧縮の通常使
用モードで試験を行わなければならないので、試験時間
が長くなる。本発明の目的は、このような問題点に鑑
み、より多くの記憶パターンについてデータ圧縮試験を
行うことが可能な、データ圧縮試験機能を備えた半導体
記憶装置及びその試験方法を提供することにある。
いて、データ線D0〜D4を同一データとする従来のデ
ータ圧縮方式を使用することができず、非圧縮の通常使
用モードで試験を行わなければならないので、試験時間
が長くなる。本発明の目的は、このような問題点に鑑
み、より多くの記憶パターンについてデータ圧縮試験を
行うことが可能な、データ圧縮試験機能を備えた半導体
記憶装置及びその試験方法を提供することにある。
【0012】
【課題を解決するための手段及びその作用】図1は本発
明の、データ圧縮試験機能を備えた半導体記憶装置の原
理構成の一態様を示す。図1は、メモリブロック数が
4、データ端子数が4、データ圧縮率が4の場合を示し
ており、図1中の対応する符号を参照して本発明を説明
する。第1発明では、複数のメモリブロック10〜13
の各々に対応した各1ビットのデータ線が入力端に結合
され、出力端がデータ端子2i(i=0〜3)に結合さ
れた一致検出回路4iと、入力端が該データ端子2iに
結合され、入力端に供給されるデータに応じたデータを
出力する互いに絶縁された複数の出力端がそれぞれ該一
致検出回路4iの各入力端への該データ線に結合された
分配回路3iと、データ圧縮試験モードかつデータ書き
込みの場合には該一致検出回路40の該データ端子への
出力を無効にさせかつ該分配回路3iの該データ線への
出力を有効にさせ、データ圧縮試験モードかつデータ読
み出しの場合には該一致検出回路4iの該データ端子へ
の出力を有効にさせかつ該分配回路3iの該データ線へ
の出力を無効にさせる制御回路16と、を有する。
明の、データ圧縮試験機能を備えた半導体記憶装置の原
理構成の一態様を示す。図1は、メモリブロック数が
4、データ端子数が4、データ圧縮率が4の場合を示し
ており、図1中の対応する符号を参照して本発明を説明
する。第1発明では、複数のメモリブロック10〜13
の各々に対応した各1ビットのデータ線が入力端に結合
され、出力端がデータ端子2i(i=0〜3)に結合さ
れた一致検出回路4iと、入力端が該データ端子2iに
結合され、入力端に供給されるデータに応じたデータを
出力する互いに絶縁された複数の出力端がそれぞれ該一
致検出回路4iの各入力端への該データ線に結合された
分配回路3iと、データ圧縮試験モードかつデータ書き
込みの場合には該一致検出回路40の該データ端子への
出力を無効にさせかつ該分配回路3iの該データ線への
出力を有効にさせ、データ圧縮試験モードかつデータ読
み出しの場合には該一致検出回路4iの該データ端子へ
の出力を有効にさせかつ該分配回路3iの該データ線へ
の出力を無効にさせる制御回路16と、を有する。
【0013】この第1発明によれば、各メモリブロック
について互いに従属する複数ビットが書き込まれるのを
避けることができ、かつ、複数のメモリブロックに対し
1ビットを分配したデータを書き込むことができるの
で、圧縮されたデータを用いてより多くの記憶パターン
を書き込むことができ、また、複数のメモリブロックに
書き込まれたデータを圧縮して読み出すことができるの
で、検出すべき不良に応じた各種試験を短時間で行うこ
とができる。
について互いに従属する複数ビットが書き込まれるのを
避けることができ、かつ、複数のメモリブロックに対し
1ビットを分配したデータを書き込むことができるの
で、圧縮されたデータを用いてより多くの記憶パターン
を書き込むことができ、また、複数のメモリブロックに
書き込まれたデータを圧縮して読み出すことができるの
で、検出すべき不良に応じた各種試験を短時間で行うこ
とができる。
【0014】第1発明の第1態様では、上記データ端子
を複数有し、同一の上記メモリブロックに対する複数ビ
ットのデータ線の各々が互いに異なる該データ端子に接
続されている。この第1態様によれば、圧縮データを入
出力するデータ端子が複数であるので、より少ないビッ
ト数を単位としてメモリセルの良否を判定することがで
きる。
を複数有し、同一の上記メモリブロックに対する複数ビ
ットのデータ線の各々が互いに異なる該データ端子に接
続されている。この第1態様によれば、圧縮データを入
出力するデータ端子が複数であるので、より少ないビッ
ト数を単位としてメモリセルの良否を判定することがで
きる。
【0015】第1発明の第2態様では、上記分配回路
は、例えば図3に示す如く、一端が共通に接続された複
数の第1スイッチ素子70〜7Fと、該第1スイッチ素
子の各々について一端が該第1スイッチ素子7i(i=
0〜9、A〜F)の他端に接続された読み出し/書き込
み回路6iと、を有する。この第2態様によれば、通常
モードで使用される読み出し/書き込み回路が分配回路
として用いられるので、構成が簡単になる。
は、例えば図3に示す如く、一端が共通に接続された複
数の第1スイッチ素子70〜7Fと、該第1スイッチ素
子の各々について一端が該第1スイッチ素子7i(i=
0〜9、A〜F)の他端に接続された読み出し/書き込
み回路6iと、を有する。この第2態様によれば、通常
モードで使用される読み出し/書き込み回路が分配回路
として用いられるので、構成が簡単になる。
【0016】第1発明の第3態様では、上記分配回路
は、例えば図5に示す如く、上記第1スイッチ素子の各
々について、一端が該第1スイッチ素子7i(i=0〜
9、A〜F)の他端に接続された第2スイッチ素子9i
を有し、該第2スイッチ素子の他端が他の第2スイッチ
素子の他端に接続されている。この第3態様によれば、
通常通常モードで使用される複数のデータ端子の一部を
データ圧縮試験モードで用いることができる。
は、例えば図5に示す如く、上記第1スイッチ素子の各
々について、一端が該第1スイッチ素子7i(i=0〜
9、A〜F)の他端に接続された第2スイッチ素子9i
を有し、該第2スイッチ素子の他端が他の第2スイッチ
素子の他端に接続されている。この第3態様によれば、
通常通常モードで使用される複数のデータ端子の一部を
データ圧縮試験モードで用いることができる。
【0017】第2発明の試験方法では、上記いずれかの
半導体記憶装置を用い、データ圧縮試験モードかつデー
タ書き込みの場合に、各メモリブロックに対し、1ビッ
ト単位又は互いに独立な複数ビット単位でデータを書き
込む。この第2発明によれば、上記理由により、検出す
べき不良に応じた各種試験を短時間で行うことができ
る。
半導体記憶装置を用い、データ圧縮試験モードかつデー
タ書き込みの場合に、各メモリブロックに対し、1ビッ
ト単位又は互いに独立な複数ビット単位でデータを書き
込む。この第2発明によれば、上記理由により、検出す
べき不良に応じた各種試験を短時間で行うことができ
る。
【0018】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。 [第1実施例]図2は、例えば16Mワード×1ビット
のDRAM1の概略ブロックパターンを示す。
する。 [第1実施例]図2は、例えば16Mワード×1ビット
のDRAM1の概略ブロックパターンを示す。
【0019】14A〜14Dはロウデコーダであり、1
5A〜15Dはコラムデコーダであり、10C〜13
C、20C〜23C、・・・はそれぞれ64Kビットの
メモリブロックである。図3は、図2の一部概略構成を
示す。図3中、ロウデコーダ14C0〜14C3は図2
のロウデコーダ14Cの一部を構成しており、ロウデコ
ーダ14D0〜14D3は図2のロウデコーダ14Dの
一部を構成しており、コラムデコーダ15C0〜15C
3は図2のコラムデコーダ15Cを構成しており、コラ
ムデコーダ15D0〜15D3は図2のコラムデコーダ
15Dを構成している。丸印はメモリブロック中のメモ
リセルを代表しており、これに対応してコラム線CC0
〜CC3、CD0〜CD3、ワード線WC0〜WD3も
単線で代表している。図3では、メモリブロックに付す
べき符号の一部を省略している。
5A〜15Dはコラムデコーダであり、10C〜13
C、20C〜23C、・・・はそれぞれ64Kビットの
メモリブロックである。図3は、図2の一部概略構成を
示す。図3中、ロウデコーダ14C0〜14C3は図2
のロウデコーダ14Cの一部を構成しており、ロウデコ
ーダ14D0〜14D3は図2のロウデコーダ14Dの
一部を構成しており、コラムデコーダ15C0〜15C
3は図2のコラムデコーダ15Cを構成しており、コラ
ムデコーダ15D0〜15D3は図2のコラムデコーダ
15Dを構成している。丸印はメモリブロック中のメモ
リセルを代表しており、これに対応してコラム線CC0
〜CC3、CD0〜CD3、ワード線WC0〜WD3も
単線で代表している。図3では、メモリブロックに付す
べき符号の一部を省略している。
【0020】ロウデコーダ14C0、14C2、14D
0及び14D2によりそれぞれワード線WC0、WC
2、WD0及びWD2を介してメモリブロック10C〜
13C、30C〜33C、10D〜13D及び30D〜
33D中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する1列
が、コラムデコーダ15C0〜15C3及び15D0〜
15D3によりそれぞれコラム線CC0〜CC3及びC
D0〜CD3を介して同時選択される。このようにし
て、メモリブロック10C〜13C、30C〜33C、
10D〜13D及び30D〜33Dの各々の、互いの対
応する位置の1ビットが同時選択される。
0及び14D2によりそれぞれワード線WC0、WC
2、WD0及びWD2を介してメモリブロック10C〜
13C、30C〜33C、10D〜13D及び30D〜
33D中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する1列
が、コラムデコーダ15C0〜15C3及び15D0〜
15D3によりそれぞれコラム線CC0〜CC3及びC
D0〜CD3を介して同時選択される。このようにし
て、メモリブロック10C〜13C、30C〜33C、
10D〜13D及び30D〜33Dの各々の、互いの対
応する位置の1ビットが同時選択される。
【0021】メモリブロック10C〜13C、30C〜
33C、10D〜13D及び30D〜33Dの組の上記
ビット選択と、メモリブロック20C〜23C、40C
〜43C、20D〜23D及び40D〜43Dの組のビ
ット選択とは、互いに独立しており、一方の組がビット
選択されているとき、他方の組はビット選択されない。
33C、10D〜13D及び30D〜33Dの組の上記
ビット選択と、メモリブロック20C〜23C、40C
〜43C、20D〜23D及び40D〜43Dの組のビ
ット選択とは、互いに独立しており、一方の組がビット
選択されているとき、他方の組はビット選択されない。
【0022】データ読み出しの場合、メモリブロック1
0C〜13C、30C〜33C、10D〜13D及び3
0D〜33D中の選択された各ビットのデータはそれぞ
れ、データ線DC1、DC3、DC5、DC7、データ
線DC0、DC2、DC4、DC6、DD0、DD2、
DD4、DD6、DD1、DD3、DD5及びDD7上
に取り出される。メモリブロック20C〜23C、40
C〜43C、20D〜23D及び40D〜43Dの組が
ビット選択された場合も同様であるが、図3では簡単化
のためこの場合のデータの流れの接続関係を図示省略し
ている。
0C〜13C、30C〜33C、10D〜13D及び3
0D〜33D中の選択された各ビットのデータはそれぞ
れ、データ線DC1、DC3、DC5、DC7、データ
線DC0、DC2、DC4、DC6、DD0、DD2、
DD4、DD6、DD1、DD3、DD5及びDD7上
に取り出される。メモリブロック20C〜23C、40
C〜43C、20D〜23D及び40D〜43Dの組が
ビット選択された場合も同様であるが、図3では簡単化
のためこの場合のデータの流れの接続関係を図示省略し
ている。
【0023】データ線DC0〜DC7はそれぞれ読み出
し/書き込み回路60〜67の一端に接続され、読み出
し/書き込み回路60〜67の他端はそれぞれスイッチ
素子70〜77を介して入出力バッファゲート80の一
端に接続されている。データ線DD0〜DD7はそれぞ
れ読み出し/書き込み回路68、69、6A〜6Fの一
端に接続され、読み出し/書き込み回路68〜6Fの他
端はそれぞれスイッチ素子78〜7Fを介して入出力バ
ッファゲート80の一端に接続されている。データ線D
C0〜DC7及びDD0〜DD7は一致検出回路50の
入力端にも接続され、一致検出回路50の出力端はスイ
ッチ素子7Gを介して入出力バッファゲート80の一端
に接続されている。入出力バッファゲート80の他端
は、データ入出力端子20に接続されている。
し/書き込み回路60〜67の一端に接続され、読み出
し/書き込み回路60〜67の他端はそれぞれスイッチ
素子70〜77を介して入出力バッファゲート80の一
端に接続されている。データ線DD0〜DD7はそれぞ
れ読み出し/書き込み回路68、69、6A〜6Fの一
端に接続され、読み出し/書き込み回路68〜6Fの他
端はそれぞれスイッチ素子78〜7Fを介して入出力バ
ッファゲート80の一端に接続されている。データ線D
C0〜DC7及びDD0〜DD7は一致検出回路50の
入力端にも接続され、一致検出回路50の出力端はスイ
ッチ素子7Gを介して入出力バッファゲート80の一端
に接続されている。入出力バッファゲート80の他端
は、データ入出力端子20に接続されている。
【0024】通常、入出力バッファゲート80にはデー
タ入力端子とデータ出力端子が接続されるが、図3では
簡単化のため1つのデータ入出力端子20としている。
スイッチ素子70〜7Gは、例えば、転送ゲート又は読
み出し/書き込み回路60〜6F及び一致検出回路の出
力段のスリーステート型出力バッファゲートである。次
に、上記構成のDRAMの動作を図3に基づいて説明す
る。
タ入力端子とデータ出力端子が接続されるが、図3では
簡単化のため1つのデータ入出力端子20としている。
スイッチ素子70〜7Gは、例えば、転送ゲート又は読
み出し/書き込み回路60〜6F及び一致検出回路の出
力段のスリーステート型出力バッファゲートである。次
に、上記構成のDRAMの動作を図3に基づいて説明す
る。
【0025】データ圧縮試験モードかつデータ書き込み
の場合、スイッチ素子70〜7Fがオンにされ、スイッ
チ素子7Gがオフにされ、かつ、双方向性の読み出し/
書き込み回路60〜6F及び入出力バッファゲート80
がデータ書き込み方向にされる。データ入出力端子20
に供給した1ビットのデータは、入出力バッファゲート
80を通って16ビットの同一データになり、スイッチ
素子70〜7F、読み出し/書き込み回路60〜6F、
データ線DC0〜DC7及びDD0〜DD7を通って、
メモリブロック10C〜13C、30C〜33C、10
D〜13D及び30D〜33D中の上記選択されたビッ
トに書き込まれる。
の場合、スイッチ素子70〜7Fがオンにされ、スイッ
チ素子7Gがオフにされ、かつ、双方向性の読み出し/
書き込み回路60〜6F及び入出力バッファゲート80
がデータ書き込み方向にされる。データ入出力端子20
に供給した1ビットのデータは、入出力バッファゲート
80を通って16ビットの同一データになり、スイッチ
素子70〜7F、読み出し/書き込み回路60〜6F、
データ線DC0〜DC7及びDD0〜DD7を通って、
メモリブロック10C〜13C、30C〜33C、10
D〜13D及び30D〜33D中の上記選択されたビッ
トに書き込まれる。
【0026】1つのメモリブロックに対し同時に多くと
も1ビットしか書き込まれないので、書き込みを繰り返
し行うことにより、メモリブロック10C〜13C、3
0C〜33C、10D〜13D及び30D〜33Dの各
々に対し、図9(A)はもとより、図9(B)等のパタ
ーンを書き込むことが可能となる。したがって、試験所
要時間が従来よりも短縮される。
も1ビットしか書き込まれないので、書き込みを繰り返
し行うことにより、メモリブロック10C〜13C、3
0C〜33C、10D〜13D及び30D〜33Dの各
々に対し、図9(A)はもとより、図9(B)等のパタ
ーンを書き込むことが可能となる。したがって、試験所
要時間が従来よりも短縮される。
【0027】データ圧縮試験モードかつデータ読み出し
の場合、スイッチ素子70〜7Fがオフにされ、スイッ
チ素子7Gがオンにされ、かつ、双方向性の入出力バッ
ファゲート80がデータ読み出し方向にされる。メモリ
ブロック10C〜13C、30C〜33C、10D〜1
3D及び30D〜33D中の上記選択されたビットは、
データ線DC0〜DC7及びDD0〜DD7を通って一
致検出回路50に供給される。一致検出回路50の出力
は、データ線DC0〜DC7及びDD0〜DD7上のビ
ットデータが互いに同一の場合、高レベルとなり、不一
致ビットが1つ以上あれば低レベルとなる。一致検出回
路50の出力は、スイッチ素子7G及び入出力バッファ
ゲート80を介してデータ入出力端子20に取り出され
る。データ入出力端子20が低レベルの場合、すなわち
書き込み時点とデータが異なっている場合、読み出され
た16ビットを単位としてメモリセル不良と判定され
る。
の場合、スイッチ素子70〜7Fがオフにされ、スイッ
チ素子7Gがオンにされ、かつ、双方向性の入出力バッ
ファゲート80がデータ読み出し方向にされる。メモリ
ブロック10C〜13C、30C〜33C、10D〜1
3D及び30D〜33D中の上記選択されたビットは、
データ線DC0〜DC7及びDD0〜DD7を通って一
致検出回路50に供給される。一致検出回路50の出力
は、データ線DC0〜DC7及びDD0〜DD7上のビ
ットデータが互いに同一の場合、高レベルとなり、不一
致ビットが1つ以上あれば低レベルとなる。一致検出回
路50の出力は、スイッチ素子7G及び入出力バッファ
ゲート80を介してデータ入出力端子20に取り出され
る。データ入出力端子20が低レベルの場合、すなわち
書き込み時点とデータが異なっている場合、読み出され
た16ビットを単位としてメモリセル不良と判定され
る。
【0028】通常使用モードかつデータ書き込みの場
合、スイッチ素子70〜7Fのうちの1つ7iが、コラ
ムデコーダ15C又はコラムデコーダ15Dにより(不
図示の配線を介した信号で)選択され、入出力バッファ
ゲート80及び読み出し/書き込み回路6iが書き込み
方向にされる。データ入出力端子20に供給した1ビッ
トのデータは、入出力バッファゲート80、スイッチ素
子7i及び読み出し/書き込み回路6iを通って、メモ
リブロック10C〜13C、30C〜33C、10D〜
13D及び30D〜33D中の選択された1ビットに書
き込まれる。
合、スイッチ素子70〜7Fのうちの1つ7iが、コラ
ムデコーダ15C又はコラムデコーダ15Dにより(不
図示の配線を介した信号で)選択され、入出力バッファ
ゲート80及び読み出し/書き込み回路6iが書き込み
方向にされる。データ入出力端子20に供給した1ビッ
トのデータは、入出力バッファゲート80、スイッチ素
子7i及び読み出し/書き込み回路6iを通って、メモ
リブロック10C〜13C、30C〜33C、10D〜
13D及び30D〜33D中の選択された1ビットに書
き込まれる。
【0029】通常使用モードかつデータ読み出しの場
合、スイッチ素子70〜7Fのうちの1つ7iが、コラ
ムデコーダ15C又は15Dにより選択され、入出力バ
ッファゲート80及び読み出し/書き込み回路6iが読
み出し方向にされる。メモリブロック10C〜13C、
30C〜33C、10D〜13D及び30D〜33D中
の選択された1ビットは、読み出し/書き込み回路6
i、スイッチ素子7i及び入出力バッファゲート80を
通ってデータ入出力端子20に取り出される。
合、スイッチ素子70〜7Fのうちの1つ7iが、コラ
ムデコーダ15C又は15Dにより選択され、入出力バ
ッファゲート80及び読み出し/書き込み回路6iが読
み出し方向にされる。メモリブロック10C〜13C、
30C〜33C、10D〜13D及び30D〜33D中
の選択された1ビットは、読み出し/書き込み回路6
i、スイッチ素子7i及び入出力バッファゲート80を
通ってデータ入出力端子20に取り出される。
【0030】[第2実施例]図4は、例えば1Mワード
×16ビットのDRAM1Aの概略ブロックパターンを
示す。14E〜14Hはロウデコーダであり、15E〜
15Hはコラムデコーダであり、10G〜13G、20
G〜23G、・・・はそれぞれ128Kビットのメモリ
ブロックである。
×16ビットのDRAM1Aの概略ブロックパターンを
示す。14E〜14Hはロウデコーダであり、15E〜
15Hはコラムデコーダであり、10G〜13G、20
G〜23G、・・・はそれぞれ128Kビットのメモリ
ブロックである。
【0031】図5は、図4の一部概略構成を示す。図5
中、ロウデコーダ14G0〜14G3は図4のロウデコ
ーダ14Gの一部を構成しており、ロウデコーダ14H
0〜14H3は図4のロウデコーダ14Hの一部を構成
しており、コラムデコーダ15G0及び15G1は図4
のコラムデコーダ15Gを構成しており、コラムデコー
ダ15H0及び15H1は図4のコラムデコーダ15H
を構成している。丸印はメモリブロック中のメモリセル
を代表しており、これに対応してワード線WG0、WG
2、WH0、WH2、コラム線CG0、CG1、CH0
及びCH1も単線で代表している。図5では、混み入っ
ているので、メモリブロック及びスイッチ素子に付すべ
き符号の一部を省略している。
中、ロウデコーダ14G0〜14G3は図4のロウデコ
ーダ14Gの一部を構成しており、ロウデコーダ14H
0〜14H3は図4のロウデコーダ14Hの一部を構成
しており、コラムデコーダ15G0及び15G1は図4
のコラムデコーダ15Gを構成しており、コラムデコー
ダ15H0及び15H1は図4のコラムデコーダ15H
を構成している。丸印はメモリブロック中のメモリセル
を代表しており、これに対応してワード線WG0、WG
2、WH0、WH2、コラム線CG0、CG1、CH0
及びCH1も単線で代表している。図5では、混み入っ
ているので、メモリブロック及びスイッチ素子に付すべ
き符号の一部を省略している。
【0032】ロウデコーダ14G0、14G2、14H
0及び14H2によりそれぞれワード線WG0、WG
2、WH0及びWH2を介してメモリブロック10G、
11G、30G、31G、10H、11H、30H及び
31H中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する2列
が、コラムデコーダ15G0、15G1、15H0及び
15H1によりそれぞれコラム線GG0、CG1、CH
0及びCH1を介して同時選択される。このようにし
て、メモリブロック10G、11G、30G、31G、
10H、11H、30H及び31Hの各々の、互いの対
応する位置の2ビットが同時選択される。
0及び14H2によりそれぞれワード線WG0、WG
2、WH0及びWH2を介してメモリブロック10G、
11G、30G、31G、10H、11H、30H及び
31H中の互いに対応する行のメモリセルが同時選択さ
れる。これら選択された行の中の互いに対応する2列
が、コラムデコーダ15G0、15G1、15H0及び
15H1によりそれぞれコラム線GG0、CG1、CH
0及びCH1を介して同時選択される。このようにし
て、メモリブロック10G、11G、30G、31G、
10H、11H、30H及び31Hの各々の、互いの対
応する位置の2ビットが同時選択される。
【0033】メモリブロック10G、11G、30G、
31G、10H、11H、30H及び31Hの組の上記
ビット選択と、メモリブロック20G、21G、40
G、41G、20H、21H、40H及び41Hの組の
ビット選択とは、互いに独立しており、一方の組がビッ
ト選択されているとき、他方の組はビット選択されな
い。
31G、10H、11H、30H及び31Hの組の上記
ビット選択と、メモリブロック20G、21G、40
G、41G、20H、21H、40H及び41Hの組の
ビット選択とは、互いに独立しており、一方の組がビッ
ト選択されているとき、他方の組はビット選択されな
い。
【0034】データ読み出しの場合、メモリブロック1
0G、11G、30G、31G、10H、11H、30
H及び31H中の選択された各2ビットのデータはそれ
ぞれ、データ線DG1、DG3、DG5、DG7、DG
0、DG2、DG4、DG6、DH0、DH2、DH
4、DH6、DH1、DH3、DH5及びDH7上に取
り出される。メモリブロック20G、21G、40G、
41G、20H、21H、40H及び41Hの組がビッ
ト選択された場合も同様であるが、図5では簡単化のた
めこの場合のデータの流れの接続関係を図示省略してい
る。
0G、11G、30G、31G、10H、11H、30
H及び31H中の選択された各2ビットのデータはそれ
ぞれ、データ線DG1、DG3、DG5、DG7、DG
0、DG2、DG4、DG6、DH0、DH2、DH
4、DH6、DH1、DH3、DH5及びDH7上に取
り出される。メモリブロック20G、21G、40G、
41G、20H、21H、40H及び41Hの組がビッ
ト選択された場合も同様であるが、図5では簡単化のた
めこの場合のデータの流れの接続関係を図示省略してい
る。
【0035】データ線DG0〜DG7はそれぞれ読み出
し/書き込み回路60〜67の一端に接続され、読み出
し/書き込み回路60〜67の他端は、一方ではそれぞ
れスイッチ素子70〜77及び入出力バッファゲート8
0〜87を介してデータ入出力端子20〜27に接続さ
れ、他方ではそれぞれスイッチ素子90〜97を介して
データ線D0、D0、D1、D1、D0、D0、D1及
びD1に接続されている。データ線DH0〜DH7はそ
れぞれ読み出し/書き込み回路68、69、6A〜6F
の一端に接続され、読み出し/書き込み回路68〜6F
の他端は、一方ではそれぞれスイッチ素子78〜7F及
び入出力バッファゲート88〜8Fを介してデータ入出
力端子28〜2Fに接続され、他方ではそれぞれスイッ
チ素子98〜9Fを介してデータ線D3、D3、D2、
D2、D3、D3、D2及びD2に接続されている。デ
ータ線DG0、DG1、DG4及びDG5は一致検出回
路51の入力端に接続され、データ線DG2、DG3、
DG6及びDG7は一致検出回路52の入力端に接続さ
れ、データ線DH0、DH1、DH4及びDH5は一致
検出回路53の入力端に接続され、データ線DH2、D
H3、DH6及びDH7は一致検出回路54の入力端に
接続されている。一致検出回路51〜54の出力端はそ
れぞれ、スイッチ素子7P〜7Sを介してデータ線D
0、D1、D3及びD2に接続されている。
し/書き込み回路60〜67の一端に接続され、読み出
し/書き込み回路60〜67の他端は、一方ではそれぞ
れスイッチ素子70〜77及び入出力バッファゲート8
0〜87を介してデータ入出力端子20〜27に接続さ
れ、他方ではそれぞれスイッチ素子90〜97を介して
データ線D0、D0、D1、D1、D0、D0、D1及
びD1に接続されている。データ線DH0〜DH7はそ
れぞれ読み出し/書き込み回路68、69、6A〜6F
の一端に接続され、読み出し/書き込み回路68〜6F
の他端は、一方ではそれぞれスイッチ素子78〜7F及
び入出力バッファゲート88〜8Fを介してデータ入出
力端子28〜2Fに接続され、他方ではそれぞれスイッ
チ素子98〜9Fを介してデータ線D3、D3、D2、
D2、D3、D3、D2及びD2に接続されている。デ
ータ線DG0、DG1、DG4及びDG5は一致検出回
路51の入力端に接続され、データ線DG2、DG3、
DG6及びDG7は一致検出回路52の入力端に接続さ
れ、データ線DH0、DH1、DH4及びDH5は一致
検出回路53の入力端に接続され、データ線DH2、D
H3、DH6及びDH7は一致検出回路54の入力端に
接続されている。一致検出回路51〜54の出力端はそ
れぞれ、スイッチ素子7P〜7Sを介してデータ線D
0、D1、D3及びD2に接続されている。
【0036】次に、上記構成のDRAMの動作を図5に
基づいて説明する。データ圧縮試験モードかつデータ書
き込みの場合、スイッチ素子70、72、7D、7F及
び90〜9Fがオンにされ、残りのスイッチ素子71、
73〜7C、7E及びスイッチ素子7P〜7Sがオフに
され、かつ、双方向性の読み出し/書き込み回路60〜
6F及び入出力バッファゲート80〜8Fがデータ書き
込み方向にされ、データ入出力端子20、22、2D及
び2Fに4ビットのデータが供給される。
基づいて説明する。データ圧縮試験モードかつデータ書
き込みの場合、スイッチ素子70、72、7D、7F及
び90〜9Fがオンにされ、残りのスイッチ素子71、
73〜7C、7E及びスイッチ素子7P〜7Sがオフに
され、かつ、双方向性の読み出し/書き込み回路60〜
6F及び入出力バッファゲート80〜8Fがデータ書き
込み方向にされ、データ入出力端子20、22、2D及
び2Fに4ビットのデータが供給される。
【0037】データ入出力端子20に供給したデータ
は、読み出し/書き込み回路60、61、64及び65
を通ってそれぞれメモリブロック30G、10G、31
G及び11G中の上記選択された各2ビットの一方のビ
ットに書き込まれる。データ入出力端子22に供給した
データは、読み出し/書き込み回路62、63、66及
び67を通ってそれぞれメモリブロック30G、10
G、31G及び11G中の上記選択された各2ビットの
他方のビットに書き込まれる。データ入出力端子2Dに
供給したデータは、読み出し/書き込み回路68、6
9、6C及び6Dを通ってそれぞれメモリブロック10
H、30H、11H及び31H中の上記選択された各2
ビットの一方のビットに書き込まれる。データ入出力端
子2Fに供給したデータは、読み出し/書き込み回路6
A、6B、6E及び6Fを通ってそれぞれメモリブロッ
ク10H、30H、11H及び31H中の上記選択され
た各2ビットの他方のビットに書き込まれる。
は、読み出し/書き込み回路60、61、64及び65
を通ってそれぞれメモリブロック30G、10G、31
G及び11G中の上記選択された各2ビットの一方のビ
ットに書き込まれる。データ入出力端子22に供給した
データは、読み出し/書き込み回路62、63、66及
び67を通ってそれぞれメモリブロック30G、10
G、31G及び11G中の上記選択された各2ビットの
他方のビットに書き込まれる。データ入出力端子2Dに
供給したデータは、読み出し/書き込み回路68、6
9、6C及び6Dを通ってそれぞれメモリブロック10
H、30H、11H及び31H中の上記選択された各2
ビットの一方のビットに書き込まれる。データ入出力端
子2Fに供給したデータは、読み出し/書き込み回路6
A、6B、6E及び6Fを通ってそれぞれメモリブロッ
ク10H、30H、11H及び31H中の上記選択され
た各2ビットの他方のビットに書き込まれる。
【0038】1つのメモリブロックに対し2ビット書き
込まれ又は全く書き込まれず、2ビット書き込まれる場
合は互いに独立なデータが書き込まれるので、書き込み
を繰り返し行うことにより、メモリブロック10G、1
1G、30G及び31Gの組の各々に共通に、並びに、
メモリブロック10H、11H、30H及び31Hの組
の各々に共通に、図9(A)はもとより、図9(B)等
のパターンを書き込むことが可能となる。したがって、
試験所要時間が従来よりも短縮される。また、試験にお
いて4つのデータ入力端子のみ用いればよいので、1つ
の試験装置で同時に試験できるDRAMの個数が増加
し、効率よく試験を行うことができる。なお、上記各組
には互いに異なるパターンの書き込みが可能である。
込まれ又は全く書き込まれず、2ビット書き込まれる場
合は互いに独立なデータが書き込まれるので、書き込み
を繰り返し行うことにより、メモリブロック10G、1
1G、30G及び31Gの組の各々に共通に、並びに、
メモリブロック10H、11H、30H及び31Hの組
の各々に共通に、図9(A)はもとより、図9(B)等
のパターンを書き込むことが可能となる。したがって、
試験所要時間が従来よりも短縮される。また、試験にお
いて4つのデータ入力端子のみ用いればよいので、1つ
の試験装置で同時に試験できるDRAMの個数が増加
し、効率よく試験を行うことができる。なお、上記各組
には互いに異なるパターンの書き込みが可能である。
【0039】データ圧縮試験モードかつデータ読み出し
の場合、スイッチ素子70、72、7D、7F、7P〜
7S、90、92、9D及び9Fがオンにされ、残りの
スイッチ素子71、73〜7C、7E、91、93〜9
C及び9Eがオフにされ、かつ、読み出し/書き込み回
路60〜6F及び入出力バッファゲート80、82、8
D及び8Fがデータ読み出し方向にされる。メモリブロ
ック10G、11G、33G及び31G中の上記選択さ
れた各2ビットの一方のビットから読み出されたデータ
は、一致検出回路51、スイッチ素子7P、90、70
及び入出力バッファゲート80を通ってデータ入出力端
子20に取り出され、メモリブロック10G、11G、
33G及び31G中の上記選択された各2ビットの他方
のビットから読み出されたデータは、一致検出回路5
2、スイッチ素子7Q、72及び入出力バッファゲート
82を通ってデータ入出力端子22に取り出される。メ
モリブロック10H、11H、33H及び31H中の上
記選択された各2ビットの一方のビットから読み出され
たデータは、一致検出回路53、スイッチ素子7R、7
D及び入出力バッファゲート8Dを通ってデータ入出力
端子2Dに取り出され、メモリブロック10H、11
H、33H及び31H中の上記選択された各2ビットの
他方のビットから読み出されたデータは、一致検出回路
54、スイッチ素子7S、9F、7F及び入出力バッフ
ァゲート8Fを通ってデータ入出力端子2Fに取り出さ
れる。
の場合、スイッチ素子70、72、7D、7F、7P〜
7S、90、92、9D及び9Fがオンにされ、残りの
スイッチ素子71、73〜7C、7E、91、93〜9
C及び9Eがオフにされ、かつ、読み出し/書き込み回
路60〜6F及び入出力バッファゲート80、82、8
D及び8Fがデータ読み出し方向にされる。メモリブロ
ック10G、11G、33G及び31G中の上記選択さ
れた各2ビットの一方のビットから読み出されたデータ
は、一致検出回路51、スイッチ素子7P、90、70
及び入出力バッファゲート80を通ってデータ入出力端
子20に取り出され、メモリブロック10G、11G、
33G及び31G中の上記選択された各2ビットの他方
のビットから読み出されたデータは、一致検出回路5
2、スイッチ素子7Q、72及び入出力バッファゲート
82を通ってデータ入出力端子22に取り出される。メ
モリブロック10H、11H、33H及び31H中の上
記選択された各2ビットの一方のビットから読み出され
たデータは、一致検出回路53、スイッチ素子7R、7
D及び入出力バッファゲート8Dを通ってデータ入出力
端子2Dに取り出され、メモリブロック10H、11
H、33H及び31H中の上記選択された各2ビットの
他方のビットから読み出されたデータは、一致検出回路
54、スイッチ素子7S、9F、7F及び入出力バッフ
ァゲート8Fを通ってデータ入出力端子2Fに取り出さ
れる。
【0040】通常使用モードかつデータ書き込みの場
合、スイッチ素子70〜7Fがオンにされ、スイッチ素
子7P〜7S及び90〜9Fがオフにされ、かつ、読み
出し/書き込み回路60〜6F及び入出力バッファゲー
ト80〜8Fがデータ書き込み方向にされる。データ入
出力端子20〜2Fに供給した16ビットのデータは、
それぞれ入出力バッファゲート80〜8F、スイッチ素
子70〜7F及び読み出し/書き込み回路60〜6Fを
通って、メモリブロック10G、11G、30G、31
G、10H、11H及び30H、メモリブロック31H
中の選択された各2ビットに書き込まれる。
合、スイッチ素子70〜7Fがオンにされ、スイッチ素
子7P〜7S及び90〜9Fがオフにされ、かつ、読み
出し/書き込み回路60〜6F及び入出力バッファゲー
ト80〜8Fがデータ書き込み方向にされる。データ入
出力端子20〜2Fに供給した16ビットのデータは、
それぞれ入出力バッファゲート80〜8F、スイッチ素
子70〜7F及び読み出し/書き込み回路60〜6Fを
通って、メモリブロック10G、11G、30G、31
G、10H、11H及び30H、メモリブロック31H
中の選択された各2ビットに書き込まれる。
【0041】通常使用モードかつデータ読み出しの場
合、スイッチ素子70〜7Fがオンにされ、スイッチ素
子7P〜7S及び90〜9Fがオフにされ、かつ、読み
出し/書き込み回路60〜6F及び入出力バッファゲー
ト80〜8Fがデータ読み出し方向にされる。メモリブ
ロック10G、11G、30G、31G、10H、11
H、30H及び31H中の選択された各2ビットは、読
み出し/書き込み回路60〜6F、スイッチ素子70〜
7F及び入出力バッファゲート80〜8Fを通ってデー
タ入出力端子20〜2Fに取り出される。
合、スイッチ素子70〜7Fがオンにされ、スイッチ素
子7P〜7S及び90〜9Fがオフにされ、かつ、読み
出し/書き込み回路60〜6F及び入出力バッファゲー
ト80〜8Fがデータ読み出し方向にされる。メモリブ
ロック10G、11G、30G、31G、10H、11
H、30H及び31H中の選択された各2ビットは、読
み出し/書き込み回路60〜6F、スイッチ素子70〜
7F及び入出力バッファゲート80〜8Fを通ってデー
タ入出力端子20〜2Fに取り出される。
【0042】
【発明の効果】以上説明した如く、第1発明に係るデー
タ圧縮試験機能を備えた半導体記憶装置によれば、各メ
モリブロックについて互いに従属する複数ビットが書き
込まれるのを避けることができ、かつ、複数のメモリブ
ロックに対し1ビットを分配したデータを書き込むこと
ができるので、圧縮されたデータを用いてより多くの記
憶パターンを書き込むことができ、また、複数のメモリ
ブロックに書き込まれたデータを圧縮して読み出すこと
ができるので、検出すべき不良に応じた各種試験を短時
間で行うことができるという優れた効果を奏する。
タ圧縮試験機能を備えた半導体記憶装置によれば、各メ
モリブロックについて互いに従属する複数ビットが書き
込まれるのを避けることができ、かつ、複数のメモリブ
ロックに対し1ビットを分配したデータを書き込むこと
ができるので、圧縮されたデータを用いてより多くの記
憶パターンを書き込むことができ、また、複数のメモリ
ブロックに書き込まれたデータを圧縮して読み出すこと
ができるので、検出すべき不良に応じた各種試験を短時
間で行うことができるという優れた効果を奏する。
【0043】第1発明の第1態様によれば、圧縮データ
を入出力するデータ端子が複数であるので、より少ない
ビット数を単位としてメモリセルの良否を判定すること
ができるという効果を奏する。第1発明の第2態様によ
れば、通常モードで使用される読み出し/書き込み回路
が分配回路として用いられるので、構成が簡単になると
いう効果を奏する。
を入出力するデータ端子が複数であるので、より少ない
ビット数を単位としてメモリセルの良否を判定すること
ができるという効果を奏する。第1発明の第2態様によ
れば、通常モードで使用される読み出し/書き込み回路
が分配回路として用いられるので、構成が簡単になると
いう効果を奏する。
【0044】第1発明の第3態様によれば、通常通常モ
ードで使用される複数のデータ端子の一部をデータ圧縮
試験モードで用いることができるという効果を奏する。
第2発明の試験方法によれば、検出すべき不良に応じた
各種試験を短時間で行うことができるという効果を奏す
る。
ードで使用される複数のデータ端子の一部をデータ圧縮
試験モードで用いることができるという効果を奏する。
第2発明の試験方法によれば、検出すべき不良に応じた
各種試験を短時間で行うことができるという効果を奏す
る。
【図1】 本発明の、データ圧縮試験機能を備えた半導
体記憶装置の原理構成の一態様を示すブロック図であ
る。
体記憶装置の原理構成の一態様を示すブロック図であ
る。
【図2】 本発明の第1実施例のDRAMの概略ブロッ
クパターン図である。
クパターン図である。
【図3】 図2の一部概略構成を示すブロック図であ
る。
る。
【図4】 本発明の第2実施例のDRAMの概略ブロッ
クパターン図である。
クパターン図である。
【図5】 図4の一部概略構成を示すブロック図であ
る。
る。
【図6】 従来のデータ圧縮試験機能を備えた半導体記
憶装置の原理構成図である。
憶装置の原理構成図である。
【図7】 図6の一部構成を示すブロック図である。
【図8】 図7の一部詳細回路図である。
【図9】 メモリセルアレイの試験用記憶パターンを示
す図である。
す図である。
10〜13、10C〜13C、20C〜23C、30C
〜33C、10D〜13D、20D〜23D、30D〜
33D、10G、11G、20G、21G、30G、3
1G、10H、11H、20H、21H、30H、31
H メモリブロック 14、14A〜14H、14C0〜14C3、14D0
〜14D3、14G0〜14G3、14H0〜14H3
ロウデコーダ 15、15A〜15H、15C0〜15C3、15D0
〜15D3、15G0、15G1、15H0、15H1
コラムデコーダ 20〜29、2A〜2F データ入出力端子 30〜33 バッファゲート 40〜43、50〜53 一致検出回路 60〜69、6A〜6F 読み出し/書き込み回路 70〜79、7A〜7G、7P〜7S、90〜99、9
A〜9F スイッチ素子 80〜89、8A〜8F 入出力バッファゲート D0〜D3、DC0〜DC7、DD0〜DD7、DG0
〜DG7、DH0〜DH7 データ線 WC0〜WC3、WD0〜WD3、WG0〜WG3、W
H0〜WH3 ワード線 CC0〜CC3、CD0〜CD3、CG0、CG1、C
H0、CH1 コラム線
〜33C、10D〜13D、20D〜23D、30D〜
33D、10G、11G、20G、21G、30G、3
1G、10H、11H、20H、21H、30H、31
H メモリブロック 14、14A〜14H、14C0〜14C3、14D0
〜14D3、14G0〜14G3、14H0〜14H3
ロウデコーダ 15、15A〜15H、15C0〜15C3、15D0
〜15D3、15G0、15G1、15H0、15H1
コラムデコーダ 20〜29、2A〜2F データ入出力端子 30〜33 バッファゲート 40〜43、50〜53 一致検出回路 60〜69、6A〜6F 読み出し/書き込み回路 70〜79、7A〜7G、7P〜7S、90〜99、9
A〜9F スイッチ素子 80〜89、8A〜8F 入出力バッファゲート D0〜D3、DC0〜DC7、DD0〜DD7、DG0
〜DG7、DH0〜DH7 データ線 WC0〜WC3、WD0〜WD3、WG0〜WG3、W
H0〜WH3 ワード線 CC0〜CC3、CD0〜CD3、CG0、CG1、C
H0、CH1 コラム線
Claims (5)
- 【請求項1】 複数のメモリブロックの各々に対応した
各1ビットのデータ線が入力端に結合され、出力端がデ
ータ端子に結合された一致検出回路と、 入力端が該データ端子に結合され、入力端に供給される
データに応じたデータを出力する互いに絶縁された複数
の出力端がそれぞれ該一致検出回路の各入力端への該デ
ータ線に結合された分配回路と、 データ圧縮試験モードかつデータ書き込みの場合には該
一致検出回路の該データ端子への出力を無効にさせかつ
該分配回路の該データ線への出力を有効にさせ、データ
圧縮試験モードかつデータ読み出しの場合には該一致検
出回路の該データ端子への出力を有効にさせかつ該分配
回路の該データ線への出力を無効にさせる制御回路と、 を有することを特徴とする、データ圧縮試験機能を備え
た半導体記憶装置。 - 【請求項2】 前記データ端子を複数有し、 同一の前記メモリブロックに対する複数ビットのデータ
線の各々が互いに異なる該データ端子に接続されてい
る、 ことを特徴とする請求項1記載の半導体記憶装置。 - 【請求項3】 前記分配回路は、 一端が共通に接続された複数の第1スイッチ素子と、 該スイッチ素子の各々について一端が該第1スイッチ素
子の他端に接続された読み出し/書き込み回路と、 を有することを特徴とする請求項1又は2記載の半導体
記憶装置。 - 【請求項4】 前記分配回路は、前記第1スイッチ素子
の各々について、一端が該第1スイッチ素子の他端に接
続された第2スイッチ素子を有し、該第2スイッチ素子
の他端が他の第2スイッチ素子の他端に接続されてい
る、 ことを特徴とする請求項3記載の半導体記憶装置。 - 【請求項5】 請求項1乃至4のいずれか1つに記載の
半導体記憶装置を用い、データ圧縮試験モードかつデー
タ書き込みの場合に、各メモリブロックに対し、1ビッ
ト単位又は互いに独立な複数ビット単位でデータを書き
込む、 ことを特徴とする半導体記憶装置の圧縮試験方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05637095A JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
US08/563,797 US5579272A (en) | 1995-03-15 | 1995-11-28 | Semiconductor memory device with data compression test function and its testing method |
KR1019950045355A KR0181579B1 (ko) | 1995-03-15 | 1995-11-30 | 데이타 압축 시험기능을 갖는 반도체 기억장치 및 그 시험방법 |
IT95MI002748A IT1277710B1 (it) | 1995-03-15 | 1995-12-22 | Dispositivo di memoria a semiconduttore con una funzione di prova della compressione dei dati e suo metodo di prova |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05637095A JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
Publications (2)
Publication Number | Publication Date |
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JPH08255499A true JPH08255499A (ja) | 1996-10-01 |
JP3361648B2 JP3361648B2 (ja) | 2003-01-07 |
Family
ID=13025379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05637095A Expired - Fee Related JP3361648B2 (ja) | 1995-03-15 | 1995-03-15 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
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---|---|
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IT (1) | IT1277710B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100403152B1 (ko) * | 1999-12-17 | 2003-10-30 | 닛본 덴끼 가부시끼가이샤 | 반도체기억장치 |
JP2006048748A (ja) * | 2004-07-30 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置 |
JP2010511229A (ja) * | 2006-11-30 | 2010-04-08 | モサイド・テクノロジーズ・インコーポレーテッド | 複数デバイスシステムをテストするための回路および方法 |
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JPH1011996A (ja) * | 1996-06-24 | 1998-01-16 | Advantest Corp | メモリ試験装置 |
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US20080201588A1 (en) * | 2007-02-16 | 2008-08-21 | Mosaid Technologies Incorporated | Semiconductor device and method for reducing power consumption in a system having interconnected devices |
US7913128B2 (en) * | 2007-11-23 | 2011-03-22 | Mosaid Technologies Incorporated | Data channel test apparatus and method thereof |
JP6154228B2 (ja) * | 2013-07-16 | 2017-06-28 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
JP2812004B2 (ja) * | 1991-06-27 | 1998-10-15 | 日本電気株式会社 | スタティック型ランダムアクセスメモリ装置 |
JPH0684396A (ja) * | 1992-04-27 | 1994-03-25 | Nec Corp | 半導体記憶装置 |
JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
-
1995
- 1995-03-15 JP JP05637095A patent/JP3361648B2/ja not_active Expired - Fee Related
- 1995-11-28 US US08/563,797 patent/US5579272A/en not_active Expired - Lifetime
- 1995-11-30 KR KR1019950045355A patent/KR0181579B1/ko not_active IP Right Cessation
- 1995-12-22 IT IT95MI002748A patent/IT1277710B1/it active IP Right Grant
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100403152B1 (ko) * | 1999-12-17 | 2003-10-30 | 닛본 덴끼 가부시끼가이샤 | 반도체기억장치 |
JP2006048748A (ja) * | 2004-07-30 | 2006-02-16 | Renesas Technology Corp | 半導体記憶装置 |
JP2010511229A (ja) * | 2006-11-30 | 2010-04-08 | モサイド・テクノロジーズ・インコーポレーテッド | 複数デバイスシステムをテストするための回路および方法 |
Also Published As
Publication number | Publication date |
---|---|
KR0181579B1 (ko) | 1999-04-15 |
KR960035657A (ko) | 1996-10-24 |
ITMI952748A1 (it) | 1997-06-22 |
IT1277710B1 (it) | 1997-11-11 |
US5579272A (en) | 1996-11-26 |
JP3361648B2 (ja) | 2003-01-07 |
ITMI952748A0 (ja) | 1995-12-22 |
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