KR100403152B1 - 반도체기억장치 - Google Patents

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KR100403152B1
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고시카와야스지
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닛본 덴끼 가부시끼가이샤
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Abstract

데이터입력회로의 출력부하가 증가함으로써 기록데이터의 지연을 초래하는 일이 없으며, 또한 다양한 비트구성의 데이터에 대응가능한 반도체기억장치를 제공한다. 이 반도체기억장치는 외부로부터의 데이터(DQ0∼DQl5)를 입력하기 위한 복수의 데이터입력회로(100∼115)와, 이들 복수의 데이터입력회로(100∼115)에 의해 입력된 데이터를 메모리셀어레이(300)에 기록하기 위한 복수의 데이터기록회로(200∼215)를 구비하고 있다. 복수의 데이터입력회로(l00∼115)를 선택적으로 사용하여 기억대상의 데이터를 외부에서 입력하고, 이 데이터의 비트구성에 따라서 각 비트를 데이터기록회로(200∼215)에 분배한다. 이때, 복수의 데이터입력회로(100∼1l5)중, 특정한 데이터입력회로(l00, 104)에 의해 입력된 데이터를, 다른 데이터입력회로(115, 111)를 통하여 복수의 데이터기록회로의 어느 하나에 분배한다.

Description

반도체기억장치{Semiconductor memory device}
본 발명은 DRAM(Dynamic Random Access Memory)등의 반도체기억장치에 관한 것으로, 보다 상세하게는, ×16비트(16비트폭)구성, ×8비트(8비트폭)구성, ×4비트(4비트폭)구성 등, 복수종류의 비트구성의 데이터에 대응할 수 있게 구성된 반도체기억장치에 관한 것이다.
종래 DRAM으로 대표되는 대용량의 반도체기억장치는 다양한 사용자의 사양에 대응하게끔, 제조공정에서 바꿔만듦으로써, ×16비트구성, ×8비트구성, ×4비트구성등의 복수종류의 비트구성의 데이터에 대응가능 하도록 구성되어 있다.
그런데, 미세 가공기술의 개량에 의해 반도체기억장치의 대용량화가 추진되고 있음에도 불구하고 사용자에 따라서는 더욱더 대용량의 반도체기억장치를 요구하는 경우가 있다.
예컨대, 현재의 주류인 256메가비트의 DRAM에서는, ×16비트구성, ×8비트구성, ×4비트구성의 3종류의 비트구성에 대응가능하게 되어 있으나, 사용자에 따라서는 예컨대, ×4비트구성으로 5l2메가비트의 기억 용량을 필요로 하는 경우가 있다.
이 종류의 사용자의 요구를 만족시키기 위해서는 추가하여 기억용량을 가지는 반도체기억장치를 새롭게 개발하면 좋으나, 새로운 반도체기억장치의 개발에는 시간이 소요되어, 이 종류의 요구에 대하여 신속하게 대응할 수 없다.
그래서, 반도체기억장치가 새롭게 개발되기까지의 대체기술로서, 예컨대 상술의 3종류의 비트구성에 덧붙여, ×2비트(2비트 폭)구성의 데이터에도 대응가능 하도록 관련기술의 반도체기억장치를 구성하고, 이 반도체기억장치를 2개 사용하는 것으로, 겉보기로는 ×4비트구성의 대용량화된 반도체기억장치를 실현하는 수법을 생각 할 수있다.
도 7에, ×16비트구성, ×8비트구성, ×4비트구성의 3종류의 비트구성에 덧붙여, ×2비트구성의 데이터에도 대응가능한 반도체기억장치의 데이터기록계의 구성예를 개시한다. 이 도면에 나타나는 반도체기억장치는 데이터(DQ0∼DQ15)의 16비트의 데이터를 외부에서 입력하기 위한 데이터입력회로(도면 중 DIN)(700∼715)와, 이들 데이터입력회로에 의해 입력된 데이터를 메모리셀어레이(900)에 기록하기 위한 데이터기록회로(도면 중, WAMP, 800∼815)를 구비하여 구성된다.
여기서, 데이터입력회로(700)의 출력데이터는 데이터기록회로(800∼803, 812∼8l5)의 8개로 분배된다. 데이터입력회로(701)의 출력데이터는 데이터기록회로(801)에만 분배되고, 데이터입력회로(702)의 출력데이터는 데이터기록회로(802,803)의 2개로 분배되고, 데이터입력회로(703)의 출력데이터는 데이터기록회로(803)로만 분배된다. 데이터입력회로(7l5)의 출력데이터는 데이터기록회로(812∼815)의 4개로 분배되고, 데이터입력회로(714)의 출력데이터는 데이터기록회로(814)로만 분배되고, 데이터입력회로(713)의 출력데이터는 데이터기록회로(812, 813)의 2개로 분배되고, 데이터입력회로(712)의 출력데이터는 데이터기록회로(812)로만 분배된다.
마찬가지로, 데이터입력회로(704)의 출력데이터는 데이터기록회로(804∼8l1)의 8개로 분배된다. 데이터입력회로(705)의 출력데이터는 데이터기록회로(805)로만 분배되고, 데이터입력회로(706)의 출력데이터는 데이터기록회로(806, 807)의 2개로 분배되고, 데이터입력회로(707)의 출력데이터는 데이터기록회로(807)로만 분배된다. 데이터입력회로(711)의 출력데이터는 데이터기록회로(808∼811)의 4개로 분배되고, 데이터입력회로(710)의 출력데이터는 데이터기록회로(810)로만 분배되고, 데이터입력회로(709)의 출력데이터는 데이터기록회로(808, 809)의 2개로 분배되고, 데이터입력회로(708)의 출력데이터는 데이터기록회로(808)로만 분배된다.
16개의 데이터기록회로(800∼815)중 데이터기록회로(800∼807)에는 외부에서 입력되는 16비트의 데이터(DQ0∼DQ15)의 하위8비트의 기록을 마스크하기 위한 마스크신호(LWM)가 입력되고, 데이터기록회로(808∼815)에는 16비트데이터(DQ0∼DQ15)의 상위8비트의 기록을 마스크하기 위한 마스크신호(UWM)가 입력된다.
도 8에, 상위비트의 마스크신호(UWM) 및 하위비트의 마스크신호(LWM)를 생성하기 위한 마스크신호생성회로(850)의 구성을 나타낸다.
이 도에 있어서, 외부에서 주어지는 상위8비트의 마스크제어신호(UDQM)는, 입력회로(851)에 받아들여진다. 인버터(852 및 853)로 이루어지는 버퍼를 통하여 마스크신호(UWM)로서, 도 7에 나타내는 데이터기록회로(808∼815)에 출력된다. 또한 외부에서 주어지는 하위8비트의 마스크제어신호(LDQM)는, 입력회로(854)에 받아들여지고, 인버터(855 및 856)로 이루어지는 버퍼를 통하여 마스크신호(LWM)로서 도 7에 나타내는 데이터기록회로(800∼807)에 출력된다.
이 예에서는, ×l6비트구성의 데이터를 취급하는 경우에는 마스크신호(UWM) 및 마스크신호(LWM)가 상보적으로 활성화되고, 데이터기록회로(800∼807) 및 데이터기록회로(808∼815)가 상보적으로 제어된다. 이것에 의해, 16비트의 데이터(DQ0∼DQl5)중, 하위8비트의 데이터(DQ0∼DQ7) 및 상위8비트의 데이터(DQ8∼DQ15)의 기록이 각각 마스크된다. 또한, ×2비트구성, ×4비트구성, ×8비트구성의 데이터를 취급하는 경우에는, 도 8에 나타내는 구성에 있어서 입력회로(851)로부터 입력회로(854)에의 신호버스(PJ)가 형성되는 결과 마스크신호(UWM)와 마스크신호(LWM)는 같은 값이 되고, 외부에서 주어지는 마스크제어신호(UDQM)만이 유효해진다. 이 경우, ×2비트구성, ×4비트구성, ×8비트구성의 각 데이터에 관해서는, 전 비트의 기록을 마스크할 것인지 여부가 마스크제어신호(UDQM)에 의해서 제어된다.
도 7에 있어서, 메모리셀어레이(900)에는, 기억의 대상으로 하는 데이터의 비트구성에 따라서 사용되는 어드레스신호의 맵이 병기되어 있다. 이 예에서는, ×16비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Y9, Yl1, Yl2)는 어느 쪽도 사용되지 않고, 데이터기록회로(800∼815)로부터 출력되는 16비트의 데이터가 그대로 메모리셀어레이(900)에 기록된다. 또한, ×8비트구성의 데이터를 기억하는 경우에는 어드레스신호(Y9)에 의해 데이터기록회로(801, 803, 805, 807, 808, 810, 812, 814) 또는 데이터기록회로(800, 802, 804, 806, 809, 811, 8l3, 815)의 어느 하나를 선택한다. 이 경우 어드레스신호(Yl1, Y12)는 사용하지 않는다.
또한, ×4비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Yll)에 의해 데이터기록회로(802, 803, 806, 807, 808, 809, 812, 813) 또는 데이터기록회로(800, 801, 804, 805, 810, 811, 814, 815)의 어느 것을 선택하고, 어드레스신호(Y9, Yl1)에 의해 전체의 4분의 1의 데이터기록회로를 선택한다. 이 경우 어드레스신호(Y12)는 사용되지 않는다. 나아가, ×2비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Y12)에 의하여 데이터기록회로(800∼807) 또는 데이터기록회로(808∼815)의 어느 하나를 선택하고, 어드레스신호(Y9, Y11, Y12)에 의해 전체의 8분의 1의 데이터기록회로를 선택한다.
또한, 특별히 도시하지 않으나, 어드레스신호(Y9, Yl1, Yl2)에 의해 선택된데이터기록회로로부터의 출력데이터는 다른 어드레스신호에 의거하여 메모리셀어레이(900)내의 소정의 메모리셀에 기록된다.
이러한 구성을 가지는 관련기술의 반도체기억장치에 의하면, 예컨대, ×l6비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(800)가, 데이터입력회로(700)의 출력데이터를 수취하고, 데이터기록회로(801)가 데이터입력회로(701)의 출력데이터를 수취하는 식으로 데이터기록회로(800∼815)가 대응하는 1개의 데이터입력회로의 출력데이터를 수취하도록 제조공정에서 회로가 만들어 넣어진다.
또한, 예컨대, ×8비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(800, 801)가 데이터입력회로(700)의 출력데이터를 수취하고, 기록회로(802, 803)가 데이터입력회로(702)의 출력데이터를 수취한다는 식으로, 1개의 데이터입력회로의 출력데이터가 2개의 데이터기록회로에 수취되도록 제조공정에서 회로가 만들어 넣어진다.
또한, ×4비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(800∼803)가 데이터입력회로(700)의 출력데이터를 수취하고, 데이터기록회로(812∼815)가 데이터입력회로(715)의 출력데이터를 수취하는 식으로, 1개의 데이터입력회로의 출력데이터가 4개의 데이터기록회로에 수취되도록 제조공정에서 회로가 만들어 넣어진다.
또한, ×2비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(800∼803), (812∼815)가 데이터입력회로(700)의 출력데이터를 수취하고, 데이터기록회로(804∼811)가 데이터입력회로(704)의 출력데이터를 출력한다는 식으로 1개의 데이터입력회로의 출력데이터가 8개의 데이터기록회로에 수취되도록, 제조공정에서 회로가 만들어 넣어진다.
또한, 상술한 예에 있어서, ×8비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터입력회로(700)의 출력데이터가 공통으로 주어지는 예컨대 데이터기록회로(800, 801)중 어느 하나의 데이터가 메모리셀어레이(900)에 기록되는 가에 대해서는, 외부에서 주어지는 컬럼어드레스신호에 의거하여 결정된다.
그러나, 상술한 관련기술의 반도체기억장치에 의하면 기억의 대상으로 하는 데이터의 비트구성에 따라서, 데이터입력회로에서 데이터기록회로에 대하여 직접적으로 데이터를 분배하는 것으로 되어 있다. 이 때문에 복수종류의 비트구성으로 공용되는 특정한 데이터입력회로의 출력부하가 현저히 증가하여 데이터의 기록시에 데이터의 지연을 초래한다는 문제가 있다.
예컨대, 상술한 도 7에 나타내는 예에서는, ×2비트구성의 데이터에 대응하기 위해서 특정한 데이터입력회로(700)의 출력데이터를 데이터기록회로(800∼803 및 8l2∼815)의 8개로 분배할 필요가 있고, 이 데이터입력회로(700)의 출력부하가 현저히 증가하게 된다. 이 결과, ×4비트구성 등의 다른 비트구성을 채용한 경우에 있어서도 특정한 데이터입력회로(700)의 출력부하가 증대하고, 기록시에 데이터(DQ0)가 지연되는 결과가 된다. 이 도 7에 나타내는 예에서는 데이터입력회로(704)에 관해서도 마찬가지라 할 수 있다.
또한, 비트구성의 종류가 증가하면, 도 7에 나타내는 메모리셀어레이(900)에 병기된 맵이 복잡화된다. 따라서 복수의 데이터기록회로 중 어느 하나의 출력데이터를 메모리셀어레이에 최종적으로 기록하는 가를 선택하기 위한 회로계가 복잡화되는 문제도 있다.
본 발명은, 상기 사정에 비추어 이루어진 것으로, 특정한 데이터입력회로의 출력부하가 증가하여 기록데이터의 지연을 초래하는 일이 없이, 다양한 비트구성의 데이터에 대응할 수 있고, 또한 비트구성의 종류가 증가하더라도 메모리셀어레이에 최종적으로 기록되는 데이터를 선택하기 위한 회로계가 복잡화되는 일이 없는 반도체기억장치를 제공하는 것을 목적으로 한다.
도 l은 본 발명의 실시형태에 의한 반도체기억장치에 있어서의 기록계의 구성예를 개시한 블럭도,
도 2는 본 발명의 실시형태에 의한 반도체기억장치에 있어서의 판독계의 구성예를 개시한 블럭도,
도 3은 본 발명의 실시형태에 의한 데이터입력회로의 상세한 구성예를 개시하는 회로도,
도 4는 본 발명의 실시형태에 의한 데이터기록회로의 구성예를 개시하는 회로도,
도 5는 본 발명의 실시형태에 의한 데이터출력회로의 구성예를 개시하는 회로도,
도 6은 본 발명의 실시형태에 의한 마스크신호생성회로의 구성예를 개시하는 회로도,
도 7은 관련기술에 의한 반도체기억장치에 있어서의 기록계의 구성예를 개시한 블럭도,
도 8은 관련기술에 의한 마스크신호생성회로의 구성예를 개시하는 회로도이다.
*도면의 주요부분에 대한 부호의 설명
100-115 : 데이터입력회로 200-215 : 데이터기록회로
300 : 메모리셀어레이 400-415 : 데이터앰프
500-515 : 데이터출력회로 600 : 마스크신호생성회로
115A : 입력버퍼부 115B : 선택부
115C : 드라이버부 212A-212C : 트랜스퍼게이트
212E-212G : 인버터 212J : 라이트버퍼
500A, 500B : 트랜스퍼게이트 500C : 지연회로
500D : 인버터 500E : 출력버퍼
601, 605 : 입력회로 602, 606, 612, 615 : 플립플롭
603, 607, 609, 613, 614, 616, 617 : 인버터
604, 608, 610, 611 : NAND
상기 목적을 달성하기 위해서 본 발명은 이하의 구성을 가진다.
즉, 본 발명에 의한 반도체기억장치는 복수종류의 비트구성(예컨대 후술하는 ×2비트구성, ×4비트구성, ×8비트구성, ×16비트구성에 해당되는 요소)의 데이터{예컨대 후술하는 데이터(DQ0∼DQ15)에 해당되는 요소}에 대응가능한 반도체기억장치로, 외부에서 데이터를 입력하는 복수의 데이터입력회로{예컨대 후술하는 데이터입력회로(100∼115)에 해당되는 구성요소}와, 데이터를 기억하기 위한 메모리셀{예컨대 후술하는 메모리셀어레이(300)}과, 복수의 데이터입력회로에 의해 입력된 데이터를 메모리셀에 기록하는 복수의 데이터기록회로{예컨대 후술하는 데이터기록회로(200∼215)에 해당되는 구성요소}를 구비하고, 복수의 데이터입력회로를 선택적으로 사용하여 기억대상의 데이터를 외부에서 입력하고, 당해 기억대상의 데이터의 비트구성에 따라서 해당데이터의 각 비트를 복수의 데이터기록회로에 분배함과 동시에, 복수의 데이터입력회로 중 특정의 데이터입력회로{예컨대 후술하는 데이터입력회로(100, 104)에 해당되는 구성요소}에 의해 입력된 데이터를 다른 데이터입력회로{예컨대 후술하는 데이터입력회로(1l5, 111)에 해당되는 구성요소}를 통하여 복수의 데이터기록회로의 어느 하나에 분배하도록 구성되어 있다.
이 구성에 의하면 특정의 데이터입력회로에서 출력되는 데이터는, 다른 데이터입력회로에 입력되고, 이 밖의 데이터입력회로를 통하여 데이터기록회로에 분배된다. 이와 같이 특정의 데이터입력회로에서 다른 데이터입력회로에 데이터를 분배하는 것으로, 다른 데이터입력회로에서 데이터를 입력하는 데이터기록회로에 대하여는 특정의 데이터입력회로에서 직접적으로 데이터를 분배할 필요가 없어진다. 따라서, 특정의 데이터입력회로의 출력부하가될 데이터기록회로의 수가 저감되고, 이 특정의 데이터입력회로의 출력부하가 경감된다. 이 때문에, 특정의 데이터입력회로의 출력부하가 증가하여 기록데이터의 지연을 초래하는 일이 없고 다양한 비트구성의 데이터에 대응가능해진다.
또한, 본 발명에 의한 반도체기억장치에서는 복수의 데이터입력회로에 의해 외부에서 입력된 데이터의 기록을 마스크하기 위한 마스크제어회로{예컨대 후술하는 마스크신호생성회로(600)에 해당되는 구성요소}를 옵션으로 탑재해도 된다.
이 구성에 의하면 복수종류의 비트구성의 데이터의 각 비트의 기록을 마스크하는 것이 가능해져 데이터의 기록 형태를 다양화할 수가 있다.
나아가, 본 발명에 의한 반도체기억장치에 있어서 마스크제어회로는 외부에서 주어지는 소정의 마스크신호{예컨대 후술하는 마스크제어신호(UDQM, LDQM)에 해당되는 신호요소}에 의거하여 복수의 데이터기록회로를 선택적으로 제어하여 데이터의 기록을 마스크해도 된다.
이 구성에 의하면 복수의 데이터입력회로에서 복수의 데이터기록회로에 입력되는 데이터가 소정의 마스크신호에 의거해서 선택적으로 메모리셀어레이에 기록된다. 따라서, 복수의 데이터입력회로에 의해 외부에서 입력된 데이터의 일부의 비트의 기록을 마스크하는 것이 가능해진다.
또한, 본 발명에 의한 반도체기억장치에서는 복수종류의 비트구성에 따라서 사용되는 특정한 어드레스신호{예컨대 후술하는 어드레스신호(Y9, Yl1, Y12)에 해당하는 신호요소}를 데이터의 기록을 마스크하기 위한 신호에 반영시켜도 좋다.
이 구성에 의하면 복수의 데이터입력회로에서 복수의 데이터기록회로에 입력되는 데이터가 복수종류의 비트구성에 따라서 사용되는 특정의 어드레스신호에 의거해서 선택적으로 메모리셀어레이에 기록된다. 따라서 데이터기록회로의 출력데이터를 선택하기 위한 수단을 증설할 것 없이, 비트구성에 따라서 데이터기록회로의 출력데이터를 선택하여 메모리셀어레이에 기록하는 것이 가능해진다. 그러므로, 비트구성의 종류가 증가하더라도 메모리셀어레이에 최종적으로 기록되는 데이터를 선택하기 위한 회로계(예컨대 후에는 도 1 및 도 2에 나타내는 메모리셀어레이(300)에 병기된 맵을 실현하기 위한 회로계)가 복잡화되는 일이 없어진다.
또한, 본 발명에 의한 반도체기억장치에서는, 특정의 데이터입력회로가 복수종류의 비트구성의 데이터의 전부에 관해서 사용되는 것이 좋다.
이 구성에 의하면, 가장 많은 데이터기록회로에 분배되는 데이터가 다른 데이터입력회로를 통하여 복수의 데이터기록회로에 분배된다. 따라서, 이 데이터를 출력하는 특정의 데이터입력회로의 출력부하가 경감된다.
또한, 본 발명에 의한 반도체기억장치에서는, 다른 데이터입력회로가 복수종류의 비트구성의 데이터 중, 가장 비트수가 적은 비트구성을 제외한 다른 비트구성의 데이터의 전부에 관해서 사용되어도 좋다.
이 구성에 의하면 가장 비트수가 적은 비트구성에 관해서 사용되는 데이터기록회로로, 다른 비트구성의 데이터에 관해서 사용되는 모든 데이터기록회로에 대하여 특정의 데이터입력회로의 출력데이터가 다른 데이터입력회로를 통하여 분배된다. 따라서, 특정의 데이터입력회로의 출력데이터를 최소한의 다른 데이터입력회로를 통하여 데이터기록회로에 분배하는 것이 가능해진다.
또한, 본 발명에 의한 반도체기억장치에서는, 특정한 데이터입력회로가 복수종류의 비트구성의 데이터의 모두에 관해서 사용되는 것으로, 다른 데이터입력회로는 복수종류의 비트구성의 데이터 중, 가장 비트수가 적은 비트구성을 제외한 다른 비트구성의 데이터의 모두에 관해서 사용되는 것이어도 좋다.
이 구성에 의하면 가장 많은 데이터기록회로에 분배되는 데이터가 다른 데이터입력회로를 통하여 복수의 데이터기록회로에 분배된다. 따라서, 이 데이터를 출력하는 특정의 데이터입력회로의 출력부하가 경감된다. 게다가, 가장 비트수가 적은 비트구성에 관해서 사용되는 데이터기록회로로, 다른 비트구성의 데이터에 대해서 사용되는 모든 데이터기록회로에 대하여, 특정의 데이터입력회로의 출력데이터가 다른 데이터입력회로를 통하여 분배된다. 따라서, 특정의 데이터입력회로의 출력데이터를 최소한의 다른 데이터입력회로를 통하여 데이터기록회로에 분배하는 것이 가능해진다.
또, 본 발명에 의한 반도체기억장치에서는, 다른 데이터입력회로가 외부에서 데이터를 입력하기 위한 입력버프부{예컨대 후술하는 입력버퍼부(115A)에 해당되는 구성요소}와, 입력버퍼부 또는 특정의 데이터입력회로의 어느 하나에 의해 입력된 데이터를 선택하기 위한 선택부(예컨대 후술하는 선택부(115B)에 해당되는 구성요소)와, 선택부에 의해 선택된 데이터를 복수의 데이터기록회로의 어느 하나에 출력하는 드라이버부{예컨대 후술하는 드라이버부(115C)에 해당되는 구성요소}를 구비하고 구성되어 있어도 된다.
이 구성에 의하면 다른 데이터입력회로에서 외부로부터의 데이터는 입력버퍼부에 의해 수취된다. 여기서, 특정의 데이터입력회로에 의해 입력된 데이터가, 선택부에 의해 선택되어 있으면, 이 데이터가 드라이버부를 통하여 데이터기록회로에 출력된다. 따라서, 특정의 데이터입력회로의 출력데이터를 다른 데이터입력회로를 통하여 복수의 데이터기록회로의 어느 하나로 분배하는 것이 가능해진다.
또한, 본 발명에 의한 반도체기억장치에 있어서, 선택부는 반도체기억장치의 제조공정에서 입력버퍼부 또는, 특정의 데이터입력회로의 어느 하나의 출력부와 드라이버부의 입력부와의 사이가 전기적으로 접속되어 있어도 좋다.
이 구성에 의하면 각종의 비트구성의 데이터에 따른 사양의 반도체기억장치가, 제조공정에서 나누어 만들어진다. 따라서, 제조된 시점에서 기억대상의 데이터의 비트구성이 고정되고, 이 반도체기억장치를 사용하는 사용자가, 기억대상의 데이터의 비트구성에 따라서 회로상태의 설정을 행할 필요가 없다.
이하 도면을 참조하여, 본 발명의 실시형태에 의한 반도체기억장치를 설명한다.
<실시형태 1>
도 l에 본 실시형태 l에 의한 반도체기억장치의 데이터기록계의 구성예를 개시한다. 이 반도체기억장치는, ×16비트구성, ×8비트구성, ×4비트구성, ×2비트구성의 4종류의 비트구성의 데이터에 대응가능 하도록 구성되어 있다. 이 데이터기록계는 외부에서 16비트의 데이터(DQ0∼DQ15)를 입력하기 위한 복수의 데이터입력회로(도면중의 DIN)(100∼115)와 이들 데이터입력회로에 의해 입력된 데이터를 메모리셀어레이(300)내의 메모리셀에 기록하기 위한 복수의 데이터기록회로(도면중의 WAMP)(200∼2l5)를 구비하여 구성된다.
여기서, 데이터입력회로(l00∼115) 중, 특정의 데이터입력회로(100)에 의해 입력된 데이터는 다른 데이터입력회로(115)를 통하여 데이터기록회로(212∼215)에 분배되고, 특정의 데이터입력회로(l04)에 의해 입력된 데이터는 다른 데이터입력회로(111)를 통하여 데이터기록회로(208∼21l)로 분배된다. 데이터입력회로(100∼115)는 선택적으로 사용되어 기억대상의 데이터를 외부에서 입력하고 당해기억대상의 데이터의 비트구성에 따라서 당해 데이터의 각 비트를 데이터기록회로(200∼215)로 분배되도록 구성된다.
더욱 상세한 구성을 설명한다.
데이터입력회로(100)의 출력데이터(WD0)는 데이터기록회로(200∼203)의 4개와 데이터입력회로(115)로 분배된다. 데이터입력회로(l01)의 출력데이터는 데이터기록회로(201)로만 분배되고, 데이터입력회로(102)의 출력데이터는 데이터기록회로(202,203)의 2개로 분배되며, 데이터입력회로(103)의 출력데이터는 데이터기록회로(203)로만 분배된다. 또한, 데이터입력회로(115)의 출력데이터(WD15)는 데이터기록회로(2l2∼215)의 4개로 분배되고, 데이터입력회로(114)의 출력데이터는 데이터기록회로(214)로만 분배되고, 데이터입력회로(113)의 출력데이터는 데이터기록회로(212, 213)의 2개로 분배되고, 데이터입력회로(112)의 출력데이터는 데이터기록회로(212)로만 분배된다.
마찬가지로, 데이터입력회로(104)의 출력데이터는 데이터기록회로(204∼207)의 4개와 데이터입력회로(111)로 분배된다. 데이터입력회로(105)의 출력데이터는 데이터기록회로(205)로만 분배되고, 데이터입력회로(106)의 출력데이터는 데이터기록회로(206, 207)의 2개로 분배되며, 데이터입력회로(107)의 출력데이터는 데이터기록회로(207)로만 분배된다. 또한, 데이터입력회로(11l)의 출력데이터는 데이터기록회로(208∼211)의 4개로 분배되며, 데이터입력회로(110)의 출력데이터는 데이터기록회로(210)로만 분배되고, 데이터입력회로(109)의 출력데이터는 데이터기록회로(208, 209)의 2개로 분배되고, 데이터입력회로(108)의 출력데이터는 데이터기록회로(208)로만 분배된다.
본 실시형태에서는, 특정의 데이터입력회로(l00, 104)는 복수종류의 비트구성의 데이터의 전부에 대해 사용되고, 다른 데이터입력회로(111, 115)는 복수종류의 비트구성의 데이터 중 가장 비트수가 적은 비트구성을 제외한 다른 비트구성의 데이터의 전부에 대해서 사용된다.
또한, 본 실시형태에서는 후술하는 마스크신호생성회로(600)(도 6 참조)가 옵션으로 탑재가능 하도록 구성되어 있다. 이 마스크신호생성회로(600)는 데이터입력회로(100∼ll5)에 의해 외부에서 입력된 데이터(DQ0∼DQ15)의 일부 또는 전부의 비트에 관해서, 그 기록을 마스크하면서 메모리셀어레이에 기록하기 위한 제어를 한다. 구체적으로는 l6비트의 데이터(DQ0∼DQ15)중의 하위8비트의 기록을 마스크하기 위한 마스크신호(LWM)가, 후술하는 마스크신호생성회로(600)로부터 데이터기록회로(200∼215)중의 데이터기록회로(200∼207)에 입력되고, 상위8비트의 기록을 마스크하기 위한 마스크신호(UWM)는 마찬가지로 마스크신호생성회로(600)로부터 데이터기록회로(208∼215)에 입력된다.
도 2에, 본 실시형태에 의한 반도체기억장치의 데이터판독계의 구성예를 개시한다. 이 데이터판독계는 메모리셀어레이(300)로부터 16비트분의 데이터를 입력하여 증폭하기 위한 데이터앰프(400∼415)와, 이들 데이터앰프에 의해 증폭된 데이터를 외부에 출력하기 위한 데이터출력회로(500∼515)를 구비하여 구성된다.
여기서, 데이터앰프(400∼4l5)에 의해 증폭된 데이터는 데이터출력회로(500∼515)의 어느 것을 통하여 외부로 출력된다. 데이터앰프(400∼415)에 대한 데이터출력회로(500∼515)의 대응관계는 상술의 데이터기록계에 있어서의, 데이터기록회로(200∼215)에 대한 데이터입력회로(100∼l15)의 대응관계와 일치한다.
더욱 상세하게 판독계의 구성을 설명한다.
데이터출력회로(500)에는 데이터앰프(400∼403)에 의해 증폭된 어느 한 데이터(RD0∼RD3의 어느 것)와 데이터앰프(4l2∼415)에 의해 증폭된 어느 한 데이터(RD12∼RD15의 어느 것)가 주어진다. 데이터출력회로(501)에는 데이터앰프(401)에 의해 증폭된 데이터만이 주어진다. 데이터출력회로(502)에는 데이터앰프(402, 403)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(503)에는 데이터앰프(403)에 의해 증폭된 데이터만이 주어진다.
또한, 데이터출력회로(515)에는 데이터앰프(412∼415)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(514)에는 데이터앰프(414)에 의해 증폭된 데이터만이 주어진다. 데이터출력회로(513)에는 데이터앰프(4l2, 413)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(512)에는 데이터앰프(412)에 의해 증폭된 데이터만이 주어진다.
마찬가지로, 데이터출력회로(504)에는 데이터앰프(404∼407)에 의해 증폭된 어느 것의 데이터와, 데이터앰프(408∼411)에 의해 증폭된 어느 한 데이터만이 주어진다. 데이터출력회로(505)에는 데이터앰프(405)에 의해 증폭된 데이터만이 주어진다. 데이터출력회로(506)에는 데이터앰프(406, 407)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(507)에는 데이터앰프(407)에 의해 증폭된 데이터만이 주어진다.
또한, 데이터출력회로(511)에는 데이터앰프(408∼411)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(510)에는 데이터앰프(410)에 의해 증폭된 데이터만이 주어진다. 데이터출력회로(509)에는 데이터앰프(408,409)에 의해 증폭된 어느 한 데이터가 주어진다. 데이터출력회로(508)에는 데이터앰프(408)에 의해 증폭된 데이터만이 주어진다.
여기서, 데이터앰프(400∼415)의 어느 것의 앰프가 데이터를 증폭하여 출력할 것인지에 관해서는 상술의 어드레스신호(Y9, Yll, Y12)에 의거해서 결정된다. 예컨대, 데이터출력회로(500)에는 데이터앰프(400∼403)에 의해 증폭된 어느 한 데이터가 입력되지만, 어느 데이터가 입력될 것인가는 어드레스신호(Y9)와 어드레스신호(Yl1)에 의해 결정된다. 또한, 이 데이터출력회로(500)에는 데이터앰프(412∼4l5)에 의해 증폭된 어느 한 데이터가 입력되나, 어느 한 데이터가 입력될 것인가는, 마찬가지로 어드레스신호(Y9)와 어드레스신호(Yl1)에 의해 결정된다. 또한, 이들 데이터앰프(400∼403)로부터의 데이터와 데이터앰프(412∼4l5)로부터의 데이터 중, 어느 데이터를 외부로 출력할 것인지에 관해서는 데이터출력회로(500)에 있어서 어드레스신호(Yl2)에 의거해서 결정된다.
즉, 어드레스신호(Y9, Yl1, Y12)에 의해 데이터앰프(400∼403, 412∼415)중의 어느 1개의 데이터앰프의 출력데이터만이 데이터(DQ0)로서 외부로 출력된다.
도 3에 특정의 데이터입력회로(100) 및 다른 데이터입력회로(115)의 상세한 구성을 나타낸다.
이 도면에 나타낸 바와 같이, 데이터입력회로(l00)는 외부에서 데이터(DQ0)를 입력하기 위해서 입력버퍼부(100A)와 이 입력버프부(100A)에 의해 입력된 데이터를 출력하기 위한 드라이버부(100B)로 구성된다. 데이터입력회로(115, 111)를 제외한 나머지의 데이터입력회로도 데이터입력회로(100)와 동일하게 구성된다.
상술한 데이터입력회로(100)의 출력데이터가 분배되는 데이터입력회로(l15)는 외부에서 데이터(DQ15)를 입력하기 위한 입력버퍼부(115A)와, 이 입력버퍼부(1l5A) 또는 상술한 데이터입력회로(l00)의 어느 것에 의해 입력된 데이터를 선택하기위한 선택부(115B)와, 이 선택부(115B)에 의해 선택된 데이터를 데이터기록회로(212∼215)에 출력하는 드라이버부(115C)를 구비하여 구성된다.
여기서, 선택부(115B)는 이 반도체기억장치의 제조공정에 의해 데이터입력회로(115)의 입력버퍼부(115A) 또는 상술한 데이터입력회로(l00)의 어느 하나의 출력부와, 이 데이터입력회로(115)의 드라이버부(115C)의 입력부와의 사이를 전기적으로 접속하도록 구성된다. 구체적으로는, 메탈배선공정에서 선택부(1l5B)를 형성하고, 예컨대 데이터입력회로(100)의 출력부에 접속되는 배선(l0OL)과 데이터입력회로(115)의 입력버퍼부(115A)의 출력부에 접속되는 배선(115L1)과의 어느 하나와, 데이터입력회로(115)의 드라이버부(115C)의 입력부에 접속되는 배선(115L2)을 전기적으로 접속한다.
데이터입력회로(100)의 배선(l00L) 및 데이터입력회로(115)의 배선(115L1)의 어느 것을, 드라이버부(115C)의 배선(115L2)에 접속할 것인가는, 기억대상의 데이터의 비트구성에 따라서 결정된다. 본 실시형태에서는, ×2비트구성의 데이터에 대응하는 구성을 채용하는 경우, 배선(10OL)과 배선(115L2)을 전기적으로 접속한다. 그 밖의 비트구성에 대응하는 구성을 채용하는 경우에는, 배선(115L1)과 배선(115L2)을 접속한다.
또한, 이 예에 한정되는 일없이, 트랜스퍼게이트를 사용한 스위치회로에 의해 선택부(l15B)를 구성하는 일도 가능하다. 구체적으로는, 배선(l00L)과 배선(l15L2)과의 사이와, 배선(115L1)과 배선(115L2)과의 사이에 각각 트랜스퍼게이트를 설치하고, ×2비트구성을 채용하는 경우에는, 배선(10OL)과 배선(115L2)과의 사이에 설치된 트랜스퍼게이트를 도통시키고, 그 밖의 구성을 채용하는 경우에는, 배선(115L1)과 배선(l15L2)과의 사이에 설치된 트랜스퍼게이트를 도통시키도록 구성해도 된다.
도 4에 데이터기록회로(212)(도 1을 참조)의 상세한 구성을 나타낸다.
이 도에 나타낸 바와 같이, 데이터기록회로(212)는 데이터입력회로(115)로부터의 데이터(WDl5), 데이터입력회로(113)로부터의 데이터(WD13), 및 데이터입력회로(112)로부터의 데이터(WD12) 중에서 1개를 선택하기 위한 트랜스퍼게이트(212A∼212C) 및 인버터(212E∼212G)와, 이들에 의해 선택된 데이터를 메모리셀어레이(300)에 기록하기위한 라이트버퍼(212J)로 구성된다.
여기서, 트랜스퍼게이트(2l2A)는, ×2비트구성 또는 ×4비트구성시에 활성화되는 모드신호(MDX4X2)에 의해 그 도통이 제어되어, 데이터입력회로(115)의 출력데이터(WDl5)를 라이트버퍼(212J)에 준다. 또한, 트랜스퍼게이트(212B)는, ×8비트구성시에 활성화되는 모드신호(MDX8)에 의해 그 도통이 제어되어, 데이터입력회로(113)의 출력데이터(WD13)를 라이트버퍼(212J)에 준다. 또한, 트랜스퍼게이트(212C)는, ×16비트구성시에 활성화되는 모드신호(MDX16)에 의해 그 도통이 제어되어, 데이터입력회로(112)의 출력데이터(WD12)를 라이트버퍼(212J)에 준다. 라이트버퍼(212J)는 각 트랜스퍼게이트로부터 선택적으로 주어지는 데이터(WD15, WDl3, WD12)의 어느 하나를 데이터(D212)로서 메모리셀어레이(300)에 기록한다.
다른 데이터기록회로도 마찬가지로, 데이터의 비트구성에 따라서 각 데이터입력회로에서 출력되는 데이터를 선택하고, 이것을 메모리셀어레이(300)에 기록하도록 구성된다.
도 5에 데이터출력회로(500)(도 2를 참조)의 상세한 구성을 나타낸다.
이 도면에 나타낸 바와 같이, 데이터출력회로(500)는 상술한 데이터앰프(400∼403)로부터의 어느 한 데이터(RD0∼RD3의 어느 하나) 또는 데이터앰프(412∼415)로부터의 어느 한 데이터(RD12∼RDl5의 어느 하나)의 한쪽을 선택하기 위한 트랜스퍼게이트(500A) 및 (500B), 지연회로(500C), 및 인버터(500D)와 이들에 의해 선택된 데이터를 데이터(DQ0)로서 외부로 출력하기 위한 출력버퍼(500E)로 구성된다. 또, 지연회로(500C)는 데이터를 외부로 출력할 때의 타이밍을 조정하기 위한 것이다. 다른 데이터출력회로도 마찬가지로 데이터의 비트구성에 따라서 각 데이터앰프로부터 출력되는 데이터를 선택하고, 이것을 외부로 출력하도록 구성된다.
도 6에 상술한 데이터기록회로(200∼215)에 주어지는 마스크신호(UWM, LWM)를 생성하기 위한 마스크신호생성회로(600)의 구성예를 개시한다.
이 마스크신호생성회로(600)는 외부에서 주어지는 소정의 마스크제어신호(UDQM, LDQM)에 의거하여, 복수의 데이터기록회로(200∼215)를 선택적으로 제어하여 데이터(DQ0∼DQ15)의 기록을 마스크하기 위한 것이다. 마스크신호생성회로(600)는 입력회로(60l, 605)와, 플립플롭(602, 606, 612, 615)과, 인버터(603, 607, 609, 613, 6l4, 6l6, 617)와, 부정적논리적(NAND)(604, 608, 610, 61l)으로 구성된다.
여기서, 입력회로(601)는 외부로부터의 마스크제어신호(UDQM)를 수취하기 위한 것으로, 수취된 마스크제어신호(UDQM)는 플립플롭(602)에 주어진다. 플립플롭(602)은 입력회로(601)에 수취된 신호(UDQM)를 내부클럭(ICLK)에 동기시켜 취입하여 유지한다. 플립플롭(602)에 유지된 신호(UDQM)는 인버터(603) 및 부정적논리적(604)을 개재하고, 마스크신호(UWM)로서 상술의 데이터기록회로(208∼215)로 출력된다. 이와 같이, 입력회로(605)는 외부로부터의 마스크제어신호(LDQM)를 수신하기 위한 것으로, 이 입력회로(605)에 수취된 마스크제어신호(LDQM)는 플립플롭(606)에 수취되어 유지되고, 인버터(607) 및 부정적 논리적(608)을 개재하고, 마스크신호(LWM)로서 상술한 데이터기록회로(200∼207)에 출력된다.
플립플롭(612)은 상술한 플립플롭(602)에 유지된 신호(UDQM)를 소정의 시간만큼 지연시키기 위한 것으로, 이 플립플롭(6l2)에 유지된 신호(UDQM)는 인버터(6l3, 614)를 통하여 마스크신호(URM)로서 상술한 데이터출력회로(508∼515)에 출력된다. 마찬가지로, 플립플롭(615)은 상술한 플립플롭(606)에 유지된 신호(LDQM)를 소정의 시간만 지연시키기 위한 것으로, 플립플롭(606)에 유지된 신호는 이 플립플롭(615)에 의해 소정의 시간만큼 지연되고, 인버터(616, 617)를 통하여 마스크신호(LRM)로서 상술의 데이터출력회로(500∼507)에 출력된다.
이 예에서는, ×l6비트구성의 데이터를 기록하는 경우, 마스크신호(LWM)에 의해 데이터기록회로(200∼207)가 제어되고, 마스크신호(UWM)에 의해 데이터기록회로(208∼215)가 제어된다. 이 것에 의해, 16비트의 데이터(DQ0∼DQ15) 중, 하위8비트의 데이터(DQ0∼DQ7) 및 상위8비트의 데이터(DQ8∼DQ15)의 기록이 각각 마스크될 수 있다. 또한, ×2비트구성, ×4비트구성, 또는 ×8비트구성의 데이터를 취급하는 경우에는, 도 6에 있어서, 플립플롭(602)의 출력부에서 플립플롭(606)의 출력부에의 신호버스(P600)가 형성된다. 이것에 의해, 마스크신호(UWM)의 논리값과 마스크신호(LWM)의 논리값이 동일 값으로 되고, 외부에서 주어지는 마스크제어신호(UDQM)만이 유효로 된다. 이 경우, ×2비트구성, ×4비트구성, ×8비트구성의 각 데이터에 관해서는, 전체비트의 기록을 마스크 할 것인지 여부가 마스크제어신호(UDQM)에 의해 제어된다.
도 1 및 도 2에 나타내는 메모리셀어레이(300)는 전술한 관련기술에 관한 메모리셀어레이(900)(도 7을 참조)와 같은 것으로, 기억의 대상으로 하는 데이터의 비트구성에 따라서 사용되는 어드레스신호(Y9, Yll, Y12)의 맵이 병기되어 있다. 이 맵에 의하면, ×16비트구성의 데이터를 기억하는 경우에는 어드레스신호(Y9, Yll, Y12)는 어느 것도 사용되지 않고, 데이터기록회로(200∼215)로부터 출력되는 l6비트의 데이터가 그대로 메모리셀어레이(300)에 기록된다. 또한, ×8비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Y9)에 의하여 데이터기록회로(20l, 203, 205, 207, 208, 210, 212, 214), 또는 데이터기록회로(200, 202, 204, 206, 209, 2ll, 213, 2l5)의 어느 하나를 선택한다. 이 경우, 어드레스신호(Yl1, Y12)는 사용하지 않는다.
또한, ×4비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Yl1)에 의해 데이터기록회로(202, 203, 206, 207, 208, 209, 212, 213), 또는 데이터기록회로(200, 201, 204, 205, 2l0, 211, 214, 215)의 어느 하나를 선택하고, 어드레스신호(Y9, Yl1)에 의해 전체의 4분의 1의 데이터기록회로를 선택한다. 이 경우 어드레스신호(Y12)는 사용되지 않는다. 또한, ×2비트구성의 데이터를 기억하는 경우에는, 어드레스신호(Y12)에 의해 데이터기록회로(200∼207), 또는 데이터기록회로(208∼215)의 어느 하나를 선택하고, 어드레스신호(Y9, Yl1, Y12)에 의해 전체의 8분의 1의 데이터기록회로를 선택한다.
또한, 특별히 도시하지 않으나, 어드레스신호(Y9, Yll, Y12)에 의해 선택된 데이터기록회로로부터 출력된 데이터는 다른 어드레스신호에 의거하여 메모리셀어레이(300)내의 메모리셀에 기록된다.
다음으로, 본 실시형태에 관한 반도체기억장치의 동작을 설명한다.
먼저, ×4비트구성, ×8비트구성, 또는 ×16비트구성의 데이터를 기억의 대상으로 하는 경우에 관해서는, 도 3에 있어서, 배선(115Ll)과 배선(115L2)을 접속해둔다.
지금 예컨대, ×16비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(200)가 데이터입력회로(100)의 출력데이터를 수취하고, 데이터기록회로(201)가 데이터입력회로(101)의 출력데이터를 수취하도록, 데이터기록회로(200∼215)가 대응하는 1개의 데이터입력회로의 출력데이터를 수취하는 식으로, 제조공정도에서 회로가 만들어 넣어진다.
또한, 예컨대 ×8비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(200, 201)가 데이터입력회로(100)의 출력데이터를 수취하고, 데이터기록회로(202, 203)가 데이터입력회로(102)의 출력데이터를 수취하는 식으로, 1개의 데이터입력회로의 출력데이터가 2개의 데이터기록회로에 수취되도록, 제조공정에서 회로가 만들어 넣어진다.
또한, ×4비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터기록회로(200∼203)가 데이터입력회로(100)의 출력데이터를 수취하고, 데이터기록회로(212∼215)가 데이터입력회로(1l5)의 출력데이터를 수취하는 식으로, 1개의 데이터입력회로의 출력데이터가 4개의 데이터기록회로에 수취되도록 제조공정에서 회로가 만들어 넣어진다.
또한, 상술한 예에 있어서, ×8비트구성의 데이터를 기억의 대상으로 하는 경우, 데이터입력회로(100)의 출력데이터가 공통으로 주어지는 예컨대 데이터기록회로(200, 20l) 중 어느 하나의 데이터가 메모리셀어레이(300)에 기록되는가에 대해서는, 외부에서 주어지는 컬럼어드레스신호에 의거하여 결정된다.
다음으로, ×2비트구성의 데이터를 기억의 대상으로 하는 경우에 관해서, 본 실시형태의 동작을 설명한다.
먼저, ×2비트구성의 데이터를 기억의 대상으로 하는 경우, 제조공정(웨이퍼프로세스공정이나 조립공정)에서, 도 3에 나타내는 데이터입력회로(l00)의 배선(100L)과 데이터입력회로(l15)의 배선(115L2)과의 사이를 전기적으로 접속해 둔다. 다만, 데이터입력회로(1l5)의 배선(115L1)은 배선(115L2)에 접속하지 않는다. 이것에 의해, 데이터입력회로(100)의 출력부가 데이터입력회로(115)의 드라이버부(1l5C)의 입력부에 접속되고, 이 데이터입력회로(1l5)는 원래의 데이터(DQ15) 대신에 데이터입력회로(100)에 입력된 데이터(DQ0)를 데이터(WD15)로서 출력하는 것이 된다. 데이터입력회로(ll1)에 관해서도 마찬가지로 그 선택부의 선택상태를 설정하여, 데이터입력회로(104)의 출력부를 데이터입력회로(111)의 드라이버부의 입력부에 접속해 둔다.
다음으로, 도 4에 나타내는 데이터기록회로(212)에 입력되는 모드신호(MDX4X2)만이 활성화되고, 다른 모드신호(MDX8) 및 모드신호(MDX16)는 비활성화상태로 고정된다. 이들 모드신호의 활성상태의 설정은 상술한 데이터입력회로와 같이, 이들의 모드신호를 생성하는 회로를 제조공정에서 만들어 넣어짐으로써 행해진다. 마찬가지로, 다른 데이터기록회로에 관해서도 모드신호의 활성상태를 설정하여 필요한 데이터를 각 데이터기록회로에 수취한다.
<기록동작>
이와 같이 각 모드신호가 설정된 상태에서, 아래와 같이 기록동작이 이루어진다.
도 1에 있어서, 데이터입력회로(100)로부터 출력된 데이터(WD0)는 데이터기록회로(200∼203)로 분배되어 수취되는 동시에, 데이터입력회로(l15)에 분배된다. 그리고, 데이터입력회로(100)로부터 분배된 데이터(DQ0)는 데이터입력회로(1l5)로부터 데이터(WD15)로서 데이터기록회로(2l2∼215)에 주어진다. 마찬가지로, 데이터입력회로(104)로부터 출력된 데이터는 데이터기록회로(204∼207)와 데이터입력회로(111)에 분배된다. 그리고, 데이터입력회로(1l1)로부터 출력되는 데이터로서 데이터입력회로(l04)로부터 출력된 데이터(DQ4)가 데이터기록회로(208∼211)에 주어진다.
즉, 이 경우, 데이터입력회로(100)에 의해 외부에서 입력된 데이터(DQ0)가 데이터기록회로(200∼203, 212∼215)에 공통으로 분배된다. 또한, 데이터입력회로(104)에 의해 입력된 데이터(DQ4)는 데이터기록회로(204∼207, 208∼2l1)에 공통으로 분배된다. 결국, 데이터(DQ0) 및 데이터(DQ4)로 이루어지는 2비트의 데이터가 데이터기록회로(200∼215)에 주어지게 된다.
다음으로, 어드레스신호(Y9, Yl1, Yl2)에 의거하여, 데이터기록회로(200∼215)로부터 출력되는 데이터가 선택되어 메모리셀어레이(300)에 데이터가 기록된다. 구체적으로는 데이터기록회로(200∼203, 212∼215)로부터 출력되는 8비트 중 1비트의 데이터가 어드레스신호(Y9, Yl1, Y12)에 의거하여 선택되고 메모리셀어레이(300)에 기록된다. 마찬가지로, 데이터기록회로(204∼207, 208∼211)로부터 출력되는 8비트 중 l 비트의 데이터가 어드레스신호(Y9, Yll, Y12)에 의거하여 선택되어 메모리셀어레이(300)에 기록된다.
여기서, 어드레스신호(Y12)는, 도 6에 나타내는 마스크신호생성회로(600)에 있어서, 데이터의 기록을 마스크하기 위한 마스크신호(UWM, LWM)에 반영되어 있고, 이 마스크신호(UWM, LWM)는 마치 어드레스신호(Yl2)의 상보신호와 같이 작동한다. 예컨대, 어드레스신호(Y12)가 하이레벨인 경우, 마스크신호(UWM)는 로우레벨로 되고, 마스크신호(LWM)는 하이레벨로 되어, 데이터기록회로(200∼207)만이 활성화된다.
따라서 이 경우, 데이터입력회로(l00)로부터 데이터(WD0)(DQ0)가 공통으로 분배된 데이터기록회로(200∼203, 212∼215)중 어드레스신호(Y12){마스크신호(LWM)}에 의해 데이터기록회로(200∼203)가 선택된다. 또한, 이 데이터기록회로(200∼203)중 어드레스신호(Yl1, Y12)에 의해 1개가 선택된다. 결국, 데이터(DQ0)가 공통으로 주어진 데이터기록회로(200∼203, 212∼215)중 1개의 데이터기록회로만이 선택되고, 이 데이터기록회로가 출력하는 데이터가 메모리셀어레이(300)에 최종적으로 기록된다.
마찬가지로, 데이터(DQ4)가 공통으로 주어지는 데이터기록회로(204∼207, 208∼211)의 어느 1개가 어드레스신호(Y9, Yl1, Y12)에 의해 선택된다. 그리고, 이 선택된 데이터기록회로에서 출력되는 데이터가 메모리셀어레이(300)에 최종적으로 기록된다.
<판독동작>
다음으로, 데이터의 판독동작을 설명한다.
메모리셀어레이(300)에 기록된 데이터는 어드레스신호(Y9, Yl1)에 의해 선택되는 데이터앰프(도 2를 참조)에 의해 증폭되어 메모리셀어레이(300)에서 판독되고, 데이터출력회로(500, 504)에 2개의 데이터가 출력된다. 그리고, 이들의 각 데이터출력회로에서 어드레스신호(Y12)에 의거하여 데이터가 최종적으로 선택되어 외부로 출력된다.
구체적으로는, 어드레스신호(Y9, Yl1)에 의거하여 데이터앰프(400∼403)로부터 출력되는 데이터(RD0∼RD3) 중의 하나가 선택되어, 데이터출력회로(500)에 주어진다. 마찬가지로, 어드레스신호(Y9, Yll)에 의거하여 데이터앰프(412∼415)로부터 출력되는 데이터(RD12∼RD15) 중의 하나가 선택되어, 데이터출력회로(500)에 주어진다. 즉, 데이터출력회로(500)에는 데이터앰프(400∼403)로부터의 데이터(RD0∼RD3의 어느 하나)와 데이터앰프(412∼415)로부터의 데이터(RD12∼RDl5의 어느 하나)와의 2개의 데이터가 입력된다. 마찬가지로, 데이터출력회로(504)에는 데이터앰프(404∼407)로부터의 데이터(RD4∼RD7의 어느 하나)와 데이터앰프(408∼411)로부터의 데이터(RD8∼RDl1의 어느 하나)와의 2개의 데이터가 입력된다.
이어서, 도 5에 나타내는 데이터출력회로(500)에 있어서, 어드레스신호(Yl2)에 의거하여, 트랜스퍼게이트(500A) 또는 트랜스퍼게이트(500B)의 어느 하나가 도통되고, 데이터앰프(400∼403)로부터의 데이터(RD0∼RD3의 어느 하나) 또는 데이터앰프(412∼415)로부터의 데이터(RD12∼RD15의 어느 하나)의 어느 하나가 출력버퍼(500E)를 통하여 데이터(DQ0)로서 외부로 출력된다. 마찬가지로, 데이터출력회로(504)에 있어서, 어드레스신호(Y12)에 의거하여, 데이터앰프(404∼407)로부터의 데이터(RD4∼RD7의 어느 하나), 또는 데이터앰프(408∼411)로부터의 데이터(RD8∼RDl1의 어느 하나)의 어느 하나가, 데이터(DQ4)로서 외부로 출력된다.
이상으로부터, 데이터(DQ0) 및 데이터(DQ4)로 이루어지는 2비트구성의 데이터가 메모리셀어레이(300)에 기록되어 판독된다.
본 실시형태에 의하면, 한쪽의 비트를 입력하는 데이터입력회로(100)가 데이터(WD0)(DQ0)를 데이터기록회로(200∼203, 212∼215)에 분배하는 경우, 데이터기록회로(2l2∼215)에는 데이터입력회로(1l5)를 통하여 데이터입력회로(100)로부터 데이터(WD0)가 분배된다. 이 때문에, 데이터입력회로(100)는 복수의 데이터기록회로(212∼215)대신에, 데이터입력회로(115)에 데이터(WD0)를 분배하면 되고, 데이터입력회로(100)의 출력부하로서 복수의 데이터기록회로(212∼215)에 데이터를 분배하기 위한 배선등의 부하가 기여하지 않는다. 따라서, 데이터입력회로(100)의 출력부하가 경감되어, 기록데이터의 지연을 최소한으로 억제하는 것이 가능해진다. 마찬가지로, 다른 쪽의 비트를 입력하는 데이터입력회로(104)에 관해서도 그와 같이 말할 수 있다.
이상, 본 발명의 실시형태를 설명하였으나, 본 발명은 이들 실시형태에 한정 되는 것은 아니고, 본 발명의 요지를 이탈하지 않는 범위의 설계변경등이 있어도 본 발명에 포함된다. 예컨대, 상술한 실시형태에서는 데이터의 기록을 마스크하는 기능(마스크기능)을 가지는 것을 구성했으나, 이것에 한정되는 일없이, 이러한 마스크기능을 가지지 않은 반도체기억장치에 관해서도 본 발명을 적용할 수 있다.
또한, 상술한 실시형태에서는, 2비트구성의 데이터를 기억의 대상으로 하는 경우를 예로서 설명하였으나, 이것에 한정되는 일은 아니고, 어떠한 비트구성의 경우에 관해서도 적용할 수가 있다.
또한, 상술한 실시형태에서는, 예컨대 데이터입력회로(100)로부터 출력되는 데이터를 데이터입력회로(115)를 통하여 데이터기록회로(212∼215)에 분배하는 것으로 하였으나, 이것에 한정되는 일없이, 2이상의 다른 데이터입력회로를 중계하여 분배해도 된다.
상술한 바와같이, 본 발명에 의하면 복수 종류의 비트구성의 데이터에 대응가능하도록 구성된 반도체기억장치에 있어서, 복수의 데이터입력회로 중 특정데이터입력회로에 의해 입력된 데이터를 다른 데이터입력회로를 통하여 복수의 데이터기록회로의 어느 것인가에 분배하도록 구성함으로서, 특정 데이터입력회로의 출력부하가 증가하여 기록데이터의 지연을 초래하는 일이 없이 다양한 비트구성의 데이터에 대응할 수 있다.
또한, 복수종류의 비트 구성에 따라 사용되는 특정의 어드레스신호를 데이터기록을 마스크하기 위한 신호에 반영시키므로, 비트구성의 종류가 증가하더라도 메모리셀어레이에 최종적으로 기록되는 데이터를 선택하기 위한 회로계가 복잡화되는 일이 없다.

Claims (9)

  1. 복수종류의 비트구성의 데이터에 대응가능한 반도체기억장치에 있어서,
    외부에서 데이터(DQ0∼DQ15)를 입력하는 복수의 데이터입력회로(100∼l15);
    상기 데이터를 기억하기 위한 메모리셀(300); 및
    상기 복수의 데이터입력회로에 의해 입력된 데이터를 상기 메모리셀에 기록하는 복수의 데이터기록회로(200∼215)를 구비하고,
    상기 복수의 데이터입력회로를 선택적으로 사용하여 기억대상의 데이터를 외부에서 입력하고, 그 기억대상인 데이터의 비트구성에 따라서 당해 데이터의 각 비트를 상기 복수의 데이터기록회로에 분배함과 동시에, 상기 복수의 데이터입력회로중 특정의 데이터입력회로(100,104)에 의해 입력된 데이터를 다른 데이터입력회로(115, 111)를 통하여 상기 복수의 데이터기록회로의 어느 하나에 분배하는 반도체기억장치.
  2. 제1항에 있어서, 상기 복수의 데이터입력회로에 의해 외부에서 입력된 데이터의 기록을 마스크하기 위한 마스크제어회로(600)를 옵션으로 탑재하는 반도체기억장치.
  3. 제2항에 있어서, 상기 마스크제어회로는 외부에서 주어지는 소정의 마스크신호(UDQM, LDQM)에 의거하여, 상기 복수의 데이터기록회로를 선택적으로 제어하여 상기 데이터의 기록을 마스크하는 반도체기억장치.
  4. 제2항에 있어서, 상기 복수종류의 비트구성에 따라서 사용되는 특정의 어드레스신호(Y9, Yl1, Y12)를 상기 데이터의 기록을 마스크하기 위한 신호에 반영시킨 반도체기억장치.
  5. 제1항에 있어서, 상기 특정의 데이터입력회로는 상기 복수종류의 비트구성의 데이터의 전부에 대해서 사용되는 반도체기억장치.
  6. 제1항에 있어서, 상기 다른 데이터입력회로는 상기 복수종류의 비트구성의 데이터중 가장 비트수가 적은 비트구성을 제외하는 다른 비트구성의 데이터의 전부에 대해서 사용되는 반도체기억장치.
  7. 제1항에 있어서, 상기 특정의 데이터입력회로는 상기 복수종류의 비트구성의 데이터의 전부에 대해서 사용되고, 상기 다른 데이터입력회로는 상기 복수종류의 비트구성의 데이터 중 가장 비트수가 적은 비트구성을 제외하는 다른 비트구성의 데이터의 전부에 대해서 사용되는 반도체기억장치.
  8. 제1항에 있어서, 상기 다른 데이터입력회로는,
    외부에서 데이터를 입력하기 위한 입력버퍼부(1l5A);
    상기 입력버퍼부 또는 상기 특정의 데이터입력회로의 어느 하나로부터 입력된 데이터를 선택하기 위한 선택부(l15B); 및
    상기 선택부에 의해 선택된 데이터를 상기 복수의 데이터기록회로의 어느 하나에 출력하는 드라이버부(115C)를 구비하여 구성된 반도체기억장치.
  9. 제8항에 있어서, 상기 선택부는 반도체기억장치의 제조공정에서, 상기 입력버퍼부 또는 상기 특정의 데이터입력회로의 어느 하나의 출력부와, 상기 드라이버부의 입력부와의 사이가 전기적으로 접속되도록 구성된 반도체기억장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7566478B2 (en) * 2001-07-25 2009-07-28 Nantero, Inc. Methods of making carbon nanotube films, layers, fabrics, ribbons, elements and articles
JP4257824B2 (ja) * 2002-07-03 2009-04-22 シャープ株式会社 半導体記憶装置
US7826299B2 (en) 2008-04-21 2010-11-02 Infineon Technologies Ag Method and apparatus for operating maskable memory cells
KR100956783B1 (ko) * 2008-10-14 2010-05-12 주식회사 하이닉스반도체 반도체 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04157695A (ja) * 1990-10-19 1992-05-29 Sanyo Electric Co Ltd 半導体記憶装置
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08255499A (ja) * 1995-03-15 1996-10-01 Fujitsu Ltd データ圧縮試験機能を備えた半導体記憶装置及びその試験方法
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH09270192A (ja) * 1996-01-31 1997-10-14 Toshiba Corp 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06150643A (ja) 1992-10-30 1994-05-31 Matsushita Electron Corp 半導体記憶装置
JP3547466B2 (ja) * 1993-11-29 2004-07-28 株式会社東芝 メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法
TW325566B (en) * 1996-01-31 1998-01-21 Toshiba Co Ltd Semiconductor integrated circuit (IC) device
JP3821911B2 (ja) * 1997-05-02 2006-09-13 富士通株式会社 メモリ初期化制御方式

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04157695A (ja) * 1990-10-19 1992-05-29 Sanyo Electric Co Ltd 半導体記憶装置
JPH0785655A (ja) * 1993-09-16 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08255499A (ja) * 1995-03-15 1996-10-01 Fujitsu Ltd データ圧縮試験機能を備えた半導体記憶装置及びその試験方法
JPH09270192A (ja) * 1996-01-31 1997-10-14 Toshiba Corp 半導体集積回路装置
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置

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Publication number Publication date
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