JP4216322B2

JP4216322B2 - デュアルアクセスｄｒａｍ、集積回路メモリ、および、複数のｄｒａｍサブアレイを有する集積回路メモリを動作させる方法

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Publication number: JP4216322B2
Application number: JP2007295459A
Authority: JP
Inventors: マイケル・シィ・パリス; オスカー・フレデリック・ジョーンズ，ジュニア; ダグラス・ブレーン・バトラー
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-06-28
Filing date: 2007-11-14
Publication date: 2009-01-28
Anticipated expiration: 2024-11-08
Also published as: JP2006012376A; US7110306B2; JP2008059752A; US20050286291A1

Description

発明の背景
この発明は一般に、集積回路ダイナミックランダムアクセスメモリ（"ＤＲＡＭ"）の分野に関する。より特定的には、この発明は、同じアドレス指定されたメモリセルから第２のＤＲＡＭサブアレイへデータを転送または読出しつつ、集積回路外部からの読出または書込を可能にするＤＲＡＭメモリアーキテクチャに関する。

従来のシングルポート（"１Ｔ／１Ｃ"）ＤＲＡＭセルおよび関連するメモリアーキテクチャは、当該技術分野において公知である。デュアルポート（"２Ｔ／１Ｃ"）ＤＲＡＭセルまたはデュアルポートビデオＲＡＭも、当該技術分野において公知である。これらのデュアルポートビデオＲＡＭは、高速シリアルポートと、従来のマルチビットパラレルポートとを含む。先行技術のメモリセルおよびアーキテクチャでの一問題は、それらが読出または書込といった動作を一度に１つしか行なえない、ということである。

ここで図１を参照すると、先行技術のメモリアーキテクチャ１０が示されており、第１の組のデータライン２２（ＩＮＴＩ／Ｏおよび相補ＩＮＴＩ／Ｏ）と、ＤＲＡＭサブアレイ１２Ａおよび１２Ｂと、センスアンプブロック１４Ａおよび１４Ｂと、行デコーディング回路１６Ａおよび１６Ｂと、列デコーディング回路１８Ａおよび１８Ｂとを含んでいる。選択トランジスタＭ０およびＭ１は、"ＳＥＬ０"制御信号が動作するや否や、ＤＲＡＭサブアレイ１２Ａおよび１２Ｂから感知されたデータをデータライン２２に転送するために使用される。同様に、選択トランジスタＭ２およびＭ３は、"ＳＥＬ１"制御信号が動作するや否や、ＤＲＡＭサブアレイ１２Ｂから感知されたデータをデータライン２２に転送するために使用される。図１において理解しやすくするため、相互接続するビットラインおよびワードラインは図示されていない。

ここで図２を参照すると、先行技術のブロック図がセンスアンプブロック１４のさらなる詳細を示している。当該技術分野において公知であるように、センスアンプブロック１４は複数のセンスアンプ２０Ａ〜２０Ｎを含む。各センスアンプは、感知されたデータをＤＲＡＭサブアレイからライン１５および１７に転送するための２つの結合トランジスタに結合されており、ライン１５および１７は前述のように選択トランジスタに結合されている。

図１を再度参照すると、先行技術のメモリアーキテクチャ１０では、ＳＥＬ０信号またはＳＥＬ１信号のいずれかがハイとなり、一方のセンスアンプ帯１４Ａまたは１４Ｂからのデータをデータライン２２上に置く。不可能なことは、その同じデータ、または他のデータを任意の他のＤＲＡＭサブアレイへ内部で読出す、または転送することである。

したがって、要望されるのは、同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャである。

発明の概要
この発明によれば、既存の１組のマルチプレクシングトランジスタと同様のタイミングおよびアドレシングで制御される第２の組のマルチプレクシングトランジスタをデータラインに追加することにより、データは、追加された１組のデータラインによって第２のサブアレイに転送され得る。第２の組のデータラインは、通常の組のデータラインに加えて使用される追加の内部読出／書込ラインである。第２の組のデータラインは、長さが短く、それに応じて容量が低くなるよう設計されており、そのため、センスアンプに対する追加負荷は小さい。

この発明の前述および他の特徴ならびに目的と、それらを達成する態様とは、好ましい実施例の以下の説明を添付図面とともに参照することによってより明らかとなり、この発明自体が最良に理解されるであろう。

詳細な説明
ここで図３を参照すると、この発明に従ったメモリアーキテクチャは、図１に示すものと同じ、第１の組のデータライン２２と、ＤＲＡＭサブアレイ１２Ａおよび１２Ｂと、センスアンプブロック１４Ａおよび１４Ｂとを含む。加えて、同じ選択トランジスタＭ０、Ｍ１、Ｍ２およびＭ３、ならびに対応する選択制御信号ＳＥＬ０およびＳＥＬ１が図示されている。しかしながら、図３には、第２の組のデータライン２４が設けられている。センスアンプブロック１４Ａは、"ＳＥＬ２"制御信号の制御下で、選択トランジスタＭ４およびＭ５を介して第２の組のデータラインにも結合されている。センスアンプブロック１４Ｂは、"ＳＥＬ３"制御信号の制御下で、選択トランジスタＭ６およびＭ７を介して第２の組のデータラインにも結合されている。選択トランジスタは、ローカルデータライン１５および１７と第２の組のデータライン２４との間に結合される。双方向性のデータ転送レジスタまたはバッファ１９は、第２の組のデータライン２４内へ、Ｍ４／Ｍ５選択回路とＭ６／Ｍ７選択回路との間に挿入される。わかりやすくするため、行および列デコーディング回路は図３には図示されていない。

動作時、第２の組のデータライン２４は、データが第１のＤＲＡＭサブアレイから第２のＤＲＡＭサブアレイへ転送され、それと同時に、第３のＤＲＡＭサブアレイからのデータが第１の組のデータライン２２を介して外界と書込または読出可能となるように使用される。また、所与のセンスアンプブロックからの選択制御信号の双方の組（たとえば、ＳＥＬ０およびＳＥＬ２）は、一方のＤＲＡＭサブアレイからのデータが別のＤＲＡＭサブアレイに転送され、同時に、データが外界と書込／読出可能となるように、有効となり得る。この例では、制御信号ＳＥＬ３はハイであり、制御信号ＳＥＬ１はローである。このように、ＤＲＡＭサブアレイ１２Ａから第１の組のデータライン２２に読出または書込されているのと同じデータが、ＤＲＡＭサブアレイ１２Ｂにも転送されている。データ転送レジスタ１９は、転送されたデータを正確に書込むのに十分な駆動能力があることを確実にする。

ここで図４を参照すると、この発明のメモリアーキテクチャ４０の拡大図は、ＤＲＡＭサブアレイ１２Ａ、１２Ｂおよび１２Ｃと、センスアンプブロックまたは列１４Ａ、１４Ｂおよび１４Ｃを含む。センスアンプブロック１４Ａ、１４Ｂおよび１４Ｃは、選択回路ＳＥＬＥＣＴ０−５を介して、第１の組のデータライン２２および第２の組のデータライン２４に結合されている。ＳＥＬＥＣＴ回路は、前述の図３で示したものと同じ、２つの選択トランジスタと制御信号とを含む。データ転送レジスタは、第２の組のデータライン２４に関連する選択回路同士の間に挿入されて図示されている。データ転送レジスタ１９は、ＳＥＬＥＣＴ４選択回路とＳＥＬＥＣＴ５選択回路との間に挿入されている。実際の選択制御信号ノードは図４には図示されていない。

図４を参照すると、メモリアーキテクチャ４０のさらなる機能性が実証可能である。特に、データが第１の組のデータライン２２を介して外界と読出または書込可能である間、データは同時に無関係のＤＲＡＭサブアレイ同士間で転送可能である。

たとえば、適切なＳＥＬＥＣＴ回路の適正な切換により、データをセンスアンプ１４Ｃから読出し、またはセンスアンプ１４Ｃに書込み、それと同時にデータをセンスアンプ１４Ｃからセンスアンプ１４Ａまたは１４Ｂに転送することが可能である。同様に、データをセンスアンプ１４Ｂから読出し、またはセンスアンプ１４Ｂに書込み、それと同時にデータをセンスアンプ１４Ｃからセンスアンプ１４Ａに転送することが可能である。最後に、データをセンスアンプ１４Ａから読出し、またはセンスアンプ１４Ａに書込み、それと同時にデータをセンスアンプ１４Ｃからセンスアンプ１４Ｂに転送することが可能である。

当業者には、図４のメモリアーキテクチャ４０またはその変形を用いて、外部データの読出および書込に同じデータまたは無関係なＤＲＡＭサブアレイ同士間のデータの要望通りの転送を加えたものを含む、動作の多くの態様を実行できることは、明らかである。もちろん、ＤＲＡＭサブアレイおよび関連するセンスアンプ列の数は、特定用途の要件および集積メモリ回路のサイズによってのみ限定される。

ここで図５を参照すると、この発明に従ったローカルデータラインおよびグローバルデータラインと選択回路とを含むメモリサブアレイの一部５０の概略図が示されている。図５では、センスアンプＳＡ＜０＞、ＳＡ＜１＞、およびＳＡ＜２＞にそれぞれ直接結合された実際のビットラインＢＬ＜０＞、ＢＬＢ＜０＞、ＢＬ＜１＞、ＢＬＢ＜１＞、ＢＬ＜２＞、およびＢＬＢ＜２＞が見られる。トランジスタＭ７およびＭ８は、たとえば、センスアンプＳＡ＜０＞上の全データレベルをラインＤＬＢおよびＤＬに結合する。図５では、トランジスタＭ１およびＭ２は、ローカルデータラインＤＬＢおよびＤＬを、ＣＲＷおよびＣＲＷＢと名付けられた第１の組のグローバルデータラインに結合するために使用される。第１の選択制御信号はＷＢＫと指定される。図５では、トランジスタＭ５およびＭ６は、ローカルデータラインＤＬＢおよびＤＬを、ＧＤＱおよびＧＤＱＢと名付けられた第２の組のグローバルデータラインに結合するために使用される。第２の選択制御信号はＲＷと指定される。代表的なＤＲＡＭサブアレイの一部のみが示されており、メモリセル（たとえばパストランジスタＭ１６および記憶キャパシタＣ３）の行および列の数は、或る特定の用途にとって必要とされるとおりに拡張可能である。

この発明の別の実施例６０を図６に示す。図６に示す実施例では、第１および第２の組の選択トランジスタが使用されている。この構成は、回路が集積回路上に実際に構成され配置される場合に利点を提供し、他の性能長所を有し得る。なお、図６では、選択トランジスタＭ１およびＭ２は、センスアンプＳＡ＜０＞〜ＳＡ＜７＞からのデータを、第１の組のグローバルデータラインＣＲＷおよびＣＲＷＢに結合するために使用される。選択トランジスタＭ３およびＭ４は、センスアンプＳＡ＜８＞〜ＳＡ＜１５＞からのデータを、第１の組のグローバルデータラインＣＲＷおよびＣＲＷＢに結合するために使用される。選択トランジスタＭ７およびＭ８は、センスアンプＳＡ＜０＞〜ＳＡ＜７＞からのデータを、第２の組のグローバルデータラインＧＤＱおよびＧＤＱＢに結合するために使用される。選択トランジスタＭ７およびＭ８は、センスアンプＳＡ＜８＞〜ＳＡ＜１５＞からのデータを、第２の組のグローバルデータラインＧＤＱおよびＧＤＱＢに結合するために使用される。さらに、第１の組のグローバルデータラインに関連する選択制御信号は２つある。つまり、トランジスタＭ１およびＭ２を選択するためのＷＢＫ＜０＞と、トランジスタＭ３およびＭ４を選択するためのＷＢＫ＜１＞とである。同様に、第２の組のグローバルデータラインに関連する選択制御信号は２つある。つまり、トランジスタＭ５およびＭ６を選択するためのＲＷ＜０＞と、トランジスタＭ７およびＭ８を選択するためのＲＷ＜１＞とである。

図６には、ローカルデータラインＤＬ＜０＞、ＤＬ＜１＞、ＤＬＢ＜０＞、およびＤＬＢ＜１＞上のデータを、グローバルデータラインＧＷおよびＧＷＢを介して他のＤＲＡＭサブアレイに転送するためのデータ転送レジスタ６２が示されている。グローバルデータラインＧＤＱおよびＧＤＱＢ上のデータを、ＤおよびＱと指定されている外部データ入力端子および出力端子に転送するためのＩ／Ｏ回路ブロック６４も示されている。

動作時、データは、データ転送レジスタ６２またはＩ／Ｏ回路ブロック６４のいずれか、もしくは双方に転送され得る。データをデータ転送レジスタ６２のみに転送するには、ＷＢＫ＜０＞またはＷＢＫ＜１＞はアクティブであり、ＲＷ＜０＞およびＲＷ＜１＞は非アクティブである。データをＩ／Ｏ回路ブロックのみに転送するには、ＷＢＫ＜０＞およびＷＢＫ＜１＞は非アクティブであり、ＲＷ＜０＞またはＲＷ＜１＞はアクティブである。データをデータ転送レジスタ６２およびＩ／Ｏ回路ブロックの双方に転送するには、ＷＢＫ＜０＞およびＲＷ＜０＞がアクティブでＷＢＫ＜１＞およびＲＷ＜１＞が非アクティブであるか、または、ＷＢＫ＜０＞およびＲＷ＜０＞が非アクティブでＷＢＫ＜１＞およびＲＷ＜１＞がアクティブである。

この発明の原理を、特定のメモリアーキテクチャおよび動作の方法とともに上に説明してきたが、前述の説明は単なる例示としてなされており、この発明の範囲に対する限定としてはなされていないことが明確に理解されるべきである。特に、前述の開示の教示は、関連技術分野の当業者に、他の修正を提示することが認識される。そのような修正は、本質的に既に公知である他の特徴、および、既にここに記載された特徴の代わりに、またはその特徴に加えて使用され得る他の特徴を伴っていてもよい。この出願において、特徴の特定の組合せに対して特許請求の範囲が策定されているが、ここの開示の範囲は、明示的にまたは暗示的に開示された任意の新規の特徴もしくは特徴の任意の新規の組合せ、または関連技術の当業者には明らかなその普遍化もしくは修正を、そのようなものが現在任意の請求項において主張されているのと同じ発明に関連しているか否かを問わず、また、それがこの発明が直面しているのと同じ技術的問題のうちのいくつかまたはすべてを緩和するか否かを問わず、同様に含んでいることが理解されるべきである。出願人はこれにより、この出願またはそこから派生する任意のさらなる出願の遂行中に、そのような特徴および／またはそのような特徴の組合せに対して新しい請求項を策定する権利を保有する。

一度に１つの読出または書込動作しかできない先行技術のメモリアーキテクチャのブロック図である。図１に示すセンスアンプブロックのさらなる詳細を示すブロック図である。外部の読出または書込動作に加え、追加的なデータ読出または転送動作が可能な、追加の組のデータラインを含むこの発明に従ったメモリアーキテクチャのブロック図である。追加的動作モードを実証するために３つのＤＲＡＭサブアレイと３つのセンスアンプブロックが示されている、この発明に従ったメモリアーキテクチャの第２のブロック図である。この発明に従った、センスアンプと第１および第２の組のデータラインとを含むメモリアレイの一部の概略図である。この発明に従った、２組のデータラインに接続されたセンスアンプブロックおよび２組の選択トランジスタの概略図である。

符号の説明

１２Ａ，１２ＢＤＲＡＭサブアレイ、１４Ａ，１４Ｂセンスアンプ、２２第１の組のデータライン、２４第２の組のデータライン、Ｍ０〜Ｍ７選択トランジスタ。

Claims

デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
第１の組のデータラインと、
第１の組のデータラインをセンスアンプ列に選択的に結合するための手段と、
第２の組のデータラインと、
第２の組のデータラインをセンスアンプ列に選択的に結合するための手段と
転送されるデータを正しく書き込むのに十分な駆動能力を与えるように前記第２の組のデータラインの第１の部分と前記第２の組のデータラインの第２の部分とに結合されるデータ転送レジスタとを含み、
前記第１の組のデータラインは、外部データを第１のＤＲＡＭサブアレイに書込むために、または、前記第１のＤＲＡＭサブアレイから読出された外部データを提供するために使用され、
前記第２の組のデータラインは、前記書込みまたは読出しと同時に、前記転送されるデータを前記第１のＤＲＡＭサブアレイとは異なるＤＲＡＭサブアレイ間で転送するために使用され、動作時に前記転送されるデータはデータ転送レジスタに転送される、デュアルアクセスＤＲＡＭ。
デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
第１の組のデータラインと、
第１の組のデータラインをセンスアンプ列に選択的に結合するための手段と、
第２の組のデータラインと、
第２の組のデータラインをセンスアンプ列に選択的に結合するための手段と、
転送されるデータを正しく書き込むのに十分な駆動能力を与えるように前記第２の組のデータラインの第１の部分と前記第２の組のデータラインの第２の部分とに結合されるデータ転送レジスタとを含み、
前記第１の組のデータラインは、前記第１のＤＲＡＭサブアレイから読出された外部データを提供するために使用され、
前記第２の組のデータラインは、前記読出しと同時に、前記読み出されるデータを前記第１のＤＲＡＭサブアレイから前記データ転送レジスタへ転送するために使用される、デュアルアクセスＤＲＡＭ。
デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
第１の組のデータラインと、
第１の組のデータラインをセンスアンプ列に選択的に結合するための手段と、
第２の組のデータラインと、
第２の組のデータラインをセンスアンプ列に選択的に結合するための手段とを含み、
前記第１の組のデータラインは、外部データを第１のＤＲＡＭサブアレイに書込むために、または、前記第１のＤＲＡＭサブアレイから読出された外部データを提供するために使用され、
前記第２の組のデータラインは、前記書込みまたは読出しと同時に、データを前記第１のＤＲＡＭサブアレイとは異なるＤＲＡＭサブアレイ間で転送するために使用される、デュアルアクセスＤＲＡＭ。
前記第１の組のデータラインをセンスアンプ列に選択的に結合するための手段は、各センスアンプ列と第１の組のデータラインとの間にそれぞれ結合される複数の選択回路を含む、請求項１乃至３のいずれか１項に記載のデュアルアクセスＤＲＡＭ。
各選択回路は、
前記センスアンプ列と非反転データラインとの間に結合された電流経路と、選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列と反転データラインとの間に結合された電流経路と、前記選択制御信号を受信するためのゲートとを有する第２のトランジスタとを含む、請求項４に記載のデュアルアクセスＤＲＡＭ。
各選択回路は、
前記センスアンプ列内の第１の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第１の選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列内の第１の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第１の選択制御信号を受信するためのゲートとを有する第２のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第２の選択制御信号を受信するためのゲートとを有する第３のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第２の選択制御信号を受信するためのゲートとを有する第４のトランジスタとを含む、請求項４に記載のデュアルアクセスＤＲＡＭ。
前記第２の組のデータラインをセンスアンプ列に選択的に結合するための手段は、各センスアンプ列と前記第２の組のデータラインとの間にそれぞれ結合される複数の選択回路を含む、請求項１乃至３のいずれか１項に記載のデュアルアクセスＤＲＡＭ。
各選択回路は、
前記センスアンプ列と非反転データラインとの間に結合された電流経路と、選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列と反転データラインとの間に結合された電流経路と、前記選択制御信号を受信するためのゲートとを有する第２のトランジスタとを含む、請求項７に記載のデュアルアクセスＤＲＡＭ。
各選択回路は、
前記センスアンプ列内の第１の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第１の選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列内の第１の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第１の選択制御信号を受信するためのゲートとを有する第２のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第２の選択制御信号を受信するためのゲートとを有する第３のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第２の選択制御信号を受信するためのゲートとを有する第４のトランジスタとを含む、請求項７に記載のデュアルアクセスＤＲＡＭ。
デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
外部データを読出し書込むための第１の組のデータラインと、
前記第１の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路と、
前記外部データの読出し書込みと同時に内部データを転送するための第２の組のデータラインと、
前記第２の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路と、
転送される前記内部データを正しく書き込むのに十分な駆動能力を与えるように前記第２の組のデータラインの第１の部分と前記第２の組の第２の部分とに結合されるデータ転送レジスタとを含み、
第１のＤＲＡＭサブアレイからの前記外部データの読出し、または前記第１のＤＲＡＭサブアレイへの前記外部データの書込みは前記第１の組のデータラインを介して行われ、前記第２のＤＲＡＭサブアレイから前記第３のＤＲＡＭサブアレイへの前記内部データの転送は第２の組のデータラインを介して行われ、第２のＤＲＡＭサブアレイは前記第２の組のデータラインの第１の部分に結合され、第３のＤＲＡＭサブアレイは前記第２の組のデータラインの第２の部分に結合される、デュアルアクセスＤＲＡＭ。
デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
外部データを読出すための第１の組のデータラインと、
前記第１の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路と、
前記外部データの読出しと同時に、読出される前記外部データを転送するための第２の組のデータラインと、
前記第２の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路と、
転送される前記外部データを正しく書き込むのに十分な駆動能力を与えるように前記第２の組のデータラインの第１の部分と前記第２の組の第２の部分とに結合されるデータ転送レジスタとを含み、
第１のＤＲＡＭサブアレイからの前記外部データの読出しは前記第１の組のデータラインを介して行われ、前記第１のＤＲＡＭサブアレイから前記データ転送レジスタへの読出された外部データの転送は前記第２の組のデータラインを介して行われる、デュアルアクセスＤＲＡＭ。
デュアルアクセスＤＲＡＭであって、
複数のＤＲＡＭサブアレイと、
前記ＤＲＡＭサブアレイ内のデータを感知するための複数のセンスアンプ列と、
外部データを読出し書込むための第１の組のデータラインと、
前記第１の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路と、
前記外部データの読出し書込みと同時に内部データを転送するための第２の組のデータラインと、
前記第２の組のデータラインを前記センスアンプ列にそれぞれ選択的に結合するための複数の選択回路とを含み、
第１のＤＲＡＭサブアレイからの前記外部データの読出し、または前記第１のＤＲＡＭサブアレイへの前記外部データの書込みは前記第１の組のデータラインを介して行われ、前記第２のＤＲＡＭサブアレイから第３のＤＲＡＭサブアレイへの前記内部データの同時転送は第２の組のデータラインを介して行われる、デュアルアクセスＤＲＡＭ。
前記第１の組のデータラインを前記センスアンプ列に結合するための各選択回路は、
前記センスアンプ列と非反転データラインとの間に結合された電流経路と、選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列と反転データラインとの間に結合された電流経路と、前記選択制御信号を受信するためのゲートとを有する第２のトランジスタとを含む、請求項１０乃至１２のいずれか１項に記載のデュアルアクセスＤＲＡＭ。
前記第１の組のデータラインを前記センスアンプ列に結合するための各選択回路は、
前記センスアンプ列内の第１の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第１の選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列内の第１の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第１の選択制御信号を受信するためのゲートとを有する第２のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第２の選択制御信号を受信するためのゲートとを有する第３のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第２の選択制御信号を受信するためのゲートとを有する第４のトランジスタとを含む、請求項１０乃至１２のいずれか１に記載のデュアルアクセスＤＲＡＭ。
前記第２の組のデータラインを前記センスアンプ列に結合するための各選択回路は、
前記センスアンプ列と非反転データラインとの間に結合された電流経路と、選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列と反転データラインとの間に結合された電流経路と、前記選択制御信号を受信するためのゲートとを有する第２のトランジスタとを含む、請求項１０乃至１２のいずれか１項に記載のデュアルアクセスＤＲＡＭ。
前記第２の組のデータラインを前記センスアンプ列に結合するための各選択回路は、
前記センスアンプ列内の第１の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第１の選択制御信号を受信するためのゲートとを有する第１のトランジスタと、
前記センスアンプ列内の第１の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第１の選択制御信号を受信するためのゲートとを有する第２のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと非反転データラインとの間に結合された電流経路と、第２の選択制御信号を受信するためのゲートとを有する第３のトランジスタと、
前記センスアンプ列内の第２の複数のセンスアンプと反転データラインとの間に結合された電流経路と、前記第２の選択制御信号を受信するためのゲートとを有する第４のトランジスタとを含む、請求項１０乃至１２のいずれか１に記載のデュアルアクセスＤＲＡＭ。