KR102392083B1 - 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템 - Google Patents

조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템 Download PDF

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KR102392083B1
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Abstract

일 실시예에서, 메모리 시스템은 적어도 하나의 특성이 상이한 적어도 2개의 타입들의 DRAM을 포함할 수 있다. 예를 들어, 하나의 DRAM 타입은 높은 밀도 DRAM일 수 있는 반면, 다른 DRAM 타입은 제1 DRAM 타입보다 낮은 밀도를 가질 수 있지만 또한 그보다 낮은 레이턴시 및 그보다 높은 대역폭을 가질 수 있다. 제1 타입의 DRAM은 하나 이상의 제1 집적 회로들 상에 있을 수 있고 제2 타입의 DRAM은 하나 이상의 제2 집적 회로들 상에 있을 수 있다. 일 실시예에서, 제1 및 제2 집적 회로들은 스택으로 함께 결합될 수 있다. 제2 집적 회로는 다른 회로부(예를 들어, 시스템 온 칩(SOC)과 같은 메모리 컨트롤러를 갖는 집적 회로)에 결합하기 위한 물리 층 회로를 포함할 수 있고, 물리 층 회로는 제1 집적 회로 내의 DRAM에 의해 공유될 수 있다.

Description

조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템{MEMORY SYSTEM HAVING COMBINED HIGH DENSITY, LOW BANDWIDTH AND LOW DENSITY, HIGH BANDWIDTH MEMORIES}
기술분야
본 명세서에 기술된 실시예들은 동적 랜덤 액세스 메모리(DRAM)를 포함하는 전자 시스템들에 관한 것이다.
배경기술
DRAM이 계속 발전함에 따라, DRAM의 설계는 이상적인 DRAM의 이질적인 목표들에 의해 계속 복잡해져 왔다: 높은 대역폭, 높은 용량, 및 낮은 전력 소비(높은 에너지 효율성)를 갖는 높은 밀도 스토리지. 밀도/용량을 향상시키는 설계 선택들은 대역폭을 줄이는(또는 적어도 증가시키지 않는) 경향이 있다. 대역폭을 증가시킬 수 있는 설계 선택들은 용량 및 에너지 효율성을 감소시키는(또는 적어도 증가시키지 않는) 경향이 있다.
일 실시예에서, 메모리 시스템은 적어도 하나의 특성이 상이한 적어도 2개의 타입들의 DRAM을 포함할 수 있다. 예를 들어, 하나의 DRAM 타입은 높은 밀도 DRAM일 수 있는 반면, 다른 DRAM 타입은 제1 DRAM 타입보다 낮은 밀도를 가질 수 있지만 또한 그보다 낮은 레이턴시 및 그보다 높은 대역폭을 가질 수 있다. 제1 타입의 DRAM은 하나 이상의 제1 집적 회로들 상에 있을 수 있고 제2 타입의 DRAM은 하나 이상의 제2 집적 회로들 상에 있을 수 있다. 메모리 시스템에 2개의 타입들의 DRAM(예컨대, 하나의 높은 밀도 및 하나의 낮은 레이턴시, 높은 대역폭)을 제공하는 것은, 높은 에너지 효율 동작을 허용할 수 있으며, 이는 메모리 시스템을 휴대용 디바이스들 및 에너지 효율성 및 소비된 에너지 단위 당 성능이 핵심 속성인 다른 디바이스들에 적합하게 할 수 있다.
일 실시예에서, 제1 및 제2 집적 회로들은 스택으로 함께 결합될 수 있다. 제2 집적 회로는 다른 회로부(예를 들어, 시스템 온 칩(SOC)과 같은 메모리 컨트롤러를 갖는 집적 회로)에 결합하기 위한 물리 층 회로를 포함할 수 있고, 물리 층 회로는 제1 집적 회로 내의 DRAM에 의해 공유될 수 있다. 일부 실시예들에서, 높은 에너지 효율성, 높은 용량, 및 낮은 레이턴시가 메모리를 사용하여 실현될 수 있다.
다음의 상세한 설명은 첨부 도면들을 참조하며, 이제 도면들이 간단히 설명된다.
도 1은 메모리 컨트롤러 및 메인 메모리 및 캐시 메모리에 대한 물리 층 회로들을 갖는 시스템 온 칩(SOC)의 일 실시예의 블록도이다.
도 2는 캐시 메모리로부터 메인 메모리로의 다른 물리 층 회로와 함께, 메모리 컨트롤러 및 캐시 메모리에 대한 물리 층 회로를 갖는 SOC의 다른 실시예의 블록도이다.
도 3은 메모리 컨트롤러 및 캐시 메모리 및 메인 메모리에 대한 물리 층 회로들을 갖는 SOC 및 캐시 메모리로부터 메인 메모리로의 다른 물리 층 회로를 갖는 다른 물리 층 회로의 다른 실시예의 블록도이다.
도 4는 일 실시예에 대한 시스템 온 칩(SOC) 및 메모리를 예시하는 블록도이다.
도 5는 일 실시예에 대한 하나 이상의 캐시들을 포함하는 SOC, 및 SOC/캐시에 결합된 메인 메모리를 예시하는 블록도이다.
도 6은 일 실시예에 대한 SOC 및 다수의 메모리들을 예시하는 블록도이다.
도 7은 일 실시예에 대한 하나 이상의 캐시들을 포함하는 SOC, 및 다수의 메인 메모리들을 예시하는 블록도이다.
도 8은 패키지 온 패키지(POP) 구성의 메인 메모리 및 캐시 메모리를 갖는 시스템의 일 실시예의 블록도이다.
도 9는 패키지 온 패키지(POP) 구성의 메인 메모리 및 캐시 메모리를 갖는 시스템의 다른 실시예의 블록도이다.
도 10은 메인 메모리 및 캐시 메모리를 갖는 시스템의 일 실시예의 블록도이며, 여기서 메인 메모리는 이산적으로 패키징된다.
도 11은 메인 메모리 및 캐시 메모리를 갖는 시스템의 다른 실시예의 블록도이며, 여기서 메인 메모리는 이산적으로 패키징된다.
도 12는 캐시 및 메인 메모리 동적 랜덤 액세스 메모리(DRAM)를 포함하는 시스템의 일 실시예의 블록도이다.
도 13은 시스템의 다른 실시예의 블록도이다.
도 14는 시스템의 다른 실시예의 블록도이다.
본 개시내용에 기술된 실시예들은 다양한 수정들 및 대안적인 형태들을 허용하지만, 본 개시내용의 특정 실시예들이 도면들에 예로서 도시되고, 본 명세서에서 상세히 기술될 것이다. 그러나, 그에 대한 도면들 및 상세한 설명은 실시예들을 개시된 특정 형태로 제한하는 것으로 의도되는 것이 아니라, 그와는 반대로, 의도는 첨부된 청구범위의 사상 및 범주 내에 속한 모든 수정들, 등가물들 및 대안들을 커버하기 위한 것임을 이해하여야 한다. 본 명세서에서 사용되는 표제들은 오직 구성 목적들을 위한 것이며 설명의 범주를 제한하기 위해 사용되는 것으로 의도되지 않는다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "일 수 있다(may)"라는 단어는 의무적인 의미(즉, "이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어들은, 포함하지만 이로 제한되지 않음을 의미한다.
본 개시내용 내에서, 상이한 개체들("유닛들", "회로들", 다른 컴포넌트들 등으로 다양하게 지칭될 수 있음)은 하나 이상의 태스크들 또는 동작들을 수행하도록 "구성된" 것으로 기술되거나 또는 청구될 수 있다. 이러한 설명은-[하나 이상의 태스크들을 수행]하도록 구성된 [개체]-본 명세서에서 구조(즉, 전자 회로와 같은 물리적인 것)를 지칭하는 데 사용된다. 더 상세하게는, 이러한 설명은 이 구조가 동작 시 하나 이상의 태스크들을 수행하도록 구성됨을 나타내는 데 사용된다. 구조가 현재 동작되고 있지 않더라도, 구조는 일부 태스크를 수행하도록 "구성된다"고 할 수 있다. 예를 들어, "출력 클록 신호를 생성하도록 구성된 클록 회로"는, 예를 들어, 문제의 회로가 현재 사용되고 있지 않더라도(예컨대, 전원 공급이 연결되어 있지 않음), 동작 시 이 기능을 수행하는 회로를 덮도록 의도된다. 따라서, 일부 태스크를 수행하도록 "구성된" 것으로 기술된 또는 인용된 개체는 디바이스, 회로, 태스크를 구현하도록 실행가능한 프로그램 명령어들을 저장하고 있는 메모리 등과 같은 물리적인 것을 지칭한다. 이 문구는 본 명세서에서 무형의 것을 말하는 데 사용되지 않는다. 일반적으로, "~하도록 구성된"에 대응되는 구조를 형성하는 회로부는 하드웨어 회로들을 포함할 수 있다. 하드웨어 회로들은 조합 로직 회로부, 플롭(flop), 레지스터, 래치 등과 같은 클로킹된(clocked) 저장 디바이스, 유한 상태 기계, 정적 랜덤 액세스 메모리 또는 임베디드 동적 랜덤 액세스 메모리와 같은 메모리, 주문 설계된 회로부, 아날로그 회로부, 프로그램가능한 로직 어레이 등의 임의의 조합을 포함할 수 있다. 유사하게, 다양한 유닛들/회로들/컴포넌트들은 설명의 편의상 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다.
용어 "구성된"은 "구성가능한"을 의미하도록 의도되지 않는다. 예를 들어, 프로그램되지 않은 FPGA는, 그것이 일부 구체적인 기능을 수행하도록 "구성가능"할 수 있지만, 그 기능을 수행하도록 "구성된" 것으로 고려되지 않을 것이다. 적절한 프로그래밍 후에, 이어서 FPGA는 그 기능을 수행하도록 구성될 수 있다.
첨부된 청구항들에 하나 이상의 태스크들을 수행하도록 구성되는 유닛/회로/컴포넌트 또는 다른 구조를 인용하는 것은 명백히 그 청구항 구성요소에 대하여 35 U.S.C. §(112)(f)를 적용하지 않도록 의도된다. 따라서, 출원된 본 출원서의 어떠한 청구항들도 수단+기능식 구성요소들을 갖는 것으로 해석되도록 의도되지 않는다. 출원인이 심사 시 Section(112)(f)의 적용을 바란다면, [기능을 수행]"하기 위한 수단" 구조를 이용하여 청구항 구성요소들을 열거할 것이다.
일 실시예에서, 본 개시내용에 따른 하드웨어 회로들은 Verilog 또는 VHDL과 같은 하드웨어 디스크립션 언어(hardware description language; HDL)로 회로의 디스크립션을 코딩함으로써 구현될 수 있다. HDL 디스크립션은 주어진 집적 회로 제조 기술을 위해 설계된 셀들의 라이브러리에 대해 합성될 수 있고, 타이밍, 전력 및 다른 이유로 인해 수정되어 최종 설계 데이터베이스를 생성할 수 있으며, 이는 파운드리(foundry)로 전송되어 마스크를 생성하고 궁극적으로 집적 회로를 생성할 수 있다. 일부 하드웨어 회로들 또는 그것의 부분들 또한 회로도 편집기(schematic editor)로 주문 설계될 수 있고 합성된 회로부와 함께 집적 회로 설계 내로 캡쳐될 수 있다. 집적 회로는 트랜지스터를 포함할 수 있고, 다른 회로 소자들(예컨대, 커패시터, 저항기, 인덕터 등의 수동 소자)을 포함할 수 있으며, 트랜지스터와 회로 소자 사이를 상호접속할 수 있다. 일부 실시예들은 하드웨어 회로를 구현하기 위해 함께 결합된 다수의 집적 회로를 구현할 수 있고/있거나 일부 실시예들에서는 개별적인 소자들이 사용될 수 있다. 대안적으로, HDL 디자인은 FPGA(Field Programmable Gate Array)와 같은 프로그램가능한 로직 어레이로 합성될 수 있으며 FPGA에서 구현될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "기초하여" 또는 "의존하여"는 결정에 영향을 주는 하나 이상의 인자들을 기술하기 위해 사용된다. 이러한 용어는 추가적인 요인들이 결정에 영향을 줄 수 있는 가능성을 배제하지 않는다. 즉, 결정은 단지 특정 요인들에 기초하거나 또는 그 특정 요인들뿐만 아니라 다른, 불특정 요인들에 기초할 수 있다. "B에 기초하여 A를 결정한다"라는 문구를 고려한다. 이 문구는 B가 A를 결정하는 데 사용되거나 A의 결정에 영향을 주는 인자라는 것을 명시한다. 이 문구는 A의 결정이 C와 같은 다른 요인에 또한 기초할 수 있음을 배제하지 않는다. 또한, 이 문구는 A가 B만에 기초하여 결정되는 실시예를 커버하도록 의도된다. 본 명세서에서 사용되는 바와 같이, "에 기초하여"라는 문구는 "적어도 부분적으로 기초하여"라는 문구와 동의어이다.
이 명세서는 다양한 실시예들에 대한 참조를 포함하여, 본 개시내용이 하나의 특정 구현을 지칭하는 것이 아니라 오히려 첨부된 청구범위를 포함하는 본 개시내용의 사상 내에 포함되는 실시예들의 범위를 지칭하는 것으로 의도된다. 특정 특징들, 구조들 또는 특성들이 본 개시내용과 일관성을 유지하는 임의의 적합한 방식으로 조합될 수 있다.
이제 도 1을 참조하면, 메모리 시스템(10) 및 집적 회로(12)를 포함하는 시스템의 일 실시예의 블록도가 도시된다. 예시된 실시예에서, 집적 회로(12)는 시스템 온 칩(SOC)이고, SOC는 본 개시내용의 다른 실시예들에서 일례로서 사용될 것이다. 그러나, 임의의 집적 회로가 다양한 실시예들에서 사용될 수 있다. 도 1의 실시예에서, 메모리(10)는 다수의 메인 동적 랜덤 액세스 메모리 칩들(DRAM)(16A-16D) 및 캐시 DRAM(18)을 포함한다. 메인 DRAM(16A-16D)은 물리 층 회로(PHY)(60A)를 포함하고 캐시 DRAM(18)은 PHY(60B)를 포함한다. PHY(60A)는 SOC(12) 내의 PHY(60C)에 결합되고, PHY(60B)는 SOC(12) 내의 PHY(60D)에 결합된다. 보다 상세하게는, PHY(60C)는 메인 메모리 컨트롤러(MC) 블록(28A)에 결합될 수 있고 PHY(60D)는 캐시 컨트롤러(CC) 블록(28B)에 결합될 수 있으며, 이들 둘 다는 도 1의 메모리 컨트롤러(28)(Mem)의 일부일 수 있다.
메모리 시스템(10)은 SOC(12) 내의 메모리 컨트롤러(28)가 독립적으로 제어할 수 있는 2 개의 상이한 타입들의 DRAM을 포함할 수 있다: 메인 DRAM들(16A-16D) 및 캐시 DRAM(18). 메인 DRAM들(16A-16D) 및 캐시 DRAM(18)의 조합은 SOC(12) 내의 메모리 에이전트들에 대해 높은 대역폭을 제공할 수 있을 뿐만 아니라 전반적으로 높은 저장 용량 및 낮은 전력을 제공할 수 있다. 저장 용량은 밀도 및 용량을 위해 설계된 메모리를 가질 수 있는 메인 DRAM들(16A-16D)에 의해 제공될 수 있다. 높은 대역폭은 캐시 DRAM(18)과 SOC(12) 사이의 넓은 인터페이스들에 의해 제공될 수 있다. 보다 넓은 인터페이스들은 보다 느린 클럭 속도로 클럭될 수 있으며, 이는 종래의 동기식 DRAM의 고속의 좁은 인터페이스들에 비해 전력을 절약한다. 일 실시예에서, 캐시 DRAM(18)과 SOC(12) 사이의 인터페이스 및 메인 DRAM들(16A-16D)과 SOC(12) 사이의 인터페이스는 상이한 폭들일 수 있다(예를 들면, 캐시 DRAM(18)은 메인 DRAM들(16A-16D)보다 2배 초과 큰 인터페이스를 가질 수 있으며, 일부 실시예들에서는 2 내지 4 배 더 클 수 있다). 또한, 캐시 DRAM(18)은 보다 낮은 밀도이지만 보다 낮은 에너지에서 보다 높은 대역폭 구현을 허용할 수 있는 비교적 작은 메모리 어레이를 포함할 수 있다. 예를 들어, 메모리 어레이는 종래의 DRAM 또는 DRAM들(16A-16D)과 비교하여 더 많은 뱅크, 더 작은 페이지 크기, 보다 낮은 레이턴시, 보다 많은 채널 등을 가질 수 있다. 일부 실시예들에서, 메모리 어레이는 DRAM들(16A-16D)의 유사한 속성들과 비교하여, 전력을 감소시키기 위해 다음 중 하나 이상을 포함할 수 있다: 비트 라인 당 보다 적은 메모리 셀, 워드 라인 당 보다 적은 메모리 셀, 및/또는 보다 작은 뱅크들. 보다 상세하게는, 일 실시예에서, 캐시 DRAM(18) 내의 메모리 어레이는 보다 낮은 에너지 소비를 위해 메인 DRAM들(16A-16D)보다 낮은 밀도를 교환할 수 있다. 보다 낮은 밀도는 (메인 DRAM들(16A-16D)과 비교하여) 다음 중 하나 이상에 기인하여 캐시 DRAM(18)에서 실현될 수 있다: 비트 라인 당 보다 적은 메모리 셀들, 워드 라인 당 보다 적은 메모리 셀들, 및/또는 보다 작은 뱅크들. 일 실시예에서, 캐시 DRAM(18)은 메인 DRAM들(16A-16D)의 메모리 어레이보다 4배 내지 16배 덜 조밀한, 바람직하게는 6배 내지 8배 덜 조밀한 메모리 어레이를 가질 수 있다. 뱅크들 내의 그리고 뱅크들로부터 PHY(60B)로의 데이터 경로 설계는 최적화될 수 있다. 추가적으로, 캐시 DRAM(18)으로부터 SOC(12)로의 데이터 경로는 포인트-투-포인트, 낮은 커패시턴스, 낮은 전압 접속일 수 있다.
메모리 시스템을 형성하는 2개의 타입들의 DRAM이 있는데, 그 중 하나는 대역폭을 위해 최적화될 수 있고 다른 하나는 용량을 위해 최적화될 수 있으며, 일부 실시예들에서 대역폭 증가 및 용량 증가의 목표는 모두 실현될 수 있다. 또한, 에너지 효율성은 메모리의 높은 대역폭 부분에서 관리될 수 있다(이는 보다 낮은 용량/보다 작으므로, 밀도가 보다 낮아질 수 있음). 용량에 최적화된 메모리의 부분은 보다 낮은 대역폭 목표 및 느슨한(긴) 레이턴시 목표를 가질 수 있는데, 그 이유는 이러한 목표들이 대역폭에 최적화된 부분에 의해 기능될 수 있기 때문이다. 마찬가지로, 대역폭에 최적화된 메모리 부분은 보다 낮은 영역 효율성 목표들을 가질 수 있지만, 레이턴시 및 에너지 효율성 향상들이 이루어질 수 있다. 전체적으로, 일부 실시예들에서, 높은 대역폭, 낮은 레이턴시, 에너지 효율 및 높은 용량 메모리 시스템이 저비용으로 실현될 수 있다. 특히, 메인 메모리 시스템(10)을 함께 구성하는 별개의 칩들에 높은 밀도 부분(메인 DRAM들(16A-16D) 및 높은 대역폭, 낮은 레이턴시 부분(캐시 DRAM(18))을 구현하는 것은, 각 메모리(16A-16D, 18)로 하여금 또한 높은 성능과 높은 대역폭인 높은 에너지 효율 메모리 솔루션을 제공할 수 있는 에너지 효율성 향상들을 구현하도록 허용할 수 있다. 다양한 실시예들에서 각각의 메모리에서 행해질 수 있는 특정 최적화가 도 12 내지 도 14와 관련하여 아래에서 더 상세히 설명된다.
일 실시예에서, 캐시 DRAM(18)은 액세스 당 캐시 DRAM(18)에 송신되는 커맨드들의 수를 줄이기 위해 단순화된 커맨드 세트를 구현할 수 있다. 예를 들어, 메인 DRAM들(16A-16D)은 각각의 판독 또는 기록 액세스, 및 옵션적으로 프리차지 커맨드(precharge command)에 대한 활성화 커맨드 및 컬럼 어드레스 스트로브(CAS) 커맨드를 포함할 수 있다. 한편, 캐시 DRAM(18)은 판독 액세스에 대한 판독 커맨드와 기록 액세스에 대한 기록 커맨드를 지원할 수 있다. 캐시 DRAM(18) 내부에서, 판독 또는 기록 커맨드는 활성화, 하나 이상의 CAS 판독 또는 기록(각각), 및 프리차지와 같은 다수의 내부 동작들을 야기할 수 있다. 주어진 액세스에 대해 인터페이스를 통해 보다 적은 커맨드들이 송신되기 때문에, 액세스에 소비되는 에너지가 감소될 수 있다.
예시된 바와 같이, 메모리 컨트롤러(28)는 메인 DRAM(16A-16D) 및 캐시 DRAM(18)을 독립적으로 제어한다. 특히, 일 실시예에서, 메인 메모리 컨트롤러 블록(28A) 및 캐시 컨트롤러 블록(28B)이 도시된다. 메인 메모리 컨트롤러 블록(28A)은 메인 DRAM(16A-16D)을 제어할 수 있고 캐시 컨트롤러 블록(28B)은 캐시 DRAM(18)을 제어할 수 있다. 캐시 DRAM(18) 내의 메인 DRAM(16A-16D)으로부터의 데이터의 캐싱은 메모리 컨트롤러(28)의 제어 하에 있고, 메인 DRAM(16A-16D)으로부터 SOC(12)를 통해 캐시 DRAM(18)으로 데이터를 이동시킴으로써 수행될 수 있다. 즉, 캐시 정책, 캐시 라인들의 할당 및 할당해제 등은 메모리 컨트롤러(28)에 의해 결정될 수 있다. 자주 액세스되는 데이터를 높은 대역폭, 낮은 전력 캐시 DRAM(18)에 저장함으로써, 유효 DRAM 대역폭이 메인 DRAM(16A-16D)의 것보다 높을 수 있으면서, 메인 DRAM(16A-16D)의 높은 용량이 또한 즐겨질 수 있다. 메인 메모리 컨트롤러 블록(28A) 및 캐시 컨트롤러 블록(28B) 이외의 메모리 컨트롤러(28) 내의 추가 회로부는 캐싱 정책들, 데이터 전송 등을 조정할 수 있거나, 블록들(28A-28B)은 캐싱 동작을 수행하기 위해 직접 상호작용할 수 있다.
도 2는 메인 DRAM(16A-16D) 및 SOC(12)에 결합하는 캐시 DRAM(18)의 다른 실시예의 블록도이다. 도 2의 실시예에서, 캐시 DRAM(18) 내의 단일 PHY(60B)에 결합된 단일 PHY(60D)는 SOC(12)에서 구현될 수 있다. 메인 DRAM(16A-16D)에 바인딩된 동작들을 디코딩할 수 있는 로직이 있을 수 있고 디코딩된 동작들은 도 2에 도시된 바와 같이 PHY들(60C, 60A)을 통해 DRAM(16A-16D)으로 전송될 수 있다.
도 3은 메인 DRAM(16A-16D) 및 SOC(12)에 결합하는 캐시 DRAM(18)의 제3 실시예의 블록도이다. 도 3의 실시예에서, 각각 캐시 컨트롤러 블록(28B)이 캐시 DRAM(18)과 통신하고(PHY(60B)) 메모리 컨트롤러 블록 메인이 메인 DRAM(16A-16B)과 통신하도록(PHY(60A)) 별개의 PHY들(60D, 60C)이 구현될 수 있다. 그러나, 캐시 DRAM(18)은 메인 DRAM(16A-16D)에 대한 전송 층을 위한 호스트로서 기능할 수 있으며, 이는 도 3에 도시된 바와 같이 PHY(60E)를 통해 메인 DRAM(16A-16D) 내의 PHY(60F)와 통신한다.
도 1 내지 도 3에서 예시된 바와 같이, 일부 실시예들에서, 캐시 DRAM(18)에 대한 PHY 프로토콜이 메인 DRAM(16A-16D)의 PHY 프로토콜과 상이할 수 있고, 프로토콜들 둘 다는 다양한 구성들로 지원될 수 있다. 다른 실시예들에서, 동일한 PHY 프로토콜이 사용될 수 있다.
도 4 내지 도 7은 캐시 DRAM(18) 및 메인 DRAM(16A-16D)을 SOC(12)와 함께 패키징하는 다양한 실시예들에 기초하여, 상이한 애플리케이션들에 대한 메모리 시스템(10)의 확장성을 예시한다. 예를 들어, 도 4 및 도 6에서, 메인 DRAM(16A-16D) 및 캐시 DRAM(18)(즉, 메인 메모리(10))은 SOC(12)와 별도로 패키징된다. 모바일 전화들 등과 같은 소형 폼 팩터 디바이스의 경우, SOC(12)의 일 측면 상에 메모리 시스템(10)을 갖는 도 4와 같은 시스템이 사용될 수 있다. 한편, 태블릿 컴퓨터, 랩톱, 또는 데스크톱 컴퓨터와 같은 보다 큰 폼 팩터 디바이스에 대해, 도 6과 같은 실시예가 사용될 수 있으며, 메모리 시스템(10)은 SOC(12)의 상이한 측면들 상의 다수의 부분들로 형성된다(도 6의 부분들(10A, 10B, 10C, 10D)). 임의의 수의 부분들이 다양한 실시예들에서 사용될 수 있다. 도 5 및 도 7은 SOC(12)와 캐시 DRAM(18)이 함께 패키징되고 메인 DRAM들(16A-16D)과 인터페이스하는 실시예를 예시한다. 도 5는 도 4와 유사하며, 예를 들어 모바일 전화 등과 같은 소형 폼 팩터 디바이스용 SOC(12)/캐시 DRAM(18)의 일 측면에 메인 DRAM들(16A-16D)을 예시한다. 한편, 보다 큰 폼 팩터 디바이스에 대해, 도 7과 같은 실시예가 사용될 수 있다. 도 7에서, 메인 DRAM들(16A-16D)의 다수의 인스턴스들이 SOC(12) 및 캐시 DRAM(18)의 상이한 측면들에 도시되어 있다. SOC(12)를 갖는 패키지 내의 캐시 DRAM(18)은 또한 원하는 바와 같이 상이한 구현들을 위해 확장가능할 수 있다. 예컨대, 하기 도 8 및 도 9를 참조한다. 임의의 수의 인스턴스들이 다양한 실시예들에서 사용될 수 있다. 전술한 바와 같이, 도 4 내지 도 7에 도시된 각각의 메인 DRAM(16A-16D)은 다양한 실시예들에서 원하는 바와 같이 하나의 DRAM 또는 다수의 DRAM들일 수 있다.
도 8은 SOC(12) 및 캐시 DRAM(18)을 포함하는 패키지(50)를 예시하는 시스템의 일 실시예의 블록도이다. 옵션적으로, 일부 실시예들에서 캐시 DRAM(18)의 다수의 인스턴스들이 포함될 수 있다(예를 들어, 제2 캐시 DRAM(18)은 도 8에 점선 형태로 도시됨). 캐시 DRAM(들)(18)에 대한 비교적 짧은 상호접속을 포함하는 접속 층(14)이 패키지에 포함될 수 있다(예를 들어, 도 12 및 이하의 상세한 설명을 참조). 하나 이상의 메인 DRAM들(16A-16D)은 메인 DRAM들(16A-16D)과 접속 층(14) 사이를 접속시키기 위해 POP 기판(52)을 사용하여 패키지 온 패키지(POP) 구성으로 SOC(12)/캐시 DRAM(18)과 조립될 수 있다(도 8에 도시하지 않은 SOC(12), 접속 층(14) 내의 배선 및 POP 기판(52)에 추가로). 도 9는 하나 이상의 메인 DRAM들(16A-16D) 및 SOC(12)/캐시 DRAM(18)을 갖는 POP 패키징의 다른 예이다. 도 9의 실시예에서, 캐시 DRAM(18)(또는 일부 실시예들에서 다수의 캐시 DRAM들(18))은 임의의 원하는 기술들을 사용하여 SOC(12) 상에 실장된다. 예를 들어, 칩 온 웨이퍼(COW) 패키징이 사용될 수 있다; 웨이퍼 온 웨이퍼(WOW) 패키징이 사용될 수 있으며, 칩 온 칩(COC) 패키징이 사용될 수 있다; 등.
다른 실시예들에서, 메인 DRAM(16A-16D)은 SOC(12) 및 캐시 DRAM(18)과는 별도로 패키징될 수 있다. 예를 들어, 도 10 및 도 11은 도 8 및 도 9에 예시된 바와 같이 각각 SOC(12)/캐시 DRAM(18)을 예시하지만, 시스템을 위한 기판 또는 메인 보드(54)에 결합된 메인 DRAM들(16A-16D)이 별도로 패키징된다. 일부 구현예들에서, 도 10 및 도 11의 실시예들은 멀티 칩 모듈(MCM)들일 수 있고, 기판(54)은 MCM 기판일 수 있다. 다른 실시예들에서, 메인 보드(54)는 다양한 타입들의 회로 보드들, 예를 들어, 인쇄 회로 기판(PCB)들일 수 있다. 두 세트의 메인 DRAM들(16A-16D)이 도시되어 있지만, 각각의 DRAM은 하나 이상의 DRAM들일 수 있으며, 도 6 및 도 7에 도시된 바와 같이 하나의 DRAM/DRAM 세트 또는 다수의 DRAM 세트들이 있을 수 있다.
도 12 내지 도 14는 SOC(12), 캐시 DRAM(18), 및 메인 DRAM(16A-16D)의 다양한 예시적인 2.5차원(D) 및 3D 구성들을 예시한다. 그러나, 다양한 다른 2.5D 및/또는 3D 솔루션들을 포함하는 임의의 패키징 솔루션이 다른 실시예들에서 사용될 수 있음을 주목해야 한다.
이제 도 12를 참조하면, 접속 층(14)을 통해 결합된 메모리 시스템(10) 및 SOC(12)를 포함하는 시스템의 일 실시예의 블록도가 도시된다. 도 1의 실시예에서, 메모리(10)는 다수의 메인 동적 랜덤 액세스 메모리 칩들(DRAM)(16A-16D) 및 캐시 DRAM(18)을 포함한다. 각 메인 DRAM(16A-16B)은 도 1에 도시된 바와 같이 하나 이상의 메모리 어레이들(20A-20H)을 포함한다. 캐시 DRAM(18)은 메모리 어레이(22) 및 물리 층 인터페이스 회로(PHY 회로(24))를 포함한다. PHY 회로(24)는 캐시 DRAM(18)의 핀들을 통해 접속 층(14)에, 그리고 접속 층(14)을 통해 SOC(12)의 핀에 그리고 이어서 SOC(12) 내의 대응하는 PHY 회로(26)에 결합된다. PHY(26)는 SOC(12) 내의 메모리 컨트롤러(28)에 결합되고, 이는 다양한 다른 회로들(30)(예를 들어, 프로세서들, 주변 장치들 등)을 추가로 포함한다. 다른 회로들(30)은 SOC(12)의 다른 핀을 통해 시스템의 다른 컴포넌트들에 결합하기 위해 접속 층(14)의 대향 측면에 결합될 수 있다.
상술한 바와 같이, 메모리 시스템(10)은 SOC(12) 내의 메모리 컨트롤러(28)가 독립적으로 제어할 수 있는 2 개의 상이한 타입들의 DRAM을 포함할 수 있다: 메인 DRAM(16A-16D) 및 캐시 DRAM(18). 하나의 PHY 회로(24) 및 하나의 PHY 회로(26)가 도 1의 실시예에 도시되어 있지만, 다른 실시예들은 캐시 DRAM(18) 및 메인 DRAM들(16A-16D)을 위한 독립적인 PHY 회로들(24, 26)을 가질 수 있으며, 이는 PHY 회로들(60A-60D)(및 도 3의 실시예에서 60E 및 60F)에 관하여 전술한 바와 같다.
전술한 바와 같이, 메모리 어레이들(20A-20H)은 DRAM들(16A-16D)의 단위 면적당 높은 저장 용량을 제공하기 위해 밀도를 위해 설계될 수 있다. DRAM들(16A-16D)은 예를 들어 캐시 DRAM(18)과 비교하여 큰 페이지 크기를 구현할 수 있다. 보다 적은 뱅크들이 캐시 DRAM(18)과 비교하여 DRAM들(16A-16D)에 포함될 수 있다. 밀도를 추가로 증가시키기 위해, 테스트 회로부, 리던던시 제어부, 에러 정정 코드(error correction code; ECC) 메커니즘, 기준 전압 로직, 온도 제어 기준 로직 등과 같은 DRAM들(16A-16D)에 대한 일부 제어 로직이 캐시 DRAM(18) 상에 위치될 수 있다.
캐시 DRAM(18)의 보다 작은 페이지 크기들(및 캐시 DRAM(18) 내의 보다 많은 수의 뱅크들에 기인한 보다 많은 수의 오픈 페이지들)은 SOC(12) 내의 많은 메모리 에이전트들에 의해 (페이지 크기와 비교하여) 빈번한 작은 액세스들에 도움이 될 수 있다. 예를 들어, 프로세서들은 하나 또는 소수의 데이터 캐시 라인들을 판독하는 경향이 있는데, 여기서 DRAM의 일반적인 페이지 크기는 2 내지 4 킬로바이트일 수 있다. 페이지가 열릴 때마다, 데이터로 가득찬 페이지가 메모리 어레이들로부터 판독되고 액세스를 위해 감지 증폭기들 및/또는 레지스터들에 캡처될 수 있다. 페이지가 닫히고 새 페이지가 열리는 경우, 완전히 새로운 페이지 데이터가 판독된다. 한편, 보다 작은 페이지를 판독하는 것은 상대적으로 적은 전력을 소비한다. 다수의 에이전트들이 메모리에 대한 액세스를 위해 경쟁할 때, 페이지 충돌 및 페이지 열기/닫기가 더 자주 발생할 수 있으며 페이지 당 전력 소비가 감소하면 전반적으로 전력 소비가 낮아질 수 있다.
따라서, 메모리 컨트롤러(28)는 데이터가 재사용될 가능성이 있는 경우 메인 DRAM들(16A-16D)로부터 판독된 데이터를 캐시 DRAM(18)에 기록하도록 구성될 수 있다. 다양한 캐싱 전략들이 사용될 수 있다. 그러나, 캐시 DRAM(18)이 온-SOC 정적 RAM(SRAM)보다 조밀하기 때문에, SRAM으로 가능할 수 있는 것보다 더 큰 캐시가 구현될 수 있다. 또한, DRAM은 SRAM보다 저장된 데이터 비트 당 더 적은 트랜지스터들을 포함하므로(예를 들어, 비트 당 하나의 트랜지스터 대 비트 당 6개의 트랜지스터들), DRAM은 비트 단위로 SRAM보다 낮은 누설 전력을 갖는다. 추가적으로, 온-칩 메모리 캐시를 제거함으로써 SOC(12) 상의 실리콘 다이 영역의 절약은 일부 실시예들에서 어느 정도까지 캐시 DRAM(18)의 비용을 상쇄할 수 있다.
메인 DRAM들(16A-16D)은 상호접속 길이 및 커패시턴스(예컨대, 도 12에 도시된 관통 실리콘 비아(TSV)들(32))를 줄이기 위해 TSV 상호접속을 채용할 수 있다. TSV들(32)은 예를 들어, 알려진 TSV 제조 기술들을 사용하여 형성될 수 있다. TSV들(32)은 DRAM들(16A-16D)이 메모리들 사이의 핀들을 통해 적층될 때 함께 접속될 수 있다. DRAM(16D)(스택의 저부의 메인 DRAM)은 핀을 통해 캐시 DRAM(18)에 접속될 수 있으며, 이는 PHY 회로(24)로 신호를 라우팅할 수 있다. PHY 회로(24)는 캐시 DRAM(18)의 에지를 따라 물리적으로 위치되는 PHY 회로(26)로의 출력 및/또는 PHY 회로(26)로부터의 입력을 가질 수 있으며, PHY 회로(26)의 입력/출력은 유사하게 SOC(12)의 에지를 따라 물리적으로 위치될 수 있다. 따라서, 접속 층(14)을 통한 짧은 배선 경로들은 PHY 회로들(24/26)을 접속하는 데 사용될 수 있다. PHY 회로(24) 및 PHY 회로(26)는 상대적으로 짧은 상호접속을 통해 접속 층(14)을 관통하여 고정된 작은 로드에 통신하도록 설계될 수 있다. 소형의 낮은 전력 드라이버는 보다 긴 상호접속을 가지며 다수의 DRAM 로드들을 가질 수 있는 종래의 DRAM 인터페이스와 비교하여 사용될 수 있다.
또한, 캐시 DRAM(18)이 TSV 상호접속들을 캐시 DRAM(18)의 에지에서 원하는 위치로 라우팅하기 때문에, TSV들은 메인 DRAM들(16A-16D)에 보다 자유롭게 배치될 수 있다. 혼잡은 완화될 수 있고, 일부 실시예들에서 종래의 DRAM들에서 가능할 수 있는 것보다 많은 상호접속이 제공될 수 있다.
예시된 실시예들에서 TSV들이 사용되지만, 다른 실시예들은 TSMC(Taiwan Semiconductor Manufacturing Company™)로부터 입수가능한 통합 팬아웃(InFO)과 같은 실리콘 인터포저 상호접속 또는 팬 아웃 기술을 사용할 수 있다. 본 명세서에 언급된 핀은 임의의 타입의 칩간 상호접속일 수 있다. 예를 들어, 핀은 "마이크로범프(microbump)"일 수 있거나, 솔더 볼 또는 다른 핀 형성 재료일 수 있다. 다른 실시예들은 솔더 볼을 명시적으로 도시하지만, 다른 핀 구조들이 이들 실시예에서도 사용될 수 있다.
접속 층(14)은 칩-투-칩 상호접속의 임의의 형태일 수 있다. 예를 들어, 접속 층(14)은 실리콘 인터포저, 재분배 층, 세라믹, 유기, 또는 인쇄 회로 보드-유사 기판 등일 수 있다.
도 13은 SOC(12) 상의 메모리 시스템(10)의 다른 실시예의 블록도이다. 도 2의 실시예에서, PHY 회로(24)를 PHY 회로(26)에 접속시키는 핀은 패키지가 접속 층(14)을 통해 결합되기보다는 직접 접속되기 때문에 하나의 에지 상에 있을 필요는 없다. SOC(12)(도시되지 않음)의 저부 측면 상의 핀은 SOC를 시스템의 나머지 부분에 결합시키는 데 사용될 수 있다. 전술한 바와 같이, 다른 실시예들은 캐시 DRAM(18) 및 메인 DRAM들(16A-16D)에 대한 독립적인 PHY 회로들(24)을 가질 수 있다.
도 14는 캐시 DRAM(18)이 SOC(12)와 스택으로 구현되고 메인 DRAM(16A-16D)이 접속 층(14)을 통해 SOC(12)에 결합되는 메모리 시스템의 제3 실시예의 블록도이다. 이 실시예에서, 메인 DRAM(16A-16D)은 TSV들(32)로부터 PHY 회로(24)로 신호를 라우팅하고 SOC(12) 내의 PHY(26)에 짧은(에지 근처에서) 상호접속을 통해 신호를 라우팅하는 베이스 다이(40) 상에 적층된다.
DRAM(18) 및 SOC(12)는 다양한 패키징 기술들을 사용하여 접속될 수 있다. DRAM(18) 또는 SOC(12)는 "상부" 칩일 수 있다("상부"는 도 14의 배향을 참조한다). 모든 3D 칩 패키징 기술이 사용될 수 있다. 예를 들어, 다양한 실시예들에서 다음 중 하나 이상이 사용될 수 있다: TSV 접속, COW 패키징, WOW 패키징, POP 패키징 등.
상기의 개시내용이 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변형들 및 수정들이 명백해질 것이다. 다음의 청구범위는 모든 그러한 변형들 및 수정예들을 망라하는 것으로 해석되도록 의도된다.

Claims (17)

  1. 메모리로서,
    제1 타입의 제1 동적 랜덤 액세스 메모리(DRAM)를 포함하는 하나 이상의 제1 집적 회로들; 및
    상기 하나 이상의 제1 집적 회로들에 스택으로 결합된 제2 집적 회로
    를 포함하며,
    상기 제2 집적 회로는 제2 타입의 제2 DRAM을 포함하고, 상기 제1 DRAM 및 상기 제2 DRAM을 대신해 통신하도록 구성된 물리 층 회로를 추가로 포함하고,
    상기 제1 DRAM 및 상기 제2 DRAM은 메모리 컨트롤러 내의 제1 컨트롤 블록 및 제2 컨트롤 블록에 의해, 상기 물리 층 회로를 공유함으로써 상기 제1 컨트롤 블록 및 상기 제2 컨트롤 블록이 상기 제1 DRAM 및 상기 제2 DRAM과 통신함에도 불구하고, 상기 물리 층 회로를 통해 독립적으로 제어되는, 메모리.
  2. 제1항에 있어서,
    상기 하나 이상의 제1 집적 회로들은 스택 내의 복수의 집적 회로들을 포함하고, 상기 복수의 집적 회로들은 상기 물리 층 회로에 결합되는, 메모리.
  3. 제2항에 있어서,
    상기 복수의 집적 회로들은 상기 물리 층 회로에 대한 상호접속의 일부분을 형성하는 관통 실리콘 비아들을 포함하는, 메모리.
  4. 제1항에 있어서,
    상기 제2 타입의 제2 DRAM은 상기 제1 타입의 제1 DRAM보다 높은 대역폭을 가지며, 상기 제2 타입의 제2 DRAM은 상기 제1 타입의 제1 DRAM보다 낮은 레이턴시를 갖는, 메모리.
  5. 제1항에 있어서,
    상기 제2 DRAM 내의 제2 메모리 어레이는 상기 제1 DRAM 내의 제1 메모리 어레이보다 밀도가 낮은, 메모리.
  6. 시스템으로서,
    메모리 - 상기 메모리는:
    제1 타입의 제1 DRAM을 포함하는 하나 이상의 제1 집적 회로들; 및
    상기 하나 이상의 제1 집적 회로들에 스택으로 결합된 제2 집적 회로 - 상기 제2 집적 회로는 제2 타입의 제2 DRAM을 포함하고, 상기 제1 DRAM 및 상기 제2 DRAM을 대신해 통신하도록 구성된 제1 물리 층 회로를 추가로 포함하고, 상기 제1 DRAM 및 상기 제2 DRAM은 메모리 컨트롤러 내의 제1 컨트롤 블록 및 제2 컨트롤 블록에 의해, 상기 제1 물리 층 회로를 공유함으로써 상기 제1 컨트롤 블록 및 상기 제2 컨트롤 블록이 상기 제1 DRAM 및 상기 제2 DRAM과 통신함에도 불구하고, 상기 제1 물리 층 회로를 통해 독립적으로 제어됨 -
    를 포함함 -; 및
    제3 집적 회로로서, 상기 하나 이상의 제1 집적 회로들과 상기 제3 집적 회로 사이의 결합에 비해 상기 제3 집적 회로와 상기 제2 집적 회로 사이의 결합의 길이 및 커패시턴스를 감소시키는, 상기 제2 집적 회로와 패키징되는 상기 제3 집적 회로
    를 포함하며,
    상기 제3 집적 회로는 상기 제1 타입의 제1 DRAM 및 상기 제2 타입의 제2 DRAM을 포함하는 메모리에 대한 액세스를 제어하도록 구성된 상기 메모리 컨트롤러를 포함하는, 시스템.
  7. 제6항에 있어서,
    상기 제2 DRAM은 상기 제1 물리 층 회로에 결합되고, 상기 제1 물리 층 회로는 상기 제3 집적 회로에 대한 상기 제1 DRAM을 위한 통신 라인들 및 상기 제3 집적 회로에 대한 상기 제2 DRAM을 위한 통신 라인들을 포함하는, 시스템.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 타입의 제1 DRAM의 복수의 DRAM들로부터의 데이터를 상기 제2 타입의 제2 DRAM에 캐싱하도록 구성되는, 시스템.
  9. 제6항에 있어서,
    상기 제1 타입의 제1 DRAM에 대한 판독 액세스는 상기 하나 이상의 제1 집적 회로들에 대한 제1 인터페이스를 통한 복수의 커맨드들을 포함하고,
    상기 제2 타입의 제2 DRAM에 대한 판독 액세스는 상기 제2 집적 회로에 대한 제2 인터페이스를 통한 판독 커맨드를 포함하는, 시스템.
  10. 제6항에 있어서,
    상기 제3 집적 회로는 제2 물리 층 회로를 포함하고, 상기 제1 물리 층 회로는 상기 제2 물리 층 회로에 결합되는, 시스템.
  11. 제6항에 있어서,
    상기 하나 이상의 제1 집적 회로들은 스택 내의 복수의 집적 회로들을 포함하고, 상기 복수의 집적 회로들은 상기 제1 물리 층 회로에 결합되는, 시스템.
  12. 제11항에 있어서, 상기 복수의 집적 회로들은 상기 제1 물리 층 회로에 대한 상호접속의 일부분을 형성하는 관통 실리콘 비아들을 포함하는, 시스템.
  13. 제6항에 있어서,
    상기 제2 타입의 제2 DRAM은 상기 제1 타입의 제1 DRAM보다 높은 대역폭을 가지며, 상기 제2 타입의 제2 DRAM은 상기 제1 타입의 제1 DRAM보다 낮은 레이턴시를 갖는, 시스템.
  14. 제6항에 있어서,
    상기 제2 DRAM 내의 제2 메모리 어레이는 상기 제1 DRAM 내의 제1 메모리 어레이보다 밀도가 낮은, 시스템.
  15. 방법으로서,
    메모리 내의 물리 층 회로에 의해 제1 DRAM 및 제2 DRAM을 대신해 통신하는 단계 - 상기 메모리는 제1 타입의 상기 제1 DRAM을 포함하는 하나 이상의 제1 집적 회로들 및 상기 하나 이상의 제1 집적 회로들에 스택으로 결합된 제2 집적 회로를 포함하고, 상기 제2 집적 회로는 제2 타입의 상기 제2 DRAM을 포함하고 상기 물리 층 회로를 추가로 포함함 -; 및
    상기 통신하는 단계 동안, 상기 제1 DRAM 및 상기 제2 DRAM을 메모리 컨트롤러 내의 제1 컨트롤 블록 및 제2 컨트롤 블록에 의해, 상기 제1 컨트롤 블록 및 상기 제2 컨트롤 블록이 상기 물리 층 회로를 공유함에도 불구하고, 상기 물리 층 회로를 통해 독립적으로 제어하는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 제2 타입의 제2 DRAM을 상기 제1 타입의 제1 DRAM을 위한 캐시로 동작시키는 단계를 추가로 포함하는, 방법.
  17. 제15항에 있어서,
    상기 하나 이상의 제1 집적 회로들에 대한 제1 인터페이스를 통한 복수의 커맨드들을 사용하여 상기 제1 타입의 제1 DRAM에 대한 판독 액세스를 수행하는 단계; 및
    상기 제2 집적 회로에 대한 제2 인터페이스를 통한 판독 커맨드를 사용하여 상기 제2 타입의 제2 DRAM에 대한 판독 액세스를 수행하는 단계를
    추가로 포함하는, 방법.
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