CN1421861A

CN1421861A - 高性能半导体存储设备

Info

Publication number: CN1421861A
Application number: CN 02104498
Authority: CN
Inventors: 萧正杰
Original assignee: Individual
Current assignee: Individual
Priority date: 2001-11-26
Filing date: 2002-03-25
Publication date: 2003-06-04
Also published as: WO2003046918A2; WO2003046918A3

Abstract

通过采用均比多层结构(ESMLA)，同时使用块选通排列，可以实现高性能的存储器设备。通过单位线写入机制，我们可以将静态存储器设备的位线数量减少50％。所生产的存储器设备，其速度可与寄存器堆相同，但其面积却小于已有技术条件下的高密度存储器设备。在未来的集成电路制造技术中，这种存储器结构的比例变化方式也确保了该存储器设备的速度可以与逻辑电路相同的速度增长。

Description

高性能半导体存储设备

所属技术领域

此项发明涉及高性能半导体存储器设备，尤其是涉及具有多层体系结构的存储器设备。

已有技术说明

存储器设备和逻辑电路是集成电路(IC)中的两种主要的电路元件。随着集成电路(IC)制造技术的不断发展，逻辑电路在密度和性能方面均得到了大幅度的提高。已有技术的逻辑电路，其运行频率可达若干GHZ(每秒十亿个周期)，而每个芯片的门电路数目超过1亿个。集成电路(IC)存储器设备的密度也有了迅速发展。已有技术条件下，SRAM(静态随机访问存储器)的每芯片位数可达64M；而DRAM(动态随机访问存储器)的每芯片位数可达256M。然而在性能改进方面，存储器设备要远远落后于逻辑电路。已有技术SRAM的运行频率可达300MHZ(每秒百万个周期)，而连续几代DRAM的访问时间仍停留在大约15-60ns(纳秒)上。逻辑电路和存储器设备之间的这种性能差距导致了集成电路的运行瓶颈。由于支持逻辑电路的存储器设备不能尽快地提供数据和指令，因此逻辑电路不能以最优速度运行。更糟糕的是，随着集成电路技术的发展，这种差距越来越大。存储器带宽问题已经成为大多数集成电路产品的限制因素，并且情形越来越糟。

对于已有技术存储器设备性能问题的根本原因，可通过检查存储器设备的访问方式来理解。图1举例说明了存储器设备101的基本结构。该存储器设备包含m×n个存储单元103，各存储单元由n个水平字线(WL1，WL2，...，WLj，...，WLn)和m个垂直位线(BL1，BL2，...，BLi，...BLm)连接，此处的m和n均为整数。每个位线都连接到一个读出电路(S1，S2，...，Si，...，Sm)，用于检测保存在存储单元中的数据。对于许多存储器设备来说，每个存储单元可能有两个或多个位线，而读出电路则可能需要一条以上的输入线。为简单起见，图1中每个位线均由一条单线表示。要访问该存储器设备内的数据，字线地址解码器107中的一个解码驱动器105将激活一个水平字线WLj。连接被激活字线WLj的一行存储单元根据单元所存储的数据将数据信号放入垂直位线(BL1，BL2，...，BLi，...BLm)中。读出电路(S1，S2，...，Si，...，Sm)确定那些被激活存储单元的内容，并将向其它设备提供输出。字线驱动器107需要驱动该字线WLj上的m个设备。每个位线BLi连接n个存储单元。当存储器阵列非常庞大(例如，16M存储器的m＝n＝4K)时，字线和位线上的负荷就会相当巨大，这样就很难获得较高的性能。此外还有一个主要问题就是能量消耗。每次存储器操作都要激活一条字线WLj和所有的位线BL1-BLm，这样会消耗大量的能量。一般地，每一代新的集成电路技术，其字线驱动器107的驱动能力以30％的比率提高，而存储单元各边的尺寸以30％的比率下降，这些都是提高速度的有利因素。然而，每一代新技术在各个边上对存储单元数目(m×n)的需求却一般要提高2倍。对每一代新的集成电路技术的存储器设备来说，其每个门电路的驱动负荷的下降要低于逻辑电路中每个门电路的驱动负荷，这就使存储器性能与逻辑电路同步提升变得相当困难。

现有几种技术方法可缓解存储器性能问题。一种常见的方法是以多存储体体系结构方式安排存储器设备，如图2a所示。在此例中，图1中的存储器设备被分成4个独立的存储体。每个存储体均具有一个较小的存储阵列201，其存储单元数目为m/2×n/2。每个存储体均具有自己的能读出m/2个位线的读出电路203、能驱动n/2个字线的地址解码器205和能控制存储体活动的控制器207。由于每个存储体的体积缩小了，因此其中的单独操作比图1中的大存储器要快。然而，相同的数据和控制信号209需要进入所有的存储体，所以需要一个距离较长的路由通道211用于连接所有存储体。控制此路由通道所需的操作带来了额外的时间延迟。我们可进一步将存储器设备划分为更多的存储体(如，16个存储体)，这样每个存储体内的操作速度更快，但这将需要更复杂的路由通道，并且此路由通道将带来更大的延迟。由于此限制，通常多存储体体系结构在性能上只能得到有限的改进。同时，由于每个存储体均需要有自己的外围电路，因此多存储体体系结构总是带来更大的成本开支。

另一种常用的方法是采用多级读出体系结构，如图2b所示。此例中，图1的存储器设备被分成了4个存储块221。每个存储块有一个m×n/4的存储阵列以及m个一级读出电路(US1，US2，...，USi，...Usm)。这些一级读出电路的输出能通过由二级字线KWL1-KWL4控制的开关放到二级位线(KBL1，KBLi，...KBLm)上。二级位线连接到二级读出电路(KS1，...KSi，...KSm)。此方法通过降低一级位线尺寸从而提高了一级读出速度，但二级读出将导致额外的延迟。由于增加了读出电路数目，面积占用通常极为显著。字线负荷并没有得到改善。要获得性能改进，必须使一级读出中时间的改进大于二级读出中附加的延迟。为了达到此目的，一级读出电路的输出驱动能力要强于存储单元。但是由于布局上的紧缩间距问题，要提高一级读出的驱动能力却非常困难。接下来，一级读出电路的优先技术需要遵循存储单元定义的紧缩间距，此间距通常很小，任何驱动能力的提高都会以极大的面积成本为代价。实际上，由于紧缩间距布局所产生的面积占用这一限制，图2b中的多级读出方法只能获得有限的性能提高。减小紧缩间距布局问题的一个方法是在如图2c中所示的一级读出电路之前采用选通开关。由于该方法在垂直于字线解码器的边界上需要一个解码器，因此，此方法在集成电路工业中通常被称为“Y选通”方法。在此例中，附近的4个位线BL1-BL4连接到由4个Y选通信号YS1-YS4控制的4个开关上S1-S4。这4个开关的公共输出SBL连接到读出电路SA的输入端。对每个操作来说，这4个开关中有且只有一个被激活，读出电路SA将读取所选位线上的数据。使用这种Y选通开关，每4个位线只需要一个读出电路。因此，可用于安装读出电路的区域就变成原来的4倍。因为连接到不使用的位线上的存储单元241会丢失存储数据，故此方法不能用于动态随机存储器(DRAM)。也就是说，Y选通方法不能用于动态随机存储器(DRAM)的一级读出。Y选通方法适用于静态随机存储器(SRAM)，但Y选通开关占用面积极为显著，尤其当我们想提高连接到每个读出电路上的位线的数目时。由于用于驱动未用位线的所有能量均毫无用处，因此，该方法在能量方面也有极大的浪费。

已有典型的存储器设备综合使用了以上所有方法。典型的DRAM通常包含4个存储体，每个存储体有两级读出，而二级读出采用Y选通方法。然而，由于上面各部分谈到的局限性，以上各方法只能得到有限的性能提高。虽然有以上各方法的协助，逻辑和存储集成电路之间的性能差距仍然变得愈来愈大。因此，急需一种全新的机制来进一步改善存储器设备的性能，同时也急需避免已有技术的面积占用和能量消耗。

除了面积占用和和能耗之外，已有存储器设计技术的另一个重要缺陷就是噪声灵敏度。由于位线负荷通常非常大，现有技术存储器设备采用小信号读出放大器作为读出电路。当一对位线上的信号没有完全建立时，小信号读出放大器能够确定输出数据。因为不必等待信号的完全建立，因此该功能极大改善了性能。然而，小信号读出以及与之相关联的控制机制必须完全与噪声源相隔离。因此，已有技术条件下，存储器设备必须与其它类型的电路仔细隔离。图3说明了典型的已有技术集成电路的平面图，其中包括嵌入式存储器和逻辑电路。此例中，集成电路包括一个大存储模块301，一个小存储模块309，随机逻辑电路303，路由通道305和一个寄存器堆307。已有技术存储器模块可毫不费力地通过其规则的结构识别。存储器模块中，所有包含相关数据和控制信号的电路必须与其它类型的模块仔细地隔离。考虑到噪音因素，必须将逻辑电路303(可通过随机有线连接识别)安排在远离存储模块301，309的地方，因此，存储器设备在平面布置中就变成了通讯障碍物。一般情况下，模块之间进行通讯需要大的路由通道305。考虑到噪声因素，路由通道通常不能穿过存储模块。只有在存储模块已由较低金属层屏蔽之后，高层金属层的路由通道才能穿过存储模块。面积上的浪费、能耗和性能方面的退化通常是由存储模块所引起的通讯障碍导致的。因此，急需降低用于嵌入应用的存储器设备的噪声灵敏度，从而使存储模块不再是通讯障碍。

本发明的目的

因此，本发明的主要目的是改善半导体存储器设备的性能。另一个目的是在获得性能改善的同时，在面积、能量和复杂度方面又不会付出太大的代价。另一个主要目的是优化嵌入式集成电路产品的平面布置以降低存储器设备的噪声灵敏度。

本发明中的半导体存储器包括一个新颖的多级存储体系结构和一个新颖的单位线写入存储更新机制，据此完成了这些目标以及其它目标。

采用此处所述发明，可获得如下收益。另有其它收益，未能尽述。

(1)存储器设备的性能提高了将近一个数量级。

(2)在提高性能的同时，大幅度地降低了能量消耗。

(3)由于提高了阵列效率，所以降低了存储区面积。

(4)存储器设计的简化提高了产量、降低了生产复杂度。

(5)由于简化了逻辑支持电路，所以进一步节省了空间并提高了性能。

虽然本发明的一些新的技术特征是在本发明的几个从属权利要求中限定的，但是通过结合附图阅读本发明的目的、特征以及下文的详细描述，本发明的结构和内容均不难理解。

附图简要说明

图1是已有技术中存储器设备的基本结构；

图2a是已有技术中多存储体存储器设备的结构；

图2b是已有技术中二级读出体系的结构；

图3是已有技术中典型的带有嵌入式存储模块的集成电路的平面图；

图4是本发明中多级体系结构的符号表示；

图5a展示的是本发明中B选通方法的一个实例；

图5b展示的是本发明中二级B选通方法的另一个实例；

图5c显示了本发明中二级B选通方法的一种二级读出方式；

图5d显示了DRAM存储单元的结构；

图5e显示了双晶体管DRAM存储单元的结构；

图5f显示了磁性存储单元的结构；

图5g显示了浮动栅存储单元的结构；

图6a是已有技术6T单端口静态存储器的原理图；

图6b是已有技术8T双端口静态存储器的原理图；

图6c是已有技术6T(2为读端口，1为写端口)静态存储器的原理图；

图7a说明已有技术静态存储器的操作过程；

图7b说明在读周期和写周期过程中提供不同字线电压值的“单位线写入”(SBLW)机制的操作过程；

图7c，d是SBLW字线驱动器的原理图；

图7e说明在读周期和写周期过程中为存储单元提供不同电压值的SBLW机制的操作过程；

图7f说明在读周期和写周期过程中为存储单元提供不同负电压值的SBLW机制的操作过程；

图7g说明了一种SBLW机制，它更改了连接到CVss的下拉晶体管的有效阻抗；

图7h说明了一种SBLW机制，它更改了连接到CVdd的下拉晶体管的有效阻抗；

图8a是采用SBLW机制的6T双端口存储器的原理图；

图8b是采用SBLW机制的5T单端口存储器的原理图；

图8c是采用SBLW机制的8T四端口存储器的原理图；

图8d是采用SBLW机制的3T2R单端口存储器的原理图；

图8e是采用SBLW机制的5T NMOS单端口存储器的原理图；

图8f是采用SBLW机制的4T2R双端口存储器的原理图；

图8g是采用SBLW机制的6T NMOS双端口存储器的原理图；

图8h是采用SBLW机制的6T 1R2W存储器的原理图；

图8i是具有垂直数据通路的6T双端口存储器原理图；

图9显示了配有本发明嵌入式存储器的集成电路平面配置。

本发明的详细说明

本发明的基本概念可参照图4所示的简化符号图。存储器设备以多级形式安排。在顶层403，存储器设备以小阵列形式出现，小阵列的每一边有少数顶级存储单元413。每个顶级存储单元413以二级小阵列402形式出现，二级小阵列也具有少数二级存储单元412。我们可以有多级存储。最终，我们将到达底层401，底层实际上是带有一小部分真实存储单元411的小存储阵列。例如，1G(十亿)位存储阵列被配置为三级。顶级形成为“虚拟”32×32阵列，二级形成为另一个“虚拟”32×32阵列，而底层是一个真实的32×32存储阵列。

要访问存储器内的一组数据，首先将存储器地址分割为三个子集，然后放到三个级别的解码器上并且同时解码。一个底层存储阵列被激活，将32位输出发送到一个二级存储单元，然后逐级发送到顶层。每一个数据访问操作仅仅激活底层阵列总数的百万分之一，并且只有32个信号被激活。所有三层地址没有指定的未用线均不被激活。这样就以极小的能量代价获得了极高的性能。字线驱动器和各层读出电路的驱动能力按照各层的负荷度量。例如，如果第二层的负荷大约是第一层负荷的32倍，那么第二层存储单元412的驱动能力应该约是第一层存储单元的32倍。每层上的存储单元应能支持大多数操作，这样需要达到各个存储单元的外部信号的数量就非常少了。理想情况下，在任何层次上都只应该有少数解码后的控制信号进入存储单元，而只应该有少数换算后的输出离开存储单元，因此不同层次上的驱动器所见到的负荷是最少的。这样，所有的层要达到极高的性能，都将具有与简单的32×32存储阵列相似的速度。在这种体系结构下，度量存储器设备的驱动能力和负荷的方式与典型的逻辑电路相同，这样该存储器设备的性能将与逻辑电路大致相同。此外，在这种体系结构中所规划的存储器设备，对于任何一代新的集成电路技术而言，其性能的提高速度将与逻辑电路相同。图4所示体系结构的关键特性是，对于每一较高的层次，其数据和控制信号的数量以均匀的相对比例下降。以1G 3层存储器为例，第二层存储单元各边字线和位线的总数是第一层存储单元字线和位线总数的1/32。类似地，第三层存储单元各边字线和位线的总数是第二层存储单元字线和位线总数的1/32。本发明中的这种体系结构称为“均比多层体系结构”(ESMLA)。

图2a所示的已有多存储体体系结构，由于大多数地址、控制和数据信号需要进入所有的存储体，所以它不符合ESMLA的需求。在多存储体体系结构下，因为携带信号的路由通道的负荷太高，所以不能体现出ESMLA的优势。图2b中的多级读出方法不符合ESMLA的需求，因为(1)沿字线方向没有比例，(2)在不同层次之间位线的密度没有或只有有限(如果使用Y选通方法)的改变，(3)由于布局间距紧缩问题所强加的限制，读出电路的驱动能力没有正确度量。然而，ESMLA能够与已有技术的体系结构共同存在。例如，ESMLA体系结构能支持多存储体体系结构，其中每个存储体都基于上文所述的ESMLA负荷比例进行布置。

对ESMLA来说，一个显而易见的问题是面积效率。如果每个底层存储阵列使用外围支持电路(读出电路、解码器和预充电电路)的方法与已有存储体技术相同，则大多数区域会被外围设备占有。这样面积就会很大，以至于不能生成实际的ESMLA产品。对于高层的ESMLA电路，信号密度非常低，在保持适当比例因数的同时获得较高的效率没有什么困难。问题出在底层。在获得高存储区效率的同时，布局间距紧缩问题使获得适当的比例因数变得困难。因此有必要开发新颖的底层存储体系结构以解决布局间距紧缩问题。

以动态随机存储器(DRAM)为例，本发明的申请者揭示了解决美国专利5,748,547中存在问题的解决方案。本思想被进一步概括，可以支持图5a-c中说明的各种存储器设备的类型。对于图5a中所示的例子，将存储单元安排进小单元块MB1-MB16。图中所示单元块MB1-MB16各有32条字线(为简单起见图中未画出)和8条位线，但实际的尺寸随应用的变化而变化。复数个单元块MB1-MB16集中在一起形成一个单元组501。每个单元块MB1-MB16可由相应的块选通信号BS1-BS16激活。要访问存储在一个单元组中的一组数据，可通过激活一个且只有一个块选通信号BS1-BS16来激活一个且只有一个单元块MB1-MB16。单元块MB1-MB16中的本地字线(为简单起见图中未画出)也由块选通信号进行通断控制，以便在任意时刻单元组501中有且仅有一条字线可被激活。单元块MB1-MB16中的本地位线BL1-BL8通过由块选通信号BS1-BS16控制的块选通开关503连接到组位线UBL1-UBL8。各个存储块MB1-MB16中的第一条本地位线BL1通过一个开关(由相应的块选通信号BS1-BS16控制)连接到相同组内的位线UBL1(连接在第一读出电路BS1)上。各个存储块MB1-MB16中的第二条本地位线BL2通过一个开关(由相应的块选通信号BS1-BS16控制)连接到相同组内的位线UBL2(连接有第二读出电路BS2)上。各个存储块MB1-MB16中所有其它本地位线BL3-BL8以相似的方法连接到相应的组位线UBL3-UBL8和读出电路BS3-BS8上。要访问存储在第一存储块MB1上的数据，只需激活块选通信号BS1，而其它所有块选通信号BS2-BS16保持未激活状态。通过打开块选通信号BS1，本地位线BL1-BL8可经由UBL1-UBL8连接到读出电路BS1-BS8上。由于其它单元块MB2-MB16的块选通开关是关闭的，所以它们中的所有本地位线与读出电路相隔离。在激活的单元块中有且仅有一条本地字线是激活的，并且在激活的单元块中有且仅有一行存储单元可访问。通过打开不同的块选通信号，可以使用类似的方法访问存储在其它存储块MB2-MB16中的数据。本发明中这种安排被称为“块选通”或“B选通”方法。

B选通方法非常灵活。采用B选通方法安排存储数据路径为电路设计师提供了极大的自由度和灵活性。读出电路和其它外围电路不再需要采用存储单元尺寸定义的布局间距紧缩。读出电路的可用面积远远大于已有技术存储器设备的该面积值。图5b)显示了一个两层B选通方法的例子。此例中，八个(8)单元块通过B选通方法连接从而形成一个子组MBS1-MBS8。这些子组MBS1-MBS8中没有读出电路。子组中的组位线通过另外一组B选通信号SBS1-SBS8连接到读出电路SS1-SS8从而形成了一个两层B选通组。读出电路可以自由安置。甚至能够如图5c所示那样，将读出电路安置在多层B选通信号上。此例中，子组MBS1中的一个单元块配有读出电路531，该读出电路允许在不同层上同时访问。图5c的图解对于多端口同时操作尤为有用。区分图4中所示的多层B选通方法和多层存储体系结构的差异非常重要。多层B选通方法用在多层存储器的一层内。换句话说，图4所示多层存储器中的一层可以有许多子层次的B选通连接。

B选通方法与图2c中说明的已有技术“Y选通”方法在以下情形有所不同：

(1)“Y选通”方法从一组存储单元241中选择一个存储单元，相同的字线通过Y选通开关激活存储单元从而连到相同的读出电路上。由于当选定的单元被激活时，同时也激活了未使用的单元，因此未使用的信号被驱动到未使用的位线上，不必要地浪费了能量。因为存储在未使用的DRAM单元上的数据会被破坏，因此Y选通方法对于DRAM是无用的。“B选通”方法从一个激活的单元块中选择一个存储单元连到读出电路上。其它共用该读出电路的所有存储单元均在不同的单元块中，因此它们没被激活。这样就没有了能量上的浪费，也不会有未使用的资源被激活。因为所有激活的存储单元均连接到读出电路，所以“B选通”方法能用于DRAM上。

(2)“Y选通”方法使用多个Y选通信号从附近位线中选择一条位线以连接读出电路。由于Y选通开关需要采用存储单元中定义的间距，因此存在布局间距紧缩问题，以至于Y选通电路占有相当大的布局区域。因为Y选通信号需要穿过很大的范围，因此使每个Y选通信号的负荷非常高。“B选通”方法使用一个块选通信号激活所有需要激活的单元。B选通开关结构的简单化使它们占有的面积要小。块选通信号停留在小范围内，这使它的负荷与Y选通信号比较起来要小得多。

(3)图5a中Y选通方法的一个读出电路所见的总负荷等于一个本地位线BL1-BL8)的负荷加上一个组位线UBL1-UBL8的负荷。所有未使用的块的负荷由块选通开关进行隔离。因此，很多存储单元(所有单元都有16个存储块)能共享相同的读出电路，而同时保持了极好的信噪比。例如，使用Y选通方法，本发明能够设计一个存储器。该存储器使用一个读出电路支持多达16000个存储单元，而且与一个读出电路只能连接256个存储单元的已有技术存储器相比，它还能获得更好的信噪比。在SRAM上使用Y选通方法时，由于位线上的负荷太小，所以不再需要使用差动读出放大器。

(4)使用B选通方法，读出电路和其它外围电路的大小不再受存储单元的大小限制。在控制读出电路的大小和位置方面，电路设计师享有更大的自由。我们在设计实际商业产品方面的经验表明，使用B选通方法能够设计出的读出电路，其灵敏性远远高出已有存储器设备所用的读出电路。因此能够构造实际的ESMLA产品，同时获得卓越的面积效率。

通过改变电路排列方式，本发明中新颖的存储体系结构提供了极大的改善。这些改善无需对已有技术存储单元或生产技术做任何修改即可获得。另一方面，通过优化已有技术存储单元或生产技术能够获得更进一步的改善。以下部分举例说明对已有技术静态存储器设备的修改，以验证本发明的几个细节。

为了方便我们理解新颖体系结构中为了优化而做的潜在的修改，首先详细说明已有技术静态存储器设备的工作原理。图6a)显示了标准的六晶体管(6T)CMOS静态存储器的原理图。6T存储单元601包括六个晶体管。两个p通道晶体管Mp0，Mp1和两个n通道晶体管Mn0，Mn1背靠背反向连接形成了一个静态锁存器。Mp0和Mp1连接到存储单元的电源正极CVdd。Mn0和Mn1则连接到存储单元的电源负极CVss。Mp0和Mn0的漏极连接第一存储节点CC，而Mp1和Mn1的漏极连接第二存储节点CC#。第一存储节点CC通过一个由字线WL控制的选通晶体管Mw连接到位线BL。第二存储节点CC#通过由字线WL控制的另一个选通晶体管Mw#连接到第二个位线BL#。位线BL，BL#由其它若干个连接到其它字线(为简单起见图中未画出)的6T存储单元共用。在许多存储单元共享相同的位线对时，位线对BL、BL#上的负荷C、C#非常高。由于正反馈机制，那两个背靠背的反向器形成了一个双稳态锁存器。如果CC的电压为CVdd，它将强制CC#的电压停留在CVss上，反过来，CC#的电压又将强制CC的电压停留在CVdd上。如果CC的电压为CVss，它将强制CC#的电压停留在CVdd上；反过来，CC#的电压将强制CC的电压停留在CVss上。这种存储机制非常稳定。一旦字线WL关闭了选定的晶体管Mw，Mw#，存储节点将停留在它们的初始状态。要改变锁存状态，则需要使用外部电路来驱动存储节点CC，CC#的电压，使其高于锁存器的触发电压Vtrg。该触发电压Vtrg由存储单元晶体管Mp0，Mn0，Mp1，Mn1的相应驱动能力和存储单元的电源电压CVdd，CVss来决定。位线对BL，BL#被连接至读出电路603，以便能够读出存储在存储单元内的数据。此例中，差动读出放大器SA象读出电路那样连接到位线对BL，BL#上。如果BL的电压比BL#的电压高，那么读出放大器RD的输出为高，同理，如果BL的电压比BL#的电压低，那么读出放大器RD的输出为低。为了将新数据写入存储器单元601中，位线对BL，BL#还要连接存储器写电路605。此例中，写电路605受写使能信号WR控制。在一个写周期中，写使能信号WR激活写使能开关WS，WS#，这就使写数据WD被驱动到BL，而反相写数据WD#被驱动到BL#。当写使能信号WR没被激活时，写电路605与位线对BL，BL#相隔离。

图7a中的时序图表示了图6a中的6T静态存储器设备的基本运行过程。存储器设备空闲时，所有的字线均未被激活。预充电电路(为简单起见，图中未画出将位线对充至预充电压Vpcg。Vpcg一般情况下被设置为比电源电压Vdd低一个门限电压值。所有的存储单元601均被锁定在各自的初始状态。本例中，CC位于Vdd，而CC#位于地电压Vss。在读周期中，字线WL被激活但是写使能信号WR保持在未激活状态，如图7a所示。预充电流将转为无效以便存储单元601可以驱动位线对BL，BL#。在字线WL被激活之后，BL#对所选通的6T单元中的存储节点CC#充电，使其电压升高到Vrdc。然后存储单元将驱动位线BL#，使其电压降低，这样读出电路603即可检测存储单元中数据。电压Vrdc被称为“读干扰电压”。在读周期中，相当重要的一点就是要保持Vrdc始终低于存储单元的触发电压Vtrg。如果允许Vrdc达到Vtrg，那么在存储器读操作中，存储单元的状态就可能发生意外的跳转。在IC业界，这种问题被称为“读干扰”问题。要避免“读干扰”问题，电路设计人员必须仔细调整存储器选通三极管Mw、Mw#和存储器锁存三极管Mp0、Mp1、Mn0和Mn1之间的相对驱动能力，以确保在任何可能的运行状态下Vrdc总是小于Vtrg。在写周期中，字线WL和写使能信号WR均被激活，如图7a所示。本例中，存储器写入电路605将RL驱动为Vss，而将BL#驱动为Vdd。写入电路将CC存储节点驱动到高于Vtrg，这样在完成写操作之后存储单元的存储状态就可以转变为所要求的新状态。相当重要的一点就是写入电路能够驱动低于Vtrg的CC上的电压。如果存储节点CC上的电压未提升到高于触发电压Vtrg，则存储单元601的状态就无法改变到所需要的状态。在IC业界，这个问题通常被称为“写入稳定性”问题。要避免写入稳定性问题，电路设计人员必须仔细调整存储器选通三极管Mw、Mw#和存储器锁存三极管Mp0、Mp1、Mn0和Mn1之间的相对驱动能力，以确保在任何可能的运行状态下存储状态在写周期内都可以改变。在读干扰问题和写入稳定性问题的需求之间彼此相互矛盾。通过调整存储三极管的容量，可以向存储单元写入一个较高的电压值，然而，该存储单元确会因为读干扰问题而无法工作。相反地，要防止读干扰问题，可以调整存储三极管的容量以使高电压永远也无法更改存储单元的状态。但是，这将会使高电压无法写入存储单元。已有技术中解决该问题的方法是通过调整存储单元三极管容量使位线上的高电压永远也不可能改变存储单元的状态。同时，通过降低该位线上的电压来改变存储单元的状态。在将高电压写入CC#这种情况下，其过程首先是向CC中写入一个低电压，以便存储锁存器将CC#上的电压翻转到一个高电压。从BL#直接向CC#写入一个高电压是不可能的。通过这种方式，存储器设备在读写操作中均有极佳的稳定性。这就是为什么已有技术中的静态存储器必须使用一对位线来支持每个写端口的原因。在写操作过程中，写入数据WD和反相写入数据WD#都必须被放到位线对BL和BL#上，而只有降到低电压的的位线能够改变存储单元的状态。在只有一条位线的情况下，存储单元只能变化到一种状态，而要想通过这样一根位线将状态改变为需要向存储单元写入高电压的状态是不可能的。由于这些原因，现有写入机制都需要一对位线，在本发明中将其称之为“双位线写入”(DBLW)机制。当位线负荷C，C#较高时，由于采用了差动读出放大器来提高读出性能，所以也需要使用位线对来支持读操作。这些需求就是为什么现有的静态存储器总是需要一对位线(BL和BL#)以及使用六个晶体管来支持一个单端口存储器操作的原因。要支持双端口操作，现有的静态存储器需要使用具有八个晶体管(8T)的存储单元，如图6b所示。这个8T单元连接有两对位线BL1、BL1#、BL2、BL2#。其面积一般是6T单端口存储单元的两倍。众所周知，如果位线上的负荷C、C#足够小，则现有技术6T存储单元601可以支持双端口读操作。图6c显示了一个按照已有技术配置的双端口读单端口写(2R1W)静态存储器的原理图该2R1W存储单元621的选通晶体管Mw1、Mw2被分别连接到字线WL1、WL2上。该2R1W存储单元的读出电路623包括两个各自独立的读出电路Si和Si#。第一个读出电路Si被连接到BL，而第二个读出电路Si#则被连接到BL#。这样从2R1W存储单元同时读出两组数据是可能的。由于现有写入机制必须使用一对位线，所以2R1W存储单元的写入电路625与单端口存储单元的相同。因此，在任意给定的时间只能执行单端口写操作。

本发明采用了全新的写操作。该操作被称为“单位线写”(SBLW)机制。通过该操作，无论是高电压还是低电压均可以使用一根位线向静态存储单元写入。同时，本发明的这种新颖的SBLW机制还可以满足抗读干扰的需求。在一次读周期中，较低的电压Vrd被加载到字线WL之上。电压Vrd足可以激活所选的内存单元使其支持读操作，同时读干扰电压Vrdc始终保持低于触发电压Vtrg。在写周期内，较高的电压Vwr被加载到字线WL上。这个较高的字线电压Vwr提高了所激活的选通三极管Mw1的驱动能力，从而可以将存储节点CC上的电压拉动到高于触发电压Vtrg的位置。这样，在满足读干扰需求的同时，使用一根位线就可以将逻辑状态“1”和逻辑状态“0”写入静态内存单元。图7c中的例子是用于支持图7b中所示SBLW机制的字线驱动器。T按照解码后的信号DEC#，三极管MP7和MN7形成了一个驱动器驱动字线WL。在写周期，由于写信号WR为高电压，所以三极管MP6被打开，这样写周期字线电压Vwr即可加载到该字线。在读周期，由于写信号WR为低电压，所以三极管MP5被打开，这样读周期字线电压Vrd即可加载到该字线。图7c中所示电路中的驱动器需要电压发生器以产生电压Vrd和Vwr。图7d中显示了另外一个SBLW字线驱动器的例子。在这个例子中，三极管MP8和MN8形成了一个驱动器，该驱动器按照解码后的信号DEC#驱动字线WL。读周期内，读信号READ为高电压，三极管Mnr导通，打开接地。如果字线WL电压过高，则反馈三极管Mnf被激活，三极管Mnr和Mnf将下拉字线WL上的电压。这样，在读周期内，字线电压由上拉三极管MP8和下拉三极管Mnr、Mnf之间的相对大小决定。在写周期内，信号READ为低电压，这样字线WL将被驱动为满电源电压，该电压值高于读周期的字线电压值。也可以通过控制存储单元电源电压CVdd、CVss来实现SBLW机制。图7d显示的方法在写周期中通过降低选通的存储单元的CVdd来达到单根位线的写功能。而图7e中显示的SBLW机制则是在写周期中提升选通的存储单元的CVss。也可以综合图7b、d、e中的方法达到该目的。根据不同应用的不同要求，图中和所表示的电压可能是恒量，也可能是由解码逻辑电路控制的变量。

SBLW的另外一种执行方式是更改有效阻抗，而不是电压。图7(g)中的例子说明了这种阻抗控制机制。在这个例子中，CVss节点被连接到一个n通道晶体管(M7g)的漏极，其源端接地，而M7g的导通则由写使能信号(WR#)控制。在读周期内WR#为高，M7g导通从而在CVss到地之间提供了一条低阻抗通路，这样就不会发生读干扰问题。在写周期内，WR#为低，M7g关断，CVss到地之间的通路阻抗为高；这样即可很容易地通过存储单元的单一位线更改存储单元的内容。在图7(g)中，考虑到低频操作时的稳定性，还在CVdd上连接了一个常开晶体管(M8g)。这个常开晶体管既可以是p通道的，也可以是n通道的，还可以采用电阻或者电容。在多数情况下都需要使用M8g。图7(h)中的例子则说明了SBLW阻抗控制机制的另外一个例子，它用于CVdd节点。SBLW阻抗控制机制的优点在于允许单电压操作。另外也可以将阻抗控制和电压控制机制结合起来支持SBLW操作。

在应用SBLW技术时，读和写操作的执行均通过一根位线完成，而且同时满足读干扰和写稳定性要求。图8a是本发明中6T存储器的原理图，通过使用SBLW它支持完全独立的双端口操作。该双端口存储器的存储单元801和读出电路803与已有技术存储单元(见图6c)相同。通过SBLW技术，我们只需要一根位线(BL1、BL2)即可支持一个独立的写或者读操作。这就使支持完全独立的双端口操作成为可能。这样的双端口存储器产品，其尺寸大约是图6b所示的现有双端口存储器的一半。对于单端口操作，我们无需再使用六个三极管。图8b中显示了本发明中一个具有五个三极管(5T)的单端口静态存储器。本存储器只需要一个位线BLO即可支持所有操作。本产品尺寸较现有技术单端口静态存储器要降低20％-40％对于其它多端口应用，只需再添加一条位线、一条字线以及一个选通三极管即可构建多端口存储器。图8c显示了一个使用本发明的4个读端口4个写端口(4R4W)静态存储器。

虽然此处图示并且阐述了一些有关本发明的特定实例，但是对于精通技术的人员来说，完全可以进行其它修改或者变更。例如，SBLW技术也可应用于具有四个三极管(4T)的存储单元或者NMOS存储单元。图8d例示的是采用了本发明的一个四晶体管双电阻(3T2R)单端口存储器。图8e例示的是采用了本发明的一个5晶体管NMOS单端口存储器。图8f例示的是采用了本发明的一个四晶体管双电阻NMOS双端口存储器。图8g例示的是采用了本发明的一个六晶体管NMOS双端口存储器。对于位线负荷极大的情况，支持各个读端口的读放大器可以使用差动类型。在这种情况下，可能需要一对位线用于支持读端口，而使用一根位线支持写端口。图8h例示的存储器有一个读端口和两个写端口(1R2W)。图8i中显示了一个很有意思的例子，它是一个采用了本发明的双端口存储器，该存储器的两个端口均有垂直的数据通路。该设备支持按行输出列和按列输出行这两种存储器操作。

除了在速度、功耗以及面积等方面的大幅度提高之外，采用了本发明的存储器产品还具有另外一些优势。在比例划分均匀的多层结构中，通过使用B选通方式，采用了本发明的静态存储器设备在底层总是具有极低的位线负荷。即使总存储非常大也无需使用小信号差动读出。对于采用了本发明的静态存储器而言，可以使用诸如反相器等简单的逻辑电路作为读出电路。存储器设备将工作在逻辑信号电压，这样就大幅度地降低了它的噪声灵敏度。SBLW机制不但把位线数目降低了50％，而且有助于提高设备的稳定性。已有技术静态存储器只能通过调整晶体管容量来达到读干扰和写稳定性要求。因此，现有的静态存储器对制造中的波动较为敏感。SBLW机制使用电压控制读干扰和写稳定性问题。与控制制造参数相比，这种机制要远为容易。这样，所生产出的存储器产品的可靠性就得到了大幅度的提高。通过这种方式设计出来的存储器，没有敏感的电路元件，没有竞争状态，并且也无需使用诸如计时器等复杂的控制机制。因此，采用了本项发明的静态存储器模块与现有技术寄存器堆技术一样快、也一样健壮，同时其面积小于现有技术6T静态存储器设备。

使用了这样的存储器作为嵌入式存储器，则无需再把存储阵列看成一个不可分割的单位。图9例示了一个集成电路，其中的嵌入式存储模块采用了本发明技术。存储器模块按照本发明的结构组织，如图9下部的放大部分905所示。与图3所示的现有技术存储模块301、309不同，采用了本发明的存储模块具有极好的噪声耐量，在平面图中，它可以将逻辑电路903与存储组件901混合。逻辑电路903可以在不同的层次上与多层存储器交互以获得优良的性能。逻辑电路也能够使用驱动器907连接到存储器数据通路，以此机制实现与集成电路中其它模块之间的通信。逻辑信号还能够穿过存储模块到达其它电路。存储模块再也不是通信中的障碍了。存储器和逻辑电路的摆放和信号连接可由“摆放和画线”CAD工具自动优化，其方法与已有“摆放和画线”工具相同。

虽然此处图示并且阐述了一些有关本发明的特定实例，但是业界人士知道可以有许多改变与修正。因此，可将本申请案的权利要求解释成涵盖在本发明原始精神与领域下的所有改变与修正。

Claims

1.一个包含复数个存储块MB(i)的存储器设备，其中i＝1，2，3，...N，N为正整数；每一个存储块又由复数个存储单元组成，其中：

每一个所述存储块均包含复数个字线WL(i，j)和位线BL(i，k)，用于访问所述存储单元，此处j＝1，2，3...J，k＝1，2，3...K，J和K均为正整数。并且

所述存储器设备还包含有复数个读出设备WS(k)，k＝1，2，3，...K，连接各个WS(k)以便能够检测各个存储块MB(i)中的位线BL(i，k)上存储单元中储存的数据。

2.权利要求1中所述存储器设备还包括：

复数个字线区块选通线WBS(i)，i＝1，2，3，...，N，每一条选通线连接到一个所述存储块MB(i)，i＝1，2，3，...，N，用于选择性地激活存储块MB(Is)中的所述字线WS(Is，j)，其中Is为一个小于或者等于N的正整数。

3.权利要求1中所述存储器设备还包括：

复数个区块选通开关BSS(i)，i＝1，2，3，...，N。每个开关均连接所述位线B(i，k)和所述读出设备WS(i，k)，用于感应来自于所选存储块中位线B(Is，k)的区块选通激活信号，此处k＝1，2，3，...K，其中Is为一个小于或者等于N的正整数。

4.权利要求1中所述存储器设备还包括：

复数个一级组位线GBL1(k)，任何一个所述位线BL(i，k)都连接到相应的一级组位线6BL1(k)，其中i＝1，2，3，...，N，k＝1，2，3，...K。

5.权利要求4中所述存储器设备还包括：

(M-1)级别的组位线，由GBL(m，k)表示，其中m＝2，3，4，...M，k＝1，2，3，...K，并且M是一个大于或者等于2的正整数。所述各个一级组位线GBL1(k)被连接到一个相应的组位线GBL(m，k)。

6.权利要求4中所述存储器设备还包括：

7.权利要求5中所述存储器设备还包括：

复数个区块选通开关BSS(i)，i＝1，2，3，...，N。每个开关均连接所述第M级组位线GBL(M，k)和所述读出设备WS(i，k)，用于感应来自于所选存储块MB(Is)中位线B(Is，k)的区块选通激活信号，此处k＝1，2，3，...K，其中Is为一个小于或者等于N的正整数。

8.权利要求1中的存储器设备：

所述复数个存储单元中的任何一个都是动态随机存储(DRAM)单元。

9.权利要求1中的存储器设备：

所述复数个存储单元中的任何一个都是静态随机存储(SRAM)单元。

10.权利要求1中的存储器设备：

所述复数个存储单元中的任何一个都是可擦除可编程只读存储(EPROM)单元。

11.权利要求1中的存储器设备：

所述复数个存储单元中的任何一个都是磁随机存储(MRAM)单元。

12.半导体存储阵列由复数个存储单元组成。其中，所述每一个存储单元都被连接到一条位线和一条字线，用于从所述存储单元中读出或者向其写入数据信号。此处的存储阵列还包括：

一个电源，用于提供存储单元高低电压。

读电压和写电压表示将与所述高低电压相关的读和写电压加载到字线上，从而分别从所述存储单元读出或者向其写入所述数据信号。其中所述的读电压与写电压不同。

13.权利要求12中的半导体存储阵列：

此处所述电源将维持存储单元的高低电压，所述写电压和读电压分别表示将较高的写电压或者较低的读电压加载到所述的字线上。

14.权利要求12中的半导体存储阵列：

所述写电压和所述读电压表示将同一电压加载到所述字线上，其目的是写入或者读出所述数据信号。当所述写电压将所述写电压加载到所述字线上时，所述电源将受控以在写周期中提供较低的高电压。

15.权利要求12中的半导体存储阵列：

所述写电压和所述读电压表示将同一电压加载到所述字线上，其目的是写入或者读出所述数据信号。当所述写电压将所述写电压加载到所述字线上时，所述电源将受控以在写周期中提供较高的低电压。

16.权利要求12中的半导体存储阵列：

所述写电压和所述读电压表示将同一电压加载到所述字线上，其目的是写入或者读出所述数据信号。当所述读电压将所述读电压加载到所述字线上时，所述电源将受控以在读周期中提供较高的高电压。

17.权利要求12中的半导体存储阵列：

所述写电压和所述读电压表示将同一电压加载到所述字线上，其目的是写入或者读出所述数据信号。当所述读电压将所述读电压加载到所述字线上时，所述电源将受控以在读周期中提供较低的低电压。

18.权利要求12中的半导体存储阵列：

任何一个所述存储单元均连接有一根单独的位线。该位线用于将一个高电压或者低电压的数据位写入所述存储单元。

19.权利要求12中的半导体存储阵列：

任何一个所述存储单元均连接有一根单独的位线，据此从所述存储单元中读出或者向其写入一个数据位。

20.一个五晶体管静态随机存储(SRAM)单元包括：

四个晶体管连接为背对背的反相器，在此形成一个可存储一位数据的静态锁存器；并且

第五个晶体管将所述静态锁存器与一根字线和一根位线连接，通过所述单位线执行单端口读写操作。

21.一个六晶体管双端口静态随机存储(SRAM)单元包括：

四个晶体管连接为背对背的反相器，在此形成一个可存储一位数据的静态锁存器；

第五个晶体管将所述静态锁存器与第一根字线和第一根位线连接，通过所述第一根位线执行第一个端口的读写操作；并且

第六个晶体管将所述静态锁存器与第二根字线和第二根位线连接，通过所述第二根位线执行第二个端口的读写操作。

22.一个八晶体管四端口静态随机存储(SRAM)单元包括：

第五个晶体管将所述静态锁存器与第一根字线和第一根位线连接，通过所述第一根位线执行第一个端口的读写操作；

第六个晶体管将所述静态锁存器与第二根字线和第二根位线连接，通过所述第二根位线执行第二个端口的读写操作；

第七个晶体管将所述静态锁存器与第三根字线和第三根位线连接，通过所述第三根位线执行第三个端口的读写操作；

第八个晶体管将所述静态锁存器与第四根字线和第四根位线连接，通过所述第四根位线执行第四个端口的读写操作；

23.一个三晶体管双电阻(3T2R)静态随机存储(SRAM)单元包括：

两个晶体管和两个电阻连接为背对背的反相器，在此形成一个可存储一位数据的静态锁存器；并且

第三个晶体管将所述静态锁存器与一根字线和一根位线连接，通过所述单位线执行单端口读写操作。

24.一个五晶体管静态随机存储(SRAM)单元包括：

四个NMOS晶体管连接为背对背的反相器，在此形成一个可存储一位数据的静态锁存器；并且

第五个NMOS晶体管将所述静态锁存器与一根字线和一根位线连接，通过所述单根位线执行单端口读写操作。

25.一个四晶体管双电阻(4T2R)双端口静态随机存储(SRAM)单元包括：

两个晶体管和两个电阻连接为反相器，在此形成一个可存储一位数据的静态锁存器；

第三个晶体管将所述静态锁存器与第一根字线和第一根位线连接，通过所述第一根位线执行第一个端口的读写操作；并且

第四个晶体管将所述静态锁存器与第二根字线和第二根位线连接，通过所述第二根位线执行第二个端口的读写操作。

26.在权利要求21中的六晶体管双端口静态随机存储(SRAM)单元：

所述六晶体管为NMOS晶体管。

27.在权利要求21中的六晶体管双端口静态随机存储(SRAM)单元：

所述第五个晶体管将所述静态锁存器与所述第一根字线和所述第一根位线连接，通过所述第一根位线执行所述第一个端口的读写操作；

第六个晶体管将所述静态锁存器与所述第二根字线和所述第二根位线连接，通过所述第二根位线执所述行第二个端口的读写操作；并且

所述第一位线和第二位线被连接到一个单独的读端口，以使用所述第一和第二位线执行读操作。

28.在权利要求21中的六晶体管双端口静态随机存储(SRAM)单元：

所述第一和第二字线以及所述第一和第二位线被组织为第一对字线和位线基本沿第一个方向布置，第二对字线和位线基本沿第二个方向布置。

29.一个半导体存储阵列包含复数个存储单元。其中每一个所述存储单元都被连接到一条位线和一条字线以能够从所述存储单元读出或者向其写入一个数据信号。所述存储阵列还包括：

电源，用于提供存储单元高低电压；

读电压和写电压表示将与所述高低电压相关的读和写电压加载到字线上，从而分别从所述存储单元读出或者向其写入所述数据信号。其中所述的读电压与写电压不同；并且

任何所述位线均被连接到一个单独的读出电路上，该电路以逻辑信号读出电压运行，这样存储器信号读取就不会受到逻辑电路噪声的干扰。

30.权利声明30中的半导体存储器阵列：

所述信号读出电路包含一个反相器。

31.集成电路包括：

一个存储阵列，包括复数个存储单元，其中每一个所述存储单元都被连接到一条位线和一条字线以能够从所述存储单元读出或者向其写入一个数据信号；

任何所述位线均被连接到一个单独的读出电路上，该电路以逻辑信号读出电压运行，这样存储器信号读取就不会受到逻辑电路噪声的干扰；

紧邻所述存储阵列布置有一个逻辑电路阵列。

32.一个存储器设备包含复数个存储阵列组的分层结构。其中每一个所述阵列组至少有一个存储阵列，每个存储阵列包含复数个存储单元，其中：

存储单元C(i，j)映射到相应的存储阵列A(i+1，k)，这里i＝1，2，3，...N，其中N是一个正整数，表示所述层次级别的编号，这里j＝1，2，3，...M，其中M是一个正数，表示所述存储阵列组的第i层次级别中的、位于所述存储阵列的所述存储单元编号，k＝1，2，3，...M，这样，任何一个位于所述第i层次级别中的所述存储单元(i，j)均被映射到相应的存储阵列A(i+1，k)，该阵列是位于第i+1层次级别上所述存储阵列组中的一个存储阵列。

33.一个半导体存储器阵列，包含复数个存储单元。其中每一个所述存储单元均被连接到一条位线和一条字线，以能够从所述存储单元读出或者向其写入数据信号。所述存储阵列还包括：

一个电源，用于提供分别由CVss和CVdd表示的存储单元高低电压；以及

一个读/写阻抗调整电路，连接在所述电源和所述存储单元之间，用于调整所述读/写阻抗调整电路的阻抗，以便在读和写周期内提供不同的所述CVss和CVdd电压。

34.权利要求2中的半导体存储器阵列还包括：

一个读/写电压电路，用于在读和写周期内为连接到所述存储单元的所述字线提供单一的读/写字线激活电压。

35.权利要求1中的半导体存储器阵列，其中：

所述读/写阻抗电路，由写使能信号控制，用于调整所述阻抗，以便在读周期内产生较低的CVss，并且在写周期内产生较高的CVss。

36.权利要求2中的半导体存储器阵列还包括：

37.权利要求1中的半导体存储器阵列，其中：

所述读/写阻抗电路，由写使能信号控制，用于调整所述阻抗，以便在读周期内产生较高的CVdd，并且在写周期内产生较低的CVdd。

38.权利要求5中的半导体存储器阵列还包括：

39.权利要求1中的半导体存储器阵列还包括：

一个读电压电路和一个写电压电路，用于向所述字线加载两个不同的电压，以便向所述存储单元写入或者从中读出所述数据信号。

40.权利要求1中的半导体存储器阵列，其中：

每一个所述存储单元均分别连接有一条位线，用于向所述存储单元写入一个高电压或者低电压数据位。

41.权利要求1中的半导体存储器阵列，其中：

每一个所述存储单元均分别连接有一条位线，分别用于从所述存储单元读出以及向其写入一个数据位。

42.一个五晶体管静态随机存储器(SRAM)，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

第五个晶体管将所述静态锁存器与一根字线和一根位线连接，通过所述单根位线执行单端口读写操作；并且

43.一个六晶体管双端口静态随机存储(SRAM)单元，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

第六个晶体管将所述静态锁存器与第二根字线和第二根位线连接，通过所述第二根位线执行第二个端口的读写操作；并且

44.一个八晶体管四端口静态随机存储(SRAM)单元，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

第八个晶体管将所述静态锁存器与第四根字线和第四根位线连接，通过所述第四根位线执行第四个端口的读写操作；并且

45.一个三晶体管双电阻(3T2R)静态随机存储(SRAM)单元，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

46.一个五晶体管静态随机存储(SRAM)单元，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

47.一个四晶体管双电阻(4T2R)双端口静态随机存储(SRAM)单元，连接到一个电源以提供分别由CVss和CVdd表示的存储单元高低电压，包括：

48.权利要求12中的六晶体管双端口静态随机存储(SRAM)单元，其中：

所述六个晶体管为NMOS晶体管。

49.权利要求12中的六晶体管双端口静态随机存储(SRAM)单元，其中：

所述第六个晶体管将所述静态锁存器与所述第二根字线和所述第二根位线连接，通过所述第二根位线执行所述第二个端口的读写操作；并且

所述第一根位线和第二根位线被连接到一个单独的读端口，以使用所述第一根和第二根位线执行读操作。

50.权利要求12中的六晶体管双端口静态随机存储(SRAM)单元，其中：

所述第一根和第二根字线以及所述第一根和第二根位线被组织为第一对字线和位线基本沿第一个方向走线，第二对字线和位线基本沿第二个方向走线。

51.一个半导体存储器阵列，包含复数个存储单元。其中各个所述存储单元均分别被连接到一条位线和一条字线以分别从所述存储单元读出或者向其写入一个数据信号。所述存储器阵列还包括：

一个电源，用于提供分别由CVss和CVdd表示的存储单元高低电压；

各条所述位线均被连接到一个信号读出电路，该电路可在逻辑信号读出电平下运行，这样存储器信号读取就不会受到逻辑电路噪声的干扰。

52.权利声明20中的半导体存储器阵列，其中：

所述信号读出电路包含一个反相器。

53.权利声明20中的半导体存储器阵列还包括：

一个读电压电路和一个写电压电路，用于将与所述高低电压相关的读和写电压加载到所述字线，从而分别从所述存储单元读出或者向其写入所述数据信号；并且

54.集成电路(IC)包括：

一个存储器阵列，包括复数个存储单元，其中每一个所述存储单元均被连接到一条位线和一条字线，以便从所述存储单元读出或者向其写入一个数据信号；

一个电源，用于向各个所述存储单元提供分别由CVss和CVdd表示的存储单元高低电压；并且所述电源用于在读写周期内提供不同的所述CVss和CVdd电压；

任何所述位线均被连接到一个信号读出电路，该电路可在逻辑信号读出电平下运行，这样存储器信号读取就不会受到逻辑电路噪声的干扰；

紧邻所述存储器阵列布置有一个逻辑电路阵列。