JP2000222883A - カラム多重化を伴う連想記憶装置ア―キテクチャ - Google Patents
カラム多重化を伴う連想記憶装置ア―キテクチャInfo
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Abstract
(57)【要約】 （修正有）
【課題】 カラム多重化を使用し、レイアウトをより効
率化すると共にビット線負荷を低減する連想記憶装置を
提供する。 【解決手段】 カラムを２：１に多重化することによ
り、従来は垂直に隣接していたセルの各対を、一対の水
平に隣接するセルとして再構成する。これにより、行の
数が２分の１に減少するので、ビット線負荷も減少す
る。さらに、セル配列中の探索データ線の共有によっ
て、カラム・サポート回路が２カラムのピッチ内にレイ
アウトされ、さらに、カラム復号器を使用してセンス増
幅器の数を半分にし、回路のレイアウト・サイズが減少
する。
率化すると共にビット線負荷を低減する連想記憶装置を
提供する。 【解決手段】 カラムを２：１に多重化することによ
り、従来は垂直に隣接していたセルの各対を、一対の水
平に隣接するセルとして再構成する。これにより、行の
数が２分の１に減少するので、ビット線負荷も減少す
る。さらに、セル配列中の探索データ線の共有によっ
て、カラム・サポート回路が２カラムのピッチ内にレイ
アウトされ、さらに、カラム復号器を使用してセンス増
幅器の数を半分にし、回路のレイアウト・サイズが減少
する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ・メ
モリ・アーキテクチャに関し、特に連想記憶装置のアー
キテクチャに関する。
モリ・アーキテクチャに関し、特に連想記憶装置のアー
キテクチャに関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】連
想記憶装置（ＣＡＭ）は、標準ＲＡＭのように書き込み
および読み出しできるが、特定の内容を探索することも
できる特殊な種類のランダムアクセス・メモリ（ＲＡ
Ｍ）である。すなわち、ＣＡＭメモリはデータ値の特定
の列（ｓｔｒｉｎｇ）を有する１組の連続ＣＡＭセルを
探索できる。通常、探索列のサイズはＣＡＭメモリの語
長に対応し、探索は全てのデータ語で平行して行われ、
列が発見されれば、その列が存在するＣＡＭ語のアドレ
スを出力する。通常のＣＡＭの設計では、列が２つかそ
れ以上のＣＡＭ語に存在する場合、探索によってそれら
の１つだけ（例えば、最も低いアドレスを有するもの）
が特定される。
想記憶装置（ＣＡＭ）は、標準ＲＡＭのように書き込み
および読み出しできるが、特定の内容を探索することも
できる特殊な種類のランダムアクセス・メモリ（ＲＡ
Ｍ）である。すなわち、ＣＡＭメモリはデータ値の特定
の列（ｓｔｒｉｎｇ）を有する１組の連続ＣＡＭセルを
探索できる。通常、探索列のサイズはＣＡＭメモリの語
長に対応し、探索は全てのデータ語で平行して行われ、
列が発見されれば、その列が存在するＣＡＭ語のアドレ
スを出力する。通常のＣＡＭの設計では、列が２つかそ
れ以上のＣＡＭ語に存在する場合、探索によってそれら
の１つだけ（例えば、最も低いアドレスを有するもの）
が特定される。
【０００３】図１は、１０２４の７２ビット・データ語
をサポートする従来技術のＣＡＭメモリ１００のレイア
ウトの概略図を示す。ＣＡＭメモリ１００は、ＣＡＭセ
ル１０２の７２カラムと１０２４行の二次元配列からな
る。配列中のセルの各カラムについて、ＣＡＭメモリ１
００はまた１組のカラム・サポート回路１０４を有す
る。類似的に、配列中のセルの各行について、ＣＡＭメ
モリ１００は１組の行サポート回路１０６を有する。当
業技術分野に熟練した者には、カラムおよび行サポート
回路には、センス増幅器、入力ラッチ、出力ドライバお
よび、セルの配列にアクセスするために必要なその他の
構成要素が含まれることを理解することができるだろ
う。
をサポートする従来技術のＣＡＭメモリ１００のレイア
ウトの概略図を示す。ＣＡＭメモリ１００は、ＣＡＭセ
ル１０２の７２カラムと１０２４行の二次元配列からな
る。配列中のセルの各カラムについて、ＣＡＭメモリ１
００はまた１組のカラム・サポート回路１０４を有す
る。類似的に、配列中のセルの各行について、ＣＡＭメ
モリ１００は１組の行サポート回路１０６を有する。当
業技術分野に熟練した者には、カラムおよび行サポート
回路には、センス増幅器、入力ラッチ、出力ドライバお
よび、セルの配列にアクセスするために必要なその他の
構成要素が含まれることを理解することができるだろ
う。
【０００４】図２は、図１のＣＡＭメモリ１００のセル
・アーキテクチャの概略図を示す。すなわち、図２は、
図１のＣＡＭメモリ１００の配列のカラムの１つから２
つの垂直に隣接するＣＡＭセル１０２を示す。各ＣＡＭ
セルは、２つがラッチ要素として交差結合され、２つが
読み出しおよび書き込みのためトランジスタにアクセス
する６つのトランジスタを有する従来のスタティックＲ
ＡＭ（ＳＲＡＭ）コア・セル２０２を備えている。各Ｃ
ＡＭセルはまた、４つの追加素子（例えば、ｎ−ＦＥ
Ｔ）を備えるＸＯＲ論理回路２０４を有し、内容探索機
能をサポートする。
・アーキテクチャの概略図を示す。すなわち、図２は、
図１のＣＡＭメモリ１００の配列のカラムの１つから２
つの垂直に隣接するＣＡＭセル１０２を示す。各ＣＡＭ
セルは、２つがラッチ要素として交差結合され、２つが
読み出しおよび書き込みのためトランジスタにアクセス
する６つのトランジスタを有する従来のスタティックＲ
ＡＭ（ＳＲＡＭ）コア・セル２０２を備えている。各Ｃ
ＡＭセルはまた、４つの追加素子（例えば、ｎ−ＦＥ
Ｔ）を備えるＸＯＲ論理回路２０４を有し、内容探索機
能をサポートする。
【０００５】各個別セル１０２へのアクセスは、対応す
る語線ＷＬ、一致線ＭＬ、真および補数ビット線ＢＬＴ
およびＢＬＣ、および真および補数探索データ線ＭＴお
よびＭＣによって提供されるが、ここで各線は、個々の
設計によって、プリチャージ・ハイでアクティブ・ロー
であるか、またはプリチャージ・ローでアクティブ・ハ
イであるかの何れかである。図１および図２に示される
ように、各水平語線ＷＬと各一致線ＭＬは対応する行の
全てのセルによって共有される。同様に、各垂直ビット
線ＢＬＴ／ＢＬＣと各探索データ線ＭＴ／ＭＣは対応す
るカラムの全てのセルによって共有される。
る語線ＷＬ、一致線ＭＬ、真および補数ビット線ＢＬＴ
およびＢＬＣ、および真および補数探索データ線ＭＴお
よびＭＣによって提供されるが、ここで各線は、個々の
設計によって、プリチャージ・ハイでアクティブ・ロー
であるか、またはプリチャージ・ローでアクティブ・ハ
イであるかの何れかである。図１および図２に示される
ように、各水平語線ＷＬと各一致線ＭＬは対応する行の
全てのセルによって共有される。同様に、各垂直ビット
線ＢＬＴ／ＢＬＣと各探索データ線ＭＴ／ＭＣは対応す
るカラムの全てのセルによって共有される。
【０００６】データ・ビットは、適当な行に対応する語
線ＷＬを起動し、各カラムについて適当なビット線ＢＬ
ＴまたはＢＬＣをパルスすることで、語の個別セルに平
行して書き込まれる。ビット線ＢＬＴをパルスすること
で対応するセルに１が保存され、ビット線ＢＬＣをパル
スすることで０が保存される。
線ＷＬを起動し、各カラムについて適当なビット線ＢＬ
ＴまたはＢＬＣをパルスすることで、語の個別セルに平
行して書き込まれる。ビット線ＢＬＴをパルスすること
で対応するセルに１が保存され、ビット線ＢＬＣをパル
スすることで０が保存される。
【０００７】同様に、データ・ビットは、適当な行に対
応する語線ＷＬを起動することで語の個別セルから平行
して読み出される。次にその行の各セルは、セルに保存
された値によって、ＢＬＴビット線かまたはＢＬＣビッ
ト線の何れかをドライブする。保存されたビット値が１
である場合、セルはＢＬＴビット線をドライブする。そ
うでない場合、セルはＢＬＣビット線をドライブし、保
存されたビット値が０であることを示す。
応する語線ＷＬを起動することで語の個別セルから平行
して読み出される。次にその行の各セルは、セルに保存
された値によって、ＢＬＴビット線かまたはＢＬＣビッ
ト線の何れかをドライブする。保存されたビット値が１
である場合、セルはＢＬＴビット線をドライブする。そ
うでない場合、セルはＢＬＣビット線をドライブし、保
存されたビット値が０であることを示す。
【０００８】内容探索は、一致線ＭＬと探索データ線Ｍ
ＴおよびＭＣを使用して達成される。すなわち、１つの
探索データ線は、探索列中の対応するデータ・ビットに
よって配列中の各カラムについてアクティブにドライブ
される。探索列中の対応するデータ・ビットが１である
場合、真探索データ線ＭＴがドライブされる。そうでな
い場合、補数探索データ線ＭＣがドライブされ、０のデ
ータ・ビットに対応する。語中の何らかのセルがその探
索入力ビットと一致しない場合、対応する一致線ＭＬ
は、その語について一致が存在しないことを示す。しか
し、探索列中の各ビットが配列の個々の行の各対応する
ビットに一致するならば、対応する一致線ＭＬは、その
語について一致が発見されたことを示す。個々の設計に
よって、各一致線のプリチャージ状態は一致状態または
不一致状態の何れかに対応する。どちらの場合でも、各
一致線が必要に応じてドライブされ、その語に関する適
当な探索結果を示す。
ＴおよびＭＣを使用して達成される。すなわち、１つの
探索データ線は、探索列中の対応するデータ・ビットに
よって配列中の各カラムについてアクティブにドライブ
される。探索列中の対応するデータ・ビットが１である
場合、真探索データ線ＭＴがドライブされる。そうでな
い場合、補数探索データ線ＭＣがドライブされ、０のデ
ータ・ビットに対応する。語中の何らかのセルがその探
索入力ビットと一致しない場合、対応する一致線ＭＬ
は、その語について一致が存在しないことを示す。しか
し、探索列中の各ビットが配列の個々の行の各対応する
ビットに一致するならば、対応する一致線ＭＬは、その
語について一致が発見されたことを示す。個々の設計に
よって、各一致線のプリチャージ状態は一致状態または
不一致状態の何れかに対応する。どちらの場合でも、各
一致線が必要に応じてドライブされ、その語に関する適
当な探索結果を示す。
【０００９】図１に示されるように、ＣＡＭメモリ１０
０は、ＣＡＭセル１０２の各行については２つの水平な
線（すなわち、語線ＷＬと一致線ＭＬ）を必要とするだ
けだが、配列中のＣＡＭセル１０２の各カラムについて
は４つの垂直な線（すなわち、ビット線ＢＬＴおよびＢ
ＬＣと探索データ線ＭＴおよびＭＣ）を必要とする。図
１に示されるように、４つの異なった垂直線についてカ
ラム・サポート回路を提供し、そのカラム・サポート回
路のレイアウトのピッチをセルのピッチと一致させるた
めには、レイアウト範囲の高さは通常比較的大きくなけ
ればならない。利用可能なピッチが狭いため、このカラ
ム・サポート回路のレイアウトは比較的非効率的にな
る。
０は、ＣＡＭセル１０２の各行については２つの水平な
線（すなわち、語線ＷＬと一致線ＭＬ）を必要とするだ
けだが、配列中のＣＡＭセル１０２の各カラムについて
は４つの垂直な線（すなわち、ビット線ＢＬＴおよびＢ
ＬＣと探索データ線ＭＴおよびＭＣ）を必要とする。図
１に示されるように、４つの異なった垂直線についてカ
ラム・サポート回路を提供し、そのカラム・サポート回
路のレイアウトのピッチをセルのピッチと一致させるた
めには、レイアウト範囲の高さは通常比較的大きくなけ
ればならない。利用可能なピッチが狭いため、このカラ
ム・サポート回路のレイアウトは比較的非効率的にな
る。
【００１０】図１および図２のＣＡＭメモリ１００のよ
うな従来のＣＡＭアーキテクチャにまつわるもう１つの
問題はビット線負荷に関する。ＣＡＭメモリ素子中の各
行は個別セルからのデータビットの読み出しおよびそこ
への書き込みのために使用されるビット線にキャパシタ
ンスと抵抗をもたらすが、これはインピーダンスを増大
し、ひいてはそのデータ・アクセスの速度を低下させ
る。ＣＡＭメモリが、ＣＡＭメモリ１００の１０２４語
といった比較的大きな数の語を有する場合、こうした全
てのインピーダンスに起因するビット線負荷が、容認で
きないほど低いＣＡＭ性能に帰結することがある。用途
によっては、ＣＡＭ性能の要求によってＣＡＭセル配列
のサイズが１０２４行未満（例えば、最大５１２行）に
制限されることがある。その結果、ＣＡＭメモリのサイ
ズが、サポートされる語の数によって、その用途につい
て制限される。
うな従来のＣＡＭアーキテクチャにまつわるもう１つの
問題はビット線負荷に関する。ＣＡＭメモリ素子中の各
行は個別セルからのデータビットの読み出しおよびそこ
への書き込みのために使用されるビット線にキャパシタ
ンスと抵抗をもたらすが、これはインピーダンスを増大
し、ひいてはそのデータ・アクセスの速度を低下させ
る。ＣＡＭメモリが、ＣＡＭメモリ１００の１０２４語
といった比較的大きな数の語を有する場合、こうした全
てのインピーダンスに起因するビット線負荷が、容認で
きないほど低いＣＡＭ性能に帰結することがある。用途
によっては、ＣＡＭ性能の要求によってＣＡＭセル配列
のサイズが１０２４行未満（例えば、最大５１２行）に
制限されることがある。その結果、ＣＡＭメモリのサイ
ズが、サポートされる語の数によって、その用途につい
て制限される。
【００１１】
【課題を解決するための手段】本発明は、改善されたア
ーキテクチャを有する連想記憶装置（ＣＡＭ）に関す
る。特に、本発明のＣＡＭメモリはカラム多重化を使用
し、より効率的なレイアウトと低減されたビット線負荷
の両方を提供する。その結果、本発明のＣＡＭメモリ
は、同じ量のデータをサポートする同等の従来技術ＣＡ
Ｍメモリより、小さなレイアウト・サイズと良好な性能
の両方を有する。
ーキテクチャを有する連想記憶装置（ＣＡＭ）に関す
る。特に、本発明のＣＡＭメモリはカラム多重化を使用
し、より効率的なレイアウトと低減されたビット線負荷
の両方を提供する。その結果、本発明のＣＡＭメモリ
は、同じ量のデータをサポートする同等の従来技術ＣＡ
Ｍメモリより、小さなレイアウト・サイズと良好な性能
の両方を有する。
【００１２】１つの実施形態では、本発明はＣＡＭを有
する集積回路であって、このＣＡＭは、（ａ）ｋが１よ
り大きい整数である場合、配列を通るビットスライスが
配列のｋ個のカラムに対応し、配列の各行がｋ個の語に
対応するようにカラム多重化を使用して構成されたＣＡ
Ｍセルの配列と、（ｂ）配列中の各行に関する１組の行
サポート回路と、（ｃ）配列中の各ｋ個のカラムに関す
る１組のカラム・サポート回路とを備えている。好適実
施形態では、ｋは２であり、ＣＡＭセルの配列は２：１
カラム多重化を使用して構成される。
する集積回路であって、このＣＡＭは、（ａ）ｋが１よ
り大きい整数である場合、配列を通るビットスライスが
配列のｋ個のカラムに対応し、配列の各行がｋ個の語に
対応するようにカラム多重化を使用して構成されたＣＡ
Ｍセルの配列と、（ｂ）配列中の各行に関する１組の行
サポート回路と、（ｃ）配列中の各ｋ個のカラムに関す
る１組のカラム・サポート回路とを備えている。好適実
施形態では、ｋは２であり、ＣＡＭセルの配列は２：１
カラム多重化を使用して構成される。
【００１３】
【発明の実施の形態】本発明の他の態様、特徴及び利点
は、後述の実施例、添付された特許請求の範囲及び図面
により、より一層明らかになるであろう。図３は、本発
明の１つの実施形態による、ＣＡＭメモリ３００のレイ
アウトの概略図を示す。図１のＣＡＭメモリと同様、Ｃ
ＡＭメモリ３００は１０２４の７２ビットデータ語をサ
ポートする。しかし、７２カラムと１０２４行のセルの
二次元配列を有するＣＡＭメモリ１００と異なって、Ｃ
ＡＭメモリ３００中のセル３０２の二次元配列は１４４
カラムと５１２だけの行を有する。この配列構成は２：
１カラム多重化を使用して達成されるが、そこではＣＡ
Ｍメモリ１００の垂直に積み重ねられたセルの各対が、
ＣＡＭメモリ３００では２つの水平に配置されたセルと
して再構成される。すなわち、配列の各ビットスライス
は、配列セルの２つの行を含むが、その配列は２つのデ
ータ語毎に１行のセルだけを有する。ＣＡＭメモリ１０
０中のセル配列がＮカラムとＥ行を有するとすれば、同
等のＣＡＭメモリ３００中のセル配列は２ＮカラムとＥ
／２行を有する。
は、後述の実施例、添付された特許請求の範囲及び図面
により、より一層明らかになるであろう。図３は、本発
明の１つの実施形態による、ＣＡＭメモリ３００のレイ
アウトの概略図を示す。図１のＣＡＭメモリと同様、Ｃ
ＡＭメモリ３００は１０２４の７２ビットデータ語をサ
ポートする。しかし、７２カラムと１０２４行のセルの
二次元配列を有するＣＡＭメモリ１００と異なって、Ｃ
ＡＭメモリ３００中のセル３０２の二次元配列は１４４
カラムと５１２だけの行を有する。この配列構成は２：
１カラム多重化を使用して達成されるが、そこではＣＡ
Ｍメモリ１００の垂直に積み重ねられたセルの各対が、
ＣＡＭメモリ３００では２つの水平に配置されたセルと
して再構成される。すなわち、配列の各ビットスライス
は、配列セルの２つの行を含むが、その配列は２つのデ
ータ語毎に１行のセルだけを有する。ＣＡＭメモリ１０
０中のセル配列がＮカラムとＥ行を有するとすれば、同
等のＣＡＭメモリ３００中のセル配列は２ＮカラムとＥ
／２行を有する。
【００１４】ＣＡＭメモリ１００の場合のように、配列
中のセルの各行について、ＣＡＭメモリ３００は１組の
行サポート回路３０６を有する。しかし、配列中のセル
のカラムの各対について、ＣＡＭメモリ３００は１組の
２カラム・サポート回路３０４を有する。これは、セル
配列中の各カラムについて異なった組の回路を有してい
たＣＡＭメモリ１００と異なっている。
中のセルの各行について、ＣＡＭメモリ３００は１組の
行サポート回路３０６を有する。しかし、配列中のセル
のカラムの各対について、ＣＡＭメモリ３００は１組の
２カラム・サポート回路３０４を有する。これは、セル
配列中の各カラムについて異なった組の回路を有してい
たＣＡＭメモリ１００と異なっている。
【００１５】図４は、図３のＣＡＭメモリ３００のセル
・アーキテクチャの概略図を示す。すなわち、図４は、
ＣＡＭメモリ３００の配列の１つの行から２つの水平に
隣接するＣＡＭセル３０２を示す。図４のＣＡＭセル
は、本発明の２：１カラム多重化によって再構成された
図２のＣＡＭセルに対応する。２：１カラム多重化の結
果、図４に示される２つのＣＡＭセルは、配列中のセル
の同じ行にあっても、ＣＡＭメモリ３００の２つの異な
ったデータ語に対応する。図２のＣＡＭセルの場合と同
様、各ＣＡＭセル３０２はデータの読み出しおよび書き
込み用に、従来の６トランジスタＳＲＡＭコア・セル４
０２を備えている。各ＣＡＭセル３０２はまた、４つの
追加素子（例えば、ｎ−ＦＥＴ）を備えるＸＯＲ論理回
路４０４を有し、内容探索機能をサポートする。
・アーキテクチャの概略図を示す。すなわち、図４は、
ＣＡＭメモリ３００の配列の１つの行から２つの水平に
隣接するＣＡＭセル３０２を示す。図４のＣＡＭセル
は、本発明の２：１カラム多重化によって再構成された
図２のＣＡＭセルに対応する。２：１カラム多重化の結
果、図４に示される２つのＣＡＭセルは、配列中のセル
の同じ行にあっても、ＣＡＭメモリ３００の２つの異な
ったデータ語に対応する。図２のＣＡＭセルの場合と同
様、各ＣＡＭセル３０２はデータの読み出しおよび書き
込み用に、従来の６トランジスタＳＲＡＭコア・セル４
０２を備えている。各ＣＡＭセル３０２はまた、４つの
追加素子（例えば、ｎ−ＦＥＴ）を備えるＸＯＲ論理回
路４０４を有し、内容探索機能をサポートする。
【００１６】図４に示されるように、水平に隣接するＣ
ＡＭセル３０２の各対へのアクセスは、語線ＷＬ、一致
線ＭＬ０およびＭＬ１、ビット線ＢＬＴ０、ＢＬＣ０、
ＢＬＴ１およびＢＬＣ１、局所探索データ線ＭＴおよび
ＭＣおよび大域探索データ線ＭＤＬＴおよびＭＤＬＣに
よって提供されるが、ここで各線は、個々の設計によっ
て、プリチャージ・ハイでアクティブ・ローであるか、
またはプリチャージ・ローでアクティブ・ハイであるか
の何れかである。水平な語線ＷＬおよび一致線ＭＬ０／
ＭＬ１は、対応する行中の各々および全ての対によって
共有されている。同様に、垂直なビット線ＢＬＴ０／Ｂ
ＬＣ０／ＢＬＴ１／ＢＬＣ１は対応するカラム中の各々
および全ての対によって共有されている。
ＡＭセル３０２の各対へのアクセスは、語線ＷＬ、一致
線ＭＬ０およびＭＬ１、ビット線ＢＬＴ０、ＢＬＣ０、
ＢＬＴ１およびＢＬＣ１、局所探索データ線ＭＴおよび
ＭＣおよび大域探索データ線ＭＤＬＴおよびＭＤＬＣに
よって提供されるが、ここで各線は、個々の設計によっ
て、プリチャージ・ハイでアクティブ・ローであるか、
またはプリチャージ・ローでアクティブ・ハイであるか
の何れかである。水平な語線ＷＬおよび一致線ＭＬ０／
ＭＬ１は、対応する行中の各々および全ての対によって
共有されている。同様に、垂直なビット線ＢＬＴ０／Ｂ
ＬＣ０／ＢＬＴ１／ＢＬＣ１は対応するカラム中の各々
および全ての対によって共有されている。
【００１７】データ・ビットは、適当な行に対応する語
線ＷＬを起動し、各カラムについて適当なビット線ＢＬ
Ｔ０／１またはＢＬＣ０／１をパルスすることで語の個
別セルに平行して書き込まれる。ビット線ＢＬＴ０／１
をパルスすることで対応するセルに１が保存され、ビッ
ト線ＢＬＣ０／１をパルスすることで０が保存される。
線ＷＬを起動し、各カラムについて適当なビット線ＢＬ
Ｔ０／１またはＢＬＣ０／１をパルスすることで語の個
別セルに平行して書き込まれる。ビット線ＢＬＴ０／１
をパルスすることで対応するセルに１が保存され、ビッ
ト線ＢＬＣ０／１をパルスすることで０が保存される。
【００１８】同様に、データビットは、適当な行に対応
する語線ＷＬを起動することで語の個別セルから平行し
て読み出される。次にその行中の各セルは、セルに保存
された値によって、ＢＬＴ０／１線またはＢＬＣ０／１
ビット線の何れかをドライブする。値が１の場合、セル
はＢＬＴ０／１ビット線をドライブする。そうでない場
合、セルはＢＬＣ０／１ビット線をドライブし、ビット
値が０であることを示す。
する語線ＷＬを起動することで語の個別セルから平行し
て読み出される。次にその行中の各セルは、セルに保存
された値によって、ＢＬＴ０／１線またはＢＬＣ０／１
ビット線の何れかをドライブする。値が１の場合、セル
はＢＬＴ０／１ビット線をドライブする。そうでない場
合、セルはＢＬＣ０／１ビット線をドライブし、ビット
値が０であることを示す。
【００１９】図５は、図３のＣＡＭメモリ３００中のセ
ルの２つの隣接カラム中のセルの対の間の局所および大
域探索データ線の共有を示す概略図を示す。図５に示さ
れるように、図４の場合のように、同じ語ビットに対応
するＣＡＭメモリ３００中のセルの隣接カラムの各対
は、セル３０２の２つかそれ以上の異なったブロック５
０２に分割される。各ブロックのセルは同じ局所探索デ
ータ線ＭＴおよびＭＣを共有し、それが今度は１対のバ
ッファ５０４を通じて大域探索データ線ＭＤＬＴおよび
ＭＤＬＣに接続される。わかりやすくするために、図３
および図４の語、一致およびビット線は図５では示され
ていない。
ルの２つの隣接カラム中のセルの対の間の局所および大
域探索データ線の共有を示す概略図を示す。図５に示さ
れるように、図４の場合のように、同じ語ビットに対応
するＣＡＭメモリ３００中のセルの隣接カラムの各対
は、セル３０２の２つかそれ以上の異なったブロック５
０２に分割される。各ブロックのセルは同じ局所探索デ
ータ線ＭＴおよびＭＣを共有し、それが今度は１対のバ
ッファ５０４を通じて大域探索データ線ＭＤＬＴおよび
ＭＤＬＣに接続される。わかりやすくするために、図３
および図４の語、一致およびビット線は図５では示され
ていない。
【００２０】水平に隣接するセルの各対の中の２つのセ
ルは、図４の場合のように、同じ局所探索データ線を共
有しているので、必要な垂直金属チャネルの数は、図２
の従来技術のセルと比較してセル毎に１つ減少する。こ
の余分な金属チャネルは、好適には、大域探索データ線
のために使用される。大域探索データ線ＭＤＬＴ／ＭＤ
ＬＣは配列を通じて垂直に通過する差動真／補数信号で
ある。配列を通じて周期的に（すなわち、図５の場合セ
ル・ブロック毎に１度）、Ｎ−ウェルおよび基板接点を
含むギャップ行が追加される。このギャップ行は垂直に
拡大してインバータを含み、大域探索データ線を局所探
索データ線ＭＴ／ＭＣにバッファし、それが各配列セル
に接続される。局所探索データ線ＭＴ／ＭＣは各配列セ
ルのＸＯＲ入力をドライブする差動真／補数信号であ
る。個々の設計によって、大域探索データ線がプリチャ
ージ・ハイでパルス・ローであれば局所探索データ線が
プリチャージ・ローでパルス・ハイであり、またはその
逆である。大域および局所探索データ線の使用によって
大域データ線の負荷が大きく低減され、ひいては内容探
索に関するＣＡＭの性能が改善される。
ルは、図４の場合のように、同じ局所探索データ線を共
有しているので、必要な垂直金属チャネルの数は、図２
の従来技術のセルと比較してセル毎に１つ減少する。こ
の余分な金属チャネルは、好適には、大域探索データ線
のために使用される。大域探索データ線ＭＤＬＴ／ＭＤ
ＬＣは配列を通じて垂直に通過する差動真／補数信号で
ある。配列を通じて周期的に（すなわち、図５の場合セ
ル・ブロック毎に１度）、Ｎ−ウェルおよび基板接点を
含むギャップ行が追加される。このギャップ行は垂直に
拡大してインバータを含み、大域探索データ線を局所探
索データ線ＭＴ／ＭＣにバッファし、それが各配列セル
に接続される。局所探索データ線ＭＴ／ＭＣは各配列セ
ルのＸＯＲ入力をドライブする差動真／補数信号であ
る。個々の設計によって、大域探索データ線がプリチャ
ージ・ハイでパルス・ローであれば局所探索データ線が
プリチャージ・ローでパルス・ハイであり、またはその
逆である。大域および局所探索データ線の使用によって
大域データ線の負荷が大きく低減され、ひいては内容探
索に関するＣＡＭの性能が改善される。
【００２１】再び図３および図４を参照すると、ＣＡＭ
メモリ３００に関する内容探索は、一致線ＭＬ０／ＭＬ
１、局所探索データ線ＭＴ／ＭＣおよび大域探索データ
線ＭＤＬＴ／ＭＤＬＣを使用して達成される。すなわ
ち、１つの大域探索データ線が配列中のカラムの各対に
ついてドライブされる。探索列中の対応するデータ・ビ
ットが１であれば、真の大域探索データ線ＭＤＬＴがド
ライブされる。そうでない場合、対応するデータ・ビッ
ト０について、補数大域探索データ線ＭＤＬＣがドライ
ブされる。大域探索データ線（ＭＤＬＴまたはＭＤＬ
Ｃ）をドライブすることで、図５のセルの各ブロックに
ついて対応する局所探索データ線（ＭＴまたはＭＣ）が
ドライブされる。
メモリ３００に関する内容探索は、一致線ＭＬ０／ＭＬ
１、局所探索データ線ＭＴ／ＭＣおよび大域探索データ
線ＭＤＬＴ／ＭＤＬＣを使用して達成される。すなわ
ち、１つの大域探索データ線が配列中のカラムの各対に
ついてドライブされる。探索列中の対応するデータ・ビ
ットが１であれば、真の大域探索データ線ＭＤＬＴがド
ライブされる。そうでない場合、対応するデータ・ビッ
ト０について、補数大域探索データ線ＭＤＬＣがドライ
ブされる。大域探索データ線（ＭＤＬＴまたはＭＤＬ
Ｃ）をドライブすることで、図５のセルの各ブロックに
ついて対応する局所探索データ線（ＭＴまたはＭＣ）が
ドライブされる。
【００２２】ＣＡＭメモリ３００中のセルの各行は、２
つの異なったデータ語に対応し、内容探索のため２つの
異なった一致線（ＭＬ０およびＭＬ１）を必要とするこ
とを想起されたい。すなわち、語中の何らかのセルがそ
の探索入力ビットに一致しない場合、対応する一致線
（ＭＬ０またはＭＬ１）は、その語について一致がない
ことを示す。しかし、探索列中の各ビットが配列の特定
の語中の各対応するビットに一致するならば、対応する
一致線（ＭＬ０またはＭＬ１）がドライブされ、その語
で一致が発見されたことを示す。一致線ＭＬ０は、セル
の行中の各々および全ての奇数番目のセルが対応する探
索ビットと一致する場合に、一致を示す。同様に、一致
線ＭＬ１は、セルの行中の各々および全ての偶数番目の
セルが対応する探索ビットと一致する場合一致を示す。
つの異なったデータ語に対応し、内容探索のため２つの
異なった一致線（ＭＬ０およびＭＬ１）を必要とするこ
とを想起されたい。すなわち、語中の何らかのセルがそ
の探索入力ビットに一致しない場合、対応する一致線
（ＭＬ０またはＭＬ１）は、その語について一致がない
ことを示す。しかし、探索列中の各ビットが配列の特定
の語中の各対応するビットに一致するならば、対応する
一致線（ＭＬ０またはＭＬ１）がドライブされ、その語
で一致が発見されたことを示す。一致線ＭＬ０は、セル
の行中の各々および全ての奇数番目のセルが対応する探
索ビットと一致する場合に、一致を示す。同様に、一致
線ＭＬ１は、セルの行中の各々および全ての偶数番目の
セルが対応する探索ビットと一致する場合一致を示す。
【００２３】図３に示されるように、ＣＡＭメモリ３０
０はＣＡＭセル３０２の各行について、３つの水平線
（すなわち、語線ＷＬおよび一致線ＭＬ０およびＭＬ
１）を有する。ＣＡＭセルの各行は２つのデータ語に対
応するが、これはＣＡＭメモリ３００が、データ語の各
対について４つの水平線を必要とする図１のＣＡＭメモ
リ１００と比較して、データ語の各対について水平線を
３つだけ有するということを意味する。さらに、ＣＡＭ
メモリ３００は、ＣＡＭセルのカラムの各対について８
つの垂直線を必要とするＣＡＭメモリ１００と比較し
て、ＣＡＭセル３０２のカラムの各対について６つの垂
直大域線（すなわち、ビット線ＢＬＴ０、ＢＬＣ０、Ｂ
ＬＴ１およびＢＬＣ１および大域探索データ線ＭＤＬＴ
およびＭＤＬＣ）を有する。ＣＡＭメモリ３００はま
た、各セルについて２つの局所データ線ＭＴおよびＭＣ
を有するが、それらはサポート回路まで延びる大域デー
タ線ではない。その結果、２カラム・サポート回路の各
組で必要とされる構成要素の数は、従来技術のＣＡＭメ
モリ１００の各２組のカラムサポート回路で必要とされ
る構成要素の数より小さい。
０はＣＡＭセル３０２の各行について、３つの水平線
（すなわち、語線ＷＬおよび一致線ＭＬ０およびＭＬ
１）を有する。ＣＡＭセルの各行は２つのデータ語に対
応するが、これはＣＡＭメモリ３００が、データ語の各
対について４つの水平線を必要とする図１のＣＡＭメモ
リ１００と比較して、データ語の各対について水平線を
３つだけ有するということを意味する。さらに、ＣＡＭ
メモリ３００は、ＣＡＭセルのカラムの各対について８
つの垂直線を必要とするＣＡＭメモリ１００と比較し
て、ＣＡＭセル３０２のカラムの各対について６つの垂
直大域線（すなわち、ビット線ＢＬＴ０、ＢＬＣ０、Ｂ
ＬＴ１およびＢＬＣ１および大域探索データ線ＭＤＬＴ
およびＭＤＬＣ）を有する。ＣＡＭメモリ３００はま
た、各セルについて２つの局所データ線ＭＴおよびＭＣ
を有するが、それらはサポート回路まで延びる大域デー
タ線ではない。その結果、２カラム・サポート回路の各
組で必要とされる構成要素の数は、従来技術のＣＡＭメ
モリ１００の各２組のカラムサポート回路で必要とされ
る構成要素の数より小さい。
【００２４】図６は、本発明の１つの実施形態による、
ＣＡＭメモリ３００中のセルのカラムの各対に関する２
カラム・サポート回路３０４のブロック図を示す。２カ
ラム・サポート回路３０４は、（ａ）書き込みデータを
受信し、ビット線ＢＬＴ０／ＢＬＣ０／ＢＬＴ１／ＢＬ
Ｃ１に沿って伝送する入力ラッチ６０２および書き込み
データ・ドライバ６０４、（ｂ）探索データを受信し、
大域探索データ線ＭＤＬＣおよびＭＤＬＴに沿って伝送
する入力ラッチ６０６および探索データ・ドライバ６０
８、並びに（ｃ）ビット線ＢＬＴ０／ＢＬＣ０／ＢＬＴ
１／ＢＬＣ１から読み出しデータを受信し出力データと
して伝送する２：１多重装置６１０、センス増幅器６１
２および出力ラッチ６１４を備えている。ＣＡＭメモリ
３００においてカラム復号器として動作する２：１多重
装置６１０の存在によって、カラム・サポート回路中の
センス増幅器の数がさらに２分の１に減少する。
ＣＡＭメモリ３００中のセルのカラムの各対に関する２
カラム・サポート回路３０４のブロック図を示す。２カ
ラム・サポート回路３０４は、（ａ）書き込みデータを
受信し、ビット線ＢＬＴ０／ＢＬＣ０／ＢＬＴ１／ＢＬ
Ｃ１に沿って伝送する入力ラッチ６０２および書き込み
データ・ドライバ６０４、（ｂ）探索データを受信し、
大域探索データ線ＭＤＬＣおよびＭＤＬＴに沿って伝送
する入力ラッチ６０６および探索データ・ドライバ６０
８、並びに（ｃ）ビット線ＢＬＴ０／ＢＬＣ０／ＢＬＴ
１／ＢＬＣ１から読み出しデータを受信し出力データと
して伝送する２：１多重装置６１０、センス増幅器６１
２および出力ラッチ６１４を備えている。ＣＡＭメモリ
３００においてカラム復号器として動作する２：１多重
装置６１０の存在によって、カラム・サポート回路中の
センス増幅器の数がさらに２分の１に減少する。
【００２５】以前の検討の結果、ＣＡＭメモリ３００の
行サポート回路の各組と、カラム・サポート回路の各組
で必要とされる構成要素の数は、ＣＡＭメモリ１００の
行およびカラム・サポート回路の同等の組で必要とされ
る構成要素の数より少なく、それによってサポート回路
の各組についてレイアウト・サイズが減少する。さら
に、ＣＡＭメモリ３００の２カラム・サポート回路のレ
イアウトはセルの２つのカラムのピッチに対応するの
で、カラム・サポート回路の各組の構成要素のより有効
なレイアウトが可能になる。本発明における水平に隣接
するセルの対の間の探索データ入力のより良好なエッジ
接点の共有のため、セル配列自体のサイズも、従来技術
の２つの垂直に隣接するセルの間の探索データ入力の構
成と比較して、少なくとも２０％減少する。
行サポート回路の各組と、カラム・サポート回路の各組
で必要とされる構成要素の数は、ＣＡＭメモリ１００の
行およびカラム・サポート回路の同等の組で必要とされ
る構成要素の数より少なく、それによってサポート回路
の各組についてレイアウト・サイズが減少する。さら
に、ＣＡＭメモリ３００の２カラム・サポート回路のレ
イアウトはセルの２つのカラムのピッチに対応するの
で、カラム・サポート回路の各組の構成要素のより有効
なレイアウトが可能になる。本発明における水平に隣接
するセルの対の間の探索データ入力のより良好なエッジ
接点の共有のため、セル配列自体のサイズも、従来技術
の２つの垂直に隣接するセルの間の探索データ入力の構
成と比較して、少なくとも２０％減少する。
【００２６】２：１カラム多重化の使用によって、配列
中の行の数は２分の１に減少する。すなわち、各カラム
中のセルの数による容量性および抵抗性ビット線負荷の
量も２分の１に減少し、その結果配列のアクセスがより
高速となりＣＡＭ性能がより良好になる。その結果、性
能の要求のためＣＡＭメモリのサイズを（例えば、５１
２語に）制限していた用途も、今や本発明によって、よ
り大きなサイズ（例えば、１０２４語）を有するＣＡＭ
メモリを使用して、ＣＡＭ性能を犠牲にすることなく実
現できる。
中の行の数は２分の１に減少する。すなわち、各カラム
中のセルの数による容量性および抵抗性ビット線負荷の
量も２分の１に減少し、その結果配列のアクセスがより
高速となりＣＡＭ性能がより良好になる。その結果、性
能の要求のためＣＡＭメモリのサイズを（例えば、５１
２語に）制限していた用途も、今や本発明によって、よ
り大きなサイズ（例えば、１０２４語）を有するＣＡＭ
メモリを使用して、ＣＡＭ性能を犠牲にすることなく実
現できる。
【００２７】本発明は、大域および局所両方の探索デー
タ線を有するアーキテクチャの場合で説明されたが、こ
れは本発明のカラム多重化の任意選択機能であることを
理解されたい。本発明によるＣＡＭメモリは、こうした
大域および局所探索データ線を配置せず、代わりに従来
技術のように大域探索データ線のみによって、実現する
こともできる。本発明のカラム多重化が２：１より大き
い比を使用して実現され、ビット線負荷のさらなる低減
を達成できることも理解されたい。
タ線を有するアーキテクチャの場合で説明されたが、こ
れは本発明のカラム多重化の任意選択機能であることを
理解されたい。本発明によるＣＡＭメモリは、こうした
大域および局所探索データ線を配置せず、代わりに従来
技術のように大域探索データ線のみによって、実現する
こともできる。本発明のカラム多重化が２：１より大き
い比を使用して実現され、ビット線負荷のさらなる低減
を達成できることも理解されたい。
【００２８】さらに、本発明の性質を説明するために記
述および例示された部分の細部、材料および配置構成の
様々な変更が、当業技術分野に熟練した者には、以下の
特許請求の範囲で表現されるような本発明の範囲から逸
脱することなくなされることを理解することができるだ
ろう。
述および例示された部分の細部、材料および配置構成の
様々な変更が、当業技術分野に熟練した者には、以下の
特許請求の範囲で表現されるような本発明の範囲から逸
脱することなくなされることを理解することができるだ
ろう。
【図１】１０２４の７２ビット・データ語をサポートす
る従来技術のＣＡＭメモリのレイアウトの概略図を示
す。
る従来技術のＣＡＭメモリのレイアウトの概略図を示
す。
【図２】図１のＣＡＭメモリのセル・アーキテクチャの
概略図を示す。
概略図を示す。
【図３】本発明の１つの実施形態による、１０２４の７
２ビット・データ語をサポートするＣＡＭメモリのレイ
アウトの概略図を示す。
２ビット・データ語をサポートするＣＡＭメモリのレイ
アウトの概略図を示す。
【図４】図３のＣＡＭメモリのセル・アーキテクチャの
概略図を示す。
概略図を示す。
【図５】図３のＣＡＭメモリ中のセルの２つの隣接カラ
ムのセルの対の間の局所および大域探索データ線の共有
を示す概略図を示す。
ムのセルの対の間の局所および大域探索データ線の共有
を示す概略図を示す。
【図６】図３のＣＡＭメモリ中のセルのカラムの各対に
関する２カラム・サポート回路のブロック図を示す。
関する２カラム・サポート回路のブロック図を示す。
Claims (14)
- 【請求項１】 連想記憶装置（ＣＡＭ）を有する集積回
路であって、該ＣＡＭが、 （ａ）ｋが１より大きい整数である場合、配列を通るビ
ットスライスが前記配列のｋ個のカラムに対応し、前記
配列の各行がｋ個の語に対応するようにカラム多重化を
使用して構成されたＣＡＭセルの前記配列と、 （ｂ）前記配列中の各行に関する１組の行サポート回路
と、 （ｃ）前記配列中の各ｋ個のカラムに関する１組のカラ
ム・サポート回路とを備える集積回路。 - 【請求項２】 請求項１に記載の集積回路において、Ｃ
ＡＭセルの前記配列が２：１カラム多重化を使用して構
成され、ｋが２である集積回路。 - 【請求項３】 請求項１に記載の集積回路において、さ
らに、カラム・サポート回路の各組のための１組のカラ
ム復号器を備える集積回路。 - 【請求項４】 請求項１に記載の集積回路において、各
ＣＡＭセルが、内容探索をサポートするために利用され
るＳＲＡＭコアおよびＸＯＲ論理回路を備える集積回
路。 - 【請求項５】 請求項１に記載の集積回路において、さ
らに、 前記配列中の各行に関する１つの語線およびｋ個の一致
線と、 前記配列中の各カラムに関する２つのビット線と、 前記配列中のｋ個のカラムの各組に関する２つの大域探
索データ線とを備える集積回路。 - 【請求項６】 請求項５に記載の集積回路において、さ
らに、前記配列中のｋ個のカラムの各組に関する２つの
局所探索データ線を備え、ｋ個のカラムの各組のセルが
セルの２つかそれ以上のブロックに分割され、セルの各
ブロックが各局所探索データ線と対応する大域探索デー
タ線との間の単一接続を有する集積回路。 - 【請求項７】 請求項１に記載の集積回路において、カ
ラム・サポート回路の各組がｋカラムのピッチを伴うレ
イアウトを有する集積回路。 - 【請求項８】 請求項１に記載の集積回路において、Ｃ
ＡＭセルの前記配列が２：１カラム多重化を使用して構
成され、ｋが２である集積回路。 - 【請求項９】 請求項８に記載の集積回路において、さ
らに、カラム・サポート回路の各組のための１組のカラ
ム復号器を備える集積回路。 - 【請求項１０】 請求項８に記載の集積回路において、
各ＣＡＭセルが、内容探索をサポートするために利用さ
れるＳＲＡＭコアおよびＸＯＲ論理回路を備える集積回
路。 - 【請求項１１】 請求項８に記載の集積回路において、
カラム・サポート回路の各組が２カラムのピッチを伴う
レイアウトを有する集積回路。 - 【請求項１２】 請求項８に記載の集積回路において、
さらに、 前記配列中の各行に関する１つの語線および２つの一致
線と、 前記配列中の各カラムに関する２つのビット線と、 前記配列中のカラムの各対に関する２つの大域探索デー
タ線とを備える集積回路。 - 【請求項１３】 請求項１２に記載の集積回路におい
て、さらに、前記配列中のカラムの各対に関する２つの
局所探索データ線を備え、カラムの各対のセルがセルの
２つかそれ以上のブロックに分割され、セルの各ブロッ
クが各局所探索データ線と対応する大域探索データ線と
の間の単一接続を有する集積回路。 - 【請求項１４】 請求項１３に記載の集積回路におい
て、さらに、カラム・サポート回路の各組に関する１組
のカラム復号器を備え、 各ＣＡＭセルが、内容探索をサポートするために利用さ
れるＳＲＡＭコアおよびＸＯＲ論理回路を備え、 カラム・サポート回路の各組が２カラムのピッチを伴う
レイアウトを有する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/229,184 US6046923A (en) | 1999-01-13 | 1999-01-13 | Content-addressable memory architecture with column muxing |
| US09/229184 | 1999-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222883A true JP2000222883A (ja) | 2000-08-11 |
| JP3721035B2 JP3721035B2 (ja) | 2005-11-30 |
Family
ID=22860150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004212A Expired - Fee Related JP3721035B2 (ja) | 1999-01-13 | 2000-01-13 | カラム多重化を伴う連想記憶装置アーキテクチャ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6046923A (ja) |
| JP (1) | JP3721035B2 (ja) |
| KR (1) | KR100413133B1 (ja) |
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