CN101536178B - 内容可寻址存储器 - Google Patents

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Abstract

本发明揭示一种内容可寻址存储器(CAM)。所述CAM具有第一及第二CAM单元(710、720、730、740)，其中每一邻近CAM单元相对于其相邻者旋转180°，此提供具有整体匹配的CAM阵列单元及RAM阵列单元行高度的紧凑物理布置。此外，交错组方案可应用于所述CAM单元以提供比较信号的减小的路由及减小的寄生电容。所述第一及第二CAM单元可垂直堆叠。

Description

内容可寻址存储器
技术领域
本发明大体来说涉及存储器架构，且更具体来说，涉及内容可寻址存储器(CAM)的方法及系统。
本申请案主张2006年11月17日提出申请的标题为“具有交错组方案的内容可寻址存储器(CAM)结构的方法及设备”(METHOD AND APPARATUS OFCONTENT ADDRESSABLE MEMORY(CAM)STRUCTURE WITH INTERLEAVEDSET SCHEME)的序列号为60/866,240的美国临时专利申请案的权益。上述申请案的全部内容以引用的方式并入本文中。
背景技术
CAM可包含常规半导体存储器(例如，静态随机存取存储器(SRAM))及使搜索操作能够被快速完成(例如，在单一时钟周期中)的比较电路。此能力允许比软件实施的搜索提供更大的速度的搜索算法的硬件实施方案。在CAM阵列结构的物理设计中，期望具有规则的形状(例如，矩形)以减小CAM阵列结构的大小且有效地使用空间。速度及功率消耗是高性能设计中的问题，其通过避免不必要的寄生电容得以解决。减小临界面积及路由的物理布局会减小寄生电容。然而，CAM设计的某些方面使得以其物理设计实现最大效率具有挑战性。
图1是具有行<0>、<1>……<n>的CAM 110及RAM 130阵列的概念性顶级高速缓冲存储器方块图100。CAM 110及RAM 130由控制电路120分离。如图1中所示，CAM阵列110及RAM阵列130各自具有相同数目的行。为制作有效的设计，期望将CAM阵列110行高度与RAM阵列130行高度匹配，如图1中所示，使得当在x及y平面(即，所述RAM阵列的占用面积)上观看时，所述CAM阵列的整体形状具有矩形形状，借此有效地使用所用面积。出于本发明的目的，“行高度”是指在y方向上的距离，如图所示，举例来说，在图1中。
在静态随机存取存储器(SRAM)设计中，6-T存储单元通常界定阵列结构的最小可能行高度。此RAM单元由铸造厂赋予特定基本规则暂准过关证书，使得可将工艺技术推动到用以制作最小面积单元的限制。图2A是由6-T存储单元构成的常规RAM阵列单元200的示意图。图2B显示RAM阵列单元布局。通常，RAM单元201由铸造厂提供。显著的设计成就应用于减小RAM单元的物理大小且借此有效地使用每一单元所用的面积，如图1及2B中所示。此外，当设计CAM阵列110时，还应减少CAM侧(即，图1中的CAM阵列110)上的面积，因为期望在CAM阵列110侧与 RAM阵列130侧之间获得一对一的对应。
再次参照图1，内容可寻址存储器(CAM)阵列110通常包含存储单元(例如6-T RAM单元201)及用于所述阵列中每一位的比较电路。为制作有效的设计，期望至少大致将CAM阵列110行高度与RAM阵列130行高度匹配以使得大体存在CAM阵列110与RAM阵列130的一对一的对应。
举例来说，一种将CAM阵列110行高度与RAM阵列130行高度匹配的方式是将CAM单元的高度限制在包含于其中的RAM单元201的高度内。因此，CAM阵列110的每一行与RAM阵列130的每一行的高度之间存在高度上的一对一的对应，如图1中所示。
图3显示一种实施匹配的行高度高速缓冲存储器设计的常规方式。明确地说，图3显示非交错组CAM单元布局300，其中比较堆栈310与320的高度与存储单元(即，RAM阵列单元301)的高度匹配。在常规设计中，为维持共用高度，节点315及316(其耦合到匹配线)在所述单元的任一侧上是分裂的，此导致额外电容。
在图3中，所述存储单元(即，RAM阵列单元301)经布局以使两个比较堆栈310(假/补数)及320(真)位于RAM阵列单元301的每一侧上。比较堆栈310及320中的每一者的行高度经设计而不大于RAM阵列单元301的行高度。节点315及316可由网络连接。出于本发明的目的，网络是连接两个或两个以上节点(两个或两个以上点)的导线。当行按顺序堆叠，如在图3中，且比较线垂直对准时，显著的电容添加到节点315、316。匹配线网络跨越行内的每一位而连接，但每一行可为独特的，如图4中所图解说明。
图4图解说明常规CAM设计400，其中阵列内的行是连续放置的。每一CAM阵列单元由虚线来辨别。在图4中，比较线是垂直对准的。然而，在图4中，比较晶体管堆栈各自具有其自身的匹配线，此导致增加的电容。即，在图4中，所述匹配线不共享扩散。
如上所述，常规CAM阵列设计(举例来说，如图3及4中所示)导致使存储器阵列性能降级的增加的电容。因此，需要一种有效地使用空间、减小临界面积及路由且减小寄生电容的CAM阵列设计。
发明内容
本发明实例性的实施例针对内容可寻址存储器(CAM)的系统及方法。
举例来说，一实例性的实施例针对包含具有第一存储电路及第一比较电路的第一CAM单元以及具有第二存储电路及第二比较电路的第二CAM单元的内容可寻址存储器(CAM)。所述第一CAM单元及所述第二CAM单元定位到大致矩形区域中。所述第一及第二存储电路垂直堆叠。所述第一及第二比较电路各自定位在所述矩形的相应外边缘处。
另一实例性实施例针对具有包含多个CAM单元单位的内容可寻址存储器(CAM)阵列的处理器。每一CAM单元单位包含具有第一存储电路及第一比较电路的第一CAM单元以及具有第二存储电路及第二比较电路的第二CAM单元。每一CAM单元被配置成L形状且所述第一及第二CAM单元被布置成互锁配置以形成大致矩形形状。
另一实例性实施例针对一种用于制作内容可寻址存储器(CAM)的方法，其包含形成具有第一存储电路及第一比较电路的L形第一CAM单元、形成具有第二存储电路及第二比较电路的L形第二CAM单元，以及将所述第一及第二CAM单元布置成互锁配置以形成大致矩形形状。
附图说明
呈现附图旨在帮助说明本发明的实施例且提供所述附图仅用于图解说明实施例而非限制所述实施例。
图1是图解说明CAM及RAM阵列的概念性顶级高速缓冲存储器方块图。
图2A是图解说明RAM阵列单元的示意图，且图2B是RAM阵列单元布局。
图3图解说明非交错组CAM阵列单元布局。
图4图解说明非交错组方案CAM设计。
图5A是图解说明CAM阵列单元的示意图，且图5B是CAM阵列单元布局。
图6是图解说明非交错组方案CAM阵列的方块图。
图7A是图解说明交错CAM结构的方块图，且图7B是组<0>、组<1>交错结构的布局。
图8是图解说明交错4路组相关联CAM阵列库的方块图的图解。
图9是图解说明直接映射型解码器的图示的图解。
图10是图解说明用于交错组高速缓冲存储器的直接映射型解码器的图示的图解。
具体实施方式
本发明的若干方面揭示于针对本发明具体实施例的以下说明及相关图式中。可在不背离本发明范围的情况下构想替代实施例。另外，将不详细地描述或将省略本发明中众所周知的元件，以便不使本发明的相关细节变得模糊。
本文中使用“实例性”一词来意指“用作实例、示例或图解”。本文中描述为“实例性”的任何实施例未必解释为比其它实施例更优选或有利。同样，术语“本发明的实施例”并不要求本发明的所有实施例均包含所论述的特征、优点或操作模式。
本发明的实施例大体来说涉及内容可寻址存储器(CAM)结构，且更具体来说涉及用于提供内容可寻址存储器(CAM)的方法及系统，所述内容可寻址存储器具有经布置 以减小所用面积及路由复杂性借此减小寄生电容的多个CAM单元(例如，第一及第二CAM单元)。
在一个实施例中，匹配的CAM及RAM行高度是通过使替代CAM行相对于相邻CAM行旋转180°来形成的，如图所示，举例来说，在图5及6中，下文将更详细地对此进行描述。期望避免添加使设计性能降级的复杂路由需求及显著电容。因此，将阐述另一实例性实施例，其应用交错组方案来提供具有匹配的CAM及RAM行高度的紧凑物理安排。根据此实施例的一方面，网络电容是通过扩散共享同时维持规则的最小信号路由来减小的。所述实例性实施例减小面积、功率消耗，且增加CAM设计的最大操作速度。此实施例的另一方面是其不需要新的解码方案。通过切换输入地址总线次序来使用直接映射型解码器。下文将参照(举例来说)图7-10描述此实施例的实例性方面。
在一个实施例中，CAM阵列包含类似于图2中所图解说明的6T存储单元的6-T存储单元502及用于所述阵列中每一位的比较电路505，如图5A中所示。关于CAM阵列单元500性能，在图5A中，标记为匹配线510的节点是确定CAM搜索性能的一个节点。因此，期望减小匹配线节点510上的电容。因此在至少一个实施例中，将同比较补数/假(比较_c)相关联的晶体管的扩散区域与同比较真(比较_t)相关联的晶体管的扩散区域加以共享以便减小所述匹配线节点上的电容。因此，通过扩散共享及减小匹配线的电容，实施例可减小功率且增加CAM阵列单元500的性能。
图5B是根据本发明的至少一个实施例的CAM阵列单元布局501的图解。提供对应参考，例如匹配线节点510、真T、补数C、比较真(比较_t)、比较补数/假(比较_c)及Vss(vss_核心)以与图5A的示意图相关。如图5B中所图解说明，CAM阵列单元501的布局通过提供邻近比较电路505而提供较大的扩散共享以通过共享共用匹配线节点510及邻近晶体管的扩散区域来减小匹配线电容，如结合图5A所论述。此外，实施例提供比常规RAM阵列单元具有更大的y尺寸的‘L’形单元(如虚线所指示)。即，如图5B中所图解说明，比较堆栈505在y方向上的高度大于常规RAM阵列单元(参见，例如，图2B)或CAM单元(参见，例如，图3B)在y方向上的高度。
参照图6，本发明的实施例可包含布置成互锁‘L’形状以允许最小面积同时提供图5B的实施例的减小的匹配线电容的非交错组方案CAM阵列。图6显示具有各自包含比较电路及存储电路(即，RAM单元)的CAM阵列单元610、620、630及640的CAM阵列600。如以上所提及，CAM阵列单元的布局经布置以提供比常规RAM单元高但仍允许存储器阵列600的减小的面积的‘L’形单元。因此，每一邻近CAM阵列单元相对于其相邻者旋转180°以形成图6中所图解说明的互锁‘L’形状。
举例来说，CAM阵列单元620相对于CAM阵列单元610旋转180°，且CAM阵列单元640相对于CAM阵列单元630旋转180°。每一互锁‘L’群组提供两个存储单元及两个比较电路。图6的实例性实施例提供其中每一邻近CAM阵列单元单位 (例如，610及620、630及640等)形成具有大致等于常规RAM阵列单元的两倍高度的高度的矩形形状的紧凑设计。因此，图6的配置提供具有RAM单元与比较单元的整体一对一的对应同时提供减小的匹配线电容的设计。
出于本发明的目的，将经旋转的行按顺序堆叠在一组内意味着每隔一行的比较输入将在单独的垂直列中。额外的输入列每一比较信号(例如，组_比较信号)产生两个布图轨迹，如图6中所示。即，如果经旋转的行是以顺序次序放置在一组内，则对于每一组比较输入(例如，组0_比较输入650及651，以及组1_比较输入660及661)将存在两个布图轨迹；每一垂直列一个。额外输入列(例如，651及661)导致额外的路由需求。
为减小路由需求及与额外线相关联的寄生电容，可使用根据本发明实施例的交错组方案。举例来说，如图7A中所图解说明，交错设计还在CAM与RAM行高度之间具有整体一对一的对应同时减小路由及寄生电容。通过扩散共享同时限制或维持信号路由(例如，规则的最小信号路由)来减小网络电容。实例性实施例减小面积、功率消耗，且增加CAM阵列的最大操作速度。此外，至少一个实例性实施例是在不需要新解码方案的情况下实施的。在一个实施例中，可通过重新布置输入地址总线次序来利用直接映射型解码器。
在一个实施例中，交错组CAM使用组相关联阵列设计。替代如图6中所图解说明将顺序行垂直放置在一组内，将来自两个垂直邻近组的行物理交错且使CAM阵列单元相对于其相邻者旋转180°。交错组对经垂直堆叠以填充每一CAM库。在至少一个实施例中，所述CAM库内的组专用控制信号垂直对准，例如图7A及7B中的实例性图解说明。
图7A是交错CAM阵列701的方块图的图解。CAM阵列701具有各自包含比较电路及存储电路(例如，SRAM单元)的CAM单元710、720、730及740。每一CAM阵列单元经布置以提供在y尺寸上比常规RAM单元大的L形单元。为减小所述设计所用的面积，每一邻近CAM阵列单元相对于所述CAM单元的相邻CAM单元旋转180°。参照图7A，CAM单元720相对于CAM单元710旋转180°，且被布置成互锁‘L’配置。同样地，CAM阵列单元740相对于CAM阵列单元730旋转180°以成互锁‘L’配置，借此提供其中每一邻近CAM阵列单元单位(例如，710及720、730及740等)形成具有等于存储单元(例如，SRAM单元)的大约两倍高度的高度的矩形形状的紧凑设计。L形CAM单元(例如，710及720)的互锁配置可被视为CAM阵列单元单位705且CAM单元单位可经堆叠以形成例如图8中所图解说明的CAM阵列。
图7B是交错CAM结构702的电路布局。根据本发明实施例的交错组产生具有垂直对准的组比较信号的CAM单元、减小寄生电容且降低设计的功率消耗。通过将组交错来垂直对准组专用比较信号(例如，组0_比较750及组1_比较760)。此外，由于每一比较分量(例如，比较真)使用一条线，因此减少了用于比较线的路由。 两个L形单元共享匹配线扩散区域，如结合图5A及5B所论述。减小了所述设计中所形成的阵列的物理面积及电容。因此，本发明实施例(例如，图7A及7B中所图解说明)减小匹配线与比较线两者的寄生电容。
将参照图8描述另一实施例。图8是交错4路组相关联CAM阵列库800。在图8中，每一组(4路)中存在四个行且每一行是四个位宽(例如，四个列)。邻近组对是交错的(组0/组1，组2/组3)。每一CAM单元具有相关联的组及行且如以上所论述，每一CAM单元单位具有两个CAM单元。因此，CAM阵列800可由经布置以对应于所需数目的位、组及行的多个CAM单元单位形成。在交错设计中，根据本发明的实施例，每一CAM单元单位具有相同的行数目但具有顺序的组数目。举例来说，CAM单元单位可具有带有组<0>、行<0>的第一CAM单元及带有组<1>、行<0>的第二CAM单元。当如图8中所图解说明布置时，可为每一组的每一位提供唯一的比较信号。此外，给定位及组(例如，位0，组0，行1-4)中的行接收相同位级比较信号。因此，一组内的每一行的比较输入垂直对准且每一位与一个布图轨迹耦合。
其它实施例针对非邻近组的交错组。应注意，可将任何两组交错。在另一实施例中，将非逻辑邻近的两个物理邻近组交错。然而，本发明的实施例不限于4路组相关联CAM阵列。其它实施例可应用于其它相关联存储器，例如2路、16路等相关联存储器。本发明的实施例可利用CAM单元的物理布局来减小电容且改进此类相关联存储器阵列的性能。
如上文所论述，交错组方案可应用于CAM阵列以提供具有CAM与RAM行高度的整体对应(例如，每两个单元)同时减小或最小化路由及寄生电容的紧凑物理布置。通过扩散共享同时维持规则的最小(或减小的)信号路由来减小网络电容。因此，本发明的实施例减小面积、功率消耗且允许CAM设计的增加的操作速度。此外，至少一个实施例由直接映射型解码器来实施。
图9是直接映射型解码器900的图解。直接映射型解码器900采用6位地址且解码到64个输出。每一输出耦合到存储器阵列或高速缓冲存储器中的64个行中的一行。举例来说，如果如图所示，逻辑地址位A<5:0>耦合到解码器输入a5-a0，则映射与其中组及行是按顺序放置的物理安排相关。高速缓冲存储器具有由逻辑地址位A<5>及A<4>映射的四个组。所述四个组中的每一组具有由逻辑地址位A<3:0>映射的十六行(即，行0-15、16-31、32-47及48-63)。直接映射型解码器900设计用于顺序行地址。然而，将解码器900的直接映射应用到交错CAM阵列将导致解码器输出的复杂路由。
图10是可与根据本发明至少一个实施例的交错组CAM阵列一起使用的直接映射型解码器1000的方块图的图解。举例来说，逻辑地址位A<5:0>可经重排序以对应于交错组CAM阵列。逻辑地址位A<5:0>可被重排序且连接到解码器输入a5-a0，如图10中所图解说明。映射与其中组及行是基于交错组方案按顺序放置的物理安排相关。高速缓冲存储器具有由逻辑地址位A<5>及A<4>映射的四个组。所述四个组中的每一组具有由逻辑地址位A<3:0>映射的十六行(即，行0-15、16-31、32-47及48-63)。 逻辑地址位A<4>耦合到输入a0。逻辑地址位A<3:0>各自经左移一个位置以分别对应于输入a4-a1。逻辑地址位A<5>耦合到输入a5。举例来说，如果如图所示，逻辑地址位A<5:0>耦合到解码器输入a5-a0，则映射与其中行对于每一替代组(例如，组<0>，行<0>；组<1>，行<0>；组<0>，行<1>；组<1>，行<1>；等等)群组(例如，单元单位)保持相同的具有替代组的物理安排相关。因此，图10的交错解码器1000可直接映射到交错组CAM阵列且不导致解码器1000输出的复杂路由。因此，实例性实施例将邻近组的行交错且改变到解码器1000的地址总线连接的次序以将正确的映射提供给CAM阵列行。
在其它实施例中，处理器包含根据上述实施例的CAM阵列。本文中所用处理器可包含一个或一个以上处理电路举例来说，微处理器、数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)及其组合。因此，一实施例可包含包括具有多个CAM单元单位的CAM阵列的处理器，其中每一CAM单元单位包含具有第一存储电路及第一比较电路的第一CAM单元以及具有第二存储电路及第二比较电路的第二CAM单元。每一CAM单元可被配置成L形状以使所述第一及第二CAM单元布置成互锁配置以形成大致矩形形状，借此最小化设计中阵列的物理面积及/或电容。因此，上述实施例可减小集成在处理器内的CAM阵列的匹配线及比较线两者的寄生电容。
另一实施例针对一种形成CAM阵列或包含CAM阵列的处理器的方法，所述CAM阵列具有根据上述实施例的多个CAM单元(例如，第一及第二CAM单元)，其经布置以减小所用面积、路由复杂性及寄生电容。
举例来说，一实施例针对一种具有以下步骤的方法：形成具有第一存储电路及第一比较电路的L形第一CAM单元，及形成具有第二存储电路及第二比较电路的L形第二CAM单元。所述方法包含将所述第一及第二CAM单元布置成互锁配置以形成大致矩形形状，其中所述第一及第二存储电路垂直堆叠，且所述第一及第二比较电路各自定位在所述矩形的相应外边缘处。所述方法进一步包含使每一CAM单元与一组及行相关联。
举例来说，在一个实施例中，所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与所述第一组的第二行相关联。所述实施例包含将解码器配置成具有映射到所述第一组的第一行及映射到所述第一组的第二行的顺序输出。
在另一实施例中，所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与第二组的第一行相关联。所述实施例包含将解码器配置成具有映射到所述第一组的第一行及映射到所述第二组的第一行的顺序输出。因此，所述实例性方法可提供CAM阵列或具有CAM阵列的处理器，其中可减小阵列的物理面积及/或电容。上述实施例可减小匹配线及比较线两者的寄生电容。
应了解，可使用各种不同技术及技法的任一种来表示信息及信号。举例来说，以上说明通篇可能提及的数据、指令、命令、信息、信号、位、符号、及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任一组合表示。
此外，应了解，可将结合本文所揭示的实施例描述的各种说明性逻辑块、模块、电路、及算法步骤实施为电子硬件、计算机软件、或两者的组合。为清楚地图解说明硬件及软件的此可互换性，上文已就其功能性总体描述了各种说明性组件、块、模块、电路及步骤。此功能性实施为硬件还是软件取决于施加于整体系统上的特定应用及设计约束条件。所属技术领域的技术人员可针对每一特定应用以不同方式实施所述功能性，但此实施方案决策不应被解释为背离本发明实施例的范围。
尽管上文的揭示内容显示了本发明的说明性实施例，但应注意，可在不背离所附权利要求书所界定的本发明范围的情况下对本文做出各种改变及修改。根据本文所述的本发明实施例的方法权利要求的功能、步骤及/或动作不必以任何特定次序来执行。此外，虽然可以单数形式来描述或请求本发明的要素，但除非明确指明限制为单数，否则还可涵盖复数形式。

Claims (27)

1.一种内容可寻址存储器(CAM)，其包括：
第一CAM单元，其具有第一存储电路及第一比较电路，及
第二CAM单元，其具有第二存储电路及第二比较电路，
其中所述第一CAM单元及所述第二CAM单元定位到矩形区域中，其中所述第一及第二存储电路垂直堆叠并彼此邻近，且其中每一CAM单元被配置成L形状，且
其中所述第一及第二比较电路由所述第一及第二存储电路分离，且每一比较电路各自定位在所述矩形区域的相应外边缘处。
2.如权利要求1所述的内容可寻址存储器，其中所述第一及第二CAM单元的行按顺序布置。
3.如权利要求1所述的内容可寻址存储器，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与所述第一组的第二行相关联。
4.如权利要求1所述的内容可寻址存储器，其中所述第一及第二比较电路的邻近组按顺序布置。
5.如权利要求1所述的内容可寻址存储器，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与第二组的第一行相关联。
6.如权利要求1所述的内容可寻址存储器，其进一步包括：
多个如权利要求1所述的第一及第二CAM单元，其中每一CAM单元具有相关联的组及行且其中一组内的每一行的比较输入垂直对准。
7.如权利要求6所述的内容可寻址存储器，其中一个组内的每一行的每一比较输入与一个路由轨布图轨迹连接。
8.如权利要求1所述的内容可寻址存储器，其中所述第一比较电路的高度大于所述第一存储电路的高度。
9.如权利要求1所述的内容可寻址存储器，其中所述矩形区域的高度等于所述垂直堆叠的存储电路的高度。 
10.一种具有内容可寻址存储器(CAM)阵列的处理器，其包括：
多个CAM单元单位，每一CAM单元单位包含：
第一CAM单元，其具有第一存储电路及第一比较电路；及
第二CAM单元，其具有第二存储电路及第二比较电路，
其中每一CAM单元被配置成L形状，且
其中所述第一及第二CAM单元被布置成互锁配置以形成矩形形状，且其中所述第一及第二存储电路彼此邻近且所述第一及第二比较电路由所述第一及第二存储电路分离，且每一比较电路各自定位在所述矩形区域的相应外边缘处。
11.如权利要求10所述的处理器，其中每一CAM单元具有相关联的组及行。
12.如权利要求11所述的处理器，其中所述第一及第二CAM单元的行按顺序布置。
13.如权利要求11所述的处理器，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与所述第一组的第二行相关联。
14.如权利要求13所述的处理器，其进一步包括：
解码器，其经配置以直接映射到所述第一及第二CAM单元的行。
15.如权利要求14所述的处理器，其中所述解码器经配置以具有映射到所述第一组的所述第一行及映射到所述第一组的所述第二行的顺序输出。
16.如权利要求11所述的处理器，其中所述第一及第二比较电路的邻近组按顺序布置。
17.如权利要求11所述的处理器，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与第二组的第一行相关联。
18.如权利要求17所述的处理器，其进一步包括：
解码器，其经配置以直接映射到所述第一及第二CAM单元的行。
19.如权利要求18所述的处理器，其中所述解码器经配置以具有映射到所述第一组的所述第一行及映射到所述第二组的所述第一行的顺序输出。
20.如权利要求10所述的处理器，其中至少两个CAM单元单位垂直堆叠且其 中一组内的每一行的输入垂直对准。
21.如权利要求10所述的处理器，其包括：
来自垂直布置的所述多个CAM单元单位的第一CAM单元单位及第二CAM单元单位，其中所述第一及第二CAM单元单位的所述第一及第二CAM单元垂直对准。
22.一种用于制作内容可寻址存储器(CAM)的方法，所述方法包括：
形成具有第一存储电路及第一比较电路的L形第一CAM单元；
形成具有第二存储电路及第二比较电路的L形第二CAM单元；
将所述第一及第二CAM单元布置成互锁配置以形成矩形形状；
垂直且彼此邻近地堆叠所述第一及第二存储电路；及
将所述第一及第二比较电路各自定位在所述矩形形状的相应外边缘处。
23.如权利要求22所述的方法，其进一步包括：
使每一CAM单元与一组及行相关联。
24.如权利要求23所述的方法，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与所述第一组的第二行相关联。
25.如权利要求24所述的方法，其进一步包括：
将解码器配置成直接映射到所述第一及第二CAM单元的行，
其中所述解码器经配置以具有映射到所述第一组的所述第一行及映射到所述第一组的所述第二行的顺序输出。
26.如权利要求23所述的方法，其中所述第一CAM单元与第一组的第一行相关联且所述第二CAM单元与第二组的第一行相关联。
27.如权利要求26所述的方法，其进一步包括：
将解码器配置成具有映射到所述第一组的所述第一行及映射到所述第二组的所述第一行的顺序输出。 
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