KR101100570B1 - 내용 주소화 메모리 - Google Patents

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Abstract

내용 주소화 메모리(CAM)가 개시된다. CAM은 각각의 인접한 CAM 셀이 이웃하는 셀에 대해 180° 회전하여 전체 매치하는 CAM 어레이 셀 및 RAM 어레이 셀 행 높이를 갖는 콤팩트 물리적 배치를 제공하는 제 1 및 제 2 CAM 셀(710, 720, 730, 740)을 갖는다. 또한, CAM 셀들에 인터리빙된 세트 방식이 적용되어 비교 신호들의 감소한 라우팅 및 감소한 기생 용량을 제공할 수 있다. 제 1 및 제 2 CAM 셀은 수직으로 적층될 수 있다.

Description

내용 주소화 메모리{CONTENT ADDRESSABLE MEMORY}
본 출원은 "METHOD AND APPARATUS OF CONTENT ADDRESSABLE MEMORY (CAM) STRUCTURE WITH INTERLEAVED SET SCHEME"이라는 명칭으로 2006년 11월 17일자 제출된 미국 예비 특허 출원 60/866,240호의 이익을 청구한다. 상기 출원의 전체는 본원에 참조로 포함된다. 본 개시는 일반적으로 메모리 구조에 관한 것으로, 보다 구체적으로는 내용 주소화 메모리(CAM)에 대한 방법 및 시스템에 관한 것이다.
CAM들은 종래의 반도체 메모리(예를 들어, 정적 랜덤 액세스 메모리(SRAM)) 및 검색 동작이 신속히(예를 들어, 단일 클록 사이클 내에) 완료될 수 있게 하는 비교 회로를 포함할 수 있다. 이러한 능력은 검색 알고리즘들의 하드웨어 구현을 가능하게 하며, 이는 소프트웨어 구현 검색들보다 더 빠른 속도를 제공한다. CAM 어레이 구조의 물리적 설계에서, CAM 어레이 구조의 크기를 줄이고 공간을 효율적으로 사용하기 위해 직사각형과 같이 정형화된 모양을 갖는 것이 바람직하다. 불필요한 기생 용량(parastic capacitance)을 피함으로써 주소화되는 고성능 설계들에 있어 속도 및 전력 소비가 쟁점이다. 임계 면적 및 라우팅(routing)을 감소시키는 물리적 레이아웃은 기생 용량을 감소시킨다. 그러나 CAM 설계들의 특정 형태 들은 이들의 물리적 설계 도전에 있어 최대 효율의 달성을 수행한다.
도 1은 행<0>, <1>, … , <n>을 갖는 CAM(110) 및 RAM(130) 어레이의 개념적 상위 레벨 캐시 블록도(100)이다. CAM(110) 및 RAM(130)은 제어 회로 (120)에 의해 분리된다. 도 1에 나타낸 것과 같이, CAM 어레이(110) 및 RAM 어레이(130)는 각각 동일한 개수의 행을 갖는다. 효율적인 설계를 제시하기 위해, x 및 y 평면(즉, RAM 어레이의 풋프린트)에서 볼 때 CAM 어레이의 전체 모양이 직사각형을 가짐으로써 사용되는 면적을 효율적으로 이용하도록, 도 1에 나타낸 것과 같이 CAM 어레이(110) 행 높이를 RAM 어레이(130) 행 높이와 매치시키는 것이 바람직하다. 본 개시를 위해, "행 높이"는 예를 들어 도 1에 나타낸 것과 같이 y 방향으로의 거리를 말한다.
정적 랜덤 액세스 메모리(SRAM) 설계에서, 6-T 저장 셀이 흔히 어레이 구조의 최소 가능 행 높이를 정의한다. 이러한 RAM 셀에는 프로세스 기술들이 최소 면적 셀을 제작하기 위한 한계까지 확장될 수 있도록 공장(foundry)으로부터의 특별한 기본 규칙 면제가 주어진다. 도 2a는 6-T 저장 셀로 구성되는 종래의 RAM 어레이 셀(200)의 개략도이다. 도 2b는 RAM 어레이 셀 레이아웃을 나타낸다. 일반적으로, RAM 셀(201)은 공장에 의해 제공된다. RAM 셀의 물리적 크기를 줄이기 위해 상당한 설계 노력이 적용되며, 이로써 도 1 및 도 2b에 나타낸 것과 같이 셀당 사용되는 면적을 효율적으로 사용한다. 또한, CAM 어레이(110)의 설계시 CAM 사이드(즉, 도 1의 CAM 어레이(110))와 RAM 어레이(130) 사이드의 높이 간의 1대1 대응을 얻는 것이 바람직하기 때문에 CAM 사이드(110)의 면적 또한 감소해야 한다.
다시 도 1을 참조하면, 내용 주소화 메모리(CAM) 어레이(110)는 통상적으로 어레이의 비트마다 6-T RAM 셀(201)과 같은 저장 셀 및 비교 회로를 포함한다. 효율적인 설계를 제시하기 위해, 일반적으로 CAM 어레이(110)와 RAM 어레이(130)의 1대1 대응이 있도록 CAM 어레이(110) 행 높이와 RAM 어레이(130) 행 높이가 적어도 실질적으로 매치하는 것이 바람직하다.
예를 들어, CAM 어레이(110) 행 높이와 RAM 어레이(130) 행 높이를 매치시키는 한 가지 방법은 CAM 셀들의 높이를 그 안에 포함되는 RAM 셀(201)의 높이로 제한하는 것이다. 이에 따라, 도 1에 나타낸 것과 같이 CAM 어레이(110)의 각 행과 RAM 어레이(130)의 각 행의 높이 간에 1대1 대응이 있다.
도 3은 매치하는 행 높이 캐시 설계를 구현하는 하나의 종래 방법을 나타낸다. 특히, 도 3은 비교 스택(310, 320)의 높이가 저장 셀(즉, RAM 어레이 셀(301))의 높이와 매치하는 비-인터리빙된 세트 CAM 어레이 셀을 나타낸다. 종래의 설계들에서는, 공통적인 높이를 유지하기 위해, 셀의 어느 한 사이드에서 매치라인에 연결될 수 있는 노드(315, 316)가 분리되어 추가 용량이 발생한다.
도 3에서, 저장 셀, 즉 RAM 어레이 셀(301)은 2개의 비교 스택(310(거짓/보수(complement), 320(참))이 RAM 어레이 셀(301)의 각 사이드에 있도록 레이아웃된다. 비교 스택(310, 320) 각각의 행 높이는 RAM 어레이 셀(301)의 행 높이보다 크지 않게 설계된다. 노드(315, 316)는 네트(net)에 의해 접속될 수 있다. 본 개시를 위해, 네트는 2개 이상의 노드(2개 이상의 포인트)를 연결하는 와이어이다. 도 3에서와 같이 행들이 순차적으로 적층되고 비교 라인들이 수직으로 정렬되면, 노 드(315, 316)에 상당한 용량이 부가된다. 행 내의 각 비트에 걸쳐 매치라인 네트들이 접속되지만, 도 4에 나타낸 것과 같이 행마다 고유할 수도 있다.
도 4는 어레이 내의 행들이 연속적으로 배치되는 종래의 CAM 설계(400)의 예시이다. 각각의 CAM 어레이 셀은 점선에 의해 식별된다. 도 4에서, 비교 라인들은 수직 정렬된다. 그러나 도 4에서 비교 트랜지스터 스택들은 각각 자체적인 매치라인을 가지며, 그 결과 용량이 증가한다. 즉, 도 4에서 매치라인들은 확산을 공유하지 않는다.
상술한 바와 같이, 예를 들어 도 3 및 도 4에 나타낸 것과 같은 종래의 CAM 어레이 설계들은 메모리 어레이의 성능을 열화시키는 용량 증가를 초래한다. 따라서 공간을 효율적으로 사용하여 임계 면적 및 라우팅을 감소시키고 기생 용량을 감소시키는 CAM 어레이 설계에 대한 필요성이 있다.
발명의 예시적인 실시예들은 내용 주소화 메모리(CAM)에 대한 시스템들 및 방법들에 관련된다.
예를 들어, 예시적인 실시예는 내용 주소화 메모리(CAM)에 관련되며, CAM은 제 1 저장 회로 및 제 1 비교 회로를 갖는 제 1 CAM 셀, 및 제 2 저장 회로 및 제 2 비교 회로를 갖는 제 2 CAM 셀을 포함한다. 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀은 실질적으로 직사각형 영역에 배치된다. 상기 제 1 저장 회로 및 상기 제 2 저장 회로는 수직으로 적층된다. 상기 제 1 비교 회로 및 상기 제 2 비교 회로는 각각 상기 직사각형 영역의 각각의 바깥쪽 가장자리들에 배치된다.
다른 예시적인 실시예는 다수의 내용 주소화 메모리(CAM) 셀 유닛을 포함하는 CAM 어레이를 포함하는 프로세서에 관련된다. 각각의 CAM 셀 유닛은 제 1 저장 회로 및 제 1 비교 회로를 갖는 제 1 CAM 셀, 및 제 2 저장 회로 및 제 2 비교 회로를 갖는 제 2 CAM 셀을 포함한다. 각각의 CAM 셀은 L-자형으로 구성되고, 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀은 실질적으로 직사각형을 형성하기 위해 인터록킹(interlocking) 구조로 배열된다.
다른 예시적인 실시예는 내용 주소화 메모리(CAM)를 제조하기 위한 방법에 관련되며, 상기 방법은 제 1 저장 회로 및 제 1 비교 회로를 갖는 L-자형 제 1 CAM 셀을 형성하는 단계, 제 2 저장 회로 및 제 2 비교 회로를 갖는 L-자형 제 2 CAM 셀을 형성하는 단계, 및 실질적으로 직사각형을 형성하기 위해 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀을 인터록킹 구조로 배열하는 단계를 포함한다.
첨부 도면들은 발명의 실시예들의 설명을 돕기 위해 제시되며 실시예들의 한정이 아닌 예시를 위해서만 제공된다.
도 1은 CAM 및 RAM 어레이를 설명하는 개념적 상위 레벨 캐시 블록도이다.
도 2a는 RAM 어레이 셀을 설명하는 개략도이고, 도 2b는 RAM 어레이 셀 레이아웃이다.
도 3은 비-인터리빙된 세트 CAM 어레이 셀 레이아웃의 예시이다.
도 4는 비-인터리빙된 세트 방식 CAM 설계의 예시이다.
도 5a는 CAM 어레이 셀을 설명하는 개략도이고, 도 5b는 CAM 어레이 셀 레이 아웃이다.
도 6은 비-인터리빙된 세트 방식 CAM 어레이를 설명하는 블록도이다.
도 7a는 인터리빙된 CAM 구조를 설명하는 블록도이고, 도 7b는 세트<0>, 세트<1> 인터리빙된 CAM 구조의 레이아웃이다.
도 8은 인터리빙된 4-방향 세트 연관 CAM 어레이 뱅크를 설명하는 블록도의 예시이다.
도 9는 직접 매핑 디코더를 설명하는 도면의 예시이다.
도 10은 인터리빙된 세트 캐시에 대한 직접 매핑 디코더를 설명하는 도면의 예시이다.
발명의 특정 실시예에 관한 다음 설명 및 관련 도면들에 발명의 형태들이 개시된다. 발명의 범위를 벗어나지 않으면서 다른 실시예들이 안출될 수도 있다. 추가로, 발명의 관련 항목들을 불명료하게 하지 않기 위해 발명의 잘 알려진 엘리먼트들은 상세히 설명되지 않거나 생략될 것이다.
여기서 "예시적인"이란 단어는 "예시, 실례 또는 예증이 되는 것"의 의미로 사용된다. 여기서 "예시적인" 것으로서 설명하는 어떤 실시예도 다른 실시예들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, "발명의 실시예들"이라는 용어는 발명의 모든 실시예가 논의되는 특징, 이점 또는 동작 모드를 포함할 것을 요구하는 것은 아니다.
발명의 실시예들은 일반적으로 내용 주소화 메모리(CAM) 구조에 관한 것으 로, 보다 구체적으로는 사용되는 면적 및 라우팅 복잡도를 줄임으로써 기생 용량을 감소시키도록 배치되는 다수의 내용 주소화 메모리(CAM) 셀(예를 들어, 제 1 및 제 2 CAM 셀)을 포함하는 CAM을 제공하는 방법 및 시스템에 관한 것이다.
일 실시예에서, 매치하는 CAM 및 RAM 행 높이는 예를 들어 도 5와 도 6에 나타낸 것과 같이 이웃하는 CAM 행들에 대해 CAM 행들을 번갈아 180° 회전함으로써 생성되며, 이에 대해서는 뒤에 더 상세히 설명한다. 설계 성능을 떨어뜨리는 상당한 용량 및 복잡한 라우팅 요건들의 부가를 피하는 것이 바람직하다. 따라서 매치하는 CAM 및 RAM 행 높이를 콤팩트한 물리적 배치에 제공하는 인터리빙된 세트 방식을 적용하는 다른 예시적인 실시예가 설명될 것이다. 이 실시예의 형태에 따르면, 정규의 최소 신호 라우팅을 유지하는 동시에 확산 공유를 통해 네트 용량이 감소한다. 예시적인 실시예들은 CAM 설계의 면적, 전력 소비를 감소시키고 최대 동작 속도를 높인다. 이 실시예의 다른 형태는 새로운 디코딩 방식을 필요로 하지 않는 것이다. 입력 주소 버스 순서를 교환함으로써 직접 매핑 디코더가 사용된다. 이 실시예의 예시적인 형태들은 예를 들어 도 7 내지 도 10을 참조로 뒤에 설명된다.
일 실시예에서, CAM 어레이는 도 5a에 나타낸 것과 같이 어레이의 비트마다 비교 회로(505) 및 도 2에 나타낸 6T 저장 셀과 비슷한 6-T 저장 셀(502)을 포함한다. CAM 어레이 셀(500) 성능과 관련하여, 도 5a의 노드 라벨링된 매치라인(510)은 CAM 검색 성능을 결정하는 하나의 노드이다. 따라서 매치라인 노드(510)에 대한 용량을 감소시키는 것이 바람직하다. 이에 따라 적어도 하나의 실시예에서는, 매치라인 노드 상의 용량이 감소하도록 비교 보수/거짓(compare_c)과 관련된 트랜지스터의 확산 영역이 비교 참(compare_t)과 관련된 트랜지스터의 확산 영역과 공유된다. 따라서 매치라인의 용량 감소 및 확산 공유에 의해 실시예들은 CAM 어레이 셀(500)의 성능을 높이고 전력을 줄일 수 있다.
도 5b는 발명의 적어도 하나의 실시예에 따른 CAM 어레이 셀 레이아웃(501)의 예시이다. 도 5a의 개략도에 대한 상관을 위해 매치라인 노드(510), 참 T, 보수 C, 비교 참(compare_t), 비교 보수/거짓(compare_c) 및 Vss(vss_core)와 같은 대응하는 참조들이 제공된다. 도 5b에 나타낸 것과 같이, CAM 어레이 셀(501)의 레이아웃은 도 5a와 관련하여 논의한 바와 같이 인접한 트랜지스터들의 확산 영역들 및 공통 매치라인 노드(510)를 공유함으로써 매치라인 용량을 감소시키기 위해 인접한 비교 회로(505)를 제공함으로써 더 큰 확산 공유를 제공한다. 또한, 실시예들은 종래의 RAM 어레이 셀보다 큰 y 크기를 갖는 (점선으로 표시된 것과 같은) 'L'자형 셀을 제공한다. 즉, 도 5b에 나타낸 것과 같은 비교 스택(505)의 y 방향의 높이는 종래의 RAM 어레이 셀(예를 들어, 도 2b 참조) 또는 CAM 셀(예를 들어, 도 3 참조)의 y 방향의 높이보다 크다.
도 6을 참조하면, 본 발명의 실시예는 도 5b의 실시예의 감소한 매치라인 용량을 제공하는 동시에 최소 면적을 가능하게 하기 위해 인터록킹 'L'자형으로 배치된 비-인터리빙된 세트 방식 CAM 어레이를 포함할 수 있다. 도 6은 각각 비교 회로 및 저장 회로(즉, RAM 셀)를 포함하는 CAM 어레이 셀(610, 620, 630, 640)을 갖는 CAM 어레이(600)를 나타낸다. 상기한 바와 같이, CAM 어레이 셀의 레이아웃은 종래의 RAM 셀들보다 높지만 여전히 메모리 어레이(600)의 감소한 면적을 가능하게 하는 'L'자형 셀을 제공하도록 배치된다. 이에 따라, 각각의 인접 CAM 어레이 셀은 이웃하는 셀에 대해 180° 회전하여, 도 6에 나타낸 인터록킹 'L'자 형태를 형성한다.
예를 들어, CAM 어레이 셀(620)은 CAM 어레이 셀(610)에 대해 180° 회전하고, CAM 어레이 셀(640)은 CAM 어레이 셀(630)에 대해 180° 회전한다. 각각의 인터록킹 'L' 그룹은 2개의 저장 셀 및 2개의 비교 회로를 제공한다. 도 6의 예시적인 실시예는 인접하는 CAM 어레이 셀들(예를 들어, 610과 620, 630과 640 등)의 각 유닛이 실질적으로 종래의 RAM 어레이 셀 높이의 2배와 같은 높이를 갖는 직사각형을 형성하는 콤팩트 설계를 제공한다. 따라서, 도 6의 구성은 감소한 매치라인 용량을 제공하는 동시에 RAM 셀과 비교 셀의 전체 1대1 대응을 갖는 설계를 제공한다.
본 개시를 위해, 세트 내에서 회전된 행들의 순차적인 적층은 다른 모든 행의 비교 입력들이 개별적인 수직 열에 있을 것임을 의미한다. 입력들의 여분의 열은 도 6에 나타낸 것과 같이 비교 회로(예를 들어, 세트 비교 신호)마다 2개의 라우팅 트랙을 발생시킨다. 즉, 회전된 행들이 세트 내에 순서대로 배치된다면, 수직 열마다 하나씩; 세트 비교 입력마다 2개의 라우팅 트랙이 있을 것이다(예를 들어, set0_compare 입력(650, 651) 및 set1_compare 입력(660, 661). 입력들(예를 들어, 651, 661)의 여분의 열은 추가 라우팅 요건들을 발생시킨다.
여분의 라인들에 의한 라우팅 요건들 및 관련 기생 용량을 줄이기 위해, 발 명의 실시예들에 따라 인터리빙된 세트 방식이 사용될 수 있다. 예를 들어, 도 7a에 나타낸 것과 같이, 인터리빙 설계 또한 CAM과 RAM 행 높이 간에 전체 1대1 대응을 갖는 동시에, 라우팅 및 기생 용량을 줄인다. 신호 라우팅(예를 들어, 정규의 최소 신호 라우팅)을 제한 또는 유지하는 동시에 확산 공유를 통해 네트 용량이 감소한다. 예시적인 실시예들은 CAM 어레이의 면적, 전력 소비를 감소시키고 최대 동작 속도를 높인다. 또한, 적어도 하나의 예시적인 실시예는 새로운 디코딩 방식을 필요로 하지 않으면서 구현된다. 일 실시예에서, 입력 주소 버스 순서를 재정렬함으로써 직접 매핑 디코더가 이용될 수 있다.
일 실시예에서, 인터리빙된 세트 CAM은 세트 연관 어레이 설계를 이용한다. 세트 내에 순차적 행들을 수직으로 배치하는 대신, 도 6에 나타낸 것과 같이 2개의 수직으로 인접한 세트로부터의 행들이 물리적으로 인터리빙되고 CAM 어레이 셀들은 이웃하는 셀들에 대해 180° 회전한다. 인터리빙된 세트들의 쌍들은 수직으로 적층되어 각각의 CAM 뱅크를 채운다(populate). 적어도 하나의 실시예에서, CAM 뱅크 내의 세트 특정 제어 신호들은 도 7a 및 도 7b에 예시적으로 나타낸 것과 같이 수직 정렬된다.
도 7a는 인터리빙된 CAM 어레이(701)의 블록도의 예시이다. CAM 어레이(701)는 각각 비교 회로 및 저장 회로(예를 들어, SRAM 셀)를 포함하는 CAM 셀(710, 720, 730, 740)을 갖는다. 각각의 CAM 어레이 셀은 종래의 RAM 셀보다 y 크기가 더 큰 L자형 셀을 제공하도록 배치된다. 설계에 의해 사용되는 면적을 줄이기 위해, 각각의 인접한 CAM 어레이 셀은 해당 CAM 셀의 인접하는 CAM 셀에 대해 180° 회전한다. 도 7a를 참조하면, CAM 셀(720)은 CAM 셀(710)에 대해 180° 회전하여 인터록킹 'L' 구조로 배열된다. CAM 어레이 셀(740)은 마찬가지로 인터록킹 'L' 구조로 CAM 어레이 셀(730)에 대해 180° 회전함으로써, 인접하는 CAM 셀들(예를 들어, 710과 720, 730과 740 등)의 각 유닛이 저장 셀(예를 들어, SRAM 셀) 높이의 약 2배와 같은 높이를 갖는 직사각형을 형성하는 콤팩트 설계를 제공한다. L-자형 CAM 셀들(예를 들어, 710, 720)의 인터록킹 구조는 CAM 셀 유닛(705)으로 간주될 수 있고 CMA 셀 유닛들은 적층되어 도 8에 나타낸 것과 같은 CAM 어레이를 형성할 수 있다.
도 7b는 인터리빙된 CAM 구조(702)의 회로 레이아웃이다. 발명의 실시예들에 따라, 인터리빙된 세트들은 수직 정렬된 세트 비교 신호들을 갖는 CAM 셀들을 생성하고, 기생 용량을 감소시키며 설계의 전력 소비를 낮춘다. 세트들을 인터리빙함으로써, 세트 특정 비교 신호들(예를 들어, set0_compare(750) 및 set1_compare(760))이 수직 정렬된다. 또한, 비교 컴포넌트(예를 들어, compare_true)마다 하나의 라인이 사용되기 때문에, 비교 라인들에 사용되는 라우팅이 감소한다. 2개의 L자형 셀은 도 5a 및 도 5b와 관련하여 상술한 바와 같이 매치라인 확산 영역을 공유한다. 설계에서 어레이의 결과적인 물리적 면적 및 용량이 감소한다. 따라서, 도 7a 및 도 7b에 나타낸 것과 같은 발명의 실시예들은 매치라인 및 비교 라인 기생 용량을 모두 감소시킨다.
도 8을 참조로 다른 실시예가 설명된다. 도 8은 인터리빙된 4-방향 세트 연관 CAM 어레이 뱅크(800)이다. 도 8에서, 각 세트에 4개의 행이 있고(4-방향) 각 행은 4 비트 폭(예를 들어, 4개의 열)이다. 인접 세트 쌍들은 인터리빙된다(set 0/set 1, set 2/set 3). 각 CAM 셀은 관련된 세트 및 행을 갖고, 이전에 논의한 바와 같이 각 CAM 셀 유닛은 2개의 CAM 셀을 갖는다. 따라서 CAM 어레이(800)는 원하는 수의 비트, 세트 및 행에 대응하도록 배치된 다수의 CAM 셀 유닛으로부터 형성될 수 있다. 인터리빙된 설계에서 발명의 실시예들에 따르면, 각 CAM 셀 유닛은 동일한 행 번호를 갖지만 순차적 세트 번호를 갖는다. 예를 들어, CAM 셀 유닛은 set<0>, row<0>을 갖는 제 1 CAM 셀 및 set<1>, row<0>을 갖는 제 2 CAM 셀을 가질 수 있다. 도 8에 나타낸 것과 같이 배치될 때, 각 세트의 비트마다 고유 비교 신호가 제공될 수 있다. 또한, 소정 비트 및 세트(예를 들어, 비트 0, 세트 0, 행 1-4)의 행들은 동일한 비트 레벨 비교 신호들을 수신한다. 따라서 세트 내의 각 행의 비교 입력들은 수직 정렬되고 비트별 하나의 라우팅 트랙에 연결된다.
다른 실시예들은 인접하지 않은 세트들인 인터리빙된 세트들에 관련된다. 임의의 2개의 세트가 인터리빙될 수 있다는 점에 주목한다. 다른 실시예에서, 논리적으로 인접하지 않은 2개의 물리적으로 인접한 세트가 인터리빙된다. 그러나 발명의 실시예들은 4-방향 세트 연관 CAM 어레이들로 한정되는 것은 아니다. 2-방향, 16-방향 연관 메모리 등과 같은 다른 연관 메모리에 다른 실시예들이 적용될 수 있다. 발명의 실시예들은 CAM 셀들의 물리적 레이아웃을 이용하여 이러한 연관 메모리 어레이들에서 용량을 감소시키고 성능을 개선할 수 있다.
상기한 바와 같이, 인터리빙된 세트 방식이 CAM 어레이에 적용되어 CAM 및 RAM 행 높이(예를 들어, 2개의 셀마다)의 전체 대응을 갖는 콤팩트 물리적 배치를 제공하는 동시에 라우팅 및 기생 용량을 감소 또는 최소화할 수 있다. 정규의 최소(또는 감소한) 신호 라우팅을 유지하는 동시에 확산 공유를 통해 네트 용량이 감소한다. 따라서 발명의 실시예들은 CAM 설계의 면적, 전력 소비를 감소시키고 동작 속도의 향상을 가능하게 한다. 또한, 적어도 하나의 실시예는 직접 매핑 디코더로 구현된다.
도 9는 직접 매핑 디코더(900)의 예시이다. 직접 매핑 디코더(900)는 6 비트 주소를 획득하여 46개의 출력으로 디코딩한다. 각각의 출력은 메모리 어레이 또는 캐시의 64개의 행 중 하나에 연결된다. 예를 들어, 도시된 바와 같이 논리 주소 비트 A<5:0>이 디코더 입력들(a5-a0)에 연결된다면, 매핑은 세트들과 행들이 순차적으로 배치되는 물리적 배치와 상관한다. 캐시는 논리 주소 비트 A<5> 및 A<4>에 의해 매핑되는 4개의 세트를 갖는다. 4개의 세트 각각은 논리 주소 비트 A<3:0>에 의해 매핑되는 16개의 행(즉, 행 0-15, 16-31, 32-47, 48-63)을 갖는다. 직접 매핑 디코더(900)는 순차적 행 주소들에 대해 설계된다. 그러나 인터리빙된 CAM 어레이에 대한 디코더(900)의 직접 매핑의 적용은 디코더 출력들의 라우팅을 복잡하게 한다.
도 10은 발명의 적어도 하나의 실시예에 따라 인터리빙된 세트 CAM 어레이에 사용될 수 있는 직접 매핑 디코더(1000)의 블록도의 예시이다. 예를 들어, 논리 주소 비트 A<5:0>이 인터리빙된 세트 CAM 어레이에 대응하도록 재정렬될 수 있다. 논리 주소 비트 A<5:0>은 도 10에 나타낸 것과 같이 재정렬되어 디코더 입력들(a5-a0)에 연결될 수 있다. 매핑은 세트들과 행들이 인터리빙된 세트 방식을 기초로 순차적으로 배치되는 물리적 배치와 상관한다. 캐시는 논리 주소 비트 A<5> 및 A<4>에 의해 매핑되는 4개의 세트를 갖는다. 4개의 세트 각각은 논리 주소 비트 A<3:0>에 의해 매핑되는 16개의 행(즉, 행 0-15, 16-31, 32-47, 48-63)을 갖는다. 논리 주소 비트 A<4>는 입력(a0)에 연결된다. 논리 주소 비트 A<3:0>은 각각 입력들(a4-a1)에 대응하도록 왼쪽으로 한 위치씩 시프트한다. 논리 주소 비트 A<5>는 입력(a5)에 연결된다. 예를 들어, 도시된 것과 같이 논리 주소 비트 A<5:0>가 디코더 입력(a5-a0)에 연결된다면, 매핑은 교대로 세트를 갖는 물리적 배치에 상관하며, 행들은 교대하는 세트들의 각 그룹(예를 들어, 셀 유닛)에 대해 동일하게 유지된다(예를 들어, set<0>, row<0>; set<1>, row<0>; set<0>, row<1>; set<1>, row<1>; 등). 따라서, 도 10의 인터리빙된 디코더(1000)는 인터리빙된 세트 CAM 어레이에 직접 매핑하고 디코더(1000) 출력의 라우팅을 복잡하게 하지 않는다. 따라서 예시적인 실시예는 인접한 세트들의 행들을 인터리빙하고 디코더(1000)에 대한 주소 버스 접속들의 순서를 변경하여 CAM 어레이 행들에 대한 정확한 매핑을 제공한다.
다른 실시예들에서, 프로세서는 상술한 실시예들에 따른 CAM 어레이를 포함한다. 여기서 사용된 것과 같이, 프로세서는 하나 이상의 처리 회로, 예를 들어 마이크로프로세서, 디지털 신호 프로세서(DSP), 마이크로프로세서, 주문형 집적 회로(ASICS) 및 이들의 결합들을 포함할 수 있다. 따라서 실시예는 각 CAM 셀 유닛이 제 1 저장 회로 및 제 1 비교 회로를 갖는 제 1 CAM 셀과 제 2 저장 회로 및 제 2 비교 회로를 갖는 제 2 CAM 셀을 포함하는 다수의 CAM 셀 유닛을 갖는 CAM 어레 이를 포함하는 프로세서를 포함할 수 있다. 각각의 CAM 셀은 제 1 및 제 2 CAM 셀이 인터록킹 구조로 배열되어 실질적으로 직사각형을 형성함으로써 설계에 있어 용량 및/또는 어레이의 물리적 면적을 최소화하도록 L-자형으로 구성될 수 있다. 이에 따라 상술한 실시예들은 프로세서 내에 통합된 CAM 어레이의 매치 라인 및 비교 라인 기생 용량을 모두 감소시킬 수 있다.
다른 실시예는 사용되는 면적, 라우팅 복잡도 및 기생 용량을 줄이도록 배치된, 상술한 실시예들에 따른 CAM 어레이를 형성하는 방법 또는 다수의 CAM 셀(예를 들어, 제 1 및 제 2 CAM 셀)을 갖는 CAM 어레이를 포함하는 프로세서에 관련된다.
예를 들어, 실시예는 제 1 저장 회로 및 제 1 비교 회로를 갖는 L-자형 제 1 CAM 셀을 형성하는 단계, 및 제 2 저장 회로 및 제 2 비교 회로를 갖는 L-자형 제 2 CAM 셀을 형성하는 단계를 갖는 방법에 관련된다. 상기 방법은 실질적으로 직사각형을 형성하기 위해 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀을 인터록킹 구조로 배열하는 단계를 포함하며, 여기서 제 1 저장 회로 및 제 2 저장 회로는 수직으로 적층되고, 제 1 비교 회로 및 제 2 비교 회로는 각각 직사각형의 각각의 바깥쪽 가장자리들에 배치된다. 상기 방법은 또한 각 CAM 셀을 세트 및 행에 관련시키는 단계를 포함한다.
예를 들어, 일 실시예에서 제 1 CAM 셀은 제 1 세트의 제 1 행에 관련되고 제 2 CAM 셀은 제 1 세트의 제 2 행에 관련된다. 실시예는 제 1 세트의 제 1 행 및 제 1 세트의 제 2 행에 매핑되는 순차적 출력들을 갖도록 디코더를 구성하는 단계를 포함한다.
다른 실시예에서, 제 1 CAM 셀은 제 1 세트의 제 1 행에 관련되고 제 2 CAM 셀은 제 2 세트의 제 1 행에 관련된다. 실시예는 제 1 세트의 제 1 행 및 제 2 세트의 제 1 행에 매핑되는 순차적 출력들을 갖도록 디코더를 구성하는 단계를 포함한다. 따라서 예시적인 방법들은 어레이의 물리적 면적 및/또는 용량이 감소할 수 있는 CAM 어레이 또는 CAM 어레이를 갖는 프로세서를 제공할 수 있다. 상술한 실시예들은 매치라인 및 비교 라인 기생 용량을 모두 감소시킬 수 있다.
정보 및 신호들은 다양한 다른 어떤 기술 및 방식으로도 표현될 수 있는 것으로 이해해야 한다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령, 지시, 정보, 신호, 비트, 심벌 및 칩은 전압, 전류, 전자파, 자기 필드 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
또한, 본원에 개시된 실시예들과 관련하여 설명한 다양한 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있는 것으로 인식해야 한다. 이러한 하드웨어와 소프트웨어의 호환성을 설명하기 위해, 각종 예시적인 컴포넌트, 블록, 모듈, 회로 및 단계들은 일반적으로 그 기능과 관련하여 상술하였다. 이러한 기능이 하드웨어로 구현되는지 소프트웨어로 구현되는지는 전체 시스템에 부과된 설계 제약들 및 특정 애플리케이션에 좌우된다. 당업자들은 설명한 기능을 특정 애플리케이션마다 다른 방식으로 구현할 수도 있지만, 이러한 구현 결정은 본 발명의 실시예들의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.
상기한 개시는 발명의 예시적인 실시예들을 보여주지만, 첨부된 청구범위에 의해 정의된 바와 같은 발명의 범위를 벗어나지 않으면서 다양한 변형 및 개조가 이루어질 수 있다는 점에 유의해야 한다. 여기서 설명한 발명의 실시예들에 따른 방법 청구항들의 기능, 단계 및/또는 동작은 임의의 특정 순서로 수행될 필요는 없다. 더욱이, 발명의 엘리먼트들은 단수로 설명 또는 청구될 수 있지만, 단수로의 한정이 명시되지 않는 한 다수가 기대된다.

Claims (35)

  1. 내용 주소화 메모리(CAM)로서,
    제 1 저장 회로 및 제 1 비교 회로를 갖는 제 1 CAM 셀; 및
    제 2 저장 회로 및 제 2 비교 회로를 갖는 제 2 CAM 셀을 포함하며,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀은 직사각형 영역 내에 배치되고,
    상기 제 1 저장 회로 및 상기 제 2 저장 회로는 수직으로 적층되고 서로 인접하며,
    상기 제 1 비교 회로 및 상기 제 2 비교 회로는 상기 제 1 저장 회로 및 상기 제 2 저장 회로에 의해 분리되고, 각각 상기 직사각형 영역의 각각의 바깥쪽 가장자리(edge)들에 배치되는,
    내용 주소화 메모리.
  2. 제 1 항에 있어서,
    상기 제 1 비교 회로 및 상기 제 2 비교 회로의 행들은 순차적으로 배열되는, 내용 주소화 메모리.
  3. 제 1 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고 상기 제 2 CAM 셀은 상기 제 1 세트의 제 2 행과 관련되는, 내용 주소화 메모리.
  4. 제 1 항에 있어서,
    상기 제 1 비교 회로 및 상기 제 2 비교 회로의 인접 세트들은 순차적으로 배열되는, 내용 주소화 메모리.
  5. 제 1 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고 상기 제 2 CAM 셀은 제 2 세트의 제 1 행과 관련되는, 내용 주소화 메모리.
  6. 제 1 항에 있어서,
    제 1 항에 따른 다수의 제 1 및 제 2 CAM 셀들을 더 포함하며, 각각의 CAM 셀은 관련 세트 및 행을 갖고, 한 세트 내의 각 행의 비교 입력들은 수직으로 정렬되는, 내용 주소화 메모리.
  7. 제 6 항에 있어서,
    한 세트 내의 각 행의 각각의 비교 입력은 하나의 라우팅 트랙(routing track)에 연결되는, 내용 주소화 메모리.
  8. 제 1 항에 있어서,
    상기 제 1 비교 회로의 높이는 상기 제 1 저장 회로의 높이보다 높은, 내용 주소화 메모리.
  9. 제 1 항에 있어서,
    상기 직사각형 영역의 높이는 상기 수직으로 적층된 저장 회로들의 높이와 동일한, 내용 주소화 메모리.
  10. 내용 주소화 메모리(CAM) 어레이를 포함하는 프로세서로서,
    다수의 CAM 셀 유닛들을 포함하며, 각각의 CAM 셀 유닛은,
    제 1 저장 회로 및 제 1 비교 회로를 갖는 제 1 CAM 셀; 및
    제 2 저장 회로 및 제 2 비교 회로를 갖는 제 2 CAM 셀을 포함하고,
    각각의 CAM 셀은 L-자형으로 구성되고,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀은 직사각형을 형성하기 위해 인터록킹(interlocking) 구조로 배열되며,
    상기 제 1 저장 회로 및 상기 제 2 저장 회로는 서로 인접하며, 상기 제 1 비교 회로 및 상기 제 2 비교 회로는 상기 제 1 저장 회로 및 상기 제 2 저장 회로에 의해 분리되며, 상기 제 1 비교 회로 및 상기 제 2 비교 회로 각각은 상기 직사각형 영역의 각각의 바깥쪽 가장자리들에 배치되는,
    프로세서.
  11. 제 10 항에 있어서,
    각각의 CAM 셀은 관련 세트 및 행을 갖는, 프로세서.
  12. 제 11 항에 있어서,
    상기 제 1 비교 회로 및 상기 제 2 비교 회로의 행들은 순차적으로 배열되는, 프로세서.
  13. 제 11 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 상기 제 1 세트의 제 2 행과 관련되는, 프로세서.
  14. 제 13 항에 있어서,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀의 행들에 직접 매핑하도록 구성되는 디코더를 더 포함하는, 프로세서.
  15. 제 14 항에 있어서,
    상기 디코더는 상기 제 1 세트의 제 1 행과 상기 제 1 세트의 제 2 행에 매핑되는 순차적인 출력들을 갖도록 구성되는, 프로세서.
  16. 제 11 항에 있어서,
    상기 제 1 비교 회로 및 상기 제 2 비교 회로의 인접 세트들은 순차적으로 배열되는, 프로세서.
  17. 제 11 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 제 2 세트의 제 1 행과 관련되는, 프로세서.
  18. 제 17 항에 있어서,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀의 행들에 직접 매핑하도록 구성되는 디코더를 더 포함하는, 프로세서.
  19. 제 18 항에 있어서,
    상기 디코더는 상기 제 1 세트의 제 1 행과 상기 제 2 세트의 제 1 행에 매핑되는 순차적인 출력들을 갖도록 구성되는, 프로세서.
  20. 제 10 항에 있어서,
    적어도 2개의 CAM 셀 유닛들이 수직으로 적층되고, 한 세트의 각 행의 입력들은 수직으로 정렬되는, 프로세서.
  21. 제 10 항에 있어서,
    수직으로 배열되는 상기 다수의 CAM 셀 유닛들로부터의 제 1 CAM 셀 유닛 및 제 2 CAM 셀 유닛을 포함하며, 상기 제 1 CAM 셀 유닛 및 상기 제 2 CAM 셀 유닛의 제 1 및 제 2 CAM 셀들은 수직 정렬되는, 프로세서.
  22. 내용 주소화 메모리(CAM)를 제조하기 위한 방법으로서,
    제 1 저장 회로 및 제 1 비교 회로를 갖는 L-자형 제 1 CAM 셀을 형성하는 단계;
    제 2 저장 회로 및 제 2 비교 회로를 갖는 L-자형 제 2 CAM 셀을 형성하는 단계;
    직사각형을 형성하기 위해 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀을 인터록킹 구조로 배열하는 단계;
    상기 제 1 저장 회로 및 상기 제 2 저장 회로를 수직으로 그리고 서로 인접하게 적층하는 단계; 및
    상기 제 1 비교 회로 및 상기 제 2 비교 회로가 상기 제 1 저장 회로 및 상기 제 2 저장 회로에 의해 분리되도록, 상기 제 1 비교 회로 및 상기 제 2 비교 회로를 상기 직사각형 영역의 각각의 바깥쪽 가장자리들에 배치하는 단계를 포함하는,
    CAM 제조 방법.
  23. 삭제
  24. 제 22 항에 있어서,
    각각의 CAM 셀을 세트 및 행에 관련시키는 단계를 더 포함하는, CAM 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 상기 제 1 세트의 제 2 행과 관련되는, CAM 제조 방법.
  26. 제 25 항에 있어서,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀의 행들에 직접 매핑하도록 디코더를 구성하는 단계를 더 포함하며,
    상기 디코더는 상기 제 1 세트의 제 1 행과 상기 제 1 세트의 제 2 행에 매 핑되는 순차적인 출력들을 갖도록 구성되는, CAM 제조 방법.
  27. 제 24 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 제 2 세트의 제 1 행과 관련되는, CAM 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 1 세트의 제 1 행 및 상기 제 2 세트의 제 1 행에 매핑되는 순차적인 출력들을 갖도록 디코더를 구성하는 단계를 더 포함하는, CAM 제조 방법.
  29. 내용 주소화 메모리(CAM) 시스템으로서,
    제 1 저장 회로 및 제 1 비교 회로를 갖는 L-자형 제 1 CAM 셀을 형성하기 위한 수단;
    제 2 저장 회로 및 제 2 비교 회로를 갖는 L-자형 제 2 CAM 셀을 형성하기 위한 수단;
    직사각형을 형성하기 위해 상기 제 1 CAM 셀 및 상기 제 2 CAM 셀을 인터록킹 구조로 배열하기 위한 수단;
    상기 제 1 저장 회로 및 상기 제 2 저장 회로를 수직으로 그리고 서로 인접하게 적층하기 위한 수단; 및
    상기 제 1 비교 회로 및 상기 제 2 비교 회로가 상기 제 1 저장 회로 및 상기 제 2 저장 회로에 의해 분리되도록, 상기 제 1 비교 회로 및 상기 제 2 비교 회로를 상기 직사각형 영역의 각각의 바깥쪽 가장자리들에 배치하기 위한 수단을 포함하는,
    CAM 시스템.
  30. 제 29 항에 있어서,
    각각의 CAM 셀을 세트 및 행에 관련시키기 위한 수단을 더 포함하는, CAM 시스템.
  31. 제 30 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 상기 제 1 세트의 제 2 행과 관련되는, CAM 시스템.
  32. 제 31 항에 있어서,
    상기 제 1 CAM 셀 및 상기 제 2 CAM 셀의 행들에 직접 매핑하도록 디코더를 구성하기 위한 수단을 더 포함하며,
    상기 디코더는 상기 제 1 세트의 제 1 행과 상기 제 1 세트의 제 2 행에 매핑되는 순차적인 출력들을 갖도록 구성되는, CAM 시스템.
  33. 제 30 항에 있어서,
    상기 제 1 CAM 셀은 제 1 세트의 제 1 행과 관련되고, 상기 제 2 CAM 셀은 제 2 세트의 제 1 행과 관련되는, CAM 시스템.
  34. 제 33 항에 있어서,
    상기 제 1 세트의 제 1 행 및 상기 제 2 세트의 제 1 행에 매핑되는 순차적인 출력들을 갖도록 디코더를 구성하기 위한 수단을 더 포함하는, CAM 시스템.
  35. 제1항에 있어서,
    상기 제 1 저장 회로 및 상기 제 2 저장 회로는 상기 직사각형 영역의 중앙 부분에 배치되는, 내용 주소화 메모리.
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