JP5763142B2 - 連想メモリ - Google Patents

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Description

（関連出願の相互参照）
本願は、２００６年１１月１７日に出願され、「インタリーブセットスキームを備える連想メモリ（ＣＡＭ）構造についての方法及び装置(METHOD AND APPARATUS OF CONTENT ADDRESSABLE MEMORY (CAM) STRUCTURE WITH INTERLEAVED SET SCHEME)」と題された米国仮特許出願番号６０／８６６，２４０の利益を主張する。
本開示は、一般にメモリアーキテクチャに関し、より具体的には連想メモリ（ＣＡＭ）のための方法及びシステムに関する。
ＣＡＭは、従来の半導体メモリ（例えばＳＲＡＭ(static random access memory)）と、探索動作が迅速に（例えば１クロックサイクル内に）完了することを可能にする比較回路とを含む。この能力は、ソフトウェア実装された探索に比べて卓越したスピードを提供する、探索アルゴリズムのハードウェア実装を可能にする。ＣＡＭアレイ構造の物理設計において、ＣＡＭアレイ構造のサイズを削減すると共にスペースの使用を効率化するために、長方形などの規則正しい形(regular shape)を持つことは望ましい。不要な寄生キャパシタンスを回避することによってアドレス指定される(addressed)高性能設計において、スピード及び電力消費が問題となる。致命的なエリア及びルーティングを削減する物理レイアウトは、寄生キャパシタンスを削減する。また一方、ＣＡＭ設計の特定の態様は、それらの物理的設計の挑戦において最大の効率達成をなす。
図１は、行＜０＞、＜１＞、・・・、＜ｎ＞を持つＣＡＭ１１０及びＲＡＭ１３０アレイの概念的なトップレベルのキャッシュブロック図１００である。ＣＡＭ１１０及びＲＡＭ１３０は、制御回路１２０によって分離される。図１において示されるように、ＣＡＭアレイ１１０及びＲＡＭアレイ１３０は、夫々同じ数の行を持つ。効率的な設計を生み出すためには、ＣＡＭアレイの全体の形状がｘ及びｙ平面（即ち、ＲＡＭアレイの足跡(footprint)）から見たときに長方形の形状となることにより使用エリアを効率的に利用できるよう、図１において示されるように、ＣＡＭアレイ１１０の行の高さをＲＡＭアレイ１３０の行の高さに一致させることが望ましい。本開示のために、「行の高さ(row height)」は、例えば図１におけるｙ方向の距離を参照する。
ＳＲＡＭ(static random access memory)設計において、６−Ｔストレージセルは、アレイ構造についての最小の見込まれる(possible)行の高さを多くの場合定める。このＲＡＭセルは、プロセス技術が最小のエリアセルを製造するための限界まで押し進められるよう、製造工場(foundry)から特別なグラウンドルールの放棄(waivers)を与えられる。図２Ａは、６−Ｔストレージセルで構成される従来のＲＡＭアレイセル２００の概略図である。図２Ｂは、ＲＡＭアレイセルのレイアウトを示す。一般的に、ＲＡＭセル２０１は製造工場によって用意される。図１及び図２Ｂにおいて示されるように、ＲＡＭセルの物理サイズを削減することによりセルあたりの使用エリアを効率的に利用するために、かなりの設計努力が向けられる(apply)。更に、ＣＡＭアレイ１１０の設計時には、ＣＡＭアレイ１１０側及びＲＡＭアレイ１３０側の高さの間の一対一関係を達成することが望ましいのでＣＡＭ側（即ち、図１におけるＣＡＭアレイ１１０）のエリアもまた削減されるべきである。
図１を再び参照すると、連想メモリ（ＣＡＭ）アレイ１１０は、典型的には、６−Ｔ ＲＡＭセル２０１などのストレージセルと、アレイ内の各ビットに関する比較回路とを含む。効率的な設計を生み出すためには、ＣＡＭアレイ１１０及びＲＡＭアレイ１３０の一対一関係が概して存在するようにＣＡＭアレイ１１０の行の高さをＲＡＭアレイ１３０の行の高さに少なくとも実質的に一致させることが望ましい。
例えば、ＣＡＭアレイ１１０の行の高さをＲＡＭ１３０の行の高さに一致させるための一手法は、ＣＡＭセルの高さをその中に含まれるＲＡＭセル２０１の高さに制限することである。結果的に、図１において示されるように、ＣＡＭアレイ１１０の各行とＲＡＭアレイ１３０の各行との間に高さにおける一対一関係が存在する。
図３は、一致した行の高さのキャッシュ設計を実装する１つの従来手法を示す。具体的には、図３は、比較スタック３１０及び３２０の高さがストレージセル（即ち、ＲＡＭアレイセル３０１）の高さに一致する、非インタリーブセット(non-interleaved set)のＣＡＭアレイセルのレイアウト３００を示す。従来設計において、共通の高さを維持するために、マッチラインに連結され得るノード３１５及び３１６がセルのどちらか一方の側に分かれており、これは付加的なキャパシタンスをもたらす。
図３において、ストレージセル、即ち、ＲＡＭアレイセル３０１は、２つの比較スタック３１０（偽／補集合）及び３２０（真）が当該ＲＡＭアレイセル３０１の夫々のわきにあるように配置される。比較スタック３１０及び３２０の各々の行の高さは、ＲＡＭアレイセル３０１の行の高さと同じくらいである。ノード３１５及び３１６は、網(net)によって接続され得る。本開示のために、網は２または３以上のノード（２または３以上の点）を接続する電線(wire)である。図３にあるような行が連続して積み重ねられ、比較ラインが垂直に整列されるとき、かなりのキャパシタンスがノード３１５、３１６に付加される。マッチライン網は、図４において説明されるように、行内の各ビットを横切って接続されるが、行間で異なるかもしれない。
図４は、アレイ内の行が連続して並べられる従来のＣＡＭ設計４００の説明図である。各ＣＡＭアレイセルは、破線によって識別される。図４において、比較ラインは垂直に整列される。しかしながら、図４において、比較トランジスタスタックは夫々独自のマッチラインを持ち、これは増大したキャパシタンスをもたらす。即ち、図４において、マッチラインは拡散を共有していない。
上述のように、従来のＣＡＭアレイ設計（例えば図３及び図４において示されるような）は、メモリアレイの性能を劣化させる増大したキャパシタンスをもたらす。故に、スペースを効率的に利用し、致命的なエリア及びルーティングを削減し、寄生キャパシタンスを削減するＣＡＭアレイデザインの要求がある。
本発明の典型的な実施形態は、連想メモリ（ＣＡＭ）のためのシステム及び方法を対象とする。
例えば、典型的な実施形態は、第１のストレージ回路及び第１の比較回路を持つ第１のＣＡＭセルと、第２のストレージ回路及び第２の比較回路を持つ第２のＣＡＭセルとを含む連想メモリ（ＣＡＭ）を対象とする。第１のＣＡＭセル及び第２のＣＡＭセルは、実質的に長方形のエリアに置かれる。第１及び第２のストレージ回路は垂直に積み重ねられる。第１及び第２の比較回路は、長方形の夫々の外縁に夫々置かれる。
別の典型的な実施形態は、複数のＣＡＭセルユニットを含む連想メモリ（ＣＡＭ）アレイを持つプロセッサを対象とする。各ＣＡＭセルユニットは、第１のストレージ回路及び第１の比較回路を持つ第１のＣＡＭセルと、第２のストレージ回路及び第２の比較回路を持つ第２のＣＡＭセルとを含む。各ＣＡＭセルはＬの形で構成され、第１及び第２のＣＡＭセルは実質的に長方形の形状を形成するために組み合わさった形状で配置される。
別の典型的な実施形態は、第１のストレージ回路及び第１の比較回路を持つＬの形の第１のＣＡＭセルを形成することと、第２のストレージ回路及び第２の比較回路を持つＬの形の第２のＣＡＭセルを形成することと、第１及び第２のＣＡＭセルを実質的に長方形の形状を形成するために組み合わさった形状で配置することとを含む、連想メモリ（ＣＡＭ）を製造するための方法を対象とする。
添付図面は、本発明の実施形態の説明に役立てるために提示され、実施形態の説明のためにもっぱら提供されるが、その限定ではない。
図１は、ＣＡＭ及びＲＡＭアレイを説明する概念的なトップレベルのキャッシュブロック図である。 図２Ａは、ＲＡＭアレイセルを説明する概略図である。 図２Ｂは、ＲＡＭアレイセルレイアウトである。 図３は、非インタリーブセットのＣＡＭアレイセルレイアウトの説明図である。 図４は、非インタリーブセットスキームのＣＡＭ設計の説明図である。 図５Ａは、ＣＡＭアレイセルを説明する概略図である。 図５Ｂは、ＣＡＭアレイセルのレイアウトである。 図６は、非インタリーブセットスキームＣＡＭアレイを説明するブロック図である。 図７Ａは、インタリーブＣＡＭ構造を説明するブロック図である。 図７Ｂは、セット＜０＞、セット＜１＞のインタリーブＣＡＭ構造のレイアウトである。 図８は、インタリーブ４重セットアソシアティブＣＡＭアレイバンクを説明するブロック図の説明図である。 図９は、ダイレクトマップデコーダを説明する説明図である。 図１０は、インタリーブセットキャッシュのためのダイレクトマップデコーダを説明する説明図である。
本発明の態様は、以下の説明及び本発明の具体的な実施形態を対象とする関連図面において開示される。代わりの(alternate)実施形態が、本発明の範囲から逸脱することなく案出されてよい。また、本発明についての周知の要素は、本発明の関連する詳細をあいまいにしないために詳しく述べられなかったり、省略されたりすることになるだろう。
「典型的な(exemplary)」なる語は、本願明細書において「例(example)、事例(instance)または説明(illustration)として役立つ」を意味するために使用される。本願明細書において「典型的(exemplary)」として述べられる任意の実施形態は、その他の実施形態よりも好適または優れているものとして必ずしも構成されていない。同様に、「本発明の実施形態(embodiments of the invention)」なる用語は、本発明の全ての実施形態が、論じられる特徴(feature)、利点(adavantage)または動作モード(mode of operation)を含むことを必要としない。
本発明の実施形態は、一般的には連想メモリ（ＣＡＭ）構造に関し、より具体的には使用エリア及びルーティングの複雑性を低減させることにより寄生キャパシタンスを削減するよう配置された複数のＣＡＭセル（例えば、第１及び第２のＣＡＭセル）を持つ連想メモリ（ＣＡＭ）を提供するための方法及びシステムに関する。
一実施形態において、一致したＣＡＭ及びＲＡＭの行の高さは、例えば図５及び図６において示されているように、隣接するＣＡＭの行に関してＣＡＭの行を交互に１８０度回転させることにより作り出されており、これは以下に更に詳しく述べられるだろう。複雑なルーティング要求及び設計性能を劣化させる相当量のキャパシタンスの付加を回避することは望ましい。故に、一致したＣＡＭ及びＲＡＭの行の高さを備えるコンパクト化された物理配置を提供するためにインタリーブセットスキームを適用する別の典型的な実施形態が記述されるだろう。本実施形態の態様に従って、通常の最小限の信号ルーティングを維持しつつ拡散を共有することを通じて網キャパシタンスは低減される。典型的な実施形態は、エリア、電力消費を削減し、ＣＡＭ設計の最大動作スピードを増大させる。本実施形態の別の態様は、新たな復号化スキームを必要としないことである。入力アドレスバス命令を切り替えることにより、ダイレクトマップデコーダ(direct mapped decoder)が使用される。本実施形態の典型的な態様は、例えば図７−１０を参照して以下に記述されるだろう。
一実施形態において、ＣＡＭアレイは、図５Ａにおいて示されるように、図２において説明される６Ｔストレージセルと同様の６−Ｔストレージセル５０２と、アレイ内の各ビットに関する比較回路５０５とを含む。ＣＡＭアレイセル５００の性能を考慮すると、図５Ａにおいてマッチライン５１０とラベル付けされたノードは、ＣＡＭ探索性能を決定する１つのノードである。故に、マッチラインノード５１０上のキャパシタンスを低減することが望ましい。従って、少なくとも１つの実施形態において、マッチラインノード上のキャパシタンスが低減されるよう、補集合／偽の比較（compare complement / false）に関連した拡散領域（compare_c）が真の比較（compare true）に関連した拡散領域（compare_t）と共有される。従って、拡散共有及びマッチライン上のキャパシタンスの低減によって、実施形態は電力を削減すると共にＣＡＭアレイセル５００の性能を増強できる。
図５Ｂは、本発明の少なくとも１つの実施形態に従う、ＣＡＭアレイセルレイアウト５０１の説明図である。マッチラインノード５１０、真Ｔ、補集合Ｃ、真の比較（compare_t）、補集合／偽の比較(compare _c)、Ｖss(vss_core)などの対応する参照は、図５Ａの概略図に対する相互関係のために提供される。図５Ｂにおいて説明されるように、ＣＡＭアレイセル５０１のレイアウトは、図５Ａに関連して論じたように、共通マッチラインノード５１０及び隣接トランジスタの拡散領域を共有することによりマッチラインキャパシタンスを削減するよう隣接比較回路５０５を準備することによってより大きな拡散共有を提供する。更に、実施形態は、従来のＲＡＭアレイセルに比べてより大きなｙ次元を持つ「Ｌ」の形をしたセル（破線によって表示される）を提供する。即ち、比較スタック５０５のｙ方向における高さは、図５Ｂにおいて説明されるように、従来のＲＡＭアレイセル（例えば図２Ｂを参照）またはＣＡＭセル（例えば図３を参照）のｙ方向における高さに比べて大きい。
図６を参照すると、本発明の実施形態は、図５Ｂの実施形態について低減されたマッチラインキャパシタンスを提供しつつ最小限のエリアを可能にさせるために「Ｌ」の形の組み合さった状態で配置される非インタリーブセットスキームのＣＡＭアレイを包含できる。図６は、各々が比較回路及びストレージ回路（即ち、ＲＡＭセル）を含んでいるＣＡＭアレイセル６１０、６２０、６３０及び６４０を持つＣＡＭアレイ６００を示す。上述のように、ＣＡＭアレイセルのレイアウトは、従来のＲＡＭセルよりも背の高いもののメモリアレイ６００について低減されたエリアを可能にさせる「Ｌ」の形のセルを提供するために配置される。従って、各隣接ＣＡＭアレイは、図６において説明された、組み合わさった「Ｌ」の形を形成するために、その隣に関して１８０度回転される。
例えば、ＣＡＭアレイセル６２０はＣＡＭアレイセル６１０に関して１８０度回転され、ＣＡＭアレイセル６４０はＣＡＭアレイセル６３０に関して１８０度回転される。各組み合わさった「Ｌ」のグループは、２つのストレージセル及び２つの比較回路を提供する。図６の典型的な実施形態は、隣接ＣＡＭアレイセルの各ユニット(unit)（例えば、６１０及び６２０、６３０及び６４０など）が従来のＲＡＭアレイセルの高さの２倍に実質的に等しい高さを持つ長方形の形状を形成するコンパクト設計を提供する。故に、図６の配置は、低減されたマッチラインキャパシタンスを提供しつつ全体的な比較セルに対するＲＡＭセルの一対一対応を持つ設計を提供する。
本開示のために、セット内で回転された行を連続して積み重ねることは、行毎の比較入力が個別の垂直列にあることを意味する。入力の追加(extra)列は、図６において示されるように、比較信号（例えば、set_compare信号）あたりに２つのルーティング路(track)をもたらす。即ち、回転された行がセット内で連続した順序で配置されるならば、各セット比較入力に関して２つのルーティング路（各垂直列に関して１つ）が存在するだろう（セット０比較入力６５０及び６５１、セット１比較入力６６０及び６６１）。入力の追加列（例えば、６５１及び６６１）は、追加的なルーティング要求をもたらす。
ルーティング要求及び追加ライン(line)に付随した寄生キャパシタンスを低減させるために、インタリーブセットスキームが本発明の実施形態に従って使用可能である。例えば、図７Ａにおいて説明されるように、インタリーブ設計も、ルーティング及び寄生キャパシタンスを低減させつつ、全体的なＣＡＭ及びＲＡＭの行の高さの間の１対１対応を持つ。信号ルーティングを制限または維持（例えば通常の最小限の信号ルーティング）しつつ拡散を共有することを通じて、網キャパシタンスは低減される。典型的な実施形態は、エリア、電力消費を削減すると共に、ＣＡＭアレイの最大動作スピードを増大させる。同様に、少なくとも１つの典型的な実施形態は、新たな復号化スキームを必要とせずに実装される。一実施形態において、入力アドレスバス命令を再配置する(rearrange)ためにダイレクトマップデコーダが利用可能である。
インタリーブセットＣＡＭは、一実施形態において、セットアソシアティブアレイ設計(set associative array design)を利用する。図６において示されるように、セット内で連続した行を垂直に配置する代わりに、２つの垂直に隣接したセットからの行が物理的にインタリーブされ、ＣＡＭアレイセルがそれらの隣に関して１８０度回転される。セットのインタリーブされた対は、各ＣＡＭバンクに居住する(populate)ために垂直に積み重ねられる。少なくとも１つの実施形態において、ＣＡＭバンク内のセット特定制御信号(set specific control signal)は、垂直配列であり、例えば図７Ａ及び７Ｂにおいて典型的に説明されている。
図７Ａは、インタリーブＣＡＭアレイ７０１のブロック図の説明図である。ＣＡＭアレイ７０１は、夫々が比較回路及びストレージ回路（例えば、ＳＲＡＭセル）を含むＣＡＭセル７１０、７２０、７３０及び７４０を持つ。各ＣＡＭアレイセルは、従来のＲＡＭセルに比べてｙ次元において大きいＬ形のセルを提供するよう配置される。設計による使用エリアを削減するために、各隣接ＣＡＭアレイセルは当該ＣＡＭセルの隣接ＣＡＭセルに関して１８０度回転される。図７Ａを参照すると、ＣＡＭセル７２０は、ＣＡＭセル７１０に関して１８０度回転されており、組み合わさった「Ｌ」の形状で配置される。ＣＡＭアレイセル７４０は同様に組み合わさった「Ｌ」の形状でＣＡＭアレイセル７３０に関して１８０度回転されており、それによって隣接セルの各ユニット（例えば、７１０及び７２０、７３０及び７４０など）がストレージセル（例えばＳＲＡＭセル）の約２倍の高さに等しい高さを持つ長方形の形状を形成するコンパクト設計を提供している。Ｌ形のＣＡＭセルが組み合わさった形状（例えば７１０及び７２０）はＣＡＭセルユニット７０５と見なすことができ、ＣＡＭセルユニットは図８において示されるようにＣＡＭアレイを形成するために積み重ねることができる。
図７Ｂは、インタリーブＣＡＭ構造７０２の回路レイアウトである。インタリーブセットは、本発明の実施形態に従って、垂直に整列されたセット比較信号を備えるＣＡＭセルを生み出し、寄生キャパシタンスを低減させ、設計の電力消費を削減する。インタリーブセットによって、セット特定比較信号(set specific compare signal)（例えば、セット０比較７５０及びセット１比較７６０）は、垂直に整列される。更に、比較コンポーネント（例えばcompare_true）あたりに１本のラインが使用されるので、比較ラインのために使用されるルーティングが低減される。２つのＬの形のセルは、図５Ａ及び図５Ｂに関して上に論じられているように、マッチライン拡散領域を共有する。設計において結果として生じるアレイの物理エリア及びキャパシタンスが低減されている。従って、本発明の実施形態は、例えば図７Ａ及び図７Ｂにおいて説明されるように、マッチライン及び比較ラインの寄生キャパシタンスの両方を低減させている。
別の実施形態は、図８を参照して記述されることになる。図８は、インタリーブ４重(way)セットアソシアティブＣＡＭアレイバンク８００である。図８において、各セットにおいて４つの行が存在し（４重）、各行は４ビット幅（例えば４列）である。隣接セット対は、インタリーブされている（セット０／セット１、セット２／セット３）。各ＣＡＭセルは関連した(associated)セット及び行を持ち、前に論じたように、各ＣＡＭセルユニットは２つのＣＡＭセルを持つ。従って、ＣＡＭアレイ８００は、所望の数のビット、セット及び行に対応するよう配置された複数のＣＡＭセルユニットから形成可能である。インタリーブ設計において、本発明の実施形態に従って、各ＣＡＭセルユニットは同じ行数を持ち、連続したセット番号を持つ。例えば、ＣＡＭセルユニットは、セット＜０＞、行＜０＞を備える第１のＣＡＭセルと、セット＜１＞、行＜０＞を備える第２のＣＡＭセルとを持つことができる。図８において説明されるように配置されるとき、一意の比較信号が各セットの各ビットのために提供され得る。更に、所与のビット及びセットにおける行（例えば、ビット０、セット０、行１−４）は、同じビットレベルの比較信号を受信する。故に、セット内の各行の比較入力は、垂直に整列され、ビットあたりに１つのルーティング路に連結される。
その他の実施形態は、非隣接セットのインタリーブセットを対象にする。任意の２つのセットがインタリーブ可能であることに注意されたい。別の実施形態において、論理的に隣接しないが物理的に隣接する２つのセットが、インタリーブされる。また一方、本発明の実施形態は、４重アソシアティブＣＡＭアレイに限られない。その他の実施形態は、その他のアソシアティブメモリ（例えば２重、１６重などのアソシアティブメモリ）に適用可能である。本発明の実施形態は、キャパシタンスを低減させると共にそのようなアソシアティブメモリアレイにおける性能を改善するために、ＣＡＭセルの物理レイアウトをうまく利用する。
先に論じたように、インタリーブセットスキームは、ルーティング及び寄生キャパシタンスを低減または最小化させつつ、全体的なＣＡＭ及びＲＡＭの行の高さの（例えば２セルあたりの）対応を備えるコンパクトな物理配置を提供するために、ＣＡＭアレイに適用可能である。網キャパシタンスは、通常の最低限の（または低減された）信号ルーティングを維持しつつ拡散を共有することを通じて低減される。従って、本発明の実施形態は、エリア、電力消費を削減すると共に、増大されたＣＡＭ設計の動作スピードを可能にする。同様に、少なくとも１つの実施形態は、ダイレクトマップデコーダと共に実装される。
図９は、ダイレクトマップデコーダ９００の説明図である。ダイレクトマップデコーダ９００は、６ビットアドレスを占め(take)、６４個の出力のために復号する。各出力は、メモリアレイまたはキャッシュ内の６４行のうち１つに連結される。例えば、論理アドレスビットＡ＜５：０＞が図示されるようにデコーダ入力ａ５−ａ０に連結されるならば、マッピングはセット及び行が連続して配置される物理配置と相互に関連する。キャッシュは、論理アドレスビットＡ＜５＞及びＡ＜４＞によってマップされる４個のセットを持つ。４つのセットの各々は、論理アドレスビットＡ＜３：０＞によってマップされる１６個の行（即ち、行０−１５、１６−３１、３２−４７及び４８−６３）を持つ。ダイレクトマップデコーダ９００は、連続した行アドレスのために設計される。しかしながら、デコーダ９００のダイレクトマッピングをインタリーブＣＡＭアレイに適用することは、デコーダ出力についての複雑なルーティングをもたらす。
図１０は、本発明の少なくとも１つの実施形態に従うインタリーブセットＣＡＭアレイと共に使用可能なダイレクトマップデコーダ１０００のブロック図の説明図である。例えば、論理アドレスビットＡ＜５：０＞はインリーブセットＣＡＭアレイに対応するために整理し直され(reorder)得る。論理アドレスビットＡ＜５：０＞は、図１０において説明されるように、整理し直されてデコーダ入力ａ５−ａ０に接続され得る。マッピングは、セット及び行がインタリーブセットスキームに基づいて連続して配置される物理配置と相互に関連する。キャッシュは、論理アドレスビットＡ＜５＞及びＡ＜４＞によってマップされる４個のセットを持つ。４個のセットの各々は、論理アドレスビットＡ＜３：０＞によってマップされる１６個の行（即ち、０−１５、１６−３１、３２−４７及び４８−６３）を持つ。論理アドレスビットＡ＜４＞は入力ａ０に連結される。論理アドレスビット＜３：０＞はそれぞれ入力ａ４−ａ１に対応するために、１桁(one position)だけそれぞれ左にシフトされる。論理アドレスビットＡ＜５＞は、入力ａ５に連結される。例えば、論理アドレスビットＡ＜５：０＞が図示されるようにデコーダ入力ａ５−ａ０に連結されるならば、マッピングは、交互のセット（セット＜０＞、行＜０＞；セット＜１＞、行＜０＞；セット＜０＞、行＜１＞；セット＜１＞、行＜１＞など）についての各グループ（例えばセルユニット）に関して行が同じ状態のままの、交互のセットを持つ物理配置と相互に関連する。故に、図１０のインタリーブデコーダ１０００は、インタリーブセットＣＡＭアレイに直接的にマップ可能であり、デコーダ１０００出力についての複雑なルーティングをもたらさない。故に、典型的な実施形態は、隣接セットの行をインタリーブし、ＣＡＭアレイの行への正確なマッピングを提供するためにデコーダ１０００へのアドレスバスの接続(address bus connection)の順序を変更する。
その他の実施形態において、プロセッサが上述した実施形態に従うＣＡＭアレイを含んでよい。本願明細書において用いられるように、プロセッサは１または複数の処理回路、例えば、マイクロプロセッサ、ＤＳＰ(digital signal processor)、マイクロコントローラ、ＡＳＩＣ(Application Specific Integrated Circuit)及びそれらの組み合わせを包含できる。従って、実施形態は、各ＣＡＭセルユニットが第１のストレージ回路及び第１の比較回路を持つ第１のＣＡＭセルと第２のストレージ回路及び第２の比較回路を持つ第２のＣＡＭセルとを含む、複数のＣＡＭセルユニットを具備するプロセッサを包含できる。各ＣＡＭセルは、第１及び第２のＣＡＭセルが実質的に長方形の形状を形成するために組み合わさった形状で配置され、それによってアレイの物理エリア及び／または設計におけるキャパシタンスを最小化できるように、Ｌの形で構成可能である。従って、上述の実施形態は、プロセッサ内に一体化されるＣＡＭアレイにおけるマッチライン及び比較ライン寄生キャパシタンスを低減させることができる。
別の実施形態は、使用エリア、ルーティングの複雑性及び寄生キャパシタンスを低減させるために配置される、上述した実施形態に従う複数のＣＡＭセル（例えば、第１及び第２のＣＡＭセル）を持つＣＡＭアレイまたはＣＡＭアレイを含むプロセッサの形成方法を対象とする。
例えば、実施形態は、第１のストレージ回路及び第１の比較回路を持つＬの形の第１のＣＡＭセルを形成することと、第２のストレージ回路及び第２の比較回路を持つＬの形の第２のＣＡＭセルを形成することとのステップを持つ方法を対象とする。方法は、第１及び第２のＣＡＭセルを実質的に長方形の形状を形成するよう組み合わさった形状で配置することを含み、当該長方形において第１及び第２のストレージ回路が垂直に積み重ねられ、第１及び第２の比較回路が長方形の夫々の外縁に夫々置かれる。方法は、各ＣＡＭセルをセット及び行と関連付けることを更に含む。
例えば、一実施形態において、第１のＣＡＭセルは第１のセットの第１の行と関連付けられ、第２のＣＡＭセルは第１のセットの第２の行と関連付けられる。実施形態は、第１のセットの第１の行及び第１のセットの第２の行にマップされる連続した出力を持つようデコーダを構成することを含む。
別の実施形態において、第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、第２のＣＡＭセルは第２のセットの第１の行に関連付けられる。実施形態は、第１のセットの第１の行及び第２のセットの第１の行にマップされる連続した出力を持つようデコーダを構成することを含む。従って、典型的な方法は、アレイの物理エリア及び／またはキャパシタンスを低減可能なＣＡＭアレイ、またはＣＡＭアレイを持つプロセッサを提供できる。上述された実施形態は、マッチライン及び比較ライン寄生キャパシタンスの両方を低減可能である。
情報及び信号は任意の様々な異なる技術及び手法を用いて表現されてよいことが認識されるべきである。例えば、上記説明を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル及びチップは、電圧、電流、電磁波、磁場または磁粒子、光場または光子またはそれらの組み合わせによって表現されてよい。
更に、本願明細書において開示される実施形態に関連して記述された様々な実例となる論理ブロック、モジュール、回路及びアルゴリズムステップは、電子的ハードウェア、コンピュータソフトウェアまたはそれらの組み合わせとして実装されてよいことは認識されるべきである。このハードウェア及びソフトウェアの互換性を明確に説明するために、様々な実例となるコンポーネント、ブロック、モジュール、回路及びステップは一般的にそれらの機能性に関して上に説明されてきた。そのような機能性がハードウェアまたはソフトウェアのいずれとして実装されるかは、全体のシステムに課される特定用途及び設計制約次第である。熟練した技術者(skilled artisan)は、記述された機能性を夫々の特定用途のために様々な方法で実装するかもしれないが、そのような実装決定が本発明の実施形態の範囲からの脱却を生じさせることとして解釈されるべきでない。
上述の開示は、本発明の実例となる実施形態を示しているが、本願明細書において様々な変更及び修正が添付の請求項によって定められるような本発明の範囲から逸脱することなくなされ得ることに注意されたい。本願明細書において記述される本発明の実施形態に従う方法の請求項についての機能、ステップ及び／または動作は、少しも特定の順序で行われる必要はない。更に、本発明の要素は単数形で記述または請求(claim)されるかもしれないが、単数形への限定が明白に言明されない限り複数形は企図される。
以下に、本願の出願当初の特許請求の範囲に記載された発明が付記される。
［１］第１のストレージ回路及び第１の比較回路を備える第１の連想メモリ（ＣＡＭ）セルと、第２のストレージ回路及び第２の比較回路を備える第２のＣＡＭセルとを具備するＣＡＭにおいて、前記第１のＣＡＭセル及び前記第２のＣＡＭセルは実質的に長方形のエリアに置かれ、前記第１及び第２のストレージ回路は垂直に積み重ねられ、前記第１及び第２の比較回路は前記長方形のエリアの夫々の外縁に夫々置かれるＣＡＭ。
［２］前記第１及び第２の比較回路の行が連続して配置される［１］記載のＣＡＭ。
［３］前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは前記第１のセットの第２の行に関連付けられる［１］記載のＣＡＭ。
［４］前記第１及び第２の比較回路の隣接セットが連続して配置される［１］記載のＣＡＭ。
［５］前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる［１］記載のＣＡＭ。
［６］複数の、［１］に列挙される通りの第１及び第２のＣＡＭセルを更に具備し、各ＣＡＭセルは関連したセット及び行を備え、セット内の各行の比較入力が垂直に整列される［１］記載のＣＡＭ。
［７］１つのセット内の各行の各比較入力が、１つのルーティング路に接続される［６］記載のＣＡＭ。
［８］前記第１の比較回路の高さが、前記第１のストレージ回路の高さに比べて大きい［１］記載のＣＡＭ。
［９］前記長方形のエリアの高さは、垂直に積み重ねられたストレージ回路の高さにほぼ等しい［１］記載のＣＡＭ。
［１０］連想メモリ（ＣＡＭ）アレイを備えるプロセッサにおいて、複数のＣＡＭセルユニットを具備し、各ＣＡＭセルユニットは、第１のストレージ回路及び第１の比較回路を備える第１のＣＡＭセルと、第２のストレージ回路及び第２の比較回路を備える第２のＣＡＭセルとを含み、各ＣＡＭセルはＬの形で構成され、前記第１及び第２のＣＡＭセルは、実質的に長方形の形状を形成するために組み合わさった形状で配置されるプロセッサ。
［１１］各ＣＡＭセルが、関連したセット及び行を備える［１０］記載のプロセッサ。
［１２］前記第１及び第２の比較回路の行が、連続して配置される［１１］記載のプロセッサ。
［１３］前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは前記第１のセットの第２の行に関連付けられる［１１］記載のプロセッサ。
［１４］前記第１及び第２のＣＡＭセルの行に直接的にマップするよう構成されるデコーダを更に具備する［１３］記載のプロセッサ。
［１５］前記デコーダは、前記第１のセットの前記第１の行及び前記第１のセットの前記第２の行にマップされる連続した出力を備えるよう構成される［１４］記載のプロセッサ。
［１６］前記第１及び第２の比較回路の隣接セットが、連続して配置される［１１］記載のプロセッサ。
［１７］前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる［１１］記載のプロセッサ。
［１８］前記第１及び第２のＣＡＭセルの行に直接的にマップするよう構成されるデコーダを更に具備する［１７］記載のプロセッサ。
［１９］前記デコーダは、前記第１のセットの前記第１の行及び前記第２のセットの前記第１の行にマップされる連続した出力を備える［１８］記載のプロセッサ。
［２０］少なくとも２つのＣＡＭセルユニットが垂直に積み重ねられ、セット内の各行の入力が垂直に整列される［１０］記載のプロセッサ。
［２１］前記複数のＣＡＭセルユニットから、垂直に配置される第１のＣＡＭセルユニット及び第２のＣＡＭセルユニットを具備し、前記第１及び第２のＣＡＭセルユニットの前記第１及び第２のＣＡＭセルは垂直に整列している［１０］記載のプロセッサ。
［２２］第１のストレージ回路及び第１の比較回路を備えるＬの形の第１の連想メモリ（ＣＡＭ）セルを形成することと、第２のストレージ回路及び第２の比較回路を備えるＬの形の第２のＣＡＭセルを形成することと、実質的に長方形の形状を形成するために前記第１及び第２のＣＡＭセルを組み合わさった形状で配置することとを具備する、ＣＡＭを製造するための方法。
［２３］前記第１及び第２のストレージ回路を垂直に積み重ねることと、前記第１及び第２の比較回路が前記長方形の形状の夫々の外縁にある位置決めをすることとを更に具備する［２２］記載の方法。
［２４］各ＣＡＭセルをセット及び行に関連付けることを更に具備する［２２］記載の方法。
［２５］前記第１のＣＡＭセルが第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルが前記第１のセットの第２の行に関連付けられる［２４］記載の方法。
［２６］前記第１及び第２のＣＡＭセルの行に直接的にマップするようデコーダを構成することを更に具備し、前記デコーダは、前記第１のセットの前記第１の行及び前記第１のセットの前記第２の行にマップされる連続した出力を備えるよう構成される［２５］記載の方法。
［２７］前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる［２４］記載の方法。
［２８］前記第１のセットの前記第１の行及び前記第２のセットの前記第１の行にマップされる連続した出力を備えるようデコーダを構成することを更に具備する［２７］記載の方法。

Claims (26)

  1. 第１のストレージ回路及び第１の比較回路を備える第１の連想メモリ（ＣＡＭ）セルと、
    第２のストレージ回路及び第２の比較回路を備える第２のＣＡＭセルと
    を具備するＣＡＭにおいて、
    前記第１のＣＡＭセル及び前記第２のＣＡＭセルは、当該第１のＣＡＭセル及び当該第２のＣＡＭセルがｙ方向に平行な２辺およびｘ方向に平行な２辺を持つ実質的に長方形のエリアに置かれるよう、Ｌの形であり、かつ、組み合わさった形状で配置され、
    前記第１及び第２のストレージ回路はｙ方向に沿って並べられ、
    前記第１及び第２の比較回路は前記長方形のエリアにおけるｘ方向の夫々の外縁に夫々置かれ、
    前記第１及び第２の比較回路は、前記第１及び第２のストレージ回路によって隔てられる、
    ＣＡＭ。
  2. 前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは前記第１のセットの第２の行に関連付けられる請求項１記載のＣＡＭ。
  3. 前記第１及び第２の比較回路が、同一の行番号及び連続したセット番号を持つ、請求項１記載のＣＡＭ。
  4. 前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる請求項１記載のＣＡＭ。
  5. 複数の、請求項１記載の第１及び第２のＣＡＭセルを更に具備し、
    各ＣＡＭセルは関連したセット及び行を備え、セット内の各行の比較入力が前記ｙ方向に沿って整列される、
    請求項１記載のＣＡＭ。
  6. １つのセット内の各行の各比較入力が、１つのルーティング路に接続される請求項５記載のＣＡＭ。
  7. 前記第１の比較回路の前記ｙ方向に沿った長さが、前記第１のストレージ回路の前記ｙ方向に沿った長さに比べて大きい、請求項１記載のＣＡＭ。
  8. 前記長方形のエリアの前記ｙ方向に沿った長さは、前記ｙ方向に沿って並べられた第１および第２のストレージ回路の前記ｙ方向に沿った長さの和にほぼ等しい、請求項１記載のＣＡＭ。
  9. 連想メモリ（ＣＡＭ）アレイを備えるプロセッサにおいて、
    複数のＣＡＭセルユニットを具備し、
    各ＣＡＭセルユニットは、
    第１のストレージ回路及び第１の比較回路を備える第１のＣＡＭセルと、
    第２のストレージ回路及び第２の比較回路を備える第２のＣＡＭセルと
    を含み、
    各ＣＡＭセルはＬの形で構成され、
    前記第１及び第２のＣＡＭセルは、ｙ方向に平行な２辺およびｘ方向に平行な２辺を持つ実質的に長方形の形状を形成するために組み合わさった形状で配置され、
    前記第１及び第２のストレージ回路はｙ方向に沿って並べられ、
    前記第１及び第２の比較回路は前記実質的に長方形の形状におけるｘ方向の夫々の外縁に夫々置かれ、
    前記第１及び第２の比較回路は、前記第１及び第２のストレージ回路によって隔てられる、
    プロセッサ。
  10. 各ＣＡＭセルが、関連したセット及び行を備える請求項９記載のプロセッサ。
  11. 前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは前記第１のセットの第２の行に関連付けられる請求項１０記載のプロセッサ。
  12. 前記第１及び第２のＣＡＭセルの行に直接的にマップするよう構成されるデコーダを更に具備する請求項１１記載のプロセッサ。
  13. 前記デコーダは、前記第１のセットの前記第１の行及び前記第１のセットの前記第２の行にマップされる連続した出力を備えるよう構成される請求項１２記載のプロセッサ。
  14. 前記第１及び第２の比較回路が、同一の行番号及び連続したセット番号を持つ、請求項１０記載のプロセッサ。
  15. 前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる請求項１０記載のプロセッサ。
  16. 前記第１及び第２のＣＡＭセルの行に直接的にマップするよう構成されるデコーダを更に具備する請求項１５記載のプロセッサ。
  17. 前記デコーダは、前記第１のセットの前記第１の行及び前記第２のセットの前記第１の行にマップされる連続した出力を備える請求項１６記載のプロセッサ。
  18. 少なくとも２つのＣＡＭセルユニットが前記ｙ方向に沿って並べられ、セット内の各行の入力が前記ｙ方向に沿って整列される、請求項９記載のプロセッサ。
  19. 前記複数のＣＡＭセルユニットから、前記ｙ方向に沿って配置される第１のＣＡＭセルユニット及び第２のＣＡＭセルユニットを具備し、
    前記第１及び第２のＣＡＭセルユニットの前記第１及び第２のＣＡＭセルは前記ｙ方向に沿って整列している、
    請求項９記載のプロセッサ。
  20. 第１のストレージ回路及び第１の比較回路を備えるＬの形の第１の連想メモリ（ＣＡＭ）セルを形成することと、
    第２のストレージ回路及び第２の比較回路を備えるＬの形の第２のＣＡＭセルを形成することと、
    ｙ方向に平行な２辺およびｘ方向に平行な２辺を持つ実質的に長方形の形状を形成するために前記第１及び第２のＣＡＭセルを組み合わさった形状で配置することと
    を具備し、
    前記第１及び第２のストレージ回路はｙ方向に沿って並べられ、
    前記第１及び第２の比較回路は前記実質的に長方形の形状におけるｘ方向の夫々の外縁に夫々置かれ、
    前記第１及び第２の比較回路は、前記第１及び第２のストレージ回路によって隔てられる、
    ＣＡＭを製造するための方法。
  21. 前記第１及び第２のストレージ回路を前記ｙ方向に沿って並べることと、
    前記第１及び第２の比較回路が前記長方形の形状におけるｘ方向の夫々の外縁にある位置決めをすることと
    を更に具備する請求項２０記載の方法。
  22. 各ＣＡＭセルをセット及び行に関連付けることを更に具備する請求項２０記載の方法。
  23. 前記第１のＣＡＭセルが第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルが前記第１のセットの第２の行に関連付けられる請求項２２記載の方法。
  24. 前記第１及び第２のＣＡＭセルの行に直接的にマップするようデコーダを構成することを更に具備し、
    前記デコーダは、前記第１のセットの前記第１の行及び前記第１のセットの前記第２の行にマップされる連続した出力を備えるよう構成される
    請求項２３記載の方法。
  25. 前記第１のＣＡＭセルは第１のセットの第１の行に関連付けられ、前記第２のＣＡＭセルは第２のセットの第１の行に関連付けられる請求項２２記載の方法。
  26. 前記第１のセットの前記第１の行及び前記第２のセットの前記第１の行にマップされる連続した出力を備えるようデコーダを構成することを更に具備する請求項２５記載の方法。
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