CN105378843A - 具有位单元和逻辑单元划分的单片式三维(3d)随机存取存储器(ram)阵列架构 - Google Patents
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Abstract
公开了一种具有位单元和逻辑单元划分的单片式三维(3D)存储器单元阵列架构。提出了一种3D集成电路(IC)(3DIC)，其将所述存储器单元的元件折叠或者以其它方式堆叠到所述3DIC内的不同层中。所述3DIC的每个层具有存储器单元以及在其中包括全局块控制逻辑单元的存取逻辑单元。通过将每个层中的所述存取逻辑单元和全局块控制逻辑单元与所述存储器单元放置在一起来缩短针对每个存储器单元的所述位线和字线的长度，这允许有减小的电源电压并且通常减小所述存储器设备的总占用空间。
Description
优先权申请
本申请要求于2013年7月11日递交的并且名称为“AMONOLITHICTHREEDIMENSIONAL(3D)STATICRANDOMACCESSMEMORY(SRAM)ARRAYARCHITECTUREWITHBITCELLANDLOGICPARTITIONING”的美国临时专利申请序列号61/845,044的优先权，通过引用的方式将其全部内容并入本文。
本申请还要求于2013年8月28日递交的并且名称为“AMONOLITHICTHREEDIMENSIONAL(3D)RANDOMACCESSMEMORY(RAM)ARRAYARCHITECTUREWITHBITCELLANDLOGICPARTITIONING”的美国专利申请序列号14/012,478的优先权，通过引用的方式将其全部内容并入本文。
技术领域
本公开内容的技术总体上涉及用于与计算设备一起使用的存储器单元。
背景技术
移动通信设备在当今社会中已经变得常见。这些移动设备的流行部分地由现在在这样的设备上实现的许多功能来推动。对这样的功能的需求增加了处理能力要求，并且生成了对更强大的电池的需求。在移动通信设备的外壳的有限空间内，电池与处理电路竞争。对外壳内的空间的竞争和其它因素对组件的持续微型化和电路内的功耗起作用。
与微型化压力并存的，存在减小移动通信设备内的电压电平的压力。减小的电压电平延长电池寿命并且减小移动设备内的热量生成。虽然存在减小电压电平的压力，但是具有对相应较大电压电平的需求的越来越大的存储器块的出现提供了相反的压力。在许多实例中，这些存储器块是由随机存取存储器(RAM)制成的，以及更特别地是由静态RAM(SRAM)制成的，所述静态RAM在位线和字线上具有操作电压以针对来自存储器位单元的读取命令和去往存储器位单元的写入命令执行行存取和列存取。位线和字线的长度负面地影响存储器单元阵列内的所要求的电压电平。也就是说，在大型阵列中，位线或字线的长度可能引入足够的电容值或电阻值来使远处的位单元处的电压减小到这样的电平：所期望的低的操作电压不足以操作远处的位单元处的晶体管。
发明内容
在具体实施方式中公开的实施例包括具有位单元和逻辑单元划分的单片式三维(3D)存储器单元阵列架构。提出了一种3D集成电路(IC)(3DIC),其将所述存储器单元的元件折叠或者以其它方式堆叠到所述3DIC内的不同层中。在示例性实施例中，所述3DIC是具有耦合不同层中的元件的单片式层间通孔(MIV)的单片式3DIC。在示例性实施例中，以“蝶形”排列的方式来排列所述位单元——之所以这么称呼是因为所述位单元是在所述控制逻辑单元‘胸腔’的任一侧上的‘翅膀’。所述3DIC的每个层具有存储器单元以及在其中包括全局块控制逻辑单元的存取逻辑单元。通过将每个层中的所述存取逻辑单元和全局块控制逻辑单元与所述存储器单元放置在一起来缩短针对每个存储器单元的位线和字线的长度，这允许有减小的电源电压并且通常减小所述存储器设备的总占用空间。
在这点上，在一个实施例中，提供了一种3D随机存取存储器(RAM)。所述3DRAM包括第一3DIC层。所述第一3DIC层包括被布置在所述第一3DIC层中的第一RAM数据存储体。所述第一3DIC层还包括被布置在所述第一3DIC层中的第二RAM数据存储体。所述第一3DIC层还包括第一RAM存取逻辑单元，其包括在所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体之间布置的第一全局块控制逻辑单元，所述RAM存取逻辑单元被配置为控制对所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体的数据存取。所述3DRAM还包括第二3DIC层。所述第二3DIC层包括被布置在所述第二3DIC层中的第一RAM数据存储体。所述第二3DIC层还包括被布置在所述第二3DIC层中的第二RAM数据存储体。所述第二3DIC层还包括第二RAM存取逻辑单元，其包括在所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体之间布置的第二全局块控制逻辑单元，所述第二RAM存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体的数据存取。
在另一个实施例中，公开了一种3DRAM。所述3DRAM包括第一3DIC层。所述第一3DIC层包括被布置在所述第一3DIC层中的第一存储器单元。所述第一3DIC层还包括被布置在所述第一3DIC层中的第二存储器单元。所述第一3DIC层还包括第一RAM存取逻辑单元，其包括在所述被布置在所述第一3DIC层中的第一存储器单元和所述被布置在所述第一3DIC层中的第二存储器单元之间布置的第一全局块控制逻辑单元，所述RAM存取逻辑单元被配置为控制对所述被布置在所述第一3DIC层中的第一存储器单元和所述被布置在所述第一3DIC层中的第二存储器单元的数据存取。所述3DRAM还包括第二3DIC层。所述第二3DIC层包括被布置在所述第二3DIC层中的第一存储器单元。所述第二3DIC层还包括被布置在所述第二3DIC层中的第二存储器单元。所述第二3DIC层还包括第二RAM存取逻辑单元，其包括在所述被布置在所述第二3DIC层中的第一存储器单元和所述被布置在所述第二3DIC层中的第二存储器单元之间布置的第二全局块控制逻辑单元，所述第二RAM存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一存储器单元和所述被布置在所述第二3DIC层中的第二存储器单元的数据存取。
附图说明
图1是常规存储器单元的示意图；
图2是包括诸如图1的那些常规存储器单元的存储器单元的常规存储器单元阵列的示意图；
图3是具有与其相关联的控制逻辑单元的常规存储器单元阵列的示意图；
图4是根据二维蝶形实施例的示例性存储器单元阵列的框图；
图5是根据三维蝶形实施例的示例性存储器单元阵列的简化的透视图；以及
图6是可以包括图4或图5的存储器单元阵列的示例性基于处理器的系统的框图。
具体实施方式
现在参照附图来描述本公开内容的若干示例性实施例。本文使用词语“示例性的”来表示“充当例子、实例或说明”的意思。本文描述为“示例性的”任何实施例不必然地被解释为优选于其它实施例或者比其它实施例有优势。
在具体实施方式中公开的实施例包括具有位单元和逻辑单元划分的单片式三维(3D)存储器单元阵列架构。提出了一种3D集成电路(IC)(3DIC)，其将存储器单元的元件折叠或者以其它方式堆叠到3DIC内的不同层中。在示例性实施例中，3DIC是具有耦合不同层中的元件的单片式层间通孔(MIV)的单片式3DIC。在示例性实施例中，以“蝶形”排列的方式来排列位单元——之所以这么称呼是因为位单元是控制逻辑单元‘胸腔’的任一侧上的‘翅膀’。3DIC的每个层具有存储器单元以及包括在其中的全局块控制逻辑单元的存取逻辑单元。通过将每个层中的存取逻辑单元和全局块控制逻辑单元与存储器单元放置在一起来缩短针对每个存储器单元的位线和字线的长度，这允许有减小的电源电压并且通常减小存储器设备的总占用空间。
在提出本公开内容的实施例之前，参照图1-3来提供常规存储器单元阵列的简要概述。下面参照图4开始对本公开内容的实施例的讨论。
在这点上，图1示出了存储器单元10并且特别是六晶体管(6T)静态随机存取存储器(RAM)(SRAM)位单元。存储器单元10具有第一反相器12和第二反相器14。字线(WL)16耦合到反相器12、14二者。特别地，字线16通过第一传输门(PG)晶体管18(PG1)的栅极耦合到第一反相器12，以及通过第二PG晶体管20(PG2)的栅极耦合到第二反相器14。位线(BL)22耦合到第二PG晶体管20的漏极。位线横号耦合到第一PG晶体管18的源极。
继续参照图1，第一反相器12包括第一上拉(PU)晶体管26(PU1)和第一下拉(PD)晶体管28(PD1)。第二反相器14包括第二PU晶体管30(PU2)和第二PD晶体管32(PD2)。电压电源(VDD)34耦合到第一PU晶体管26和第二PU晶体管30。PD晶体管28、32被耦合到地36。
存储器单元10在工业中被充分地理解并且经常被装配到图2中示出的这样的存储单元阵列40的单元阵列中。特别地，尽管其它阵列也是已知的(例如，八乘一百二十八、六十四乘六十四等)，但是存储器单元阵列40是三乘四的存储器单元阵列。位线22和位线横号24分别通过感测晶体管42、44耦合到存储器单元10。电压电源34可以同样地通过晶体管46耦合到存储器单元。同样地，字线16可以通过晶体管42、44耦合到存储器单元10。
如常规地与这样的存储器单元阵列相关联的控制逻辑元件一样，存储器单元阵列40也在工业中被充分地理解。这样的控制逻辑元件被示出与图3中的存储器单元阵列40相关联。特别地，存储器单元阵列40通过字线16耦合到行解码器44。行解码器44可以耦合到行地址缓冲器46。存储器单元40通过位线22和位线横号24进一步地耦合到列解码器48。列解码器48可以耦合到列地址缓冲器50。具有数据总线线路和数据总线横号线路的数据总线52将数据输入54耦合到位线22、24。数据总线52可以进一步地耦合到感测放大器56，其向输出58提供信号。控制逻辑单元60可以控制输入缓冲器62和输出缓冲器64。
由于位线22、位线横号24以及字线16变得更长以触到存储器单元阵列40内的远处的存储器单元10(例如，与右上角中的存储器单元10B相比，左下角中的存储器单元10A具有相对短的线路16、22、24)，所以线路16、22、24的物理特性引入了电容损耗和电阻损耗，这要求应用于那些线路的电压要被提升高于所要求的假定的最小电压。这样的经提升的电压降低电池寿命，生成余热并且在其它方面被认为为是不期望的。
一种缩短位线22、位线横号24以及字线16的长度的解决方案是以所谓的“蝶形”配置的方式来排列存储器单元阵列。也就是说，将存储器单元阵列放置在控制逻辑元件的任一侧上。继续比喻，控制逻辑单元成为蝶形的“胸腔”，以及存储器单元阵列是“翅膀”。在图4中示出了二维(2D)蝶形RAM70的示例性实施例的简化的框图。蝶形RAM70具有核72，所述核72具有行解码器74和字线驱动器76以及全局块控制(GBC)单元77。GBC具有用于选择用于存储器的输入和输出的特定的读取/写入多路复用器的所有处理逻辑单元。核72可以与多个存储器单元阵列78、80、82、84相邻。每个存储器单元阵列78、80、82、84分别具有本地数据路径(LDP)86、88、90、92。LDP86、88、90、92可以包括任何感测放大器(例如，感测放大器56)和任何多路复用器(mux)以及用于控制存储器单元的实际的驱动器。核72的每一侧可以具有全局数据路径(GDP)94、96，其包括针对蝶形RAM70的输入和输出。但是，每边仅需要一个GDP94、96。
通过以这种方式放置LDP86、88、90、92，缩短了位线22、位线横号24以及字线16(未在图4中示出)的长度。与常规存储器单元阵列40相比，缩短这些线路22、24、16减小了操作RAM70所需的电压电平。另外，通过具有较短的线路，可以使时钟偏差最小化。
虽然2D蝶形RAM70的优点令人印象深刻，但是3DIC技术的出现允许有减小线路长度的甚至更大的改善，通过减小存储器的占用空间来改善微型化，以及根据电路设计者的需求来定制存储器设备。3DIC技术的使用允许一个在另一个上地折叠蝶形RAM70的“翅膀”，使得总占用空间减半(或更多)，同时保持相同的存储器存储能力。另外，不同的制造技术可以被用在3DIC的不同层之间以允许有要在不同层上提供的存储器的不同特点。
在这点上，图5示出了具有第一层102和第二层104的3D蝶形RAM100。应当意识到的是，可以提供更多的层(未示出)。层102、层104之间的间隔被稍微夸大以便示出RAM数据存储体(还被称为位单元阵列)106、108、110、112如何延伸到核114的任一侧。还被示出的是在核114内从第一层102延伸到第二层104的MIV116的程式化表示。虽然未示出，但是另外的MIV可以存在于核114外部的层102、层104之间。与2D蝶形RAM70一样，将行解码器118、字线驱动器120以及GBC122放置在核114中。每个RAM数据存储体106、108、110、112具有各自的LDP124、126、128、130。另外，将GDP132、134放置在第二层104中，如示出的，其在3D蝶形RAM100的底部。在替代实施例中，GDP132、134可以在第一层102中，并且因此在3D蝶形RAM100的顶部。
实际上，通过将行解码器118和字线驱动器120的存取逻辑单元以及GBC122放在核114中，连同RAM数据存储体的折叠性质，实现针对字线16、位线22以及位线横号24(未在图5中示出)的较短的导线长度。较短的导线长度增加存储器读取/写入的存取次数，并且通过减小的线后端(back-end-of-line)电容来节省动态功率。RAM数据存储体的折叠还可以导致较小的管芯面积，这导致增加的密度和较小的管芯和封装成本。虽然被描述为一般的RAM，但是动态RAM(DRAM)和SRAM二者可以受益于本公开内容。
根据本文公开的实施例的具有位单元和逻辑单元划分的单片式3DRAM阵列架构可以被提供到或集成到任何基于处理器的设备中。例子(而非限定)包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电单元、卫星无线电单元、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、以及便携式数字视频播放器。
在这点上，图6示出了可以采用在图5中示出的3D蝶形RAM100的基于处理器的系统140的例子。在该例子中，基于处理器的系统140包括一个或多个中央处理单元(CPU)142，每个CPU包括一个或多个处理器144。CPU142可以是主设备。CPU142可以具有高速缓冲存储器146，其包括被耦合到处理器144的一个或多个3D蝶形RAM100，用于对临时存储的数据进行快速存取。CPU142被耦合到系统总线148并且可以使被包括在基于处理器的系统140中的主设备和从设备相互耦合。众所周知，CPU142通过在系统总线148上交换地址、控制和数据信息来与这些其它设备进行通信。例如，CPU142可以向包括一个或多个3D蝶形RAM100的存储器系统150传送总线事务请求。尽管未在图6中未示出，但是可以提供多个系统总线148，其中每个系统总线148构成不同的结构。
可以将其它主设备和从设备连接到系统总线148。如图6中所示的，作为例子，这些设备可以包括存储器系统150、一个或多个输入设备152、一个或多个输出设备154、一个或多个网络接口设备156，以及一个或多个显示控制器158。输入设备152可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备154可以包括任何类型的输出设备，包括但不限于音频、视频、其它视觉指示器等。网络接口设备156可以是被配置为允许将数据交换到网络160以及从网络160交换数据的任何设备。网络160可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、广域局域网(WLAN)以及因特网。网络接口设备156可以被配置为支持所期望的任何类型的通信协议。
CPU142还可以被配置为通过系统总线148访问显示控制器158以控制被发送到一个或多个显示器162的信息。显示控制器158经由一个或多个视频处理器164向显示器162发送要被显示的信息，一个或多个视频处理器164将要被显示的信息处理成适合于显示器162的格式。显示器162可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域的技术人员还将意识到的是，结合本文公开的实施例所描述的各种说明性的逻辑框、模块、电路和算法可以被实现为电子硬件、被存储于存储器中或另一计算机可读介质中并且由处理器或其它处理装置执行的指令、或两者的组合。作为例子，本文所描述的仲裁器、主设备和从设备可以被用在任何电路、硬件组件、IC或IC芯片中。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储所期望的任何类型的信息。为了清楚地说明该可互换性，上文已经围绕各种说明性的组件、框、模块、电路和步骤的功能对其进行了总体的描述。如何实现这样的功能取决于特定的应用、设计选择和/或施加于整个系统的设计约束。熟练的技术人员可以针对每个特定的应用以变通的方式来实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开内容的范围。
结合本文公开的实施例所描述的各种说明性的逻辑框、模块和电路可以用下列各项来实现或执行：被设计为执行本文描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑器件、分立硬件组件，或其任意组合。处理器可以是微处理器，但是在替代方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP内核的一个或多个微处理器，或任何其它这样的配置。
本文公开的实施例可以被体现于硬件中以及被存储于硬件中的指令中，并且可以存在于例如下列各项中：RAM、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中已知的任何其它形式的计算机可读介质。将示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息，以及向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以存在于ASIC中。ASIC可以存在于远程站中。在替代方案中，处理器和存储介质可以作为分立组件存在于远程站、基站或服务器中。
还注意到的是，描述在本文的示例性实施例中的任何示例性实施例中所描述的操作步骤以提供例子和讨论。可以以除了所示出的顺序之外的众多不同的顺序来执行所描述的操作。此外，单个操作步骤中所描述的操作实际上可以在多个不同的步骤中执行。另外，可以组合示例性实施例中所讨论的一个或多个操作步骤。应当理解的是，如对于本领域技术人员将显而易见的，流程图中所示出的操作步骤可以经受众多不同的修改。本领域的技术人员还将理解的是，信息和信号可以使用各种各样不同的工艺和技术中的任何一种来表示。例如，遍及以上描述所提及的数据、指令、命令、信息、信号、比特、符号和码片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任意组合来表示。
提供本公开内容的先前描述，以使得本领域的任何技术人员能够实现或使用本公开内容。对于本领域的技术人员来说，对本公开内容的各种修改将是显而易见的，并且在不脱离本公开内容的精神或范围的情况下，本文所定义的一般原理可以被应用到其它变型中。因此，本公开内容不旨在被限制到本文描述的例子和设计，而是要符合与本文所公开的原理和新颖性特征相一致的最宽的范围。
Claims (20)
1.一种三维(3D)随机存取存储器(RAM)，包括：
第一3D集成电路(IC)(3DIC)层，其包括：
被布置在所述第一3DIC层中的第一RAM数据存储体；
被布置在所述第一3DIC层中的第二RAM数据存储体；
第一RAM存取逻辑单元，其包括在所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体之间布置的第一全局块控制逻辑单元，所述RAM存取逻辑单元被配置为控制对所述被布置在所述第一3DIC层中的第一RAM数据存储体和所述被布置在所述第一3DIC层中的第二RAM数据存储体的数据存取；
第二3DIC层，其包括：
被布置在所述第二3DIC层中的第一RAM数据存储体；
被布置在所述第二3DIC层中的第二RAM数据存储体；
第二RAM存取逻辑单元，其包括在所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体之间布置的第二全局块控制逻辑单元，所述第二RAM存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一RAM数据存储体和所述被布置在所述第二3DIC层中的第二RAM数据存储体的数据存取。
2.根据权利要求1所述的3DRAM，其中，所述第一层中的第一RAM数据存储体包括至少一个静态RAM(SRAM)数据存储体。
3.根据权利要求1所述的3DRAM，其中，所述第一层中的第一RAM数据存储体包括至少一个动态RAM(DRAM)数据存储体。
4.根据权利要求1所述的3DRAM被布置在单片式3DIC中。
5.根据权利要求1所述的3DRAM，还包括：具有被布置在其中的相应的RAM数据存储体的至少一个另外的3DIC层。
6.根据权利要求1所述的3DRAM，还包括：被配置为提供针对所述3DRAM的输入和输出的全局数据路径。
7.根据权利要求6所述的3DRAM，其中，所述全局数据路径是放置在所述第一3DIC层和所述第二3DIC层中的顶部的3DIC层上的。
8.根据权利要求6所述的3DRAM，其中，所述全局数据路径是放置在所述第一层和所述第二层中的底部的3DIC层上的。
9.根据权利要求1所述的3DRAM，还包括：多个单片式层间通孔(MIV)，其将所述第一层耦合到所述第二层。
10.根据权利要求1所述的3DRAM被集成到IC中。
11.根据权利要求1所述的3DRAM被集成到从包括下列各项的组中选择的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电单元、卫星无线电单元、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、以及便携式数字视频播放器。
12.一种三维(3D)随机存取存储器(RAM)，包括：
第一3D集成电路(IC)(3DIC)层，其包括：
被布置在所述第一3DIC层中的第一存储器单元；
被布置在所述第一3DIC层中的第二存储器单元；
第一RAM存取逻辑单元，其包括在所述被布置在所述第一3DIC层中的第一存储器单元和所述被布置在所述第一3DIC层中的第二存储器单元之间布置的第一全局块控制逻辑单元，所述RAM存取逻辑单元被配置为控制对所述被布置在所述第一3DIC层中的第一存储器单元和所述被布置在所述第一3DIC层中的第二存储器单元的数据存取；
第二3DIC层，其包括：
被布置在所述第二3DIC层中的第一存储器单元；
被布置在所述第二3DIC层中的第二存储器单元；
第二RAM存取逻辑单元，其包括在所述被布置在所述第二3DIC层中的第一存储器单元和所述被布置在所述第二3DIC层中的第二存储器单元之间布置的第二全局块控制逻辑单元，所述第二RAM存取逻辑单元被配置为控制对所述被布置在所述第二3DIC层中的第一存储器单元和所述被布置在所述第二3DIC层中的第二存储器单元的数据存取。
13.根据权利要求12所述的3DRAM，其中，所述被布置在所述第一3DIC层中的第一存储器单元包括RAM数据存储体。
14.根据权利要求12所述的3DRAM被布置在单片式IC内。
15.根据权利要求14所述的3DRAM，还包括：多个单片式层间通孔(MIV)，其将所述第一层耦合到所述第二层。
16.根据权利要求13所述的3DRAM，其中，所述RAM数据存储体包括至少一个静态RAM(SRAM)数据存储体。
17.根据权利要求13所述的3DRAM，其中，所述RAM数据存储体包括至少一个动态RAM(DRAM)数据存储体。
18.根据权利要求12所述的3DRAM，还包括：具有被布置在其中的相应的RAM数据存储体的至少一个另外的3DIC层。
19.根据权利要求12所述的3DRAM，还包括：被配置为提供针对所述3DRAM的输入和输出的全局数据路径。
20.根据权利要求19所述的3DRAM，其中，所述全局数据路径是放置在所述第一3DIC层和所述第二3DIC层中的顶部的3DIC层上的。
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| RJ01 | Rejection of invention patent application after publication |
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