KR100699421B1 - 반도체집적회로장치 - Google Patents

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Abstract

본 발명은 반도체집적회로장치에 관한 것으로서 다이나믹형 메모리셀에서 비트선으로 독출된 미소전압을 증폭하는 센스앰프의 증폭 MOSFET, 상기 비트선을 선택하는 컬럼스위치 MOSFET를 포함하는 메모리어레이, 상기 컬럼스위치를 통하여 선택된 메모리셀의 기억정보를 독출하는 메인앰프를 포함하는 판독기입부 및 상기 판독기입부와의 사이에서 데이터의 입출력동작을 실행하는 논리회로부를 구비한 반도체집적회로장치에 있어서 상기 다이나믹형 메모리셀의 기억콘덴서와 동일 구조의 플레이트 전극에 대응한 제 1 전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극을 각각 구비하는 2개의 콘덴서를 직렬형태로 하여 상기 판독기입부에 근접하여 배치하고 또한 상기 판독기입부의 동작전압사이에 상기 2개의 콘덴서의 직렬회로를 접속하는 기술이 제시된다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
이 발명은 반도체집적회로장치에 관한 것으로서 중점적으로 다이나믹형 RAM(랜덤 엑세스 메모리)과 그 메모리제어를 실행하는 논리회로를 탑재하여 이루어지는 대규모집적회로에 이용하는 유효한 기술에 관한 것이다.
본 발명을 이룬 후에 조사에 의해 뒤에 설명하는 본 발명의 전원노이즈 저감기술에 관련하는 것으로서 일본국특개평10-74908호 공보, 일본국 특개평3-280298호공보, 일본국 특개평2-177082호공보기재의 발명의 존재가 본 발명자등에 보고되었다. 상기 공보에 기재의 발명은 어느 하나도 다이나믹형 메모리셀에서 미소한 독출신호를 센스하는 센스앰프의 증폭동작시에 발생하는 전원노이즈의 저감기술에 관련하는 것이 인정되었다. 그 중에서 일본국 특개평10-74908호공보에 기재의 발명에서는 메모리셀의 기억콘덴서와 동일한 공정으로 형성한 콘덴서를 센스앰프의 전원간에 배치하는 것이다. 그러난 동일공보의 어느하나에 있어서도 뒤에 설명하는 본원 발명과 같은 상기 센스앰프의 센스출력을 증폭하는 메인앰프에서 발생하는 전원노이즈에 관해서의 기재는 일절 견출되지 않는다.
본원 발명자등에 있어서는 대기억용량화를 위하여 다이나믹형 메모리셀을 기억부로서 이용하고 그 독출한 동작의 고속동작을 도모하는 수법으로서 스태틱형 메 모리셀을 이용한 버퍼메모리를 설치하고 상기 기억부에서 상기 버퍼메모리에 대해서 다수비트로 이루어지는 데이터를 일괄하여 독출하여 상기 버퍼메모리를 매개하여 외부와의 사이에서 입출력을 실행하도록 하는 것을 검토하였다. 즉 상기 버퍼메모리를 캐쉬메모리리로서 동작시키는 것에 의해 반도체집적회로장치의 외부에서 볼때의 메모리동작의 고속화를 도모하는 것이 가능하다.
상기와 같이 다이나믹형 메모리셀에서 다수비트의데이털르 독출하기 위해서는 각각의 비트에 대응하여 다수의 메인앰프를 설치하는 것이 필요해진다. 메인앰프는 상기 센스앰프의 증폭신호를 증폭하는 것이고 센스앰프에 비하여 입력되는 입력신호의 진폭이 크다. 그리고 고속동작을 실행할 필요가 있기 때문에 상기 센스앰프에 비하여 비교적 큰 전류를 흐르는 것이 필요해진다. 역으로 말하면 상기 센스앰프에서는 미소한 기억콘덴서에 축적된 정보전하의 유무에 대응 하여 비트선에 독출된 미소신호를 안정적으로 센스하기 위하여 동작전류를 교대로 삽입할 필요가 있다.
즉, 비트선에 독출하는 신호는 동작전압의 중심전압부근의 미소전압이고 상기 중심전압 부근의 미소전압을 CMOS래치구성의 센스앰프에 입력하면 N채널형과 P채널형의 양증폭 MOSFET가 함께 온상태가 된다. 이로 인하여 센스동작을 위하여 전류를 크게하면 상기 온상태의 양증폭 MOSFET를 통하여 큰 관통전류가 발생하게 된다. CMOS래치회로에서는 출력신호가 입력에 플러스귀환되는 증폭동작을 실 행하는 것이므로 상기 관통전류의 영향에 의해 상기 독출신호전압이 변동하여 오동작이 발생하는 가능성이 높아 지는 것이다.
따라서, 상기 공보와 같이 센스앰프의 동작고속화를 위하여 자신의 증폭동작에 의해 발생하는 노이즈가 문제가 될수 있는 커다란 동작전류로 설정하여 상기를 콘덴서로 흡수하는 수법은 워드선방향의 메모리셀열로 한쌍으로 하나로 대응하여 설치되는 다수의 센스앰프에 있어서 노이즈저감용의 콘덴서를 각각에 설치할 필요가 있고 고집적이 가능하다는 다이나믹형 메모리셀의 특징을 활용하는 관점에서는 비책은 아니다. 즉 센스앰프의 동작의 안정화를 우선시켜 단순하게 센스앰프의 동작전류를 압축삽입하는 단순한 구성이 합리적이다.
상기 메인앰프에서는 상기 센스앰프의 증폭신호를 증폭하는 것이고 센스앰프에 비하여 입력되는 입력신호의 진폭이 크기 때문에 상기 센스앰프에 비하여 큰 전류를 흐르도록 하는 것에 의해 안정적으로 또한 고속의 증폭동작을 실행하도록 하는 것이 가능하다. 그러나 외부와의 사이에서 고속의 데이터의 입출력을 위하여 다수비트의 메모리셀을 일괄독출을 실행하면 범용적인 다이나믹형 RAM에 비하여 메인 앰프의 수도 크게 되어지고 메인 앰프의 동작시에서의 전원선에 노이즈에 의해 어드레스 선택회로등의 주변회로와 버퍼메모리를 구성하는 논리회로부에 있어서 오동작을 발생시키는 문제가 생기는 것이 판명되었다.
따라서, 이 발명은 고집적화 고속동작 및 동작의 안정화를 실현한 다이나믹형 RAM을 내장한 반도체집적회로장치를 제공하는 것을 목적으로 하고 있다. 이 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.
본원에 있어서, 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 즉 다이나믹형 메모리셀에서 비트선에 독출된 미소전압을 증폭하는 센스앰프의증폭 MOSFET, 상기 비트선을 선택하는 컬럼스위치 MOSFET를 포함하는 메모리어레이 상기 컬럼스위치를 통하여 선택된 메모리셀의 기억정보를 독출하는 메인앰프를 포함하는 판독기입부 및 상기 판독기입부와의 사이에서 데이터의 입출력동작을 실행하는 논리회로부를 구비한 반도체집적회로장치에 있어서 상기 다이나믹형 메모리셀의 기억콘덴서와 동일구조의 플레이트전극에 대응한 제 1 전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극 각각을 가지는 2개의 콘덴서를 직렬형태로 하여 상기 판독기입부에 근접하여 배치하고 또한 상기 판독기입부의 동작전압간 상기 2개의 콘덴서의 직렬회로를 접속한다.
도 1 은 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 한 실시예를 나타내는 개략레이아웃도이다.
도 2 는 도 1의 메모리어레이부의 한 부분을 확대한 레이아웃도이다.
도 3 은 본 발명에 관한 다이낙형 RAM에 있어서의 서브어레이와 그 주변회로의 한 실시예를 나타내는 개략레이아웃도이다.
도 4 는 본 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여 간략화된 한 실시예를 나타내는 회로도이다.
도 5 는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 한 실시예를 나타내는 개략레이아웃도이다.
도 6 은 다이나믹형 메모리셀과 그 주변회로(논리회로)부의 한 실시예를 나타내는 개략단면구조도이다.
도 7 은 본 발명에 이용되는 노이즈 대책용 콘덴서의 한 실시예를 나타내는 개략단면구조도이다.
도 8 은 본 발명에 이용되는 노이즈대책용 콘덴서의 한 실시예를 나타내는 개략평면도이다.
도 9 는 본 발명에 이용되는 노이즈대책용 콘덴서의 한 실시예를 나타내는 개략평면도이다.
도 10 은 도 9에 나타난 노이즈대책용 콘덴서의 등가회로도이다.
도 11 은 도 1의 메인앰프부의 한 실시예를 나타내는 평면도이다.
도 12 는 도 1의 메인 앰프부의 한 실시예를 나타내는 평면도이다.
도 13 은 본 발명에 관한 반도체집적회로장치의 다이나믹형 RAM부의 기입동작의 일례를 설명하기 위한 타이밍도이다.
도 14 는 본 발명에 관한 반도체집적회로장치의 다이나믹형 RAM부의 판독동작의 일례를 설명하기 위한 타이밍도이다.
도 15 는 본 발명에 관한 다이나믹형 RAM이 탑제된 반도체집적회로장치의 다른 한 실시예를 나타내는 개략레이아웃도이다.
도 16 은 본 발명에 관한 다이나믹형 RAM이 탑제된 반도체집적회로장치의 다른 한 실시예를 나타내는 개략레이아웃도이다.
도 17 은 본 발명에 관한 다이나믹형 RAM이 탑제된 반도체집적회로장치의 또 다른 한 실시예를 나타내는 개략레이아웃도이다.
본 발명을 보다 상세하게 기술하기 위하여 첨부도면에 따라서, 본 발명을 설명한다.
도 1에는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 한실시예의 개략레이아웃도가 나타나 있다. 동도에 있어서는 본 발명이 적용되는 다이나믹형 RAM을 구성하는 각 회로블록 가운데 그 주요부가 판명되도록 나타나 있고 그것이 공지된 반도체집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
상기 실시예에서는 특별하게 제한되지 않지만 다이나믹형 메모리셀에 의해구성된 기억부는 칩의 세로(도 1의 종형방향)에 대해서 상하로 2분할된다. 상하로 2분할 된 기억부는 각각 4개의 메모리어레이부로 나뉜다. 상기 4개의 메모리어레이부는 각각이 종형 중앙부에 연장하는 주변회로부를 중심으로 하여 좌우롤 분할된다. 상기 종형 중앙부의 주변회로는 특별하게 제한되지 않지만 워드선의 선택동작등을 실행하는 X계 어드레스 선택회로가 설치된다. 상기 종형 중앙부의 주변회로를 중심으로 하여 좌우로 2분할 된 메모리어레이부는 각각 상하로 2둥분 된다. 그리고 상기 상하로 2둥분된 메모리어레이부는 도에 나타난 MA노이즈용(C)(콘덴서)를 중심으로 하여 또한 상하로 2등분된다. 즉, 하나의 메모리어레이부는 상하로 4등분된다.
상기 4개의 메모리어레이부의 칩 중앙측으로는 주변회로가 설치된다.
상기 칩중앙밀집 주변회로는 중점으로서 비트선의 선택동작을 실행하는 Y계의 어드레스 선택회로가 설치된다. 그리고, 상기 4개의 메모리어레부의 칩 중앙측은 버퍼메모리로서의 스태틱형 RAM(SRAM마크로)이 설치된다. 즉, 반도체칩의 상하에 있어서 각각 4분할 되어 이루어지는 합계 8개의 메모리어레이부에 대응하여 합계 8개의 스태틱 RAM이 설치된다. 이들 스태틱형 RAM에 근접하여 미도시의 상기 메모리어레이부와의 사이에서의 데이터의 입출력의 제어를 실행하는 논리회로도 합하여 설치된다.
반도체칩의 단변방향의 중앙부에는 제 1 의 포트를 구성하는 외부단자와의 사이에서 데이터의 입출력을 실행하는 제 1 입출력회로가 설치된다. 특별하게 제한은 없지만 칩의 중앙부에는 스택틱형 RAM(RAM마크로)이 설치된다. 이 스태틱형 RAM은 상기 제 1 포트를 구성하는 외부단자와는 다르고 제 2 포트를 구성하는 외부단자에서 데이터의 입출력이 실행된다. 상기 스태틱형 RAM은 상기 내부 논리회로등을 매개하여, 상기 버퍼메모리로서의 SRAM마크로와의 사이에서 데이터의 취급은 가능해진다. 특별하게 제한은 없지만 상기 제 1 및 제 2 포트는 특별하게 제한은 없지만 16비트의 단위로 데이터의 입출력이 실행되도록 된다.
도 2에는 상기 도 1의 메모리어레이부의 일부분을 확대한 레이아웃도가 나타나 있다. 즉, 도 1의 메모리어레이 가운데 동도에서 점선으로 나타낸 일부분의 어레이가 도 2에 확대하여 나타나고 있다. 이 실시예는 서브어레이(메모리셀 어레이)SARY를 끼워 상하로 센스앰프영역(SA), 좌우로 서브워드 드라이버영역(SWD)이 형성된다. 즉, 다이나믹형 메모리셀 매트릭스가 배치되는 메모리셀 어레이는 상기 센스앰프영역(SA)과 서브워드선 영역(SWD)에 의해 분할하여 구성된다.
상기 센스앰프영역(SA)과 상기 서브워드드라이버영역(SWD)의 교차부는 교차영역(크로스영역)이 된다. 상기 센스앰프영역(SA)에 설치되는 센스앰프는 쉐어드(SHARED)센스방식에 의해 구성되고 상기 어레이의 상하 양단에 배치되는 센스앰프(SA)를 제거하여 센스앰프(SA)를 중심으로 하여 좌우(상하)로 상호보조 비트선이 설치되고 좌우 어느한쪽의 메모리셀 어레이의 상호보조 비트선으로 선택적으로 접속된다.
확대도로서 나타낸 하나의 서브어레이(SARY)는 특별하게 제한은 없지만, 서브워드선이 256개가 그것과 직교하는 상호보조비트선(또는 데이터선)이 256쌍이 된다. 상기 하나의 어레이는 상기 정규 서브어레이 SARY가 비트선방향에 8개 설치된다. 또한, 워드선 방향으로는 5개의 서브어레이SARY가 설치된다. 그리고 비트선 방향의 중앙밀집으로 한개의 용장서브어레이가 설치된다. 이 용장 서브어레이는 그것을 독립으로 하여 선택가능하도록 하기 위하여 그 전용의 센스앰프가 설치되는 것이다.
하나의 서브어레이는 256 ×256과 같은 기억용량을 갖고 상기 서브어레이는 하나의 어레이로 5 ×8 = 40개 설치되는 경우가 된다. 상기 메모리어레이부는 전체로 8개의 어레이를 갖는 것 이다. 따라서 하나의 메모리어레이부는 256 ×256 ×40 ×8 ≒20M비트와 같은 기억용량을 갖는다. 상기와 같이 하나의 반도체집적회로장치에서는 8개의 메모리어레이부가 설치되고 나서 전체로 160M비트와 같은 기억용량을 갖도록 한다.
상기 실시예에서는 메인워드선의 수를 감소하기 위하여 바꾸어 말하면 메인워드선의 배선피치를 완화하기 위하여 특별하게 제한하지 않지만 하나의 메인 워드선에 대해서 상호보조 비트선방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 상호보조비트선 방향에 대해서 4개씩 할당된 서브워드선 안에서 한개의 서브워드선을 선택하기 위하여 서브워드선택드라이버(SWD)가 배치된다. 이 서브워드선 택드라이버(SWD)는 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선 안에서 한개를 선택하는 선택신호를 형성한다.
상기 어레이에 있어서는 하나의 메인 워드선의 선택과 5개의 서브어레이로 한개씩 서브워드선이 선택된다. 후 기술하는 컬럼선택동작에 의해 서브워드 드라이버(SWD)상을 종형방향으로 연장되는 메인입출력선을 통하여 전체에서 36비트의 데이터의 입출력이 가능하게 된다.
상기에 대응하여 전체로 36개의 메인앰프(MA)와 기입앰프(WA)가 상기 어레이의 하측으로 설치된다. 동도에서는 상기 메인 앰프(MA)와 기입앰프 및 그 제어회로(RWC)가 2단으로 나뉘어서 배치된다.
상기 2단으로 나뉘어지는 메인앰프(MA)와 기입앰프 및 그 제어회로(RWC)의 하측에는 MA노이즈가 대책용 용량을 매개하여 2단으로 이루어지는 메인앰프(MA)와 기입앰프 및 제어회로(RWC)가 설치된다. 이 메인앰프(MA)와 기입앰프 및 그 제어회로(RWC)는 미도시의 하측으로 설치되는 동일한 어레이에 대응하는 것이다. 즉 상기 MA노이즈 대책용 용량을 중심으로 하여 상하로 2분할 되어 이루어지는 어레이와 각각에 대응한 메인앰프(MA)와 기입앰프 및 그 제어회로(RWC)가 미러반전된 형 태로 대칭적으로 배치된다. 이 경우는 도 1 전체레이아웃도에서 용이하게 이해할 수 있다.
메모리어레이부는 도 1에 나타난 바와 같이 상하 좌우로 4개의 메모리어레이로 분할되어 있고 좌측의 2개의 메모리어레이에서 각각 72비트씩 우측의 2개의 메모리어레이에서 72비트 씩의 단위로 메모리엑세스가 가능하게 된다. 그로 인하여 전체에서 288비트의 단위로 메모리엑세스가 가능 하게 된다. 상기 288비트의 데이터는 SRAM마크로와의 사이에서는 그 절반의 144비트의 단위로 데이터전송된다. 즉 메인앰프(MA)와 기입앰프 및 그 제어회로(RWC)는 상기 상하 좌주로 4개로 분할된 메모리어레이 가운 데 좌우로 분할된 2개의 메모리어레이에 대응 한 것(72+72)이 한조가 되고 SRAM마크로와의 사이에서 144비트씩 상하의 메모리어레이에 대응하여 2회로 나눠서 전송된다.
상기와 같은 다이나믹형 RAM측에 있어서 288비트가 독출을 실행하는 경우에는 상기에 대응하여 288개의 메인앰프(MA)를 동시 동작시키는 것이 필요해진다. 따라서, 그 입력신호진폭이 크기 때문에 센스앰프(SA)와 동일한 CMOS래치회로로 이루어지는 증폭회로를 이용한 경우에서도 관통전류 그 자체는 센스앰프(SA)에 비하여 작은 반면 그 수가 범용 DRAM에 비하여 많기 때문에 전원선에는 큰 전류가 흐르는 것이 되어 무시할 수 없는 커다란 노이즈가 발생되어 버린다.
상기 노이즈 대책용 용량은 상기 메인 앰프(MA)의 전원공급선으로 설치되고 그 증폭동작시에 전원공급선(VDD, VSS)에 발생하는 노이즈를 저감시키는 것이다. 상기에 의해 상기와 같은 다수 비트의 데이터독출을 고속으로 실행하도록 하는 것 이 가능하다. 기입동작시에는 기입앰프에 의해 상기 288개의 메모리셀에 대해서 한번에 기입동작이 실행되는 것이고 메모리셀이 접속된 비트선과 그것에 이르는 입출력선의 기생용량을 챠지업하거나 혹은 디스챠지시키기 위한 전류가 흐른다. 상기 노이즈대책용량은 이와 같은 기입시에도 전원공급선(VDD, VSS)의 노이즈를 저감시키는 점에서 유익하다.
도 1에 있어서, 상기 노이즈대책용량은 DRAM부의 컨틀로회로(어드레스 선 택회로)와 SRAM마크로와의 사이에도 컨트롤 노이즈용(C)으로서 배치된다. 동일하게 입출력회로부와 상기 RAM마크로와의 사이에도 I/O 노이즈용(C)으로서 배치된다. 이들 각 용량(C)은 상기 MA노이즈용 (C)과 동일한 구조의 콘덴서가 이용된다. 이것에 의해 반도체집적회로장치를 크게 DRAM부와 SRAM마크로부 및 입출력회로부로 나뉘는 경우 각각의 각 회로경계에 상기 노이즈가 대책용(C)을 배치하는 것에 의해 상호 전원공급선으로 발생하는 노이즈의 전반이 저감되어 회로의 안정화 동작에 기여하는 것이 가능하다.
도 3에는 이 발명에 관한 다이나믹형 RAM에 있어서의 서브어레이와 그 주변회로의 한 실시예의 개략 레이아웃이 나타나 있다. 동도에는 도 2에 나타난 메모리어레이안의 4개의 서브어레이(SBARY)가 대표로하여 나타나고 있다. 도 3에 있어서는 서브어레이(SBARY)가 형성되는 영역에는 사선을 부여하는 것에 의해 그 주변에 설치되는 서브워드드라이버영역 센스앰프영역 및 크로스영역을 구별하는 것이다.
서브어레이(SBARY)는 특별하게 제한은 없지만 다음과 같은 4종류로 나뉜다. 즉 워드선의 연장방향을 수평방향으로 하면 좌측아래로 배치되는 제 1 서브어레이(SBARY)는 서브워드선(SWL)이 256개가 배치되고 상호 보조 비트선쌍은 256쌍으로 구성된다. 그로 인하여 상기 256개의 서브워드선(SWL)에 대응 한 256개의 서브워드드라이버(SWD)는 상기 서브어레이의 좌우에 128개씩 나누어서 분할하여 배치된다. 상기 256쌍의 상호보조비트선(BL)에 대응하여 설치되는 256개의 센스앰프(SA)는 상기와 같은 쉐어드센스앰프방식으로 부가하여, 또한 상호 배치하고 상기 서브어레이의 상하에 있어서 128개씩 분할하여 배치된다.
좌측 아래로 배치되는 제 2 서브어 레이(SBARY)는 특별하게 제한은 없지만 정규 서브워드선(SWL)이 256개로 부가되어 8개의 예비(용장)워드선이 서치되고 상호보조 비트선쌍은 256쌍으로 구성된다. 그로 인하여, 상기 256 + 8개의 서브워드선(SWL)에 대응한 264개의 서브워드드라이버(SWD)는 상기 서브어레이의 좌우에 132개씩 분할하여 배치된다. 센스앰프는 상기 동일하게 128개씩 상하로 배치된다. 즉 상기 우측의 상하로 배치되는 서어레이(SBARY)에 형성되는 256쌍 가운데 128쌍의 상호보조비트선은 상기에 끼워진 센스앰프(SA)에 대해서 쉐어드 스위치MOSFET을 매개하여 공통으로 접속된다.
좌측 아래로 배치되는 제 3 서브어레이(SBARY)는 우측근접의 서브어레이(SBARY)와 동일한 서브워드선(SWL)이 256개에 의해 구성된다. 상기 하측 좌우에 배치된 서브어레이(SBARY)의 256개 가운데 128개의 서브워드선(SWL)은 그 곳에 끼워진 128개의 서브워드 드라이버(SWD)에 대해서 공통으로 접속된다. 상기와 같이 좌측 아래에 배치되는 서브어레이(SBARY)는 256쌍으로 이루어지는 정규 상호보조 비트선(BL)에 부가하여 4쌍의 예비(용장)비트선 4RED가 설치된다. 그로 인하여 상기 260쌍으로 이루어지는 상호보조비트선(BL)에 대응 한 260개의 센스앰프(SA)는 상기 서브어레이의 상하에 130개씩 분할하여 배치된다.
좌측 상측에 배치되는 제 4 서브어레이(SBARY)는 우측근접의 서브어레이(SBARY)와 동일한 정규 서브워드선9SWL)이 256개로 예비 서브워드선이 8개 설치되고 하측 근접의 서브어레이와 동일하게 정규 상호보조 비트선쌍의 256쌍에 부가하여 예비비트선이 4쌍 설치되므로, 서브워드 드라이버(SWD)는 좌우로 132개씩 분할하여 배치되고 센스앰프(SA)는 상하로 130씩 분할하여 배치된다.
이와 같이 개개의 서브어레이(SBARY)에는 예비 서브워드선과 예비상호보조비트선이 설치되고 개개로 구제가 가능하지만 상기 예비서브워드선과 상호보조비트선을 이용하여도 구제할 수 없는 것이 상기 용장서브어레이에 의해 구제된다. 혹은 정규서브어레이는 정규 서브워드선과 상호보조 비트선만으로 하여 그 구제를 용장서브어레이에 설치된 예비 서브워드선 및 예비 상호보조 비트선으로 교환하도록하여도 용이하다.
메인워드선(MWL)은 그 하나를 대표로하여 예시적으로 나타내고 있는 바와 같이 상기와 같은 수평방향으로 연장된다. 또한, 컬럼선택선(YS)은 그 하나가 대표로 하여 예시되는 바와 같이 종형 방향으로 연장된다. 상기 메인워드선(MWL)과 평행하게 서브워드선(SWL)이 배치되고 상기 컬럼선택선(YS)과 평행하게 상호보조비트선(BL)(미도시)이 배치되는 것이다.
상기 4개로 이루어지는 서브어레이에 대해서 8개의 서브워드 선택선(FX0B ~ FX7B)가 메인워드선(MWL)과 동일하게 4조(8개)의 서브어레이를 관통하도록 연장된다. 그리고 서브워드선택선 FX0B ~ FX3B 으로 이루어지는 4개와 FX4B ~ FX7B로 이루어지는 4개가 상하의 서브어레이상으로 나뉘어서 연장시키도록 한다. 이와 같이, 2개의 서브어레이에 대해서 한조의 서브워드선택선 FX0B ~ FX7B를 할달하고 또한 그들을 서브어레이상을 연장시키도록 하는 이유는 메모리칩 사이즈의 소형화를 도모하기 위함이다.
즉, 각 서브어레이에 대해서 상기 8개의 서브워드선 선택선 FX0B ~ FX7B를 할당하고 또한, 그것을 센스앰프영역상의 배선채널에 형성한 경우 도 1의 메모리어레이와 같이 단변방향의 32개도 센스앰프로 8 ×32 = 256개분도 배선채널이 필요해지는 것이다. 이것에 대해서 상기 실시예에서는 배선 그 자체가 상하 2개의 서브어레이에 대해서 상기 8개의 서브워드선택선 FX0 ~ FX7B를 공통으로 할당하고 또한 그것을 서브어레이상을 메인워드선과 평행하게 상호 혼재시키도록 배치시키는 것에 의해 각별한 배선전용 영역을 설치하는 경우 없이 형성하는 것이 가능 하다.
서브어레이상에는 8개의 서브워드선에 대해서 1개의 메인워드선이 설치되는 것이고 그 8개안의 한개의 서브워드선을 선택하기 위하여 서브워드선택선이 필요해지는 것이다. 메모리셀의 피치에 맞추어서 형성되는 서브워드선(SWL)의 8개분에 한개의 비율로 메인워드선(MWL)이 형성되기 하기 위하여 메인워드선(MWL)의 배선피치는 완만하게 되어 있다. 따라서 메인워드(MWL)과 동일한 배선층을 이용하여 상기 서브워드선택선을 메인워드선의 사이에 형성하는 것은 배선피치의 완만함을 작은특성으로 하는 것 만으로 비교적 용이하게 가능한 것이다.
이 실시예의 서브워드 드라이버(SWD)는 상기 서브워드 선택선 FX0B등을 통하여 공급되는 선택신호와 그것을 반전시킨 선택신호를 이용하여 하나의 서브워드선(SWL)을 선택하는 구성을 채용 한다. 그리고 서브워드드라이버(SWD)는 그것을 중심으로 하여 좌우에 배치되는 서브어레이의 서브워드선(SWL)을 동시에 선택하도록 구성을 채용하는 것이다.
상기 메인워드선(MWL)과 평행하게 연장되는 것을 제 1 서브워드 선택선(FX0B)으로 하면 좌측 상부의 크로스영역에 설치되고 상기 제 1 서브워드선택선(FX0B)에서의 선택신호를 받는 서브워드선택선 구동회로(FXD)를 매개하여 상하로 배열되는 64개의 서브워드 드라이버에 선택신호를 공급하는 제 2 서브워드 선택선(FX0)이 설치된다. 상기 제 1 서브워드 선택선(FX0B)는 상기 메인워드선(MWL) 서브워드선(SWL)과 평행하게 연장되는 것에 대해서 상기 제 1 서브워드선택선은 상기와 직교하는 컬럼선택선(YS) 및 상호보조 비트선(BL)과 평행하게 서브워드드라이버영역상을 연장한다. 상기 8개의 제 1 서브워드 선택선 FX0B ~ FX7B와 동일하게 상기 제 2 서브워드 선택선 FX0 ~ FX7도 우수 FX0, 2, 4, 6과 기수 FX1, 3, 5, 7로 분할되어 서브어레이(SBRY)의 좌우로 설치된 서브워드 드라이버(SWD)에 분할되어 배치된다.
상기 서브워드 선택선 구동회로(FXD)는 동도에 있어서 ■로 표시한 바와 같이 하나의 크로스영역의 상하에 2개씩 분배하여 배치된다. 즉 상기와 같이 좌측상부의 크로스영역에서는 하측으로 배치된 서브워드 선택선 구동회로가 상기 제 1 서브워드선택선(FX0B)에 대응되고 좌측 중간부의 크로스영역에 설치된 2개의 서브워 드선택선 구동회로(FXD)가 제 1 서브워드선택선 FX2B과 FX4B에 대응되고, 좌측 하부의 크로스영역의 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX6B)에 대응된다.
중앙상부에 크로스영역에서는 하측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX1B)에 대응되고 중앙중간부의 크로스영역에 설치된 2개의 서브워드 선택선 구동회로(FXD)가 제 1 서브워드선택선(FX3B, FX5B)에 대응 되고 중앙하부의 크로스영역의 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드서택선(FX7B)에 대응된다. 그리고 우측 상부의 크로스영역에서는 하측으로 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX0B)에 대응 되고 우측 중간부의 크로스영역에 설치된 2개의 서브워드선택선 구동회로(FXD)가 제 1 서브워드선택선(FX2B, FX4B)에 대응되고 우측 하부의크로스 영역의 상측에 배치된 서브워드선택선 구동회로가 상기 제 1 서브워드선택선(FX6B)에 대응 된다. 이와 같이 메모리어레이의 단부에 설치된 서브워드 드라이버에서는 그 우측에는 서브어레이가 존재하지 않으면서 좌측만의 서브워드선(SWL)만을 구동한다.
이 실시예와 같이 서브어레이상의 메인 워드선(MWL)의 피치간격으로 서브워드선택선(FXB)을 배치하는 구성에서는 각별한 배선채널이 필요없이 가능하므로 하나의 서브어레이에 8개의 서브워드선택선을 배치하는 것으로 하여도 메모리칩이 크게 이루어지지는 않는다. 그리고 상기와 같은 서브워드선택선 구동회로(FXD)를 형성하기 위하여 크로스영역의 면적이 증대하고 고집적화를 방해하게 된다. 즉 상기 크로스영역은 동도에 있어서 점선으로 나타낸 바와 같은 메인입출력선(MIO) 및 로컬입출력선(LIO)에 대응하여 설치되는 스위치회로(IOSW)와 센스앰프를 구동하는 파워MOSFET, 쉐어드 스위치MOSFET를 구동하기 위하여 구동회로 프리챠지MOSFET를 구동하는 구동회로등 의 주변회로가 형성되기 위하여 면적적인 여유가 없기 때문이다. 이로 인하여 도 3의 실시예에는 상/하의 2개의 서브어레이로 서브워드선택선 구동회로(FXD)를 공용하여 면적증가를 억제하고 있다.
상기 크로스영역 가운데 우수에 대응한 제 2의 서브워드선택선 FX0 ~ FX6의 연장방향(A)으로 배치된 것에는 특별하게 제한은 없지만 후 기술하는 바와 같이 센스앰프에대해서 동작전압(VDD)을 공급하는 N채널형의 파워MOSFET(Q15) 및 센 스앰프에 대해서 회로의 접지전위(VSS)를 공급하기 위한 N채널형의 파워MOSFET(Q14)가 설치된다.
상기 크로스영역가운데 기수에 대응 한 제 2 서브워드선택선 FX1 ~ FX7의 연장방향(B)으로 배치된 것에는 비트선의 프리챠지 및 이퀄라이즈용 MOSFET을 오프상태로 하는 인버터회로와 특별하게 제한은 없지만 센스앰프에 대해서 회로의 접지전위(VSS)를 공급하기 위한 N채널형의 파워MOSFET가 설치된다. 이 N채널형의 파워MOSFET는 센스앰프열의 양측에서 센스앰프를 구성하는 N채널형 MOSFET 증폭 MOSFET의 공통소스선(CSN)에 접지전위를 공급하는 것이다. 즉 센스앰프영역에 설치되는 128개 또는 130개의 센스앰프에대해서는 상기 A측의 크로스영역에 설치된 N채널형의 파워MOSFET의 양측에 의해 접지전위가 공급된다.
상기와 같이 서브워드선 구동회로(SWD)는 그것을 중심으로 하여 좌우양측의 서브어레이의 서브워드선을 선택한다. 이것에 대해서 상기 선택 된 2개의 서브어 레이의 서브워드선에 대응하여 좌우 2개의 센스앰프가 활성화 된다. 즉 서브워드선을 선택상태로 하면 어드레스 선택 MOSFET가 온 상태가 되고 기억콘덴서의 전하가 비트선 전하와 합성되어 버리므로 센스앰프를 활성화 시켜도 그 전하의 상 태로 되돌아 가는 재기입 동작을 실행할 필요가 있기 때문이다. 이로 인하여 상기 단부의 서브어레이에 대응한 것을 제거하여 상기 파워MOSFET는 그것을 끼워서 양측의 센스앰프를 활성화시키기 위하여 이용된다. 이것에 대해서 서브어레이군의 단에 설치된 서브어레이의 우측 또는 좌측에 설치된 서브워드선 구동회로(SWD)에서는 상기 서브어레이의 서브워드선만이 선택되기 때문에 상기 파워 MOSFET는 상기 서브어레이에 대응 한 편측의 센스앰프군만을 활성화하는 것이다.
상기 센스앰프는 쉐어드 센스방식이 되고 그것을 끼운 양측에 배치되는 서브어레이 가운데 상기 서브워드선이 비선택된 측의 상호보조 비트선 에 대응 한 쉐어드 스위치MOSFET가 오프상태가 되어 적출되는 것에 의해 상기 선택된 서브워드선에 대응한 상호보조 비트선의 독출신호를 증폭하고 메모리셀의 기억콘덴서를 근거로 전하상태로 되돌아가는 재기입동작을 실행한다.
도 4에는 이 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여 간략화 된 한 실시예의 회로도가 나타나고 있다. 동도에 있어서는 2개의 서브어레이(15)에 상하에서 끼워지도록 된 센스앰프(16)와 상기 교차영역(18)에 설치되는 회로가 예시적으로 나타나고 다른 블록도로서 나타나고 있다.
본 원에 있어서 용어[MOS]는 본래는 메탈 옥사이드 세미컨덕터구성을 간략적으로 호칭하도록 이루어지는 것으로 이해된다. 그러나 최근에 일반적 호칭으로 MOS는 반도체장치의 본질부분 가운데 메탈 폴리실리콘과 같은 금속이 아닌 전기도전체로 변환하거나 옥사이드를 다른 절연체로 변환하거나 하는 것이 포함되어 있다. CMOS도 또한 위와 같은 MOS에 부여하여 취급방법의 변화에 응한 폭넓은 기술적 의미를 갖고 이해하도록 되어 왔다. MOSFET도 또한 동일하게 좁은 의미로 이해되고 있는 것은 아니고 실질상으로는 절연게이트전계효과 트랜지스터로서 취급되도록 광의의 구성도 포함하는 의미로 되어 오고 있다. 본 발명의 CMOS MOSFET등은 일반적 호칭으로 익숙하다.
다이나믹형 메모리셀은 상기 하나의 서브어레이(15)에 설치된 서브워드선(SWL)과 상호보조비트선(BL, BLB) 가운데 한쪽의 비트선(BL)과의 사이에 설치된 하나가 대표로 되어 예시적으로 나타나고 있다. 다이나믹형 메모리셀은 어드레스 선택MOSFET(Qm)와 기억콘덴서(Cs)로 구성된다. 어드레스 선택 MOSFET(Qm)의 게이트는 서브워드선(SWL)에 접속되고 이 MOSFET(Qm)의 드레인이 비트선(BL)에 접속되고 소스에 기억콘덴서(Cs)가 접속된다. 기억콘덴서(Cs)의 다른쪽의 전극은 공통화되어 플레이트전압(VPLT)가 전해진다. 상기 어드레스선택MOSFET(Qm)의 기판(채널)에는 마이너스의 백바이어스 전압(VBB)이 인가된다. 상기 서브워드선(SWL)의 선택레벨은 상기 비트선의 하이레벨에 대해서 상기 어드레스선택 MOSFET(Qm)의 한계치 전압분만큼 높아진 고전압(VPP)이 된다.
센스앰프를 1.8V와 같은 전원전압(VDD)으로 동작시키도록 한 경우 센스앰프에 의해 증폭되어 비트선으로 전해지는 하이레벨은 상기 내부전압(VDD) 레벨이 된다. 따라서, 상기 워드선의 선택레벨에 대응 한 고전압(VPP)은 VDD + Vth + α(=3.6V 정도)가 된다. 센스앰프의 좌측으로 설치된 서브어레이의 한쌍의 상호보조 비트선(BL, BLB)는 동도에 나타나는 바와 같이 평행하게 배치되고 비트선의 용량발란스등을 취하기 위하여 필요에 따라서 적당하게 교차시킨다. 상기 상호보조 비트선(BL, BLB)는 쉐어드 스위치MOSFET(Q1, Q2)에 의해 센스앰프의 단위회로의 입출력노이드와 접속된다.
센스앰프의 단위회로는 게이트와 드레인 교차접속되어 래치형태가 된 N채널형의 증폭MOSFET(Q5, Q6) 및 P채널형의 증폭 MOSFET(Q7, Q8)으로 구성된다. N채널형 MOSFET(Q5, Q6))의 소스는 공통소스선(CSN)에 접속된다. P채널형 MOSFET(Q7, Q8)의 소스는 공통소스선(CSP)에 접속된다. 상기 공통소스선(CSN, CSP)는 각각 파워스위치 MOSFET가 접속된다. 특별하게 제한은 없지만 N채널형의 증폭 MOSFET(Q5, Q6)의 소스가 접속된 공통소스선(CSN)에는 상기 크로스영역(18)에설치된 N채널형의 파워스위치 MOSFET(Q14)에 의해 접지전위에 대응한 동작전압이 전해진다.
특별하게 제한은 없지만 상기 P채널형의 증폭 MOSFET(Q7, Q8)의 소스가 접속된 공통소스선(CSP)에는 상기 크로스영역(18)에 설치된 N채널형의 파워 MOSFET(Q15)가 설치된다. 센스앰프를 오버 드라이버 시키는 경우에는 전우너전압(VDD)를 내부회로에서 승압한 전압을 이용하도록 하는 것도 가능 하다. 즉 N채널형의 파워스위치 MOSFET를 1개 추가하고 센스앰프의 동작개시만으로 일시적으로 전원전압(VDD)를 내부회로로 승압한 전압을 센스앰프에 공급하도록 하여도 용이하다.
센스앰프동작속도의 전원전압(VDD) 의존성을 경감하기 위하여 게이트에 승압전압(VPP)이 인가되고 드레인이 전원전압(VDD)으로 접속되고, 소스에서 상기 전원전압(VDD)에 대해서 약하게 하강압된 상기 전압을 센스앰프의 동작전압으로 하는 것도 용이하다. 상기 N채널형의 파워MOSFET(Q15)의 게이트에 공급되는 센 스앰프활성화신호(SAP)는 특별하게 제한은 없지만 그 하이레벨이 승강압전압(VPP)레벨의 신호가 된다. 즉 승강압 전압(VPP)에 의해 상기 N채널형 MOSFET(Q15)를 온상태로 하여 VDD를 출력시키는 것이 가능하다.
상기 센스앰프의 단위회로의 입출력노이드에는 상호보조 비트선을 단축격납시키는 이퀄라이즈 MOSFET(Q11)와 상호보조 비트선에 파워프리챠지전압(VBLR)을 공급하는 스위치MOSFET(Q9, Q10)으로 이루어지는 프리챠지회로가 설치된다. 이 MOSFET(Q9 ~ Q11)의 게이트는 공통으로 프리챠지신호(PCB)가 공급된다. 이 프리챠지신호(PCB)를 형성하는 드라이버회로는 미도시이지만 상기 크로스영역에 인버터 회로를 설치하여 그 하강을 고속으로 한다.
즉, 메모리엑세의 개시시에 워드선 선택타이밍 선행하여 각 크로스영역에 분산하여 설치된 인버터회로를 통하여 상기 프리챠지회로를 구성하는 MOSFET(Q9 ~ Q11)를 고속으로 절환하도록 하는 것이다. 상기 크로스영역(18)에는 도 4에 나타난 회로이외에도 필요따라서 센스앰프의 커먼소스선(CSP, CSN)의 하프프리챠지회로, 로컬입출력선(LIO)의 하프프리챠지회로, 쉐어드 선택신호선(SHR, SHL)의 분산드라이버회로등도 설치된다.
센스앰프의 단위회로는 쉐어드 스위치 MOSFET(Q3, Q4)를 매개하여 도의 하측 의 서브어레이(15)의 동일한 상호보조 비트선(BL, BLB)에 접속된다. 스위치 MOSFET(Q12, Q13)은 컬럼스위치회로를 구성하는 것이고 상기 선택신호(YS)가 선택레벨(하이레벨)이 되면 온 상태가 되고 상기 센스앰프의단위회로의 입출력노이드와 로컬입출력선(LIO1, LIO1B, LIO2, LI02B)등을 접속시킨다. 예를들면 상측의 서브어레이의 서브워드선(SWL)이 선택된 경우에는 센스앰프의 상측의 쉐어드 스위치 MOSFET(Q1, Q2)은 온 상태로 하여 하측 쉐어드 스위치 MOSFET(Q3, Q4)를 오프상태로 한다.
이것에 의해 센스앰프의 입출력 노이드는 상기 상측의 상호보조 비트선(BL, BLB)에 접속되어 선택된 서브워드선(SWL)에 접속된 메모리셀의 미소신호를 증폭하고 상기 컬럼스위치회로(Q12, Q13)을 통하여 로컬입출력선(LIO1, LIO1B)에 전달한다. 상기 로컬입출력선(LIO1, LIO1B)은 크로스영역(18)에 설치된 N채널형 MOSFET(Q19, Q20)으로 이루어지는 스위치회로(IOSW)를 매개하여 메인입출력선(MIO, MIOB)에 접속된다. 동도에서는 생략되어 있지만 MOSFET(Q19, Q20)와 배열로 P채널형 MOSFET를 설치한 이른바 아날로그 게이트로 하는 것에 의해 한층 고속화를 도모하는 것이 가능하다. 상기 메인입출력선(MIO, MIOB)에는 판독기입회로(61)에 포함되는 메인앰프(MA)의 입력단자와 기입앰프(WA)의 출력단자가 접속된다.
특별하게 제한은 없지만 상기 컬럼스위치회로는 하나의 선택신호(YS) 에 의해 복수쌍의 상호보조비트선(BL, BLB)을 상기에 대응 한 복수쌍의 로컬입출력선 LIO1, LIO1B과 LIO2, LIO2B등과 접속시킨다. 그로 이하여 하나의 메인워드선의 선택동작에 의해 선택된 각각 서브어레이에 있어서 그 양측으로 설치되는 한쌍의 센 스앰프에 대응 하여 설치되는 상기 복수쌍의 컬럼스위치회로에 의해 복수쌍의 상호보조비트선이 선택되는 것이 된다. 이와 같이 하여 상기 도 1과 같이 좌우로 분할된 메모리어레이의 각각에 있어서 72비트의 단위로 메모리엑세스가 가능하게 된다.
상기 판독기입회로(61)에 포함되는 메인앰프(MA)와 기입앰프(WA)는 SRAM마크로와의 사이에서 데이터의 입출력이 실행된다. 즉 전체에서 288개로 이루어지는 판독기입회로는 상하로 절반씩 144개씩 분할되고 SRAM마크로와의 사이에서 144비트씩 2회로 나뉘어 데이터의 전송이 실행되도록 한다.
도 5에서는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 한실시예의 개략 레이아웃도가 나타나고 있다. 동도에 있어서는 도 1의 메모리어레이부의 1/4에 대응한 메모리어레이가 나타나고 있다. 즉 메모리셀 어레이는 도 2에 확대도로서 나타난 4 ×9개의 서브어레이에 의해 구성된다. 이와 같은 서브어레이군에 의해 2개의 메모리셀 어레이가 구성되어 그 중앙부에 메인앰프부와 노이즈대책용 스토리지 노이드 영역이 설치된다.
동도의 메인앰프부는 상기와 같은 메인앰프(MA) 기입앰프(WA) 및 기입판독 제어회로(RWC)를 포함하는 것이고 이들의 각 회로에 동작전압(VDD)과 회로의 접지전위(VSS)를 전하는 전원선사이에 노이즈대책용 스토리지노이드 영역이 공통으로 설치된다. 즉 상기 메인앰프(MA) 기입앰프(WA) 및 기입판독제어회로(RWC)에 결합되는 전원전압선(VDD)과 회로의 접지선(VSS)에 노이즈대책용의 콘덴서가 설치된다.
노이즈 대책용 콘덴서는 그 확대도에 나타나고 있는 바와 같이 다이나믹형 메모리셀의 정보콘덴서와 동일한 스토리지 노이드층을 갖는 복수의 콘덴서로 구성 된다. 스토리지 노이드층은 컨택트부를 매개하여 반도체기판 표면에 형성된 확산층에 의해 공통으로 접속된다. 상기 스토리지 노이드층은 그 표면에 형성된 Ta205와 같은 절연막(유전체막)이 설치되고 그 위에 플레이트전극이 복수의 스토리지노이드층에 공통으로 설치된다. 즉 상기 메모리셀의 정보기억 콘덴서의 복수개가 배열접속된 형태가 되어 비교적 큰 용량치를 갖게되고 상기 메인앰프(MA) 기입앰프(WA) 및 기입판독제어회로(RWC)의 각 회로가 동작할 때 발생하는 노이즈를 흡수하도록 작용한다.
도 6에는 다이나믹형 메모리셀과 그 주변회로(논리회로)부의 한실시예의개략 단면구조도가 나타나고 있다. 메모리셀의 기억콘덴서에는 이른바 오목형의 크라운(CROWN)구성으로 하여 폴리실리콘층으로 이루어지는 스토리지노이드(SN, Ta205)와 같은 절연막(유전체막)을 매개하여 플레이트전극(PL)이형성된다. 상기스토리지노이드(SN)에는 텅스텐(W)등으로 이루어지는 스토리지 코드(SNCT) 및 폴리실리콘층으로 이루어지는 플러그(PLUG)를 매개하여 어드레스 선택 MOSFET의 한족 소스 드레인과 접속된다.
어드레스 선택 MOSFET의 다른 소스 드레인은 2개의 메모리셀에 대해서 공통화되어 비트선 접속부(BLCT)를 매개하여 제 1 층재의 금속층(M1)으로 이루어지는 비트선에 접속된다. 이 비트선(M1)은 텅스텐(W)과 같은 금속재료가 이용된다. MOSFET의 게이트전극은 제 1 층째의 폴리실리콘층(FG)에 의해 구성되고 상기와 같은 서브워드선과 일체적으로 형성된다.
주변회로(논리)부의 MOSFET는 특별하게 제한은 없지만 어드레스 선택 MOSFET 에 비하여 얇은 게이트절연막을 갖도록 한다. 이것에 의해 저한계치 전압으로서 상기와 같이 1.8V와 같은 전원전압(VDD)에 의해 형성되는 저진폭의 입력신호라도 고속으로 동작하도록 한다. 이것에 대해서 메모리셀의 어드레스선택 MOSFET는 그 게이트절연막이 두껍게 형성하는 것 및 그것이 형성되는 웰영역의 마이너스의 백바이어스 전압(VBB)이 인가되는 것에 의해 약 1.8V와 같은 큰 한계치전압을 갖도록 하고 그것이 오프상태인 경우 리크전류를 저감시켜 작은 기억콘덴서에 축적된 정보전하의 보유유지시간을 길게하도록 한다.
도 7에는 이 발명에 이용되는 노이즈대책용 콘덴서의 한 실시예의 개략단면구조도가 나타나 있다. 동도의 콘덴서는 기본적으로는 상기 도 6에 나타난 메모리셀의 기억콘덴서와 동일하고 특히 플레이트전극(PL) 유전체막 및 스토리지노이드(SN)는 기억콘덴서와 동일한 구조가 된다. 이 실시예에서는 스토리지 노이드(SN)측의 기생저항을 감소하기 위하여 스토리지 컨택트(SNCT)와 플러그(PLUG)가 대구경이 된다. 이와 같은 스토리지컨택트(SNCT)와 플러그(PLUG)의 대구경화의 예로서 (A)에서 (C)와 같은 3종류가 나타나 있다.
도 7(A)는 확산층(n+) 과의 전기적 접속을 실 행하는 플러그(PLUG)가 도의 X방향으로 나열하는 스토리지노이드(SN)에 대해서 공통화된다. 또한 상기플러그(PLUG)와 스토리지노이드(SN)을 접속하는 스토리지컨택트(SNCT)는 각각의 스토리지노이드(SN)에 대응하여 분리되어 있지만 메모리셀의 기억콘덴서와는 다르고 스토리지노이드(SN)의 바닥면의 크기까지 대구경화 되어 있다.
도 7(B)는 확산층(n+)과 전기적접속을 실행하는 플러그(PLUG)에 부가하여 상 기플러그(PLUG)와 스토리지노이드(SN)을 접속하는 스토리지컨택트(SNCT)도 도의 X방향으로 배열하는 스토리지 노이드(SN)에 대해서 공통화된다. 상기 도 7(A), (B) 의 Y방향에서 본 단면도에서 명확해지듯이 상기 X방향으로 배열하는 스토리지노이드(SN)와 그것에 대응하여 설치되는 스토리지컨택트(SNCT)와 플러그(PLUG)는 Y방향으로 근접하는 것이 분리되어 구성된다. 이와 같이 콘덴서의 스토리지노이드를 공통접속하기 위하여 스토리지 컨택트(SNCT)와 플러그(PLUG)의 대구경화에 의해 그곳에서 발생하는 기생저항을 저감하는 것이 가능하고 고주파노이즈까지 흡수를 용이하게 하는 것이 가능하다.
도 7(C)는 스토리지노이드(SN)에 대응 하여 스토리지 컨택트(SNCT) 및 플러그(PLUG)도 각각 분리하여 형성된다. 그러나 기억콘덴서와 다른 점은 상기 스토리지 노이드(SN)의 바닥면의 크기까지 확대하여 대구경화 되는 것이다. 상기 (A)에서 (C)와 같은 스토리지컨택트(SNCT) 및 플러그(PLUG)의 대구경화는 메모리셀과 같이 비트선과의 접속을 실행하는 비트선 접속부(BLCT)를 형성하는 것이 아니므로 상기와 같이 크게 형성하고 그 기생저항치를 작게하는 것이 노이즈흡수가 간단하기 때문에 바람직한 형태이지만 본원 발명에 관한 노이즈 대책용 용량으로서 볼때에는 필수 조건은 되지않는다. 즉 상기 도 6에 나타난 바와 같은 기억콘덴서의구조를 그 상태로 이용하고 확산층(n+)에 의해 복수의 콘덴서를 배열접속시키는 구성도 용이하다.
도 8에는 본 발명에 이용되는 노이즈대책용의 콘덴서의 한 실시예의 개략 평면도가 나타나 있다. 이 실시예는 상기 도 7(A) 또는 (B)에 대응한 평면도가 나타 나 있다. 콘덴서의 외주부에 위치하는 것은 그 사이즈가 약간 크게 형성된다. 즉 상기플러그(PLUG) 또는 여기에 부가되어 스토리지컨택트(SNCT)를 공통화하는 경우 공통화 한 방향의 양단측(동도의 상하단)에 형성되는 것과 좌우양단의 상기 플러그(PLUG)는 여기에 부가되어 스토리지컨택트(SNCT)는 반도체노광기술에서의 소자패턴의 둔탁함을 보정하여 크게 형성된다.
반도체기판측에 설치된 확산층(L)에 의해 상기 복수의 스토리지노이드(SN)가 배열하여 접속되어 한쪽의 전극을 형성하고 여기에 대응하여 플레이트전극(PL)이 형성되는 것에 의해 다른쪽의 전극을 구성한다. 이것에 의해 다이나믹형 메모리셀의 기억콘덴서와 같은 작은 기억용량을 갖는 콘덴서를 이용하고 그들을 배열하여 접속시키는 것에 의해 전원노이즈를 흡수하도록 비교적 큰 용량치의 콘덴서를 형성하는 것이다.
도 9에는 본 발명에 이용되는 노이즈대책용 콘덴서의 한 실시예의 개략평면도가 나타나 있다. 다이나믹형 메모리셀의 기억콘덴서의 플레이트전극(PL)에는 센스앰프의 동작전압의 1/2의 전압이 공급된다. 예를들면 전원전압(VDD)에서 동작하는 경우에는 VDD/2와 같은 전압이 공급된다. 그로 인하여 전원전압(VDD)에 대응한 하이레벨과 회로의 접지전위(VSS)와 같은 로우레벨이 기억정보가 기입된 경우 어느하나도 VDD/2전압밖에 인가되지 않는다. 이와 같은 기억콘덴서를 그 상태로 상기와 같은 전원노이즈대책용 용량으로서 이용하면 VDD와 같은 2배의 큰 전압이 인가되고 신뢰성에 문제가 발행할 가능성이 있다.
본 실시예에서는 2개의 콘덴서를 직렬접속하여 이용하도록 하는 것에 의해 각각의 콘덴서에 VDD/2의 전압밖에 인가되지 않도록 하는 것으로 한다. 이로 인하여 플레이트전극(PL)에 전원전압(VDD)를 인가하도록 한 제 1 콘덴서의 다른쪽의 전극을 구성하는 확산층(L)을 비트선(BL)을 구성하는 배선층으로 접속부(LCNT) 에의해 접속하고 이 배선층(BL)과 제 1 층째의 금속배선층(M1)과 관통구(BLTH)를 매개하여 접속시킨다. 제 2 콘덴서의 플레이트전극(PL)은 상기 제 1층째의 금속배선층(M1)과 관통구(BLTH)를 매개하여 접속시킨다. 그리고 이 제 2 콘덴서의 다른쪽의 전극을 구성하는 확산층(L)을 비트선(BL)을 구성하는 배선층에 접속부(LCNT)에 의해 접속하고 이 배선(BL)에 회로의 접지전위(VSS)(GND)를 공급하는 것이다. 또한 도 9에 나타나는 바와 같이 2개의 콘덴서의 공통접속노이드에 VDD/2를 공급하는 것에 의해 각 콘덴서에 인가되는 전압을 VDD/2로 유지가 가능하기 때문에 각 콘덴서의 신뢰성의 향상을 더 한층 도모하는 것이 가능 하다.
이와 같이 2개의 콘덴서를 전원전압(VDD)과 회로의 접지전위(VSS)와의 상이에 직렬형태로 접속하는 것에 의해 다이나믹형 메모리셀의 기억콘덴서와 같은 저내압의 것을 이용하면서 전원전압(VDD)과 회로의 접지전위(VSS)와의 사이에 노이즈대책용 용량으로서 이용하도록 하는 것이 가능 하다.
도 10에는 도 9에 나타난 노이즈대책용 콘덴서의 등가회로도가 나타나 있다. 예를들면 상기와 같이 서브어레이가 256 ×256 구성의 경우 한개의 서브워드선에는 256개의 메모리셀이 접속된다. ㄸ라서 서브어레이에 대응한 서브워드선 이 형성되는 영역을 이용하여 256개의 기억콘덴서를 배열접속시킨 용량을 형성하는 것이 가능하다. 이와 같은 서브워드선이 복수개를 한조로 하여 복수조를 배열 접속하여 상기 제 1 과 제 2 콘덴서를 형성하고 이것을 전원전압(VDD)과 회로의 접지전위(VSS)와의 사이에 직렬접속시키는 것에 의해 상기 노이즈대책용 용량이 형성된다.
기억콘덴서의 용량치는 약 30fF와 같이 작아도 그것이 상기와 같이 다수개가 배열형태로 접속되는 것에 의해 메인앰프(MA) 와 기입앰프(WA)의 동작시에 전원공급선(VDD, VSS)에 발생하는 비교적 큰 노이즈를 저감시킬 수 있는 비교적 큰 용량치를 실현하는 것이 가능해진다. 이 경우 스토리지노이드측의 저항(R)은 상기 스토리지컨택트부(SNCT)와 플러그(PLUG)에 있어서의 기생저항을 나타내는 것이다.
도 11에는 상기 메인앰프부의 한 실시예의 평면도가 나타나 있다. 메인앰프부는 중앙부에 전원노이즈가 대책용량이 형성되고 그것을 끼워서 상기 도 1에 나타난 바와 같이 메인앰프부와 어레이가 미러반전된 형태로 대칭적으로 형성된다.
메인앰프부는 메인앰프(Main Amp), 기입앰프(Write Amp) 및 상기를 제어하는 제어회로(MA/WA Control)이 한조가 되어 그 복수조가 2단 구성되어 배치된다. 이와 같은 2개의 어레이에 대응한 메인앰프부의 중앙부에 전원노이즈대책용 용량을 배치하는 것에 의해 작은 점유면적으로 효율이 좋은 노이즈 흡수를 실행하도록하는 것이 가능 하다.
도 12에는 상기 메인앰프부의 한 실시예의 평면도가 나타나 있다. 동도에서는 전원공급선을 중심으로 한 평면도가 나타나 있고 상기 2단구성인 메인앰프 및 기입앰프와 제어회로에 대응하여 전원공급선(VDD, VSS)가 한쌍이 되어 2쌍씩 연장된다. 이 실시예에서는 특별하게 제한은 없지만 데이터보유유지상태에서의 저소비 전력화를 도모하기 위하여 상기 메인앰프 및 기입앰프가 제어회로를 구성하는 P채널형 MOSFET가 형성되는 N웰영역과 N채널형 MOSFET가 형성되는 P웰영역에 MOSFET의 소스와 웰을 역 바이어스상태로 하는 백 바이어스 전압공급선(VDBB, VSBB)이 설치된다. 특별하게 제한은 없지만 상기 한쪽의 백 바이어스 전압공급선(VSBB)은 상기 2단구성의 회로의 중앙부에 공통으로 설치된다.
예를들면 반도체집적회로장치가 비동작 상태로 배치된 경우 환언하면 상기다이나믹형 RAM에 대해서 판독도 기입도 실행되지 않는 경우에는 메인앰프부의 N웰영역에 전원전압(VDD)보다도 고전압으로 실행된 백바이어스 전압(VDBB)을 인가하고 P웰영역에는 회로의 접지전위보다 낮은 마이너스 전압(VSSBB)을 인가한다. 이것에 의해 P채널형 MOSFET 및 N채널형 MOSFET의 소스와 웰이 역 바이어스 상태가 되어 기판효과에 의해 한계치전압이 크게 이루어진다. 이로 인하여 오프상태가 되는 P채널형 MOSFET와 N채널형 MOSFET에 있어서 각각 흐르는 한계치리크전류(텔링전류(Tailing))가 한행이상으로 대폭으로 저감되고 비동작시의 소비점류을 대폭으로 저감시키는 것이 가능하다.
이것에 대해서 메인앰프부가 동작을 실행하는 경우 즉 다이나믹형 RAM 에대해서 기입/판독동작을 실행하는 경우에는 상기 메인앰프부의 N웰영역에 전원전압(VDD)과 동일한 전위를 공급하고 P웰영역에는 회로의 접지전위(VSS)를 인가한다. 이것에대해서 P채널형 MOSFET 및 N채널형 MOSFET의 소스와 웰이 동일 전위가 되고 한계치 전압이 작아지는 작은 입력전압에서도 큰 전류를 흐르는 것이 가능하고 고속의 기입/판독동작을 실현하는 것이 가능 하다.
상기 메인앰프부의 중앙부에는 노이즈 대책용량이 2개 설치되고 그 중앙부에서 접속되는 것에 의해 직렬형태로 접속된다. 제 1 콘덴서는 전원전압(VDD)에 접속되고 제 2 콘덴서는 회로의 접지전위(VSS)에 접속된다. 이들 2개의 콘덴서가 직렬접속되어 이루는 전원전압(VDD)과 접지선(VSS)은 그 연장방향과 직교하는 방향으로 연장되는 배선을 매개하여 상기 2 단구성의 메인 앰프부의 전원전압선(VDD) 및 회로의 접지선(VSS)가 상호 접속된다.
상기와 같이 다이나믹형 메모리셀의 기억콘덴서를 이용한 경우에는 상기 메인앰프부가 어레이에 대응하여 형성되기 때문에 노이즈대책용량도 이른바 어레이와 동일한 구성이 가능하다. 따라서 어레이간에 메인앰프부를 배치하고 그 중앙부에 노이즈대책용량을 다이나믹형 메모리셀의 기억콘덴서를 이용하여 형성하도록 한 경우에는 레이아웃적으로 작은 면적으로 큰 용량값의 용량을 효율좋게 형성하는 것이 가능해진다.
도 13에는 본 발명에 관한 반도체집적회로장치의 다이나믹형 RAM부의 기입동작의 일례를 설명하기 위하여 타이밍도가 나타나고 있다. 신호는 제어계와 데이터계로 나뉘고 제어계로서 기입앰프용 클록신호(CLK 1) 그 래치신호(A) 및 래치출력(B)과 그것에 의해 형성된 기입펄스(C)로 이루어진다. 데이터계는 기입데이터를 기입하기 위한 클록(CLK 2)과 논리회로(SRAM)에서의 기입데이터(D) 그 래치출력(E)과 메모리셀에 전달되는 기입데이터(F)로 이루어진다. 즉 클록(CLK 2)에 의해 기입하는 데이터를 확정하고 그것을 상기 제어계의 기입펄스(C)에 의해 메모리셀에 공급하는 기입데이터(F)를 출력시킨다.
도 14에는 본 발명에 관한 반도체집적회로장치의 다이나믹형 RAM부의 판독동작의 일례를 설명하기위한 타이밍도가 나타나 있다. 신호는 상기와 동일하게 제어계와 데이터계로 나뉘고 제어계로서 셀렉트용 클록신호(CLK 3) 논리회로에서의 셀렉트신호(G) 디코더신호(H) 및 데코더용 클록신호(CLK 4)와 디코더 래치신호(I)로 이루어진다. 데이터계는 출력용 클록신호(CLK 5)와 메인앰프출력데이터(J) 셀렉트후 출력데이터(K) 및 논리회로로의 출력데이터(M)로 이루어진다.
본 실시예에서는 상기 메인앰프에서 증폭된 288비트에서 이루어지는 72비트와 72비트를 한조로 하는 2조분의 데이터가 상기 셀렉트신호의 디코더 출력에 의해 선택되어 출력된다. 즉 본 실시예에서는 논리회로(SRAM)부는 상기 메모리어레이부에 설치되고 노이즈저감용량을 중심으로 하여 설치되는 4블록으로 나누어진 메인앰프부의 출력이 셀렉트되어 출력되는 것이다.
도 15에는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 다른 한 실시예의 개략 레이아웃도가 나타나 있다. 본 실시예에서는 다이나믹형 메모리셀에 의해 구성된 기억부 101, 102는 상기도 1과 동일하게 칩(100)의 길이변(도 14의 종형방향)에 대해서 상하로 2분할된다. 상하로 2분할된 기억부 101, 102는 각각 4개의 메모리어레이부 101A, 101B, 101C, 101D와 102A, 102B, 102C, 102D(이하 DRAM마크로로 명기)로 나누어진다. 각각의 DRAM마크로는 상기도 1의 각 메모리어레이부와 동일하기 때문에 그 설명을 생략한다. 또한 각 DRAM마크로101A - 101D와 102A-A02D의 제어입력단자 및 데이터입출력단자(TS)는 칩중앙부(CEN)측으로 배치된다.
이 실시예에서는 칩 중앙부(CEN)에 버퍼메모리로서 8개의 SRAM마크로(SM1 - SM8)이 설치된다. 그리고 상기 기억부(101, 102) 사이에는 상기 DRAM마크로에 대해서 데이터의 입출력의 제어등을 실행하는 논리부(LOG1, LOG2, LOG3)이 배치된다. 즉 상기 논리부(LOG2)와 상기 SRAM마크로(SM1 - SAM4) 및 상기 논리부(LOG3)와 상기와 상기 상기 SRAM마크로(SM5 - SM8)과의 사이에 외부단자와의 사이에서의 데이터의 입출력을 실행하는 제 1과 제 2의 입출력회로(I/O회로) 1/O1, I/O2가 각각 설치된다.
또한, 각 DRAM마크로 101A - 101D 102A- 102D의 제어입력단자 및 데이터입출력단자(TS)의 배치에 대해서 제 1 및 제 2의 입출력회로(I/O1, I/O2)는 거의 행배열로 배치된다. 또한 4변형의 칩(100)의 길이방향의 절반의 길이에 대응하는 부분에 설치된 선(L11)에 대해서 DRAM마크로(101A- 101D) 입출력회로(I/O1 및 SRAM마크로(SM1 - SM4)와 DRAM마크로(201A - 201D) 입출력회로(I/O2) 및 SRAM마크로(SM5 - SM8)는 선대칭으로 배치된다. 이 입출력회로(I/O1, I/O2)에는 상기 도 1과 동일하게 노이즈대책용의 콘덴서(C)가 포함된다.
이와 같이 각 DRAM마크로에서 거의 동일한 거리에 있는 중앙부(CEN)에 입출력회로(I/O1. I/O2)를 배치하는 것에 의해 전 마크로로 분배 혹은 전 마크로에서 집약하는 신호의 배선길이의 분산의 최소화가 가능 해진다. 또한 각 DRAM마크로(101A- 101D, 102A - 102D)와의 평균거리를 단축화 하는 것이 가능 하고 레이텐시의 단축화가 가능해진다.
또한, DRAM마크로 101A, SRAM마크로(SM1)를 한쌍으로 하고 그것을 근거로 선(L11)에 대해서 선대칭으로 배치하고 그리고 DRAM마트로(101A, 102A) SRAM마크로(SM1, SM5)를 선(L12, L13, L14)에 대해서 각각 선대칭으로 배치한다. 상기에 의해 SRAM마크로를 DRAM마크로의 버퍼메모리를 이용하는 방식에 있어서 쌍이된 DRAM 마크로와 SRAM마크로(101A, SMA1/101B ; SM2/101C ; SM3/101D ; SM4/201A ; SM5/102B ; SM6/102C ; SM7/102D ; SM8)간의 거리가 균일하게 가능 하고 신호의 지연을 최소화 할수 있고 레이텐시의 단축화를 도모하는 것이 가능 하다.
도 16에는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 다른 한 실시예의 개략 레이아웃도가 나타나 있다. 본 실시예에서는 도 1의 실시예에 있어서 중앙부의 SRAM마크로가 생략된 것이고 입출력회로(I/01, I/02)를 DRAM마크로(101A - 101D, 102A- 102D)의 제어입력단자 및 데이터입출력단자(TS)의 배치에 대해서 행배열되고 또한 대칭으로 배치하는 것이다. 상기에 의해 DRAM마크로와 상기에 대응한 I/O회로의 거리를 균일화 하여 레이텐시의 단축화를 도모하는 것이다.
도 17에는 본 발명에 관한 다이나믹형 RAM이 탑재된 반도체집적회로장치의 또다른 한 실시예의 개략 레이아웃도가 나타나 있다. 본 실시예에서는 칩의 중앙부에 입출력회로(I/O1, I/O2)를 함께 배치하고 SRAM마크로(SM1 -SM8)를 DRAM 맡\크로(101A - 101D, 102A - 102D)와 1 대 1(혹은 1대 N) 또는 DRAM 마크로와 대칭으로 근접하게 배치하는 것에 의해 DRAM-SRAM간의 지연을 최소화하는 것이 가능하다.
상기 각 실시예로부터 구해지는 작용효과는 하기와 같다. 즉,
(1) 다이나믹형 메모리셀에서 비트선으로 독출된 미소전압을 증폭하는 센스 앰프의 증폭 MOSFET, 상기 비트선을 선택하는 컬럼스위치 MOSFET를 포함하는 메모리어레이, 상기 컬럼스위치를 통하여 선택된 메모리셀의 기억정보를 독출하는 메인앰프를 포함하는 판독기입부 및 상기 판독기입부와의 사이에서 데이터의 입출력동작을 실행하는 논리회로부를 구비하고, 상기 다이나믹형 메모리셀의 기억콘덴서와 동일구조의 플레이트전극에 대응 한 제 1전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2전극을 각각 갖는 2개의 콘덴서를 직렬형태로 하고 상기 판독기입부에 근접하여 배치하고 또한 상기 판독기입부의 동작전압간에 상기 2개의 콘덴서의 직렬회로를 접속하는 것에 의해 반도체집적회로장치의 고집적화 고속동작을 도모하면서 동작의 안정화와 고신뢰성을 실현하는 것이 가능한 효과를 구할 수 있다.
(2) 상기 판독기입부를 끼우도록 양측에 상기 메모리어레이를 설치하는 것에 의해 상기 콘덴서를 메모리어레이에 대응하여 효율좋게 형성하는 것이 가능한 효과를 구할 수 있다.
(3) 상기 판독기입부에 또한 기입앰프와 판독/기입제어회로를 설치하는 것에 의해 메모리어레이부로의 메모리엑세스 경로를 합리적으로 레이아웃 배치할 수 있고 전원노이즈 대책용 용량을 기입시의 노이즈저감에도 기여시키는 것이 가능 한 효과를 구할 수 있다.
(4) 상기 워드선을 메인워드선과 관련하는 메인워드선에 대해서 공통으로 할당되어 이루어지는 복수의 서브워드선과 같은 계층워드선 방식으로 하고, 상기서브워드선에 대해서 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET의 게이트를 접 속하고 상기 메인워드선의 신호와 서브워드선택선의 신호를 받는 서브워드드라이버에 의해 상기 복수 가운데 하나의 서브워드선을 선택하고 서브워드드라이버와 상기 센스앰프에 의해 상기 메모리어레이가 분할하여 구성하는 것에 의해 메모리어레이부에서의 대기억용량화가 가능하게 되어 상기 고집적화 고속동작을 도모하는 동작의 안정화와 고신뢰성을 유효하게 발휘할 수 있는 효과가 구해진다.
(5) 상기 메모리어레이부와 비트선 또는 워드선의 어드레스 선택회로를 구성하는 주변회로를 논리회로부와의 사이에 배치하고 상기 기억콘덴서와 동일 구조의 상기 플레이트전극으로 이루어지는 제 1 전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극의 각각을 갖는 2개의 콘덴서를 직렬형태로 하여 상기 주변회로와 상기 논리회로부와의 사이에 배치하고 또한 그 동작전압간에상기 2개의 콘덴서의 직렬회로를 접속하는 것에 의해 상기에 부가하여 주변회로부와 논리회로부와의 사이에서의 노이즈영향을 저감시키는 것이 가능한 효과를 구할 수 있다.
(6) 반도체집적회로장치의 외부단자와의 사이에서 데이터의 입출력을 실행하는 데이터입출력회로에 상기 기억콘덴서와 동일구조의 상기 플레이트 전극으로 이루어지는 제 1 전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극의 각각을 갖는 2개의 콘덴서가 직렬형태로 상기 데이터입출력회로에 근접하여 배치시키고 또한 그 동작전압간에 상기 2개의 콘덴서의 직렬회로를 접속하는 것에 의해 상기에 부가하여 입출력회로와 논리회로등과의 사이에서 노이즈의 영향을 저감시키는 것이 가능하다는 효과를 구할 수 있다.
(7) 상기 2개의 콘덴서로서 각각이 상기 어드레스 선택MOSFET의 소스 드레인확산층과 동일공정으로 형성되고 상기 플레이트전극에 대응한 복수개의 축적노이드를 공통접속하도록 반도체기판상에 형성된 확산층을 설치하고 상기 축적노이드를 유전체막에 접합하도록 형성된 도전성의 폴리실리콘층으로 이루어지는 제 1 전극과 상기 확산층에 일단측이 접속된 도전성의 폴리실리콘층으로 이루어지는 제 2 전극과 상기 제 1 전극과 제 2 전극간을 접속하는 컨택트부로 구성하는 것에 의해 메모리셀과 동일공정을 이용하여 전원노이즈대책용의 용량을 형성하는 것이 가능한 효과를 구할 수 있다.
(8) 상기 컨택트부 및 제 2 전극으로서 상기 제 1 전극의 바닥면의 크기와 동등하게 형성하는 것에 의해 콘덴서로서 내부저항을 저감가능하므로 노이즈 저감효과를 높이는 것이 가능한 효과를 구할 수 있다.
(9) 제 1 방향에 따라서 연장하는 제 1 가상직선에 따라서 배치되는 복수의 축적노이드에 대응 한 상기 제 2 전극을 일체적으로 형성하는 것에 의해 콘덴서로서의 내부저항을 더 한층 저감가능하므로 노이즈저감효과를 더욱 높이는 것이 가능한 효과를 구할 수 있다.
(10) 제 1 방향에 따라서 연장하는 제 1 가상직선에 따라서 배치되는 복수의 축적노이드에 대응 한 상기 제 2 전극과 함께 상기 컨택트부를 일체적으로 형성하는 것에 의해 콘덴서로서의 내부저항을 더 한층 저감가능하므로 노이즈저감효과를 더욱 높이는 것이 가능한 효과를 구할 수 있다.
(11) 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교 차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와 상기복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와 상기 복수의 비트선에 공통으로 설치된 공통데이터선과 상기복수의 비트선으로 구해진 신호를 상기 공통데이터선에 선택적으로 전하는 컬럼스위치와 상기 공통 데이터선에 구해진 신호를 증폭하는 메인앰프와 상기 메인앰프에접속되고 상기 메인앰프에 전원전압을 공급하는 한쌍의 전원선과 상기한쌍의전원선의 사이에 설치된 용량소자를 포함하는 안정화회로를 구비하고 또한 상기 복수의 다이나믹형 메모리셀은 각각 기억용량과 선택 MOSFET를 포함하고 상기 기억용량의 한쪽의 전극은 상기 선택MOSFET의 소스 ·드레인통로를 매개하여 대응 하는 비트선에 접속되고 다른쪽의 전극은 반도체기판상에 형성된 소정형태의 플레이트전극에 대응 시켜 상기 용량소자의 한쪽의 전극을 상기 플레이트전극 형성공정에 있어서 형성되고 상기 한쪽의 전극을 상기 소정형태로 하는 것에 의해 반도체집적회로장치의 고집적화 고속동작화를 도모하면서 동작의 안정화와 고 신뢰성을 실현하는 것이 가능 한 효과가 구해진다.
(12) 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와 상기복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와 상기 복수의 비트선에 공통으로 설치된 공통데이터선과 상기 복수의 비트선으로 구해진 신호를 상기 공통데이터선에 선택적으로 전하는 컬럼스위치와 상기 공통 데이터선에 구해진 신호를 증폭하는 메인앰프와 상기 메인앰프에 접 속되고 상기 메인앰프에 전원전압을 공급하는 한쌍의 전원선과 상기 한쌍의전원선의 사이에 설치된 전압안정화회로를 구비하고 상기 복수의 다이나믹형 메모리셀은 각각 기억용량과 선택 MOSFET를 포함하고 상기 기억용량의 한쪽의 전극은 상기 선택MOSFET의 소스 ·드레인통로를 매개하여 대응 하는 비트선에 접속되고 다른쪽의 전극은 반도체기판상에 형성된 소정형태의 플레이트전극에 대응 시켜 상기 전압안정화회로로서 상기 한쌍의 전원선간에 직렬접속된 제 1 용량소자 및 제 2 용량소자와 상기 제 1 용량소자에 배열접속된 제 3 용량소자와 상기 제 2 용량소자에 배열접속된 제 4 용량소자를 포함하여 상기 제 1, 제 2 제 3 및 제 4 용량소자는 각각 상기 소정형태를 구비하는 제 1전극으로 하는 것에 의해 반도체집적회로장치의 고집적화 고속동작을 도모하며 동작의 안정화와 고신뢰성을 실현하는 것이 가능 한 효과를 구할 수 있다.
(13) 상기 제 1 및 제 3 용량소자의 상기 제 1전극을 상기 한쌍의 전원선의 한쪽에 접속하고 상기 제 1 및 제 3 용량소자의 각 제 2 전극과 상기 제 2 및 제 4 용량소자의 상기 각 제 1 전극을 공통으로 접속하고 상기 제 2 및 제 4 용량소자의 각 제 2 전극이 상기 한쌍의 전원선의 다른쪽으로 접속하는 것에 의해 전원안정화를 위한 용량을 고신뢰성을 가지고 고밀도로 형성하는 것이 가능한 효과가 구해진다.
(14) 상기 제 1전극을 상기 플레이트전극형성공정에 있어서 형성하는 것에 의해 상호 접속이 간단해지고 전원안정화를 위한 용량을 고밀도로서 또한 간단하게 형성하는 것이 가능 한 효과가 구해진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만 본원 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위로 다양한 변경이 가능한 것은 물론이다. 예를들면 메모리어레이의 구성은 다양한 실시형태를 채용하는 것이 가능 하다. 워드선은 상기와 같은 계층워드선 방식외에 워드쇼트방식에 의해 구성하는 것도 용이하다. 기억콘덴서는 다이나믹형 메모리셀의 기억콘덴서와 동일한 공정으로 형성되는 것이면 어떤것이라도 용이하다. 본 발명은 다이나믹형 RAM과 그 판독/기입동작의 제어를 실행하는 내부논리회로 버퍼메모리등을 구비한 반도체집적회로장치에 폭넓게 이용하는 것이 가능 하다.
본 발명은 다이나믹형 RAM과 그 판독/기입동작의 제어를 실행하는 내부논리회로 버퍼메모리등을 구비한 반도체집적회로장치에 폭넓게 이용하는 것이 가능 하다.

Claims (21)

  1. 기억콘덴서와 어드레스선택MOSFET로 이루어지고,
    상기 어드레스 선택MOSFET의 게이트가 워드선에 접속되고, 한쪽의 소스 드레인이 상기 워드선과 교차하는 비트선에 접속되고, 다른쪽의 소스 드레인이 상기 기억콘덴서의 한쪽전극에 대응한 축적노이드에 접속되고,
    상기 기억콘데서의 다른쪽 전극에 대응한 플레이트전극에 소정의 전압이 인가되어 이루어지는 다이나믹형 메모리셀과,
    상기 비트선에 독출된 상기 기억콘덴서의 정보전하에 따른 미소전압을 증폭하는 센스업 증폭MOSFET와,
    상기 비트선을 선택하는 컬럼스위치MOSFET를 포함하는 메모리어레이와,
    상기 컬럼스위치를 통하여 선택된 메모리셀의 기억정보를 독출하는 메인앰프를 포함하는 판독기입부와,
    상기 판독기입부와의 사이에서 데이터의 입출력동작을 실행하는 논리회로부를 구비하고,
    상기 기억콘덴서와 동일구조의 상기 플레이트전극으로 이루어지는 제 1 전극과, 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극을 각각 갖는 2개의 콘덴서를 직렬형태로 하여 상기 판독기입부에 근접하여 배치하고 또한 상기 판독기입부의 동작전압사이에 상기 2개의 콘덴서의 직렬회로를 접속하여 이루는 것을 특징으로 하는 반도체집적회로장치.
  2. 청구항 1에 있어서,
    상기 판독기입부는 그것을 끼워서 양측에 상기 메모리어레이가 설치되는 것을 특징으로 하는 반도체집적회로장치.
  3. 청구항 2에 있어서,
    상기 판독기입부는 또한 기입앰프와 판독/기입제어회로를 포함하는 것을 특징으로 하는 반도체집적회로장치.
  4. 청구항 3에 있어서,
    상기 워드선은 메인워드선과 상기 메인워드선에 대해서 공통으로 할당되어 이루어지는 복수의 서브워드선으로 이루어지고,
    상기 서브워드선에 대해서 상기 다이나믹형 메모리셀의 어드레스 선택 MOSFET의 게이트가 접속되고,
    상기 서브워드선은 상기 메인워드선의 신호와 서브워드선택선의 신호를 받는 서브워드드라이버에 의해 상기 복수 가운데 하나가 선택되는 것이고,
    상기 서브워드드라이버와 상기 센스앰프에 의해 상기 메모리어레이가 분할하여 구성되는 것을 특징으로 하는 반도체집적회로장치.
  5. 청구항 4에 있어서,
    상기 메모리어레이부와 비트선 또는 워드선의 어드레스 선택회로를 구성하는 주변회로가 상기 논리회로부와의 사이에 배치하고,
    상기 기억콘덴서와 동일 구조의 상기 플레이트전극으로 이루어지는 제 1 전극과, 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극의 각각을 갖는 2개의 콘덴서를 직렬형태로 하여 상기 주변회로와 상기 논리회로부와의 사이에 배치하고 또한 그 동작전압간에 상기 2개의 콘덴서의 직렬회로를 접속하여 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  6. 청구항 5에 있어서,
    반도체집적회로장치의 외부단자와의 사이에서 데이터 입출력회로를 또한 구비하고,
    상기 기억콘덴서와 동일구조의 상기 플레이트 전극으로 이루어지는 제 1 전극과 상기 기억콘덴서의 축적노이드의 복수개가 공통화되어 이루어지는 제 2 전극의 각각을 갖는 2개의 콘덴서의 직렬형태로 하여 상기 데이터입출력회로에 근접하여 배치시키고 또한 그 동작전압간에 상기 2개의 콘덴서의 직렬회로를 접속하여 이루어지 것을 특징으로 하는 반도체집적회로장치.
  7. 청구항 6에 있어서,
    상기 2개의 콘덴서는 각각이 상기 어드레스 선택MOSFET의 소스, 드레인확산층과 동일공정으로 형성되고 상기 플레이트전극에 대응한 복수개의 축적노이드를 공통접속하도록 반도체기판상에 형성된 확산층과,
    상기 축적노이드는 유전체막에 접합하도록 형성된 도전성의 폴리실리콘층으로 이루어지는 제 1 전극과 상기 확산층에 일단측이 접속된 도전성의 폴리실리콘층으로 이루어지는 제 2 전극과 상기 제 1 전극과 제 2 전극간을 접속하는 컨택트부로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  8. 청구항 7에 있어서,
    상기 컨택트부 및 제 2 전극은 상기 제 1 전극의 바닥면의 크기와 동등하게 형성되는 것을 특징으로 하는 반도체집적회로장치.
  9. 청구항 7에 있어서,
    제 1 방향에 따라서 연장하는 제 1 가상직선에 따라서 배치되는 복수의 축적노이드에 대응 한 상기 제 2 전극이 일체적으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  10. 청구항 9에 있어서,
    제 1 방향에 따라서 연장하는 제 1 가상직선에 따라서 배치되는 복수의 축적노이드에 대응 한 상기 제 2 전극과 함께 상기 컨택트부가 일체적으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  11. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와,
    상기 복수의 비트선에 공통으로 설치된 공통데이터선과,
    상기 복수의 비트선으로 구해진 신호를 상기 공통데이터선에 선택적으로 전하는 컬럼스위치와,
    상기 공통 데이터선에 구해진 신호를 증폭하는 메인앰프와,
    상기 메인앰프에 접속되고 상기 메인앰프에 전원전압을 공급하는 한쌍의 전원선과,
    상기 한쌍의 전원선의 사이에 설치된 용량소자를 포함하는 안정화회로를 구비하고,
    상기 복수의 다이나믹형 메모리셀은 각각 기억용량과 선택 MOSFET를 포함하고,
    상기 기억용량의 한쪽의 전극은 상기 선택MOSFET의 소스 ·드레인통로를 매개하여 대응 하는 비트선에 접속되고 다른쪽의 전극은 반도체기판상에 형성된 소정형태의 플레이트전극에 대응 하고,
    상기 용량소자의 한쪽의 전극은 상기 플레이트전극 형성공정에 있어서 형성되고 상기 한쪽의 전극은 상기 소정형태를 구비하는 것을 특징으로 반도체집적회로장치.
  12. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와,
    상기 복수의 비트선에 공통으로 설치된 공통데이터선과,
    상기 복수의 비트선에 구해진 신호를 상기 공통데이터선에 선택적으로 전하는 컬럼스위치와,
    상기 공통 데이터선에 구해진 신호를 증폭하는 메인앰프와,
    상기 메인앰프에 접속되고 상기 메인앰프에 전원전압을 공급하는 한쌍의 전원선과,
    상기 한쌍의 전원선의 사이에 설치된 전압안정화회로를 구비하고,
    상기 복수의 다이나믹형 메모리셀은 각각 기억용량과 선택 MOSFET를 포함하고,
    상기 기억용량의 한쪽의 전극은 상기 선택MOSFET의 소스 ·드레인통로를 매개하여 대응 하는 비트선에 접속되고 다른쪽의 전극은 반도체기판상에 형성된 소정형태의 플레이트전극에 대응 하고,
    상기 전압안정화회로는 상기 한쌍의 전원선간에 직렬접속된 제 1 용량소자 및 제 2 용량소자와 상기 제 1 용량소자에 배열접속된 제 3 용량소자와 상기 제 2 용량소자에 배열접속된 제 4 용량소자를 포함하고,
    상기 제 1, 제 2, 제 3 및 제 4 용량소자는 각각 상기 소정형태를 구비하는 제 1전극을 구비한 것을 특징으로 하는 반도체집적회로장치.
  13. 청구항 12에 있어서,
    상기 제 1 및 제 3 용량소자의 상기 각 제 1전극이 상기 한쌍의 전원선의 한쪽에 접속되고,
    상기 제 1 및 제 3 용량소자의 각 제 2 전극과 상기 제 2 및 제 4 용량소자의 상기 각 제 1 전극이 공통으로 접속되고,
    상기 제 2 및 제 4 용량소자의 각 제 2 전극이 상기 한쌍의 전원선의 다른쪽으로 접속된 것을 특징으로 하는 반도체집적회로장치.
  14. 청구항 13에 있어서,
    상기 제 1전극은 상기 플레이트전극 형성공정에 있어서 형성된 것을 특징으로 하는 반도체집적회로장치.
  15. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와,
    상기 복수의 센스앰프에 공통으로 설치된 공통데이터선과,
    상기 복수의 센스앰프에서 구해진 신호를 선택적으로 상기 공통데이터선에 전하는 컬럼스위치와,
    상기 공통 데이터선에 구해진 신호를 증폭하는 메인앰프와,
    상기 메인앰프에 접속되고 상기 메인앰프에 한쌍의 전원전압을 공급하는 한쌍의 전원선과,
    상기 한쌍의 전원선의 사이에 직렬접속된 제 1 안정화용량소자 및 제 2 안정화용량소자를 구비하고,
    상기 제 1 안정화용량소자와 제 2 안정화용량소자의 공통접속점에 상기 한쌍의 전원전압의 중간전압이 공급되는 것을 특징으로 하는 반도체집적회로장치.
  16. 청구항 15에 있어서,
    상기 제 1 안정화용량소자 및 제 2 안정화용량소자는 상기 다이나믹형 메모리셀을 구성하는 기억용량소자와 동일공정으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  17. 청구항 15에 있어서,
    상기 다이나믹형 메모리셀을 구성하는 기억용량소자의 한쌍의 대향전극의 형상은,
    상기 제 1 안정화용량소자와 제 2 안정화용량소자의 각각의 한쌍의 대향전극의 형태와 공통의 형태를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  18. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와,
    상기 복수의 센스앰프에 공통으로 설치된 공통데이터선과,
    상기 복수의 센스앰프에서 구해진 신호를 선택적으로 상기 공통데이터선에 전하는 컬럼스위치와,
    상기 공통 데이터선에 전해진 신호를 증폭하는 메인앰프와,
    상기 메인앰프에 접속되고 상기 메인앰프에 한쌍의 전원전압을 공급하는 한쌍의 전원선과,
    상기 한쌍의 전원선의 사이에 설치된 안정화용량소자를 구비하고,
    상기 다이나믹형 메모리셀을 구성하는 기억용량소자의 한쌍의 대향전극의 형태는 상기 안정화용량소자의 한쌍의 대향전극의 형태와 공통의 형태를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  19. 복수의 워드선과 복수의 비트선과 상기 복수의 워드선과 비트선과의 교차부에 설치된 복수의 다이나믹형 메모리셀을 포함하는 메모리셀 어레이와,
    상기 복수의 비트선에 접속되고 상기 다이나믹형 메모리셀에서 독출된 신호를 증폭하는 복수의 센스앰프와,
    상기 복수의 센스앰프에 공통으로 설치된 공통데이터선과,
    상기 공통데이터선에 전해진 신호를 증폭하는 메인앰프와,
    상기 메인앰프에서 구해진 데이터를 외부에 출력하는 데이터출력회로와,
    상기 메인앰프에 접속되고 상기 메인앰프에 한쌍의 전원전압을 공급하는 한쌍의 제 1 전원선과,
    상기 데이터출력회로에 접속되고 상기 데이터출력회로에 한쌍의 전원전압을 공급하는 한쌍의 제 2 전원선과,
    상기 한쌍의 제 1 전원선의 사이에 설치된 제 1 안정화용량소자와,
    상기 한쌍의 제 2 전원선의 사이에 설치된 제 2 안정화용량소자를 구비하고,
    상기 다이나믹형메모리셀을 구성하는 기억용량소자의 한쌍의 대향전극의 형태는 상기 제 1 및 제 2 안정화용량소자의 각각의 한쌍의 대향전극의 형태와 공통의 형태를 구비하는 것을 특징으로 하는 반도체집적회로장치.
  20. 청구항 19에 있어서,
    상기 제 1 및 제 2 안정화용량소자는 상기 다이나믹형 메모리셀을 구성하는 기억용량소자와 동일공정으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
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