JPH10303389A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 電源線または信号線の電流容量または配線数
の増強を効率的に実現して、周辺回路の性能向上や配線
レイアウト設計の自由度向上をはかる。 【解決手段】 ビット線分離領域を利用して電源線や信
号線を任意に増設できるようにする。アレイ端部からア
レイ中心部に向かって延び、左側および右側の有効アレ
イ領域とダミー領域２０L ，２０R との境界付近で終端
する橋渡し用上層配線ＭＬL ，ＭＬR が設けられる。こ
の層の上には、層間絶縁膜４４を介して、ビット線分離
領域１８付近の連結部ＣＮにダミー領域２０からビット
線分離領域１８にかけて段差緩和用の上層配線４６が設
けられる。そして、ビット線分離領域１８に沿ってダミ
ー領域２０内に橋渡し用上層配線と同じ配線層で、かつ
電気的に分離させて配線６６を設け、これをたとえばセ
ンスアンプ駆動用の電源線に用いる。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳細にはメモリ装置内のレイアウト構造に
関する。

【００２０】

【従来の技術】一般にダイナミックＲＡＭのメモリセル
アレイにおいては、図１１に示すように各行または各列
毎に設けられた差動形のセンスアンプＳ／Ａi (i＝0,1,
2 …）に１組のビット線対（ビット線／ビット補線）Ｂ
Ｌi ，ＢＬi_-が接続される。そして、たとえばビット線
ＢＬi と奇数番目のワード線ＷＬ1 ，ＷＬ3 ，ＷＬ5 …
との各交差位置にメモリセルＭＣi,1 ，ＭＣi,3 ，ＭＣ
i,5 …が配置（接続）され、ビット補線ＢＬi_-と偶数番
目のワード線ＷＬ0 ，ＷＬ2 ，ＷＬ4 …との各交差位置
にメモリセルＭＣi_-,0，ＭＣi_-,2，ＭＣi_-,4，…が配置
（接続）される。

【００３０】各メモリセルＭＣi,j (j＝0,1,2 …）は１
個のトランジスタＱi,j と１個のキャパシタＣi,j とか
らなる。たとえばメモリセルＭＣ1,1 に書き込みを行う
ときは、ワード線駆動回路（図示せず）がワード線ＷＬ
1 をＨレベルの電位まで駆動または活性化してトランジ
スタＱ1,1 をオンさせ、これと同時にセンスアンプＳ／
Ａ1 が書込み情報（“１”または“０”）に応じてビッ
ト線ＢＬ1 の電位をＨレベル（ＶDD）またはＬレベル
（Ｖss）にする。これにより、キャパシタＣ1,1にＶDD
またはＶssの充電電圧が得られる。この後に、ワード線
駆動回路がワード線ＷＬ1 をＬレベル（Ｖss）に下げ
て、トランジスタＱ1,1 をオフにする。この結果、キャ
パシタＣ1,1 に“１”（ＶDD）または“０”（Ｖss）の
充電電圧または電荷が記憶情報として保持される。

【００４０】上記メモリセルＭＣ1,1 より記憶情報を読
み出すときは、予めセンスアンプＳ／Ａ1 がビット線Ｂ
Ｌ1 とビット補線ＢＬ1_-とを一定の電位（一般にはＶDL
／２）までプリチャージしておいて、ワード線駆動回路
がワード線ＷＬ1 をＨレベルに駆動または活性化してト
ランジスタＱ1,1 をオンさせる。そうすると、ビット線
ＢＬ1 とキャパシタＣ1,1 とが短絡され、ビット線ＢＬ
1 上の電位がキャパシタＣ1,1 の蓄積電荷に応じてプリ
チャージレベルからわずかに変化する。このビット線Ｂ
Ｌ1 上のわずかな電位変化をセンスアンプＳ／Ａ1 が検
知し増幅することによって、メモリセルＭＣ1,1 の記憶
情報が判別される。

【００５０】ところで、大規模なダイナミックＲＡＭで
は、図１２および図１３に示すように、１チップ内のメ
モリセルアレイを多数の単位メモリセルアレイ…ＭＡK-
1 ，ＭＡK ，ＭＡK+1 …に分割し、各単位メモリセルア
レイＭＡの傍らに相当数のセンスアンプＳ／Ａを配置す
る形のレイアウトを採用している。

【００６０】図１２に示すものは、各単位メモリセルア
レイＭＡの片側（左側もしくは右側）にアレイＭＡ内の
ビット線対と同数のセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，
…Ｓ／Ａn を一列に配置する方式である。図１３に示す
ものは、各単位メモリセルアレイＭＡの左右外側にアレ
イ内のビット線対と同数のセンスアンプＳ／Ａ0 ，Ｓ／
Ａ1 ，…Ｓ／Ａn を千鳥状に配置する方式である。な
お、各センスアンプＳ／Ａは左右両側の単位メモリセル
アレイ（たとえばＭＡK-1 ，ＭＡK ）に共用されるよう
になっている。

【００７０】この種メモリ装置のチップサイズを縮小す
るには、ビット線ＢＬを延長し単位メモリセルアレイＭ
Ａを拡げて、センスアンプＳ／Ａの数を減らし、チップ
全体に占めるセンスアンプ・バンク面積の割合を小さく
するのが有効である。しかしながら、図１２および図１
３のセンスアンプ配置方式のいずれにおいても、ビット
線を長くすると（たとえば２倍にすると）、ビット線対
の抵抗および容量も増大し（倍増し）、センシング特性
が著しく劣化するという問題がある。

【００８０】この点に関し、上記のような抵抗および容
量の然したる増大を伴うことなく、しかもカップリング
ノイズを招くこともなくビット線の実質的拡張化ひいて
は単位メモリセルアレイの拡張化を可能とするものとし
ては、ビット線拡張化方式（階層化ビット線構造）があ
る。

【００９０】このビット線拡張化方式においては、単位
メモリセルアレイの左右外側にセンスアンプを千鳥状に
配置し、アレイ内の各行または各列毎にビット線を左側
ビット線と右側ビット線に２分割するとともに、左側も
しくは右側ビット線の上に橋渡し用の上層配線を設け、
左側ビット線および右側ビット線の片側または双方を該
上層配線を介して各対応するセンスアンプに接続する構
成とする。

【０１００】かかる構成によれば、単位メモリセルアレ
イのビット線方向のサイズを２倍に拡張したうえで、単
位メモリセルアレイ内の各行または各列のビット線を中
間地点で２分割するため、個々のビット線の長さを従来
とほぼ同じに保ち、その抵抗および寄生容量を増やさな
くて済む。また、ビット線と接続される橋渡し用の個々
の上層配線も、左側もしくは右側のビット線に相当する
長さでしかなく、それを金属で形成するとその抵抗およ
び寄生容量はビット線よりも格段に小さい。このため、
信号伝播速度およびセンシング特性の低下を来すことが
ない。

【０１１０】また、橋渡し用の上層配線がデータ・パス
に使用される時はその真下のビット線がセンスアンプか
ら電気的に遮断され、逆に該真下のビット線がデータ・
パスに使用される時は該上層配線がセンスアンプから電
気的に遮断されるため、上層配線とビット線との間でカ
ップリングノイズが生じるおそれもない。

【０１２０】

【発明が解決しようとする課題】上記ビット線拡張化方
式によれば、単位メモリセルアレイの内部に各行または
各列のビット線を左右２つに分離するためのビット線分
離領域が設定される。このビット線分離領域は橋渡し用
上層配線とビット線との間の電気的接続に充てられ、こ
の分離領域にメモリセルは１つも配置されない。

【０１３０】一方、ビット線分離領域の両側のアレイ領
域は、一般に半導体基板の上に多層のポリシリコンを積
み上げるようにしてメモリセルのキャパシタを形成する
スタックド・キャパシタ・セル型のメモリセルを配置す
るため、どうしても基板上方に突出した構造となる。こ
れにより、アレイ領域（高位側）とビット線分離領域
（低位側）との間で大きな段差が生じる。

【０１４０】このため、アレイ領域のうちこの段差部の
領域は、使用に供しないダミーのメモリセルが配置され
るダミー領域と指定され、使用に供されるメモリセルが
配置される有効アレイ領域から区分される。したがっ
て、ビット線分離領域とその両側のダミー領域とを含む
アレイ中心部の一帯が、実質的なアレイ領域には属さな
い領域となる。

【０１５０】ところで、メモリセルアレイの周辺回路、
特にセンスアンプでは、高速かつ安定な動作が要求され
る。メモリアクセス時には全てのセンスアンブが一斉に
作動して各対応するビット線上に読み出されている電位
情報を所定の基準レベルまで増幅する。この時、全ての
センスアンプが同時に駆動電圧または駆動電流を必要と
する。したがって、センスアンプを駆動するドライバの
駆動能力を高めるとともに、ドライバに電源電圧を給電
する電源線の電流容量を大きくすることで、センシング
動作の高速化・安定化をはかることができる。

【０１６０】電源線の電流容量を大きくするには、電源
線の本数を増やすのが有効である。しかし、チップ全体
の縮小化の要請や製造工程上の制約から、従来装置のよ
うなのレイアウトでは電源線の本数を増やすのは非常に
難しい。

【０１７０】本発明は、かかる問題点に鑑みてなされた
もので、電源線または信号線の電流容量または配線数の
増強を効率的に実現し、周辺回路の性能向上や配線レイ
アウト設計の自由度向上をはかる半導体メモリ装置を提
供することを目的とする。

【０１８０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のうち請求項１に記載の発明は、メモリセ
ルアレイ内で各行または各列のビット線が所定位置のビ
ット線分離領域で２つに分断され、分断された２つの前
記ビット線のうちの一方の前記ビット線の上の層に前記
メモリセルアレイの外に配置された対応するセンスアン
プを他方または双方の前記ビット線に電気的に接続する
ための第１の配線が設けられ、前記第１の配線は前記ビ
ット線分離領域付近で前記他方または双方のビット線に
電気的に接続される半導体メモリ装置であって、前記メ
モリセルアレイ内で電気的に独立し、かつ前記ビット線
分離領域に沿って前記メモリセルアレイを横断するよう
に設けられた１本または複数本の電源線または信号線用
の第２の配線を有する。

【０１９０】また、請求項２に記載の発明は、請求項１
記載の発明の構成において、前記第１の配線を前記ビッ
ト線分離領域付近で終端させ、前記第１の配線の端部を
前記他方または双方のビット線に電気的に接続するため
に前記第１の配線よりも上の層に第３の配線を設け、前
記第３の配線の下で前記第１の配線と同じ配線層に前記
第２の配線を形成することを特徴とする。

【０２００】また、請求項３に記載の発明は、請求項２
に記載の発明の構成において、前記ビット線分離領域に
隣接して使用に供しないダミーのメモリセルを配置した
ダミー領域を有し、前記ダミー領域に前記第２の配線を
設けることを特徴とする。

【０２１０】また、請求項４に記載の発明は、請求項２
記載の発明の構成において、前記ビット線分離領域で前
記第３の配線を前記ビット線に電気的に接続するために
前記第１の配線と同じ配線層に形成された第４の配線層
を有することを特徴とする。

【０２２０】また、請求項５に記載の発明は、請求項１
ないし４のいずれかに記載の発明の構成において、前記
第２の配線が前記センスアンプに所定の電源電圧を供給
するための電源線であることを特徴とする。

【０２３０】

【発明の実施の形態】以下、図１〜図１０を参照して本
発明の実施例を説明する。

【０２４０】図１および図２に、本発明の一実施例によ
るダイナミックＲＡＭ内のメモリセルアレイの階層構造
を示す。このダイナミックＲＡＭはたとえば６４Ｍビッ
トの記憶容量を有し、１チップ（半導体基板）内のメモ
リセルアレイ（６４Ｍビット）を８個の８Ｍビット・ブ
ロックまたはサブマットＳＭに分割し、各サブマットＳ
Ｍ内のメモリセルアレイ（８Ｍビット）を６４（８×
８）個の１２８Ｋビット・アレイまたは単位メモリセル
アレイ１０に分割している。

【０２５０】各単位メモリセルアレイ１０に隣接して、
左右両側に一対のセンスアンプ・バンク１２，１２が相
対向して配置されるとともに、上下の両側または片側に
ワード線駆動回路１４が配置される。また、各単位メモ
リセルアレイ１０の各斜め隣にはクロスエリア１６が設
けられている。

【０２６０】図３に、単位メモリセルアレイ１０内のビ
ット線配置構成、センスアンプ・バンク１２内のセンス
アンプ配置構成、および各対応するビット線とセンスア
ンプ間の電気的接続構成を示す。

【０２７０】単位メモリセルアレイ１０内では、たとえ
ば、２５６組（行）のビット線対と５１２本（列）のワ
ード線とがマトリクス状に配線され、各ビット線と各奇
数列のワード線との各交差位置および各ビット補線と各
偶数列のワード線との各交差位置に１つのメモリセルが
接続されている。

【０２８０】各行のビット線ＢＬi （またはＢＬi_-）(i
＝0,1,2 …255)は、アレイ１０内の中間地点で左側ビッ
ト線ＢＬi,L （またはＢＬi,L_-）と右側ビット線ＢＬi,
R （またはＢＬi,R_-）とに２分割されている。

【０２９０】各行において、各左側ビット線ＢＬi,L
（またはＢＬi,L_-）は左半分のメモリセルＭＣi,0 （Ｍ
Ｃi_-,0）〜ＭＣi,255 （ＭＣi_-,255）に接続され、各右
側ビット線ＢＬi,R （またはＢＬi,R_-）は右半分のメモ
リセルＭＣi,256 （ＭＣi_-,256）〜ＭＣi,511 （ＭＣi,
511)に接続されている。

【０３００】ワード線ＷＬとビット線ＢＬとの関係で
は、左半分の各ワード線ＷＬ0 〜ＷＬ255 が左側ビット
線対（ＢＬ0,L ，ＢＬ0,L_-）〜（ＢＬ255,L ，ＢＬ255,
L_-）と交差し、右半分の各ワード線ＷＬ256 〜ＷＬ511
が右側ビット線対（ＢＬ0,R ，ＢＬ0,R_-）〜（ＢＬ255,
R ，ＢＬ255,R_-）と交差している。

【０３１０】単位メモリセルアレイ１０の左右両側に配
置された一対のセンスアンプ・バンク１２L ，１２R に
は、アレイ内のビット線対と同数（２５６個）のセンス
アンプＳ／Ａ0 ，Ｓ／Ａ1 ，Ｓ／Ａ2 ，…Ｓ／Ａ255 が
千鳥状に配置されている。図３では、図解の便宜上、最
上部の３個のセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，Ｓ／Ａ
2 だけを図示している。

【０３２０】左側のセンスアンプ・バンク１２L では偶
数番目のセンスアンプＳ／Ａ0 ，Ｓ／Ａ2 ，…Ｓ／Ａ25
4 が１行置きに一列に配置され、右側のセンスアンプ・
バンク１２Ｒでは奇数番目のセンスアンプＳ／Ａ1 ，Ｓ
／Ａ3 ，…Ｓ／Ａ255 が左側と１行分オフセットして１
行置きに一列に配置されている。

【０３３０】左側のセンスアンプ・バンク１２L に属す
る先頭（以下、便宜上０番目と称する）のセンスアンプ
Ｓ／Ａ0 は、第１のトランスファゲート対（Ｇ0,a ，Ｇ
0,a_-）を介して第０行の左側ビット線対（ＢＬ0,L ，Ｂ
Ｌ0,L_-）に接続されるとともに、第２のトランスファゲ
ート対（Ｇ0,b ，Ｇ0,b_-）を介して第０行の橋渡し用の
上層配線対（ＭＬ0 ，ＭＬ0_-）に接続されている。これ
ら第０行の橋渡し用上層配線対（ＭＬ0 ，ＭＬ0_-）は、
左側ビット線対（ＢＬ0,L ，ＢＬ0,L_-）よりも上の層で
平行に延びて単位メモリセルアレイ１０の中間地点に設
定されたビット線分離領域１８付近で終端し、そこで一
対の連結部（ＣＮ0 ，ＣＮ0_-) を介して第０行の右側ビ
ット線対（ＢＬ0,R ，ＢＬ0,R_-）に接続されている。

【０３４０】次に、右側のセンスアンプ・バンク１２R
に属する１番目のセンスアンプＳ／Ａ1 は、第３のトラ
ンスファゲート対（Ｇ1,c ，Ｇ1,c_-）を介して第１行の
右側ビット線対（ＢＬ1,R ，ＢＬ1,R_-）に接続されると
ともに、第４のトランスファゲート対（Ｇ1,d ，Ｇ1,
d_-）を介して第１行の橋渡し用上層配線対（ＭＬ1 ，Ｍ
Ｌ1_-）に接続されている。これら第１行の橋渡し用上層
配線対（ＭＬ1 ，ＭＬ1_-）は、右側ビット線対（ＢＬ1,
R ，ＢＬ1,R_-）よりも上層で平行に延びて単位メモリセ
ルアレイ１０の中心部のビット線分離領域１８付近で終
端し、そこで一対の連結部（ＣＮ1 ，ＣＮ1_-) を介して
第１行の左側ビット線対（ＢＬ1,L ，ＢＬ1,L_-）に接続
されている。

【０３５０】次に、左側のセンスアンプ・バンク１２L
に属する２番目のセンスアンプＳ／Ａ2 は、第１のトラ
ンスファゲート対（Ｇ2,a ，Ｇ2,a_-）を介して第２行の
左側ビット線対（ＢＬ2,L ，ＢＬ2,L_-）に接続されると
ともに、第２のトランスファゲート対（Ｇ2,b ，Ｇ2,
b_-）を介して第２行の橋渡し用上層配線対（ＭＬ2 ，Ｍ
Ｌ2_-）に接続されている。これら第２行の橋渡し用上層
配線対（ＭＬ2 ，ＭＬ2_-）は、左側ビット線対（ＢＬ2,
L ，ＢＬ2,L_-）よりも上層で平行に延びて単位メモリセ
ルアレイ１０の中心部のビット線分離領域１８付近で終
端し、そこで一対の連結部（ＣＮ2 ，ＣＮ2_-) を介して
第２行の右側ビット線対（ＢＬ2,R ，ＢＬ2,R_-）に接続
されている。

【０３６０】後続のセンスアンプＳ／Ａ3 ，Ｓ／Ａ4 …
も、上記と同様の配線構造により、それぞれ対応する行
の左側ビット線対（ＢＬ3,L ，ＢＬ3,L_-），（ＢＬ4,L
，ＢＬ4,L_-）…および右側ビット線対（ＢＬ3,R ，Ｂ
Ｌ3,R_-），（ＢＬ4,R ，ＢＬ4,R_-）…に接続されてい
る。

【０３７０】この単位メモリセルアレイ１０に対する上
記第１〜第４の各トランスファゲート対（Ｇa ，Ｇ
a_-），（Ｇb ，Ｇb_-），（Ｇc ，Ｇc_-），（Ｇd ，Ｇ
d_-）には、図示しないＸアドレス・デコーダより第１〜
第４のゲート制御信号またはビット線選択信号Ｔa ，Ｔ
b ，Ｔc ，Ｔd がそれぞれ与えられる。

【０３８０】単位メモリセルアレイ１０の上側に配置さ
れているワード線駆動回路１４は、Ｘアドレス信号Ａ0
〜Ａ10の中の下位９ビットＡ0 〜Ａ8 を入力し、対応す
るドライバ選択信号ＥＳによって選択されると、下位９
ビットＡ0 〜Ａ8 を内部のアドレス・デコーダでデコー
ドし、当該単位メモリセルアレイ１０内の５１２本のワ
ード線ＷＬ0 〜ＷＬ511 の中のいずれか１つを選択して
活性化するように構成されている。この場合、アドレス
ビットＡ8 が論理値“０”のときは左半分のワード線Ｗ
Ｌ0 〜ＷＬ255 の中のいずれか１つが選択され、アドレ
スビットＡ8 が論理値“１”のときは右半分のワード線
ＷＬ256 〜ＷＬ511 の中のいずれか１つが選択される。

【０３９０】ワード線駆動回路１４とセンスアンプ・バ
ンク１２とに隣接するクロスエリア１６には、センスア
ンプ・バンク１２内の各センスアンプＳ／Ａに３種類の
電源電圧ＶDD（たとえば３．３Ｖ），ＶDL（たとえば
２．２Ｖ），ＶSS（たとえば０Ｖ）を供給するためのド
ライバ２２，２４，２６が配置されている。装置内部ま
たは外部の電源回路（図示せず）よりそれらの電源電圧
ＶDD，ＶDL，ＶSSをサブマットＳＭ内の各所に給電する
ための電源線２１，２３，２５がワード線駆動回路１４
とクロスエリア１６の上（上層）を縦断する方向に延び
ており、クロスエリア１６内でドライバ２２，２４，２
６の入力端子に接続されている。ドライバ２２，２４，
２６の出力端子は、内部電源線またはセンスアンプ駆動
線（図示せず）を介して対応（隣接）するセンスアンプ
・バンク１２内の全てのセンスアンプＳ／Ａに共通接続
されている。

【０４００】単位メモリセルアレイ１０内の中心部に設
けられたビット線分離領域１８は、ビット線ＢＬと直交
する方向に延びており、この領域にメモリセルＭＣは配
置されない。本実施例によれば、後述するように、この
ビット線分離領域１８に沿って単位メモリセルアレイ１
０を横断するようにセンスアンプ駆動用の１本または複
数本の電源線６６L ，６６R が設けられる。

【０４１０】図４に、ビット線分離領域１８付近の断面
構造を模式的に示す。

【０４２０】Ｐ型シリコン基板３０の一主面上におい
て、ビット線分離領域１８はアレイ領域を左右２つに分
断している。アレイ領域内には、スタックド・キャパシ
タ・セル型のメモリセル構造を有するメモリセルＭＣが
アレイ状に多数個形成されている。

【０４３０】各メモリセルＭＣにおいて、上下のキャパ
シタ電極３２，３４と誘電体膜３６とからなるスタック
セルキャパシタが、シリコン基板３０に形成されている
ＮＭＯＳトランジスタの一方のＮ⁺ 型拡散領域またはソ
ース領域（図示せず）に接続されている。該ＮＭＯＳト
ランジスタのドレイン領域（図示せず）にはコンタクト
ホール３８に充填されたポリシリコン層を介して対応す
るビット線ＢＬが接続され、ゲート酸化膜（図示せず）
の上には対応するワード線ＷＬ（ゲート電極）が配線さ
れている。ビット線ＢＬは、シリコン基板３０の表面よ
りは高く、各メモリセルＭＣの下部キャパシタ電極３４
の円筒部よりも低い位置に配線されている。

【０４４０】このようにスタックド・キャパシタ・セル
型のメモリセルＭＣが形成されているアレイ領域とその
ようなメモリセルＭＣが存在しないビット線分離領域１
８との間では製造の過程で大きな段差が生じる。アレイ
領域の中でもこの段差部近傍に形成されるメモリセルＤ
ＭＣは、製造上の欠陥を有しやすいため、設計段階から
不使用のダミーのメモリセルと指定され、平坦部に形成
され実際に使用に供される有効なメモリセルＭＣから区
分（除外）される。

【０４５０】このように、単位メモリセルアレイ１０の
中心部にビット線分離領域１８が設けられ、この分離領
域１８に隣接して左右両側に段差部のダミー領域２０L
，２０R が配置され、これらのダミー領域の外側に平
坦部の有効アレイ領域４０L ，４０R が配置される。

【０４６０】図４の模式図では、左側（偶数行）の橋渡
し用上層配線ＭＬL がそれと対応する（同じ行の）右側
のビット線ＢＬR と連結部ＣＮを介して電気的に接続さ
れる構成と、右側（奇数行）の橋渡し用上層配線ＭＬR
がそれと対応する（同じ行の）左側のビット線ＢＬL と
連結部ＣＮを介して電気的に接続される構成とが示され
ている。

【０４７０】左側の橋渡し用上層配線ＭＬL は、メモリ
セルＭＣ上に積層された層間絶縁膜４２の上をアレイ左
端部からアレイ中心部に向かって延びて、左側の有効ア
レイ領域４０L と左側ダミー領域２０L との境界付近で
終端している。同様に、右側の橋渡し用上層配線ＭＬR
は、層間絶縁膜４２の上をアレイ右端部からアレイ中心
部に向かって延びて、右側の有効アレイ領域４０R と右
側ダミー領域２０R との境界部付近で終端している。

【０４８０】本実施例の連結部ＣＮでは、ダミー領域２
０からビット線分離領域１８にかけて橋渡し用上層配線
ＭＬ上に積層された層間絶縁膜４４の上に段差緩和用の
上層配線４６が設けられる。

【０４９０】すなわち、左側の橋渡し用上層配線ＭＬL
の右端部は、層間絶縁膜４４に形成されたコンタクトホ
ール４８を介して左側の段差緩和用上層配線４６L の左
端部に接続される。この左側の段差緩和用上層配線４６
L は、アレイ中心部に向かって延びて、ビット線分離領
域１８の中心部付近で終端する。

【０５００】一方、右側の橋渡し用上層配線ＭＬR の左
端部は、層間絶縁膜４４に形成されたコンタクトホール
５０を介して右側の段差緩和用上層配線４６R の右端部
に接続される。この右側の段差緩和用上層配線４６R
は、アレイ中心部に向かって延びて、ビット線分離領域
１８の右端部付近で終端する。

【０５１０】さらに、本実施例の連結部ＣＮは、ビット
線分離領域１８内で、橋渡し用上層配線ＭＬと同じ層
に、つまり層間絶縁膜４２上に中間接続用の上層配線５
２を設けるとともに、シリコン基板３０上に酸化膜（図
示せず）を介してゲート配線５４を設けている。

【０５２０】すなわち、左側の段差緩和用上層配線４６
L の右端部は、ビット線分離領域１８内の中心部でコン
タクトホール５６、中間接続用の上層配線５２C および
コンタクトホール５８を介して対応する右側のビット線
ＢＬR の左端部に接続されている。

【０５３０】また、右側の段差緩和用上層配線４６R の
左端部は、ビット線分離領域１８の右端部付近でコンタ
クトホール６０、中間接続用の上層配線５２R およびコ
ンタクトホール６２を介してゲート配線５４の右端部に
接続される。そして、ゲート配線５４の左端部が、ビッ
ト線分離領域１８の左端部付近でコンタクトホール６
４、中間接続用の上層配線５２L およびコンタクトホー
ル６６を介して対応する左側のビット配線ＢＬL の右端
部に接続される。

【０５４０】このように、本実施例の連結部ＣＮでは、
ビット線分離領域１８付近で橋渡し用の上層配線ＭＬと
ビット線ＢＬとを電気的に接続するために、橋渡し用上
層配線ＭＬをダミー領域２０の手前または端部で終端さ
せるとともに、ダミー領域２０の上方に橋渡し用の上層
配線ＭＬよりも上層に位置して段差を緩和する上層配線
４６を架けて、これに橋渡し用の上層配線ＭＬの終端部
を接続している。

【０５５０】このような段差緩和用の上層配線４６が架
けられることにより、ダミー領域２０では橋渡し用の上
層配線ＭＬを敷設（配線）する必要がなくなる。つま
り、橋渡し用上層配線ＭＬのための配線スペースが不要
となる。

【０５６０】本実施例では、この点に着目し、ビット線
分離領域１８に沿ってダミー領域２０内に橋渡し用上層
配線ＭＬとは同じ配線層で、かつ電気的に分離した配線
６６を１本または複数本設け、これらの配線６６を上記
センスアンプ駆動用の電源電圧たとえばＶDD，Ｖssを給
電するための電源線に充てるようにしている。

【０５７０】図４の例の場合、左側のダミー領域２０L
内では層間絶縁膜４２上に電源電圧Ｖss用の電源線６６
L が１本形成（配線）され、右側のダミー領域２０R 内
では層間絶縁膜４２上に電源電圧ＶDD用の電源線６６R
が１本形成（配線）されている。

【０５８０】図５に、単位メモリセルアレイ１０におけ
るこれら電源線６６L ，６６R の平面的な配置パターン
を模式的に示す。

【０５９０】なお、これら電源線６６L ，６６R を形成
する配線の材質は、同層に形成される橋渡し用の上層配
線ＭＬおよび中間接続用の上層配線５２と共通にたとえ
ばアルミニウムまたはタングステンであってよい。ま
た、段差段差緩和用の上層配線４６もたとえばアルミニ
ウムまたはタングステンであってよい。

【０６００】図６に、本実施例におけるサブマットＳＭ
内の電源線の配線分布またはレイアウトの一例を示す。
ワード線駆動回路１４とクロスエリア１６の上層を縦断
するようにサブマットＳＭの端から端まで主電源線２１
（ＶDD），２５（Ｖss）が敷設されている。これらの主
電源線２１（ＶDD），２５（Ｖss）が配線される配線層
は、上記した段差緩和用の上層配線４６よりも上に設け
られる。なお、主電源線２３（ＶDL）の配線は図示して
いない。

【０６１０】本実施例により単位メモリセルアレイ１０
内でビット線分離領域１８に沿って配線された電源線６
６R ，６６L は、主電源線２１（ＶDD），２５（Ｖss）
とは直交する方向にアレイ１０を横断し、ワード線駆動
回路１４の領域内でコンタクトホール（図示せず）を介
して上層の主電源線２１（ＶDD），２５（Ｖss）に電気
的に接続される。

【０６２０】図６では、図解の簡略化のため、１列分の
単位メモリセルアレイ１０における電源線６６L(Ｖs
s），６６R(ＶDD）の配線レイアウトを示している。図
示しないが、他の列の単位メモリセルアレイ１０でも同
様のレイアウトで電源線６６L(Ｖss），６６R(ＶDD）が
配線される。

【０６３０】このように、単位メモリセルアレイ１０を
横断する電源線６６L(Ｖss），６６R(ＶDD）がアレイ外
側で一方向に配線されている電源線２１（ＶDD），２５
（Ｖss）と直角に交差し、かつ各交差位置で電気的に接
続される。これにより、電源回路（図示せず）からクロ
スエリア１６に分散配置されているドライバ２２，２６
へ電源電圧ＶDD，Ｖssを供給するための電源線がサブマ
ットＳＭ内で網状の配線パターンとなり、ドライバ２
２，２６への電力または電流供給能力が大幅に強化さ
れ、ひいてはセンスアンプ・バンク１２内の各センスア
ンプＳ／Ａに対するドライバ２２，２６の駆動能力が大
幅に強化される。

【０６４０】図７に、センスアンプ・バンク１２におけ
る各センスアンプＳ／Ａの回路構成例およびクロスエリ
ア１６におけるドライバ２２，２４，２６の回路構成例
を示す。

【０６５０】図７において、一対のＮ型ＭＯＳトランジ
スタＴＲ1 ，ＴＲ2 は、このセンスアンプＳ／Ａにビッ
ト線対ＢＬi ，ＢＬi-または橋渡し用上層配線ＭＬi ，
ＭＬi-（図７には図示せず）を条件的に接続するための
トランスファゲートである。３つのＮ型ＭＯＳトランジ
スタＴＲ3 ，ＴＲ4 ，ＴＲ5 は、ビット線対ＢＬi ，Ｂ
Ｌi-を所定の電位たとえば電源電圧中間電位（ＶDL／
２）にプリチャージするためのプリチャージ回路を構成
する。一対のＰ型ＭＯＳトランジスタＴＲ6 ，ＴＲ7 お
よび一対のＮ型ＭＯＳトランジスタＴＲ8 ，ＴＲ9 は、
ビット線対上のプリセンス電圧をそれぞれ所定レベルま
で増幅するための増幅回路を構成する。一対のＮ型ＭＯ
ＳトランジスタＴＲ10，ＴＲ11は、ビット線対ＢＬi ，
ＢＬi-をデータ入出力線対ＩＯ，ＩＯ- に条件的に接続
するためのトランスファゲートを構成する。

【０６６０】ドライバ２２は、Ｐ型ＭＯＳトランジスタ
からなり、そのソース端子（入力端子）が主電源線２１
（ＶDD）に接続され、そのドレイン端子がセンスアンプ
Ｓ／Ａ内で一方の増幅回路を構成する上記Ｐ型ＭＯＳト
ランジスタＴＲ6 ，ＴＲ7 のソース端子にセンスアンプ
駆動線ＳＤＰを介して接続され、そのゲート端子には駆
動制御信号ＳＡＰ1Bが与えられる。

【０６７０】ドライバ２４は、Ｎ型ＭＯＳトランジスタ
からなり、そのドレイン端子（入力端子）が電源線２３
（ＶDL）に接続され、そのドレイン端子が上記Ｐ型ＭＯ
ＳトランジスタＴＲ6 ，ＴＲ7 のソース端子にセンスア
ンプ駆動線ＳＤＰを介して接続され、そのゲート端子に
は駆動制御信号ＳＡＰ2 が与えられる。

【０６８０】ドライバ２６は、Ｎ型ＭＯＳトランジスタ
からなり、そのソース端子（入力端子）が電源線２５
（Ｖss）に接続され、そのドレイン端子がセンスアンプ
Ｓ／Ａ内で他方の増幅回路を構成する上記Ｎ型ＭＯＳト
ランジスタＴＲ6 ，ＴＲ7 のソース端子にセンスアンプ
駆動線ＳＤＮを介して接続され、そのゲート端子には駆
動制御信号ＳＡＮが与えられる。

【０６９０】図８のタイミング図につき、このセンスア
ンプ回路の動作を説明する。

【０７００】読み出しまたは書き込み前のスタンバイ状
態では、イコライズ制御信号φＥがＨレベルで、プリチ
ャージ回路のＮ型ＭＯＳトランジスタＴＲ3,ＴＲ4,ＴＲ
5 はいずれもオン状態になっている。一方、プリチャー
ジ給電線ＶＢＬＲはＶDL／２レベルの電圧を給電してい
る。これにより、このセンスアンプＳ／Ａに接続されて
いるビット線ＢＬi およびビット補線ＢＬi-は、イコラ
イズ（平衡または短絡）状態でＶDL／２レベル（約１．
１Ｖ）にプリチャージされている。また、駆動制御信号
ＳＡＰ1B，ＳＡＰ2 ，ＳＡＮはそれぞれＨレベル、Ｌレ
ベル、Ｌレベルであり、ドライバ２２，２４，２６はそ
れぞれオフ状態になっている。

【０７１０】読み出しまたは書き込みのため外部ロウ・
アドレス・ストローブ信号ＲＡＳ_-がＬレベルに立ち下
がると、これに応動してイコライズ制御信号φＥがＬレ
ベルに下がり、プリチャージ回路のトランジスタＴＲ3
，ＴＲ4 ，ＴＲ5 はいずれもオフ状態になる。

【０７２０】次に、選択された列のワード線ＷＬj がワ
ード線駆動回路１４により活性化されて、そのワード線
ＷＬj に接続されているメモリセルＭＣi,j の電位情報
（記憶情報）がビット線対の一方たとえばビット線ＢＬ
i 上に読み出され、そのビット線ＢＬi の電位が変化す
る。図８の例では、電位情報が“０”であり、ビット線
ＢＬi の電位がＶDL／２レベルから低い方へわずかに変
化する。

【０７３０】次に、駆動制御信号ＳＡＰ1B，ＳＡＮがそ
れぞれＬレベル、Ｈレベルになり、ドライバ２２，２６
がそれぞれオンする。これにより、一方のセンスアンプ
駆動線ＳＤＮが接地電位Ｖss（０Ｖ）まで引き下げら
れ、他方のセンスアンプ駆動線ＳＤＰが電源電圧ＶDD
（３．３Ｖ）まで引き上げられる。

【０７４０】この例の場合、ビット線ＢＬi の電位がＶ
cc／２レベルから低い方へ変化するので、Ｐ型ＭＯＳト
ランジスタＴＲ7 がオンする。そうすると、このオンし
たトランジスタＴＲ7 を介してビット補線ＢＬi-がセン
スアンプ駆動線ＳＤＰに接続され、ビット補線ＢＬi-の
電位がオーバードライブ用の電源電圧ＶDDでＨレベル側
に強く引き上げられる。一方、トランジスタＴＲ7 がオ
ンしてビット線ＢＬi-の電圧が上昇することによってＮ
型ＭＯＳトランジスタＴＲ8 がオンし、このオンしたト
ランジスタＴＲ8 を介してビット線ＢＬi がセンスアン
プ駆動線ＳＤＮに接続され、ビット線ＢＬi が電源電圧
ＶssでＬレベル側に引き下げられる。

【０７５０】次に、ビット補線ＢＬi-の電位が電源電圧
ＶDL（２．２Ｖ）付近のレベルに達した頃に、所定のタ
イミングで駆動制御信号ＳＡＰ1BがＨレベルに変わり、
駆動制御信号ＳＡＰ2 がＨレベルになる。これにより、
ドライバ２２がオフになり、変わってドライバ２４がオ
ンになる。以後、センスアンプ動作が終了するまで、オ
ン状態のドライバ２４より定常Ｈレベルの電源電圧ＶDL
がセンスアンプ駆動線ＳＤＰおよびＰ型ＭＯＳトランジ
スタＴＲ7 を介してビット補線ＢＬi-に供給される。

【０７６０】次に、Ｙアドレスデコーダ（図示せず）に
よってＹアドレス線ＹＳi が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬi お
よびビット補線ＢＬi-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。

【０７７０】これによって、読み出しのときは、メモリ
セルＭＣi,j からビット線ＢＬi に読み出されたデータ
が、トランスファゲートＴＲ1 およびトランスファゲー
トＴＲ10を介してデータ入出力線ＩＯ上に送出される。
書き込みのときは、データ入出力線ＩＯ上のデータが、
トランスファゲートＴＲ10およびトランスファゲートＴ
Ｒ1 を介してビット線ＢＬi に送られ、当該メモリセル
（ビット線ＢＬi とワード線ＷＬj との交差位置のメモ
リセル）ＭＣi,j に書き込まれる。

【０７８０】上記のようなセンスアンプ動作が各センス
アンプ・バンク１２内の全てのセンスアンプＳ／Ａで一
斉に行われるため、共通ドライバ２２，２４，２６には
大きな負荷がかかる。とりわけ、ビット線ＢＬi ，ビッ
ト補線ＢＬi-上の読出し電圧（プリセンス電圧）を増幅
させるセンシング動作の開始時にドライバ２２，２６は
相当大きな駆動電流を流す。この駆動電流の流れが速い
ほど、各センスアンプＳ／Ａのセンシング動作を高速化
することができる。このためには、ドライバ２２，２６
の容量（サイズ）を大きくするだけでなく、主電源線２
１（ＶDD），２５（Ｖss）の電流供給能力を大きくする
のが肝要である。

【０７９０】本実施例では、上記のように各単位メモリ
セルアレイ１０を横断する電源線６６L(Ｖss），６６R
(ＶDD）がパイパス経路として機能することにより、主
電源線２１（ＶDD），２５（Ｖss）が実質的に強化さ
れ、ドライバ２２，２６への電流供給能力を大幅に増強
している。

【０８００】次に、図３の構成図および図９のタイミン
グ図につき、本実施例におけるデータ読出し時の全体の
動作を説明する。

【０８１０】読出し動作が行われる前は、単位メモリセ
ルアレイ１０内の全ビット線ＢＬをプリチャージ状態に
しておくため、第１〜第４のビット線選択信号Ｔa ，Ｔ
b ，Ｔc ，Ｔd のいずれもアクティブ状態（論理値
“１”）になっており、全てのトランスファゲートＧ0,
a ，Ｇ0,a_-，Ｇ0,b ，Ｇ0,b_-…がオン状態になってい
る。

【０８２０】プリチャージ状態において、左側（偶数番
目）の各センスアンプＳ／Ａ0 ，Ｓ／Ａ2 …は、第１の
各トランスファゲート対（Ｇ0,a ，Ｇ0,a_-），（Ｇ2,a
，Ｇ2,a_-）…を介して各対応する偶数番目の行の左側
ビット線対（ＢＬ0,L ，ＢＬ0,L_-），（ＢＬ2,L ，ＢＬ
2,L_-）…をプリチャージ・レベル（ＶDL／２）に給電す
るとともに、第２の各トランスファゲート対（Ｇ0,b ，
Ｇ0,b_-），（Ｇ2,b ，Ｇ2,b_-）…および各左側の橋渡し
用上層配線対（ＭＬ0 ，ＭＬ0_-），（ＭＬ2 ，ＭＬ2_-）
…を介して各対応する偶数番目の行の右側ビット線対
（ＢＬ0,R ，ＢＬ0,R_-），（ＢＬ2,R ，ＢＬ2,R_-）…を
プリチャージ・レベル（ＶDL／２）に給電している。

【０８３０】また、右側（奇数番目）の各センスアンプ
Ｓ／Ａ1 ，Ｓ／Ａ3 …は、第３の各トランスファゲート
対（Ｇ1,c ，Ｇ1ca_-），（Ｇ3,c ，Ｇ3,c_-）…を介して
各対応する奇数番目の行の右側ビット線対（ＢＬ1,R ，
ＢＬ1,R_-），（ＢＬ3,R ，ＢＬ3,R_-）…をプリチャージ
・レベル（ＶDL／２）に給電するとともに、第４の各ト
ランスファゲート対（Ｇ1,d ，Ｇ1,d_-），（Ｇ3,d ，Ｇ
3,d_-）…および各右側の橋渡し用上層配線対（ＭＬ1 ，
ＭＬ1_-），（ＭＬ3 ，ＭＬ3_-）…を介して各対応する奇
数番目の行の左側ビット線対（ＢＬ1,L ，ＢＬ1,L_-），
（ＢＬ3,L ，ＢＬ3,L_-）…をプリチャージ・レベル（Ｖ
DL／２）に給電している。

【０８４０】データ読出しのためにロー・アドレス・ス
トローブ信号（ＲＡＳ_- ）がアクティブ状態（“Ｌ”レ
ベル）になると、Ｘアドレス信号がラッチされ、上記の
ようにこのＸアドレス信号の上位３ビット（Ａ8 ，Ａ9
，Ａ10）がＸアドレス・デコーダ（図示せず）でデコ
ードされる。

【０８５０】今、仮に単位メモリセルアレイ１０内で右
半部のワード線ＷＬ256 〜ＷＬ511中のいずれか１つ
（ＷＬj ）が選択されたものとする。

【０８６０】この場合は、単位メモリセルアレイ１０に
対する第１〜第４のビット線選択信号Ｔa ，Ｔb ，Ｔc
，Ｔd のうち、第２および第３のビット線選択信号Ｔb
，Ｔc がアクティブ状態（“Ｈ”レベル）のままで、
第１および第４のビット線選択信号Ｔa ，Ｔd が非アク
ティブ状態（“Ｌ”レベル）に遷移する。これにより、
第２の各トランスファゲート対（Ｇ0,b ，Ｇ0,b_-），
（Ｇ2,b ，Ｇ2,b_-）…および第３の各トランスファゲー
ト対（Ｇ1,c ，Ｇ1,c-），（Ｇ3,c ，Ｇ3,c_-）…はオン
状態のままで、第１の各トランスファゲート対（Ｇ0,a
，Ｇ0,a_-），（Ｇ2,a ，Ｇ2,a_-）…およぴ第４の各ト
ランスファゲート対（Ｇ1,d ，Ｇ1,d_-），（Ｇ3,d ，Ｇ
3,d_-）…はオフ状態となる。

【０８７０】したがって、単位メモリセルアレイ１０に
おいて、左側（偶数番目）の各センスアンプＳ／Ａ0 ，
Ｓ／Ａ2 …は、オン状態の第２の各トランスファゲート
対（Ｇ0,b ，Ｇ0,b_-），（Ｇ2,b ，Ｇ2,b_-）…と各左側
の橋渡し用上層配線対（ＭＬ0 ，ＭＬ0_-），（ＭＬ2 ，
ＭＬ2_-）…とを介して各対応する行の右側ビット線対
（ＢＬ0,R ，ＢＬ0,R_-），（ＢＬ2,R ，ＢＬ2,R_-）…に
短絡的に接続される。しかし、各センスアンプＳ／Ａ0
，Ｓ／Ａ2 …は、各対応する行の左側ビット線対（Ｂ
Ｌ0,L ，ＢＬ0,L_-），（ＢＬ2,L ，ＢＬ2,L_-）…とは、
オフ状態の第１の各トランスファゲート対（Ｇ0,a ，Ｇ
0,a_-），（Ｇ2,a ，Ｇ2,a_-）…によって遮断される。

【０８８０】右側（奇数番目）の各センスアンプＳ／Ａ
1 ，Ｓ／Ａ3 …は、オン状態の第３の各トランスファゲ
ート対（Ｇ1,c ，Ｇ1,c_-），（Ｇ3,c ，Ｇ3,c_-）…を介
して各対応する行の右側ビット線対（ＢＬ1,R ，ＢＬ1,
R_-），（ＢＬ3,R ，ＢＬ3,R_-）…に短絡的に接続され
る。しかし、各センスアンプＳ／Ａ1 ，Ｓ／Ａ3 …は、
各対応する行の右側の橋渡し用上層配線対（ＭＬ1 ，Ｍ
Ｌ1_-），（ＭＬ3 ，ＭＬ3_-）…ないし左側ビット線対
（ＢＬ1,L ，ＢＬ1,L_-），（ＢＬ3,L ，ＢＬ3,L_-）…と
は、オフ状態の第４の各トランスファゲート対（Ｇ1,d
，Ｇ1,d_-），（Ｇ3,d ，Ｇ3,d_-）…によって遮断され
る。

【０８９０】しかして、単位メモリセルアレイ１０にお
いて、選択されたワード線ＷＬj が“Ｈ”レベルに活性
化されると、ワード線ＷＬj 上の各メモリセルＭＣ0,j
，ＭＣ1,j …の記憶情報に応じて右側の各ビット線Ｂ
Ｌ0,R ，ＢＬ1,R …上の電位がわずかに変化する。これ
と同時に、各センスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，Ｓ／Ａ
2 …が活性化され、右側の各ビット線対（ＢＬ0,R ，Ｂ
Ｌ0,R_-），（ＢＬ1,R ，ＢＬ1,R_-），（ＢＬ2,R ，ＢＬ
2,R_-）…上の電位変化がセンスアンプＳ／Ａ0 ，Ｓ／Ａ
1 ，Ｓ／Ａ2 …で検知増幅される。

【０９００】一方、Ｘアドレス信号に続けてラッチされ
たＹアドレス信号がＹアドレス・デコーダ（図示せず）
によりデコードされ、Ｙセレクト信号ＹＳによりいずれ
か１つのセンスアンプＳ／Ａi が選択される。この結
果、この選択されたセンスアンプＳ／Ａi の出力信号だ
けがデータ入出力線Ｉ／Ｏ（図示せず）を通ってメイン
アンプ（図示せず）に伝達され、メインアンプより今回
の読出しデータＤＱがデータバス上に出力される。

【０９１０】本実施例のダイナミックＲＡＭでは、上記
のようなデータ読出し動作の最中に任意の橋渡し用上層
配線（たとえばＭＬ0 ）の電位が変化しても、その付近
（下方）のビット線（ＢＬ0,L ）はそれと対応するセン
スアンプ（Ｓ／Ａ0 ）からオフ状態のトランスファゲー
ト（Ｇ0,a ）によって遮断されているため、カップリン
グノイズの問題が起こらない。また、任意のビット線
（たとえばＢＬ0,R ）上で信号が伝達される時、その付
近の橋渡し用上層配線（ＭＬ1 ）はそれと対応するセン
スアンプ（Ｓ／Ａ1 ）からオフ状態のトランスファゲー
ト（Ｇ1,d ）によって遮断されているため、やはりカッ
プリングノイズの問題は起こらない。

【０９２０】また、本実施例において単位メモリセルア
レイ１０内のビット線分離領域１８に沿って配線された
電源線６６L ，６６R は一定電圧Ｖss，ＶDDに固定され
ているため、これらの電力線と付近のビット線または橋
渡し用上層配線とのカップリングノイズの問題も起こら
ない。

【０９３０】したがって、カップリングノイズが原因で
各センスアンプＳ／Ａにおけるセンシングが劣化するお
それはなく、信頼性の高い読出しが行える。

【０９４０】以上、本発明の好適な一実施例について説
明したが、本発明は上記した実施例に限定されるわけで
はなく、その技術的思想の範囲内で種々の変形・変更が
可能である。

【０９５０】たとえば、上記した実施例では、単位メモ
リセルアレイ１０内のビット線分離領域１８に沿ってダ
ミー領域２０L ，２０R に設けた配線６６L ，６６R を
電源電圧Ｖss，ＶDD用の電源線に充てたが、他の用途も
可能であり、たとえば他の電源電圧ＶDL用の電源線に充
てたり、あるいはアレイコントロール用の信号線に充て
ることも可能である。また、上記の各配線６６L ，６６
R を複数本に分割することで、種々の電源線や信号線に
多重化することもできる。

【０９６０】上記実施例では、各クロスエリア１６毎に
電源電圧ＶDD，ＶDL，Ｖss用のドライバ２２，２４，２
６を配置しているが、これも一例であり、各ドライバに
ついて任意の分散配置が可能である。図６に示す主電源
線２１（ＶDD），２５（Ｖss）の配線パターンも一例で
あり、各主電源線について任意の配線パターンが可能で
ある。

【０９７０】ビット線分離領域１８における上記した連
結部ＣＮの構成も一例であり、種々の変形が可能であ
る。たとえば、ゲート配線５４の左端部をコンタクトホ
ールを介して左側のビット線ＢＬL に接続することも可
能である。この場合、中間接続用の上層配線５２L が不
要となる。したがって、ビット線分離領域１８に沿って
この上層配線５２L の位置にアレイ１０を横断するよう
に電気的に独立した配線を形成し、この配線を所望の電
源線または信号線に充てることも可能である。

【０９８０】上記した実施例では、２分割された左側ビ
ット線ＢＬL および右側ビット線ＢＬR の片方だけが橋
渡し用の上層配線ＭＬを介して各対応するセンスアンプ
Ｓ／Ａに接続される構成であった。しかし、そのように
分割された左側ビット線ＢＬL および右側ビット線ＢＬ
R の双方が共通の橋渡し用の上層配線ＭＬを介して各対
応するセンスアンプＳ／Ａに接続される構成も可能であ
る。

【０９９０】図１０に、そのような変形例の構成を示
す。この変形例において上記した実施例と大きく相違す
る点は、単位メモリセルアレイ１０内の中間地点で分断
された各行の左側ビット線ＢＬi,L(ＢＬi,L_-）および右
側ビット線ＢＬi,R(ＢＬi,R_-）のいずれも橋渡し用の上
層配線ＭＬi(ＭＬi_-）を介して各対応するセンスアンプ
Ｓ／Ａi に接続されている構成である。

【１０００】図１０において、左側のセンスアンプ・バ
ンク１２L 内の各偶数番目のセンスアンプＳ／Ａ0 ，Ｓ
／Ａ2 …は、アレイ選択用トランスファゲート対Ｇ0,p
，Ｇ2,p …を介して各対応する行の橋渡し用上層配線
対（ＭＬ0 ，ＭＬ0_-），（ＭＬ2 ，ＭＬ2_-）…に接続さ
れている。そして、各橋渡し用上層配線対（ＭＬ0 ，Ｍ
Ｌ0_-），（ＭＬ2 ，ＭＬ2_-）…は、左側トランスファゲ
ート対Ｇ0,L ，Ｇ2,L …を介して各対応する左側ビット
線対（ＢＬ0,L ，ＢＬ0,L_-），（ＢＬ2,L ，ＢＬ2,L_-）
…に接続されるとともに、右側トランスファゲート対Ｇ
0,R ，Ｇ2,R …を介して各対応する右側ビット線対（Ｂ
Ｌ0,R ，ＢＬ0,R_-），（ＢＬ2,R ，ＢＬ2,R_-）…に接続
されている。

【１０１０】また、右側のセンスアンプ・バンク１２R
内の各奇数番目のセンスアンプＳ／Ａ1 ，Ｓ／Ａ3 …
は、アレイ選択用トランスファゲート対Ｇ1,p ，Ｇ3,p
…を介して各対応する行の橋渡し用上層配線対（ＭＬ1
，ＭＬ1_-），（ＭＬ3 ，ＭＬ3_-）…に接続されてい
る。そして、各橋渡し用上層配線対（ＭＬ1 ，ＭＬ
1_-），（ＭＬ3 ，ＭＬ3_-）…は、左側トランスファゲー
ト対Ｇ1,L ，Ｇ3,L …を介して各対応する左側ビット線
対（ＢＬ1,L ，ＢＬ1,L_-），（ＢＬ3,L ，ＢＬ3,L_-）…
に接続されるとともに、右側トランスファゲート対Ｇ1,
R ，Ｇ3,R …を介して各対応する右側ビット線対（ＢＬ
1,R ，ＢＬ1,R_-），（ＢＬ3,R ，ＢＬ3,R_-）…に接続さ
れている。

【１０２０】左側トランスファゲート対Ｇ0,L ，Ｇ1,L
，Ｇ2,L …および右側トランスファゲート対Ｇ1,L ，
Ｇ3,L …のゲート端子には、Ｘアドレス・デコーダ（図
示せず）より共通の左側ビット線選択信号ＨＣL および
右側ビット線選択信号ＨＣR が与えられる。

【１０３０】これらの左側ビット線選択信号ＨＣL およ
び右側ビット線選択信号ＨＣR は、該Ｘアドレス・デコ
ーダに入力されるＸアドレス信号の上位３ビット（Ａ8
，Ａ9 ，Ａ10）の論理値によって選択的にアクティブ
状態になる。つまり、当該単位メモリセルアレイ１０が
選択された場合で、アレイ１０内の左半分のワード線Ｗ
Ｌ0 〜ＷＬ255 の中のいずれか１つが選択されたとき
は、左側ビット線選択信号ＨＣL がアクティブ状態（論
理値“１”）となり、左側ビット線対（ＢＬ0,L ，ＢＬ
0,L_-），（ＢＬ1,L ，ＢＬ1,L_-），（ＢＬ2,L ，ＢＬ2,
L_-）…がそれぞれセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，Ｓ
／Ａ2 …に接続される。

【１０４０】また、アレイ１０内の右半分のワード線Ｗ
Ｌ256 〜ＷＬ511 の中のいずれか１つが選択されたとき
は、右側ビット線選択信号ＨＣR がアクティブ状態（論
理値“１”）となり、右側ビット線対（ＢＬ0,R ，ＢＬ
0,R_-），（ＢＬ1,R ，ＢＬ1,R_-），（ＢＬ2,R ，ＢＬ2,
R_-）…がそれぞれセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，Ｓ
／Ａ2 …に接続される。

【１０５０】アレイ選択用トランスファゲート対Ｇ1,p
，Ｇ2,p ，Ｇ3,p …には、Ｘアドレス・デコーダより
共通のアレイ選択信号Ｆ1 が与えられる。このアレイ選
択信号Ｆ1 は、ドライブ選択信号ＥＳに相当するもので
あり、当該単位メモリセルアレイ１０が選択されるとき
にアクティブ状態（論理値“１”）となって、各トラン
スファゲート対Ｇ1,p ，Ｇ2,p ，Ｇ3,p …をオン状態に
する。

【１０６０】この変形例においても、単位メモリセルア
レイ１０のビット線分離領域１８に上記実施例と同様の
仕方で連結部ＣＮ（図示せず）を設け、上記実施例にお
ける電源線６６L ，６６R と同様にビット線分離領域１
８に沿って電気的にアレイ１０から独立した所望の電源
線または信号線用の配線（図示せず）を設けることがで
きる。

【１０７０】

【発明の効果】以上説明したように、本発明によれば、
ビット線拡張化方式によりメモリセルアレイの中に設け
られたビット線分離領域を利用して任意の電源線または
信号線を増設可能としたので、電源線または信号線の電
流容量または配線数の増強を効率的に実現し、周辺回路
の性能向上や配線レイアウト設計の自由度向上をはかる
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるダイナミックＲＡＭに
おけるメモリセルアレイの階層構造（特にチップ全体と
サブマット）を示す図である。

【図２】実施例のダイナミックＲＡＭにおけるメモリセ
ルアレイの階層構造（特にサブマットと単位メモリセル
アレイ）を示す図である。

【図３】実施例における単位メモリセルアレイ内のビッ
ト線配置構成およびセンスアンプ・バンク内のセンスア
ンプ配置構成を示す図である。

【図４】実施例における単位メモリセルアレイ内のビッ
ト線分離領域付近の断面構造を模式的に示す図である。

【図５】実施例において単位メモリセルアレイ内に設け
られる電源線の平面的な配置パターンを模式的に示す図
である。

【図６】実施例におけるサブマット内の電源線の配線分
布またはレイアウトの一例を示す図である。

【図７】実施例のセンスアンプ・バンクにおける各セン
スアンプの回路構成例およびクロスエリアにおけるドラ
イバの回路構成例を示す回路図である。

【図８】図７のセンスアンプ回路の動作を説明するため
のタイミング図である。

【図９】実施例におけるデータ読み出し時の全体の動作
を説明するためのタイミング図である。

【図１０】一変形例による単位メモリセルアレイ内のビ
ット線配置および電気的接続関係を示す図である。

【図１１】ダイナミックＲＡＭ内の典型的なメモリアレ
イの構成を示す回路図である。

【図１２】従来技術におけるセンスアンプおよびビット
線の配置および配線レイアウトを示す図である。

【図１３】別の従来技術におけるセンスアンプおよびビ
ット線の配置および配線レイアウトを示す図である。

【符号の説明】

１０ 単位メモリセルアレイ １２（１２L ，１２R ） センスアンプ・バンク １４ ワード線駆動回路 １６ クロスエリア １８ ビット線分離領域 ２０（２０L ，２０R ） ダミー領域 ２１，２３，２５ 主電源線 ２２，２４，２６ ドライバ ４０（４０L ，４０R ） 有効アレイ領域 ４２，４４ 層間絶縁膜 ４６（４６L ，４６R ） 段差緩和用上層配線 ４８，５０，５６，６２，６４，６６ コンタクトホ
ール ５２（５２L ，５２C ，５２R ） 中間接続用上層配
線 ６６（６６L ，６６R ） 電源線（電源線用配線） ＣＮ（ＣＮ0 ，ＣＮ1 ，…） 連結部 ＢＬ0,L ，ＢＬ0,L_-，ＢＬ2,L ，ＢＬ2,L_-… 右側ビ
ット線 ＢＬ1,L ，ＢＬ1,L_-，ＢＬ3,L ，ＢＬ3,L_-… 左側ビ
ット線 ＭＬ0 ，ＭＬ0_-，ＭＬ2 ，ＭＬ2_-… 右側橋渡し用上
層配線 ＭＬ1 ，ＭＬ1_-，ＭＬ3 ，ＭＬ3_-… 左側橋渡し用上
層配線

フロントページの続き (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 別所 真次 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 康 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 高橋 勉 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイ内で各行または各列の
   ビット線が所定位置のビット線分離領域で２つに分断さ
   れ、分断された２つの前記ビット線のうちの一方の前記
   ビット線の上に前記メモリセルアレイの外に配置された
   対応するセンスアンプを他方または双方の前記ビット線
   に電気的に接続するための第１の配線が設けられ、前記
   第１の配線は前記ビット線分離領域付近で前記他方また
   は双方のビット線に電気的に接続される半導体メモリ装
   置であって、 前記メモリセルアレイ内で電気的に独立し、かつ前記ビ
   ット線分離領域に沿って前記メモリセルアレイを横断す
   るように設けられた１本または複数本の電源線または信
   号線用の第２の配線を有する半導体メモリ装置。
2. 【請求項２】 前記第１の配線を前記ビット線分離領域
   付近で終端させ、前記第１の配線の端部を前記他方また
   は双方のビット線に電気的に接続するために前記第１の
   配線よりも上の層に第３の配線を設け、前記第３の配線
   の下で前記第１の配線と同じ配線層に前記第２の配線を
   形成することを特徴とする請求項１に記載の半導体メモ
   リ装置。
3. 【請求項３】 前記ビット線分離領域に隣接して使用に
   供しないダミーのメモリセルを配置したダミー領域を有
   し、前記ダミー領域に前記第２の配線を設けることを特
   徴とする請求項２に記載の半導体メモリ装置。
4. 【請求項４】 前記ビット線分離領域で前記第３の配線
   を前記ビット線に電気的に接続するために前記第１の配
   線と同じ配線層に形成された第４の配線層を有すること
   を特徴とする請求項２に記載の半導体メモリ装置。
5. 【請求項５】 前記第２の配線が前記センスアンプに所
   定の電源電圧を供給するための電源線であることを特徴
   とする請求項１ないし４のいずれかに記載の半導体メモ
   リ装置。