JP3557051B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、高速で読みだしおよび書き込みを行う半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置、たとえばＤＲＡＭのセル領域では、基板から見て、ビット線を構成する第２層ポリシリコン層よりも上の配線層はキャパシタを除いて２層メタル配線が用いられ、基板表面により近い第１層メタル配線はワード線の裏打ち用として使用され、最上層である第２層メタル配線は、電源線と、複数のセンスアンプに読み出されたデータのうちどのデータを選択するかを決定するための信号線であるＣＳＬ線、またはセンスアンプに読み出されたデータをセンスアンプ外に転送するデータ線であるＤＱ線等に割り当てていた。
【０００３】
また、従来の半導体記憶装置のうち、ＤＲＡＭには３層メタル配線が用いられているものもあるが、この場合も最上層メタル配線は電源線に割り当てていた。
【０００４】
【発明が解決しようとする課題】
半導体記憶装置のデータのアクセススピードに対する要求はさらに大きくなっている。たとえばＤＲＡＭでは例えば画像情報の読み出しの場合などにおいて、全てのメモリセルを高速に順次読みだし、センスアンプを連続的に動作させる、いわゆるページモード読みだし機能が広く用いられている。記憶装置へのこのような高速アクセスにおいては、前述したＣＳＬ線、ＤＱ線等は高速で繰り返し駆動される結果、その下の第１層メタル配線であるセル選択のワード線等にノイズを与え、非選択のワード線が選択されるというような誤動作を引き起こし、動作を不安定にするという問題点があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルに対して悪影響を及ぼす、ＣＳＬ線またはＤＱ線等の駆動に基づくノイズを低減し、高速アクセスを可能とする半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体記憶は、基板上に配列された複数個のメモリセルと、これらのメモリセルに接続されたビット線およびワード線と、前記ビット線に接続され、前記メモリセルの記憶内容を読みだすセンスアンプと、このセンスアンプにより読みだされたデータを転送するデータ線と、前記センスアンプによる読みだしを制御する制御線と、前記メモリセルおよびセンスアンプに動作電位を供給するための電源線とを備え、前記ビット線およびワード線、前記データ線、制御線および電源線が前記基板上に配列された複数個のメモリセルの上方において多層配線される半導体記憶装置において、前記基板表面を基準として、前記ビット線あるいはワード線を第１層、前記電源線を第２層、前記データ線あるいは制御線を第３層に形成するとともに、前記電源線は、前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために、両者の間に介在配置されていることを特徴とするものである。
【００１３】
また、本発明の半導体記憶装置は、基板上に配列された複数個のメモリセル部と、これらのメモリセルに接続されたビット線およびワード線と、前記ビット線に接続され、前記メモリセルの記憶内容を読みだす複数個のセンスアンプと、これらのセンスアンプにより読みだされたデータのうちいずれかのセンスアンプに読みだされたデータを選択する複数本の制御線と、前記センスアンプにより読みだされたデータを転送するデータ線と、前記基板に対して垂直方向に積層された複数層の低抵抗配線層とを備え、これらの低抵抗配線層のうち上層を前記制御線またはデータ線に割り当て、前記上層に隣接する下層に前記メモリセル部あるいはセンスアンプに所定の電位を供給する電源線を割り当て、さらにその下層に前記ビット線あるいはワード線を割り当てるとともに、前記電源線は、前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために、両者の間に介在配置されていることを特徴とするものである。
【００１６】
【実施例】
以下、本発明の実施形態を図面を用いて詳細に説明する。
【００１７】
図１は、本発明の一実施形態である半導体記憶装置の断面図である。この図は、ＤＲＡＭの実施例を示す断面図であるが、メモリセル部分１およびセンスアンプその他周辺回路部分２から構成されている。半導体基板３上に拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタが形成されている。拡散層４は、トランジスタのソース、ドレインを形成している。セル部分は通常、Ｐ型基板またはＰ型のウェルの中のＮＭＯＳを使用していて、拡散層４は、Ｎ型半導体になっている。拡散層４はトランジスタのソース、ドレインだけでなく、ウェル等の電位を与える濃度の濃い拡散層であることもある。素子分離酸化膜６は、トランジスタ素子を分離している厚い酸化膜である。
【００１８】
ストレージノ一ドである第３層ポリシリコン９、キャパシタ酸化膜１０、プレートである第４層ポリシリコン１１によって、キャパシタを構成している。第３層ポリシリコン９は第３層ポリシリコン用コンタクト８により拡散層４にコンタクトしている。第３層ポリシリコン用コンタクト８は、第２層ポリシリコン１３の配線の間をくぐって第３層ポリシリコン９に接続されている。この図ではキャパシタはスタック型を想定しているが、トレンチ型でも構成できる。
【００１９】
第２層ポリシリコン１３はビット線を構成しており、紙面の左右方向に伸びセンスアンプ部２に接続されている。第２層ポリシリコン１３には、より低抵抗であるＷＳｉ等の材料も用いられる。第２層ポリシリコン１３は基板３面に対して垂直方向に設けられている第２層ポリシリコン用コンタクト１２により、拡散層４に接続されている。
【００２０】
ワード線を構成する第１層ポリシリコン７は紙面に垂直方向に伸びているが、高抵抗のため多くのメモリセルがつながるとワード線を駆動する速度が落ちてしまう。このため、低抵抗材料の第１層メタル配線１６で裏打ちされている。第１層メタル配線１６も紙面に垂直方向に伸びている。第１層メタル配線１６は図示しないがシャント部と呼ばれる部分でワード線を構成する第１層ポリシリコン７とコンタクト１５を介して接続されている。
【００２１】
第２層メタル配線１８は図２に示されるように、基板３に平行な平面内に複数本並列に配列され、それぞれＶｃｃ、Ｖｓｓ、プレート電位ＶＰＬ、ビット線のプリチャージ電位ＶＢＬ等の電源線に使用されている。これらの電源線は、セル部やセンスアンプ部等に電位を供給したり、セル部やセンスアンプ部をまたいで電源電位を供給したりするのに使用している。電源線は、セル動作の間でも変動が少なく、また容量も大きい。図１では、電源線である第２層メタル配線１８は、ビット線１３と同じ方向に伸びているがワード線７と同じ方向に伸びるように配置してもよい。第２層メタル配線１８はセンスアンプやその他周辺回路の部分２では、拡散層４や、第１層ポリシリコン７へ接続されている。すなわち、第２層メタル配線１８から第１層メタル配線１６まではコンタクト１７を通して接続され、第１層メタル配線１６から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を介して接続されている。
【００２２】
第３層メタル配線２０は、センスアンプに読み出したデータのうちどのデータをセンスアンプ外に読み出すかを選択する信号線であるＣＳＬ線、センスアンプに読み出したデータを外部に転送するＤＱ線とに使用されており、図面の左右方向に伸びている。周辺回路部分のセンスアンプ部で、ＣＳＬ線はＣＳＬゲートにＤＱ線はＤＱの拡散層にコンタクトしている。すなわち、第３層メタル配線２０から第２層メタル配線１８まではコンタクト１９で接続されており、第２層メタル配線１８から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００２３】
配線層間絶縁酸化膜２１は上述した各配線層間に介在してそれらを相互に絶縁分離している。また、図１の図面に垂直な方向は図示しないが素子分離酸化膜によって分離された、図１に示された素子あるいは配線層が繰り返し配置されている。
【００２４】
図２は上記本発明の半導体記憶装置を図１の一点鎖線Ｘ−Ｙに沿って切断した断面を示す図である。同図から明らかなように、電源線として用いられる第２層メタル配線１８は基板３の表面に対して平行な面内に並列配置され、ＣＳＬ線あるいはＤＱ線として用いられる第３層メタル配線２０と、ワード線を裏打ちしている第１走メタル配線１６およびそれより下側の層２５、たとえば、ビット線を構成する第２層ポリシリコン、ワード線を構成する第１層ポリシリコン７、１６などの下層配線層あるいはＭＯＳトランジスタやキャパシタンスなどの素子とを分離している。すなわち、電源線として用いられる第２層メタル配線１８は、他の配線に比べて線幅が広く、その厚さも同等かあるいはやや大きく、内部を流れる電流はメモリセルの動作期間においても変動が少ないため、その上層にある信号電流の変化の激しいＣＳＬ線あるいはＤＱ線から発生するノイズに対して、下層の配線や素子をシールドする効果がある。
【００２５】
なお、図２はメモリセル部分１の断面図であるが、センスアンプその他周辺回路部分２も同様な構成になっている。
【００２６】
図３は図１に示した半導体記憶装置の回路図である。図のほぼ中央から左側はセル部１で、右側はセンスアンプ部２である。図中、ＮＳ、ＮＤ、Ｎ１〜Ｎ７はＮＭＯＳトランジスタであり、Ｐ１〜Ｐ３はＰＭＯＳトランジスタである。
【００２７】
セル部１の各メモリセルはセルトランジスタＮＳとセルキャパシタＣＳからなっている。セルトランジスタＮＳは図１の半導体基板３、拡散層４、ゲート酸化膜５、ゲートである第１層ポリシリコン７から構成されている。セルキャパシタＣＳは図１のストレージノ一ドである第３層ポリシリコン９、キャパシタ酸化膜１０、プレートである第４層ポリシリコン１１によって構成されている。トランジスタＮＤは、キャパシタＣＤとともにダミーセルを構成するトランジスタである。これらのトランジスタＮＤ、キャパシタＣＤの構造はセルトランジスタＮＳとセルキャパシタＣＳと同じである。
【００２８】
セル部１の各メモリセルを構成するセルトランジスタＮＳのゲートに接続されるワード線ペア１０１、／１０１は、図１の第１層ポリシリコンが用いられており、前述したように第１層メタル配線１６で裏打ちされている。セル部１の各ダミーセルを構成するトランジスタＮＤのゲートに接続されるダミーワード線ペア１０２、／１０２は、ワード線ペア１０１、／１０１と同じ構造を有している。ビット線ぺア１１０、／１１０は図１の第２層ポリシリコン１３で構成されており、コンタクト１２によってセルトランジスタＮＳおよびダミートランジスタＮＤの拡散層４にされている。
【００２９】
メモリセルあるいはダミーセルを構成するキャパシタＣＳ、ＣＤのプレートノ一ドは図１においては第４層ポリシリコン１１で形成されているが、ここにプレート電位ＶＰＬが配線１２０により与えられている。これはセル部の端部において、第２層メタル配線１８から与えられている。
【００３０】
トランジスタＮ１はΦｔゲートと呼ばれるトランジスタで、Φｔ線１０３をハイ“Ｈ”゛にすることにより、セル部のビット線１１０、／１１０とセンスアンプ部のビット線１１１、／１１１を接続する。Φｔ線１０３もワード線１０１と同様にゲートである第１層ポリシリコン７を第１層メタル配線１６で裏打ちされている。
【００３１】
トランジスタＮ２はＤＱゲートトランジスタで、ＣＳＬ線１１３が、“Ｈ”になるとセンスアンプ部のビット線１１１、／１１１をＬＤＱ線１０４、１０５に接続し、センスアンプのデータをセンスアンプ外部に転送する。
【００３２】
ＬＤＱ線１０４、１０５は、ＤＱ線１１２、／１１２に接続されている。ＣＳＬ線１１３は、図１の第３層メタル配線２０より構成されており、図１において説明したように、コンタクト１９、第２層メタル配線１８、コンタクト１７、第１層メタル配線１６、コンタクト１５を通してＣＳＬゲートである第１層ポリシリコン７に接続されている。また、ＤＱ線１１２、／１１２は、図１の第３層メタル配線２０より構成されており、コンタクト１９、第２層メタル配線１８、コンタクト１７を通してＬＤＱ線１０４、１０５である第１層メタル配線１６に接続される。１０５、１０４である第１層メタル配線１６は、コンタクト１４によりＮ２の拡散層４に接続されている。
【００３３】
トランジスタＮ３、Ｎ４はクロスカップルしたＮＭＯＳトランジスタで、ＮＭＯＳのセンスアンプを構成している。トランジスタＮ３、Ｎ４のドレインノ一ドは互いに他方のトランジスタのゲートと、センスアンプ部のビット線１１１、／１１１に接続されているが、ソースノ一ドはセンスアンプ駆動用の電位を付与するための／ＳＡＮ線１０６に接続されている。／ＳＡＮ線１０６は、第１層メタル配線１６により構成されており、ビット線１１０、／１１０と垂直方向、すなわち、図１の紙面に対して垂直な方向に伸びており、トランジスタＮ３、Ｎ４のソースノ一ドである拡散層４にコンタクト１４を通して接続されている。／ＳＡＮ線１０６には複数個のセンスアンプが接続されているが、ワード線のシャント部に当たる部分では、／ＳＡＮドライバトランジスタＮ７が配置されており、そのドレインは／ＳＡＮ線１０６に接続されている。／ＳＡＮ線１０６は、図１においてはトランジスタＮ７のドレインノ一ドである拡散層４にコンタクト１４を通して接続している。
【００３４】
トランジスタＮ７のゲートにはセンスアンプ駆動用のＳＡＮＳＴ信号を供給するためのＳＡＮＳＴ信号線１１６が接続されている。ＳＡＮＳＴ信号線１１６は、／ＳＡＮ線１０６と同様に第１層メタル配線１６により、ビット線と垂直方向、図１での紙面に対して垂直な方向に伸びている。しかしこれを第２層メタル配線１８によって、ビット線と同方向に配線してもかまわない。ＳＡＮＳＴ信号線１１６を第１層メタル配線１６により、ビット線と垂直方向に配線したときは、ＳＡＮＳＴ信号線１１６はコンタクト１５によりトランジスタＮ７のゲートである第１層ポリシリコン７に接続される。また、ＳＡＮＳＴ信号線１１６を第２層メタル配線１８によって、ビット線と同方向に配線した時は、ＳＡＮＳＴ信号線１１６はコンタクト１７、第１層メタル配線１６、コンタクト１５を介してＮ７のゲートである第１層ポリシリコン７に接続される。トランジスタＮ７のソースノ一ドは、電源の１つであるＶＳＳ線１１４に接続されている。ＶＳＳ線１１４は第２層メタル配線１８により与えられていて、コンタクト１７、第一層メタル配線１６、コンタクト１４を通して、Ｎ７のソースノ一ドの拡散層４に接続されている。
【００３５】
トランジスタＰｌ、Ｐ２はクロスカップルしたＰＭＯＳトランジスタで、ＰＭＯＳのセンスアンプを構成している。トランジスタＰ１とＰ２のドレインノ一ドは互いに他方のトランジスタのゲートと、センスアンプ部のビット線１１１、／１１１とに接続されており、ソースノ一ドはセンスアンプを駆動するためのＳＡＰ線１０７に接続されている。ＳＡＰ線１０７は、第１層メタル配線１６により、ビット線と垂直方向、すなわち、図１では紙面に対して垂直な方向に伸びており、トランジスタＰ１、Ｐ２のソースノ一ドである拡散層４にコンタクト１４を通して接続されている。ＳＡＰ線１０７には複数個のセンスアンプが接続されているが、ワード線のシャン卜部に当たる部分では、ＳＡＰドライバトランジスタＰ３が配置されており、そのドレインはＳＡＰ線１０７に接続されている。ＳＡＰ線１０７は、トランジスタＰ３のドレインノ一ドである拡散層４にコンタクト１４を通して接続されている。トランジスタＰ３のゲートには、センスアンプ駆動用のＳＡＰＳＴ信号を供給するためのＳＡＰＳＴ信号線１１７が接続されている。 ＳＡＰＳＴ信号線１１７は、ＳＡＮＳＴ信号線１１６と同様に第１層メタル配線１６により、ビット線と垂直方向、すなわち、図１においては紙面に対して垂直な方向に伸びるように配線されている。しかし、ＳＡＰＳＴ信号線１１７は、また、第２層メタル配線１８によって、ビット線と同方向に配線してもかまわない。ＳＡＰＳＴ信号線１１７を第１層メタル配線１６により、ビット線と垂直方向に配線したときは、ＳＡＰＳＴ信号線１１７はコンタクト１５によりトランジスタＰ３のゲートである第１層ポリシリコン７に接続される。ＳＡＰＳＴ信号線１１７を第２層メタル配線１８によって、ビット線と同方向に配線した時はコンタクト１５、１７、第１層メタル配線１６およびコンタクト１５を介してトランジスタＰ３のゲートである第１層ポリシリコン７に接続される。トランジスタＰ３のソースノ一ドは、電源の１つであるＶＤＤ線１１５に接続されている。このＶＤＤ線１１５は第２層メタル配線１８により構成されており、図１に示したように、コンタクト１７、第一層メタル配線１６およびコンタクト１４を通して、Ｐ３のソースノ一ドの拡散層４に接続されている。
【００３６】
トランジスタＮ５、Ｎ６はセンスアンプ部のビット線１１１、／１１１をイコライズする回路である。イコライズ信号線／ＥＱＬ１０９が“Ｈ”になるとトランジスタＮ６はビット線１１１を／１１１と接続し、トランジスタＮ５はビット線１１１と／１１１の電位をビット線プリチャージ電位ＶＢＬにする。電位ＶＢＬはＶＢＬ線１０８により与えられるが、このＶＢＬ線１０８は、図１においては、第１層メタル配線１６により構成され、ビット線１１１／１１１に対して垂直に伸びて、トランジスタＮ５のソースノ一ドである拡散層４にコンタクト１４を介して接続されている。このＶＢＬ線１０８はコンタクト１７によって電源線を構成する第２層メタル配線１８に接続されている。
【００３７】
／ＥＱＬ信号線１０９は、図１においては、第１層メタル配線１６により構成され、ビット線１１１／１１１に垂直に伸びて、トランジスタＮ５、Ｎ６のゲートノ一ドにコンタクト１５を介して接続される。この／ＥＱＬ信号線１０９は、また、コンタクト１７によってビットに平行に伸びる第２層メタル配線１８に接続されている。
【００３８】
図４は、図３に示した記憶装置であるＤＲＡＭの動作波形を示している。以下同図に従ってその動作を説明する。
【００３９】
スタンバイ状態では／ＥＱＬ信号線１０９、Φｔ線１０３は“Ｈ”になっており、ビット線１１０、／１１０、１１１、／１１１は、ＶＢＬ線１０８から供給されるビット線プリチャージ電位ＶＢＬになっている。動作状態に入ると、同図（Ａ）に示されるように、先ず始めにイコライズ信号線／ＥＱＬ１０９が、ロウ“Ｌ”になり、同時に、ワード線１０１とダミーワード線１０２が、同図（Ｂ）に示されるように、“Ｈ”になり、セルキャパシタＣＳ、ダミーキャパシタＣＤに蓄えられた電荷が、同図（Ｅ）に示されるように、ビット線１１０、／１１０に読み出される。その後、同図（Ｃ）に示されるように、Φｔ線１０３が“Ｌ”になり、同図（Ｄ）に示されるように、それまで“Ｌ”だったＳＡＮＳＴ信号線１１６、１１８を“Ｈ”に、また、それまで“Ｈ”だったＳＡＰＳＴ信号線１１７、１１９を“Ｌ”にすることにより、／ＳＡＮ線１０６をＶＳＳに、／ＳＡＰ線１０７をＶＤＤにする。この動作で、同図（Ｆ）に示されるように、ビット線１１１、／１１１に読み出された微小振幅を増幅する。その後、同図（Ｇ）に示されるように、選択されたＣＳＬ線１１３を“Ｈ”にすることにより、ビット線１１１、／１１１に読み出された信号をＬＤＱ線１０４、１０５、ＤＱ線１１２、／１１２に転送する。ここまでが、読み出し動作であり、図４の横軸の左半分の部分に示されている。
【００４０】
書き込み動作は、図４の横軸の右半分の部分に示されているように、逆にＤＱ線１１２、／１１２、ＬＤＱ線１０４、１０５からのデータをＣＳＬ線１１３を同図（Ｇ）に示されるように、“Ｈ”にすることにより選択されたセンスアンプに書き込む。センスアンプ内に書き込みが終ると、ＣＳＬ線１１３を“Ｌ”にしてＬＤＱ線１０４、１０５をセンスアンプより切り離し、Φｔ線１０３を同図（Ｃ）に示されるように、“Ｈ”にしてセル内にデータを書き込む。その後書き込まれたセルのワード線１０１を同図（Ｂ）に示されるように、下げる。その後、同図（Ａ）に示されるように、／ＥＱＬ線１０９を“Ｈ”にしてビット線１１０、／１１０をイコライズする。最後にダミーワード線１０２“Ｌ”にして、プリチヤージ電位をダミーセルのキャパシタＣＤに書き込む。
【００４１】
本発明の記憶装置の１つであるＤＲＡＭは以上のような読みだし書き込み動作を行うが、ページモードなどにおいて、連続して何回もデータを読み出し書き込みを行うと、ＣＳＬ線１１３、ＬＤＱ線１０４、１０５、ＤＱ線１１２、／１１２は、電位変動を繰り返すことになる。そうするとこれらの線と結合容量を持つ配線は、ノイズを受けやすくなる。一回にアクセスするデータ量が多くなったり、高速にデータをアクセスする程この傾向は強まる。本発明ではこのような状況に対処するため、ＤＱ線１１２、／１１２、ＣＳＬ線１１３をセル部分では最上の配線層である第３層メタル配線２０を用いて配線し、これらの線と結合容量の多いその下の配線層である第２層メタル配線１８を容量が大きく変動の少ない電源線に用いることにより、それより下層の配線、たとえば、第１層メタル配線２０により配線されるワード線等に対して、ＣＳＬ線１１３、ＤＱ線１１２、／１１２からのノイズの混入を抑えている。
【００４２】
このようにＣＳＬ線、ＤＱ線に第３層メタル配線２０を用い、第２層メタル配線１８を電源線にすることにより、セル動作の時に変動するＣＳＬ線、ＤＱ線のノイズが、変動が少なく容量の大きい電源線である第２層メタル配線１８により、シールドされ第１層メタル配線１６より下に影響を与えなくなる。これにより、高速で安定に動作する半導体記憶装置を提供することが可能となる。メモリーを高速動作するとＣＳＬ線、ＤＱ線の変動量は多くなるので、これによるノイズは無視できなくなるので、上記の効果は絶大なものとなる。
【００４３】
また、ポリシリコン等の配線は、プロセス的に可能になればより低抵抗のメタル配線にかえることもできるので、上記の第ｎ層（ｎ＝１，２，．．．）ポリシリコン、メタル配線等は必ずしもこれらの材料に限定する必要はない。
【００４４】
図５は本発明の半導体記憶装置の他の実施形態を示す断面図である。すなわち、同図は本発明をＥＥＰＲＯＭに適用した実施形態を示す断面図であるである。なお、同図においては図１と同一または類似の構成部分には同一符号を付し、詳細な説明は省略する。
【００４５】
このＥＥＰＲＯＭ半導体装置はメモリセル部分１、センスアンプやロウデコーダ、カラムデコーダその他の周辺回路部分２から構成されている。半導体基板３上には拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタが形成されている。拡散層４は、トランジスタのソース、ドレインを形成している。セル部分は通常、Ｐ型基板またはＰ型のウェルの中のＮＭＯＳを使用していて、拡散層４は、Ｎ型半導体になっている。拡散層４はトランジスタのソース、ドレインだけでなく、ウェル等の電位を与える濃度の濃い拡散層であることもある。素子分離酸化膜６は、トランジスタ素子を分離している厚い酸化膜である。上記拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタはさらに、フローティングゲート２２およびセレクティブゲートであるワード線２３を含んでいる。
【００４６】
第２層ポリシリコン１３はビット線を構成し、紙面の左右方向に伸びセンスアンプ部２に接続されている。第２層ポリシリコン１３の代わりに、より低抵抗であるＷＳｉ等の材料も用いられる。コンタクト１２は第２層ポリシリコン１３と拡散層４間を基板３面に対して垂直方向に接続している。
【００４７】
第１層メタル配線１８は、Ｖｃｃ、Ｖｓｓ、プレート電位ＶＰＬ、ビット線のビット線のプリチャージ電位ＶＢＬ等の電源線に使用している。この電源線は、セル部１やセンスアンプ部２等に電位を供給したり、セル部１やセンスアンプ部２をまたいで電源電位を供給したりするのに使用している。電源線は、セル動作の間でも変動が少なく、また容量も大きい。図５では、電源線である第１層メタル配線１８は、ビット線を構成する第２層ポリシリコン１３と同じ方向に伸びているが、ワード線２３方向に伸びるようにアレンジしてもよい。
【００４８】
第１層メタル配線１８はセンスアンプやその他の周辺回路の部分２では、拡散層４や、第１層ポリシリコン７に接続されている。すなわち、第１層メタル配線１８から拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００４９】
第２層メタル配線２０は、センスアンプに読み出したデータのうちどのデータをセンスアンプ外に読み出すかを選択する信号線ＣＳＬ線、センスアンプに読み出したデータを外部に転送するＤＱ線とに使用されており、図面左右方向に伸びている。ＣＳＬ線は、周辺回路部分２のセンスアンプ部で、ＣＳＬゲートに、また、ＤＱ線も同様にＤＱゲートの拡散層にコンタクトしている。すなわち、第２層メタル配線２０から第１層メタル配線１８まではコンタクト１９で接続されており、第１層メタル配線１８から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００５０】
配線層間絶縁酸化膜２１は上述した各配線層間に介在してそれらを相互に絶縁分離している。また、図５の図面に垂直な方向は図示しないが素子分離酸化膜によって分離された、図５に示された素子あるいは配線層が繰り返し配置されている。
【００５１】
この実施形態においても第１の実施形態の場合と同様に、ポリシリコン等の配線は、プロセス的に可能になればより低抵抗のメタル配線にかえることもできる。
【００５２】
また、上記の実施形態においては、本発明をＤＲＡＭおよびＥＥＰＲＯＭに適用したが、本発明はこれらに限定されることはなく、ＳＲＡＭ等その他のメモリセルの上層にＤＱ線やＣＳＬ線が配線される多層配線構造の半導体記憶装置にも適用可能である。
【００５３】
図６および図７は本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００５４】
図６に示される半導体記憶装置においては、５つの低抵抗配線層２０１〜２０５からなり、中間層２０３に変動の大きいＣＳＬ線やＤＱ線を配置し、その下層２０２と上層２０４に電源線を配置している。最下層２０１、最上層２０５はワード線等他の信号線である。このようにすることにより、中間層２０３は、下層２０２および上層２０４によりシールドされるため、最下層２０１、最上層２０５の受けるノイズは低減される。本発明はこのような構造をいずれかの層で用いていればよく最上層２０５より上層に配線層を設けても本発明の趣旨には逸脱しない。
【００５５】
図７示される半導体記憶装置においては、４つの低抵抗配線層２０１〜２０４からなり、上層２０３および２０４に、変動の大きいＣＳＬ線やＤＱ線を配置し（２０４ａ、 ２０３ａ）さらに、その両隣を電源線（２０４ｂ、２０３ｂ）でシールドすることによりＤＱ線間、ＣＳＬ線間、およびＤＱ線とＣＳＬ線の線間ノイズもシールドしている。また、図６と同じくその下層２０２に電源線を配置してシールドするため、最下層２０１の受けるノイズは低減される。
【００５６】
本発明はこれらの構造をいずれかの層で用いていればよく最上層２０４より上層に配線層を設けても本発明の趣旨には逸脱しない。
【００５７】
【発明の効果】
以上説明したように本発明によれば、メモリセル領域あるいはその周辺領域でで複数層の低抵抗メタル配線を実現し、その最上層メタル配線をセンスアンプに読み出されたデータのうちどのデータを選択するかの信号線であるＣＳＬ線、またはセンスアンプからデータをセンスアンプ外に転送するデータ線ＤＱ線等に割り当て、その下の第２層メタル配線は、動作時に変動の少なく、容量の大きい電源線として使用することで、動作時のＣＳＬ線、ＤＱ線の変動によるノイズをさらにその下のワード線、ビット線あるいはメモリセルに対してシールドしその影響を低減した半導体記憶装置を実現できる。
【００５８】
【図の簡単な説明】
【００５９】
【図１】本発明の一実施形態である半導体記憶装置の断面図である。
【００６０】
【図２】図１の一点鎖線Ｘ−Ｙに沿って切断した断面を示す図である。
【００６１】
【図３】図１に示した半導体記憶装置の回路図である。
【００６２】
【図４】図３に示した記憶装置であるＤＲＡＭの動作波形を示している。
【００６３】
【図５】本発明の半導体記憶装置の他の実施形態を示す断面図である。
【００６４】
【図６】本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００６５】
【図７】本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００６６】
【符号の説明】
１．．．セルアレイ部分
２．．．センスアンプ周辺回路部分
３．．．半導体基板
４．．．拡散層
５．．．ゲート酸化膜
６．．．素子分離酸化膜
７．．．第１層ポリシリコン
８．．．第３層ポリシリコン用コンタクト
９．．．第３層ポリシリコン
１０．．．キャパシタ用酸化膜
１１．．．第４層ポリシリコン
１２．．．第２層ポリシリコン用コンタクト
１３．．．第２層ポリシリコン
１４．．．第１層メタル配線用コンタクト
１５．．．第１層メタル配線および第１層ポリシリコン間コンタクト
１６．．．第１層メタル配線
１７．．．第１層メタル配線および第２層メタル配線間コンタクト
１８．．．第２層メタル配線
１９．．．第２層メタル配線および第３層メタル配線問コンタクト
２０．．．第３層メタル配線
２１．．．層間酸化膜
２５．．．第１層メタル配線より下の素子部分
１０１、／１０１．．．ワード線
１０２、／１０２．．．ダミーワード線
１０３．．．Φｔ線
１０４、１０５．．．ＬＤＱ線
１０６．．．／ＳＡＮ線
１０７．．．ＳＡＰ線
１０８．．．ＶＢＬ線
１０９．．．／ＥＱＬ線
１１０、／１１０．．．セル領域のビット線
１１１、／１１１．．．センスアンプ領域のビット線
１１２、／１１２．．．ＤＱ線
１１３．．．ＣＳＬ線
１１４．．．ＶＳＳ電源線
１１５．．．ＶＤＤ電源線
１１６．．．ＳＡＮＳＴ線
１１７．．．ＳＡＰＳＴ線
１１８．．．ＶＰＬ電源線
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、高速で読みだしおよび書き込みを行う半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置、たとえばＤＲＡＭのセル領域では、基板から見て、ビット線を構成する第２層ポリシリコン層よりも上の配線層はキャパシタを除いて２層メタル配線が用いられ、基板表面により近い第１層メタル配線はワード線の裏打ち用として使用され、最上層である第２層メタル配線は、電源線と、複数のセンスアンプに読み出されたデータのうちどのデータを選択するかを決定するための信号線であるＣＳＬ線、またはセンスアンプに読み出されたデータをセンスアンプ外に転送するデータ線であるＤＱ線等に割り当てていた。
【０００３】
また、従来の半導体記憶装置のうち、ＤＲＡＭには３層メタル配線が用いられているものもあるが、この場合も最上層メタル配線は電源線に割り当てていた。
【０００４】
【発明が解決しようとする課題】
半導体記憶装置のデータのアクセススピードに対する要求はさらに大きくなっている。たとえばＤＲＡＭでは例えば画像情報の読み出しの場合などにおいて、全てのメモリセルを高速に順次読みだし、センスアンプを連続的に動作させる、いわゆるページモード読みだし機能が広く用いられている。記憶装置へのこのような高速アクセスにおいては、前述したＣＳＬ線、ＤＱ線等は高速で繰り返し駆動される結果、その下の第１層メタル配線であるセル選択のワード線等にノイズを与え、非選択のワード線が選択されるというような誤動作を引き起こし、動作を不安定にするという問題点があった。
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルに対して悪影響を及ぼす、ＣＳＬ線またはＤＱ線等の駆動に基づくノイズを低減し、高速アクセスを可能とする半導体記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体記憶は、基板上に配列された複数個のメモリセルと、これらのメモリセルに接続されたビット線およびワード線と、前記ビット線に接続され、前記メモリセルの記憶内容を読みだすセンスアンプと、このセンスアンプにより読みだされたデータを転送するデータ線と、前記センスアンプによる読みだしを制御する制御線と、前記メモリセルおよびセンスアンプに動作電位を供給するための電源線とを備え、前記ビット線およびワード線、前記データ線、制御線および電源線が前記基板上に配列された複数個のメモリセルの上方において多層配線される半導体記憶装置において、前記基板表面を基準として、前記ビット線あるいはワード線を第１層、前記電源線を第２層、前記データ線あるいは制御線を第３層に形成するとともに、前記電源線は、前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために、両者の間に介在配置されていることを特徴とするものである。
【００１３】
また、本発明の半導体記憶装置は、基板上に配列された複数個のメモリセル部と、これらのメモリセルに接続されたビット線およびワード線と、前記ビット線に接続され、前記メモリセルの記憶内容を読みだす複数個のセンスアンプと、これらのセンスアンプにより読みだされたデータのうちいずれかのセンスアンプに読みだされたデータを選択する複数本の制御線と、前記センスアンプにより読みだされたデータを転送するデータ線と、前記基板に対して垂直方向に積層された複数層の低抵抗配線層とを備え、これらの低抵抗配線層のうち上層を前記制御線またはデータ線に割り当て、前記上層に隣接する下層に前記メモリセル部あるいはセンスアンプに所定の電位を供給する電源線を割り当て、さらにその下層に前記ビット線あるいはワード線を割り当てるとともに、前記電源線は、前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために、両者の間に介在配置されていることを特徴とするものである。
【００１６】
【実施例】
以下、本発明の実施形態を図面を用いて詳細に説明する。
【００１７】
図１は、本発明の一実施形態である半導体記憶装置の断面図である。この図は、ＤＲＡＭの実施例を示す断面図であるが、メモリセル部分１およびセンスアンプその他周辺回路部分２から構成されている。半導体基板３上に拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタが形成されている。拡散層４は、トランジスタのソース、ドレインを形成している。セル部分は通常、Ｐ型基板またはＰ型のウェルの中のＮＭＯＳを使用していて、拡散層４は、Ｎ型半導体になっている。拡散層４はトランジスタのソース、ドレインだけでなく、ウェル等の電位を与える濃度の濃い拡散層であることもある。素子分離酸化膜６は、トランジスタ素子を分離している厚い酸化膜である。
【００１８】
ストレージノ一ドである第３層ポリシリコン９、キャパシタ酸化膜１０、プレートである第４層ポリシリコン１１によって、キャパシタを構成している。第３層ポリシリコン９は第３層ポリシリコン用コンタクト８により拡散層４にコンタクトしている。第３層ポリシリコン用コンタクト８は、第２層ポリシリコン１３の配線の間をくぐって第３層ポリシリコン９に接続されている。この図ではキャパシタはスタック型を想定しているが、トレンチ型でも構成できる。
【００１９】
第２層ポリシリコン１３はビット線を構成しており、紙面の左右方向に伸びセンスアンプ部２に接続されている。第２層ポリシリコン１３には、より低抵抗であるＷＳｉ等の材料も用いられる。第２層ポリシリコン１３は基板３面に対して垂直方向に設けられている第２層ポリシリコン用コンタクト１２により、拡散層４に接続されている。
【００２０】
ワード線を構成する第１層ポリシリコン７は紙面に垂直方向に伸びているが、高抵抗のため多くのメモリセルがつながるとワード線を駆動する速度が落ちてしまう。このため、低抵抗材料の第１層メタル配線１６で裏打ちされている。第１層メタル配線１６も紙面に垂直方向に伸びている。第１層メタル配線１６は図示しないがシャント部と呼ばれる部分でワード線を構成する第１層ポリシリコン７とコンタクト１５を介して接続されている。
【００２１】
第２層メタル配線１８は図２に示されるように、基板３に平行な平面内に複数本並列に配列され、それぞれＶｃｃ、Ｖｓｓ、プレート電位ＶＰＬ、ビット線のプリチャージ電位ＶＢＬ等の電源線に使用されている。これらの電源線は、セル部やセンスアンプ部等に電位を供給したり、セル部やセンスアンプ部をまたいで電源電位を供給したりするのに使用している。電源線は、セル動作の間でも変動が少なく、また容量も大きい。図１では、電源線である第２層メタル配線１８は、ビット線１３と同じ方向に伸びているがワード線７と同じ方向に伸びるように配置してもよい。第２層メタル配線１８はセンスアンプやその他周辺回路の部分２では、拡散層４や、第１層ポリシリコン７へ接続されている。すなわち、第２層メタル配線１８から第１層メタル配線１６まではコンタクト１７を通して接続され、第１層メタル配線１６から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を介して接続されている。
【００２２】
第３層メタル配線２０は、センスアンプに読み出したデータのうちどのデータをセンスアンプ外に読み出すかを選択する信号線であるＣＳＬ線、センスアンプに読み出したデータを外部に転送するＤＱ線とに使用されており、図面の左右方向に伸びている。周辺回路部分のセンスアンプ部で、ＣＳＬ線はＣＳＬゲートにＤＱ線はＤＱの拡散層にコンタクトしている。すなわち、第３層メタル配線２０から第２層メタル配線１８まではコンタクト１９で接続されており、第２層メタル配線１８から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００２３】
配線層間絶縁酸化膜２１は上述した各配線層間に介在してそれらを相互に絶縁分離している。また、図１の図面に垂直な方向は図示しないが素子分離酸化膜によって分離された、図１に示された素子あるいは配線層が繰り返し配置されている。
【００２４】
図２は上記本発明の半導体記憶装置を図１の一点鎖線Ｘ−Ｙに沿って切断した断面を示す図である。同図から明らかなように、電源線として用いられる第２層メタル配線１８は基板３の表面に対して平行な面内に並列配置され、ＣＳＬ線あるいはＤＱ線として用いられる第３層メタル配線２０と、ワード線を裏打ちしている第１走メタル配線１６およびそれより下側の層２５、たとえば、ビット線を構成する第２層ポリシリコン、ワード線を構成する第１層ポリシリコン７、１６などの下層配線層あるいはＭＯＳトランジスタやキャパシタンスなどの素子とを分離している。すなわち、電源線として用いられる第２層メタル配線１８は、他の配線に比べて線幅が広く、その厚さも同等かあるいはやや大きく、内部を流れる電流はメモリセルの動作期間においても変動が少ないため、その上層にある信号電流の変化の激しいＣＳＬ線あるいはＤＱ線から発生するノイズに対して、下層の配線や素子をシールドする効果がある。
【００２５】
なお、図２はメモリセル部分１の断面図であるが、センスアンプその他周辺回路部分２も同様な構成になっている。
【００２６】
図３は図１に示した半導体記憶装置の回路図である。図のほぼ中央から左側はセル部１で、右側はセンスアンプ部２である。図中、ＮＳ、ＮＤ、Ｎ１〜Ｎ７はＮＭＯＳトランジスタであり、Ｐ１〜Ｐ３はＰＭＯＳトランジスタである。
【００２７】
セル部１の各メモリセルはセルトランジスタＮＳとセルキャパシタＣＳからなっている。セルトランジスタＮＳは図１の半導体基板３、拡散層４、ゲート酸化膜５、ゲートである第１層ポリシリコン７から構成されている。セルキャパシタＣＳは図１のストレージノ一ドである第３層ポリシリコン９、キャパシタ酸化膜１０、プレートである第４層ポリシリコン１１によって構成されている。トランジスタＮＤは、キャパシタＣＤとともにダミーセルを構成するトランジスタである。これらのトランジスタＮＤ、キャパシタＣＤの構造はセルトランジスタＮＳとセルキャパシタＣＳと同じである。
【００２８】
セル部１の各メモリセルを構成するセルトランジスタＮＳのゲートに接続されるワード線ペア１０１、／１０１は、図１の第１層ポリシリコンが用いられており、前述したように第１層メタル配線１６で裏打ちされている。セル部１の各ダミーセルを構成するトランジスタＮＤのゲートに接続されるダミーワード線ペア１０２、／１０２は、ワード線ペア１０１、／１０１と同じ構造を有している。ビット線ぺア１１０、／１１０は図１の第２層ポリシリコン１３で構成されており、コンタクト１２によってセルトランジスタＮＳおよびダミートランジスタＮＤの拡散層４にされている。
【００２９】
メモリセルあるいはダミーセルを構成するキャパシタＣＳ、ＣＤのプレートノ一ドは図１においては第４層ポリシリコン１１で形成されているが、ここにプレート電位ＶＰＬが配線１２０により与えられている。これはセル部の端部において、第２層メタル配線１８から与えられている。
【００３０】
トランジスタＮ１はΦｔゲートと呼ばれるトランジスタで、Φｔ線１０３をハイ“Ｈ”゛にすることにより、セル部のビット線１１０、／１１０とセンスアンプ部のビット線１１１、／１１１を接続する。Φｔ線１０３もワード線１０１と同様にゲートである第１層ポリシリコン７を第１層メタル配線１６で裏打ちされている。
【００３１】
トランジスタＮ２はＤＱゲートトランジスタで、ＣＳＬ線１１３が、“Ｈ”になるとセンスアンプ部のビット線１１１、／１１１をＬＤＱ線１０４、１０５に接続し、センスアンプのデータをセンスアンプ外部に転送する。
【００３２】
ＬＤＱ線１０４、１０５は、ＤＱ線１１２、／１１２に接続されている。ＣＳＬ線１１３は、図１の第３層メタル配線２０より構成されており、図１において説明したように、コンタクト１９、第２層メタル配線１８、コンタクト１７、第１層メタル配線１６、コンタクト１５を通してＣＳＬゲートである第１層ポリシリコン７に接続されている。また、ＤＱ線１１２、／１１２は、図１の第３層メタル配線２０より構成されており、コンタクト１９、第２層メタル配線１８、コンタクト１７を通してＬＤＱ線１０４、１０５である第１層メタル配線１６に接続される。１０５、１０４である第１層メタル配線１６は、コンタクト１４によりＮ２の拡散層４に接続されている。
【００３３】
トランジスタＮ３、Ｎ４はクロスカップルしたＮＭＯＳトランジスタで、ＮＭＯＳのセンスアンプを構成している。トランジスタＮ３、Ｎ４のドレインノ一ドは互いに他方のトランジスタのゲートと、センスアンプ部のビット線１１１、／１１１に接続されているが、ソースノ一ドはセンスアンプ駆動用の電位を付与するための／ＳＡＮ線１０６に接続されている。／ＳＡＮ線１０６は、第１層メタル配線１６により構成されており、ビット線１１０、／１１０と垂直方向、すなわち、図１の紙面に対して垂直な方向に伸びており、トランジスタＮ３、Ｎ４のソースノ一ドである拡散層４にコンタクト１４を通して接続されている。／ＳＡＮ線１０６には複数個のセンスアンプが接続されているが、ワード線のシャント部に当たる部分では、／ＳＡＮドライバトランジスタＮ７が配置されており、そのドレインは／ＳＡＮ線１０６に接続されている。／ＳＡＮ線１０６は、図１においてはトランジスタＮ７のドレインノ一ドである拡散層４にコンタクト１４を通して接続している。
【００３４】
トランジスタＮ７のゲートにはセンスアンプ駆動用のＳＡＮＳＴ信号を供給するためのＳＡＮＳＴ信号線１１６が接続されている。ＳＡＮＳＴ信号線１１６は、／ＳＡＮ線１０６と同様に第１層メタル配線１６により、ビット線と垂直方向、図１での紙面に対して垂直な方向に伸びている。しかしこれを第２層メタル配線１８によって、ビット線と同方向に配線してもかまわない。ＳＡＮＳＴ信号線１１６を第１層メタル配線１６により、ビット線と垂直方向に配線したときは、ＳＡＮＳＴ信号線１１６はコンタクト１５によりトランジスタＮ７のゲートである第１層ポリシリコン７に接続される。また、ＳＡＮＳＴ信号線１１６を第２層メタル配線１８によって、ビット線と同方向に配線した時は、ＳＡＮＳＴ信号線１１６はコンタクト１７、第１層メタル配線１６、コンタクト１５を介してＮ７のゲートである第１層ポリシリコン７に接続される。トランジスタＮ７のソースノ一ドは、電源の１つであるＶＳＳ線１１４に接続されている。ＶＳＳ線１１４は第２層メタル配線１８により与えられていて、コンタクト１７、第一層メタル配線１６、コンタクト１４を通して、Ｎ７のソースノ一ドの拡散層４に接続されている。
【００３５】
トランジスタＰｌ、Ｐ２はクロスカップルしたＰＭＯＳトランジスタで、ＰＭＯＳのセンスアンプを構成している。トランジスタＰ１とＰ２のドレインノ一ドは互いに他方のトランジスタのゲートと、センスアンプ部のビット線１１１、／１１１とに接続されており、ソースノ一ドはセンスアンプを駆動するためのＳＡＰ線１０７に接続されている。ＳＡＰ線１０７は、第１層メタル配線１６により、ビット線と垂直方向、すなわち、図１では紙面に対して垂直な方向に伸びており、トランジスタＰ１、Ｐ２のソースノ一ドである拡散層４にコンタクト１４を通して接続されている。ＳＡＰ線１０７には複数個のセンスアンプが接続されているが、ワード線のシャン卜部に当たる部分では、ＳＡＰドライバトランジスタＰ３が配置されており、そのドレインはＳＡＰ線１０７に接続されている。ＳＡＰ線１０７は、トランジスタＰ３のドレインノ一ドである拡散層４にコンタクト１４を通して接続されている。トランジスタＰ３のゲートには、センスアンプ駆動用のＳＡＰＳＴ信号を供給するためのＳＡＰＳＴ信号線１１７が接続されている。 ＳＡＰＳＴ信号線１１７は、ＳＡＮＳＴ信号線１１６と同様に第１層メタル配線１６により、ビット線と垂直方向、すなわち、図１においては紙面に対して垂直な方向に伸びるように配線されている。しかし、ＳＡＰＳＴ信号線１１７は、また、第２層メタル配線１８によって、ビット線と同方向に配線してもかまわない。ＳＡＰＳＴ信号線１１７を第１層メタル配線１６により、ビット線と垂直方向に配線したときは、ＳＡＰＳＴ信号線１１７はコンタクト１５によりトランジスタＰ３のゲートである第１層ポリシリコン７に接続される。ＳＡＰＳＴ信号線１１７を第２層メタル配線１８によって、ビット線と同方向に配線した時はコンタクト１５、１７、第１層メタル配線１６およびコンタクト１５を介してトランジスタＰ３のゲートである第１層ポリシリコン７に接続される。トランジスタＰ３のソースノ一ドは、電源の１つであるＶＤＤ線１１５に接続されている。このＶＤＤ線１１５は第２層メタル配線１８により構成されており、図１に示したように、コンタクト１７、第一層メタル配線１６およびコンタクト１４を通して、Ｐ３のソースノ一ドの拡散層４に接続されている。
【００３６】
トランジスタＮ５、Ｎ６はセンスアンプ部のビット線１１１、／１１１をイコライズする回路である。イコライズ信号線／ＥＱＬ１０９が“Ｈ”になるとトランジスタＮ６はビット線１１１を／１１１と接続し、トランジスタＮ５はビット線１１１と／１１１の電位をビット線プリチャージ電位ＶＢＬにする。電位ＶＢＬはＶＢＬ線１０８により与えられるが、このＶＢＬ線１０８は、図１においては、第１層メタル配線１６により構成され、ビット線１１１／１１１に対して垂直に伸びて、トランジスタＮ５のソースノ一ドである拡散層４にコンタクト１４を介して接続されている。このＶＢＬ線１０８はコンタクト１７によって電源線を構成する第２層メタル配線１８に接続されている。
【００３７】
／ＥＱＬ信号線１０９は、図１においては、第１層メタル配線１６により構成され、ビット線１１１／１１１に垂直に伸びて、トランジスタＮ５、Ｎ６のゲートノ一ドにコンタクト１５を介して接続される。この／ＥＱＬ信号線１０９は、また、コンタクト１７によってビットに平行に伸びる第２層メタル配線１８に接続されている。
【００３８】
図４は、図３に示した記憶装置であるＤＲＡＭの動作波形を示している。以下同図に従ってその動作を説明する。
【００３９】
スタンバイ状態では／ＥＱＬ信号線１０９、Φｔ線１０３は“Ｈ”になっており、ビット線１１０、／１１０、１１１、／１１１は、ＶＢＬ線１０８から供給されるビット線プリチャージ電位ＶＢＬになっている。動作状態に入ると、同図（Ａ）に示されるように、先ず始めにイコライズ信号線／ＥＱＬ１０９が、ロウ“Ｌ”になり、同時に、ワード線１０１とダミーワード線１０２が、同図（Ｂ）に示されるように、“Ｈ”になり、セルキャパシタＣＳ、ダミーキャパシタＣＤに蓄えられた電荷が、同図（Ｅ）に示されるように、ビット線１１０、／１１０に読み出される。その後、同図（Ｃ）に示されるように、Φｔ線１０３が“Ｌ”になり、同図（Ｄ）に示されるように、それまで“Ｌ”だったＳＡＮＳＴ信号線１１６、１１８を“Ｈ”に、また、それまで“Ｈ”だったＳＡＰＳＴ信号線１１７、１１９を“Ｌ”にすることにより、／ＳＡＮ線１０６をＶＳＳに、／ＳＡＰ線１０７をＶＤＤにする。この動作で、同図（Ｆ）に示されるように、ビット線１１１、／１１１に読み出された微小振幅を増幅する。その後、同図（Ｇ）に示されるように、選択されたＣＳＬ線１１３を“Ｈ”にすることにより、ビット線１１１、／１１１に読み出された信号をＬＤＱ線１０４、１０５、ＤＱ線１１２、／１１２に転送する。ここまでが、読み出し動作であり、図４の横軸の左半分の部分に示されている。
【００４０】
書き込み動作は、図４の横軸の右半分の部分に示されているように、逆にＤＱ線１１２、／１１２、ＬＤＱ線１０４、１０５からのデータをＣＳＬ線１１３を同図（Ｇ）に示されるように、“Ｈ”にすることにより選択されたセンスアンプに書き込む。センスアンプ内に書き込みが終ると、ＣＳＬ線１１３を“Ｌ”にしてＬＤＱ線１０４、１０５をセンスアンプより切り離し、Φｔ線１０３を同図（Ｃ）に示されるように、“Ｈ”にしてセル内にデータを書き込む。その後書き込まれたセルのワード線１０１を同図（Ｂ）に示されるように、下げる。その後、同図（Ａ）に示されるように、／ＥＱＬ線１０９を“Ｈ”にしてビット線１１０、／１１０をイコライズする。最後にダミーワード線１０２“Ｌ”にして、プリチヤージ電位をダミーセルのキャパシタＣＤに書き込む。
【００４１】
本発明の記憶装置の１つであるＤＲＡＭは以上のような読みだし書き込み動作を行うが、ページモードなどにおいて、連続して何回もデータを読み出し書き込みを行うと、ＣＳＬ線１１３、ＬＤＱ線１０４、１０５、ＤＱ線１１２、／１１２は、電位変動を繰り返すことになる。そうするとこれらの線と結合容量を持つ配線は、ノイズを受けやすくなる。一回にアクセスするデータ量が多くなったり、高速にデータをアクセスする程この傾向は強まる。本発明ではこのような状況に対処するため、ＤＱ線１１２、／１１２、ＣＳＬ線１１３をセル部分では最上の配線層である第３層メタル配線２０を用いて配線し、これらの線と結合容量の多いその下の配線層である第２層メタル配線１８を容量が大きく変動の少ない電源線に用いることにより、それより下層の配線、たとえば、第１層メタル配線２０により配線されるワード線等に対して、ＣＳＬ線１１３、ＤＱ線１１２、／１１２からのノイズの混入を抑えている。
【００４２】
このようにＣＳＬ線、ＤＱ線に第３層メタル配線２０を用い、第２層メタル配線１８を電源線にすることにより、セル動作の時に変動するＣＳＬ線、ＤＱ線のノイズが、変動が少なく容量の大きい電源線である第２層メタル配線１８により、シールドされ第１層メタル配線１６より下に影響を与えなくなる。これにより、高速で安定に動作する半導体記憶装置を提供することが可能となる。メモリーを高速動作するとＣＳＬ線、ＤＱ線の変動量は多くなるので、これによるノイズは無視できなくなるので、上記の効果は絶大なものとなる。
【００４３】
また、ポリシリコン等の配線は、プロセス的に可能になればより低抵抗のメタル配線にかえることもできるので、上記の第ｎ層（ｎ＝１，２，．．．）ポリシリコン、メタル配線等は必ずしもこれらの材料に限定する必要はない。
【００４４】
図５は本発明の半導体記憶装置の他の実施形態を示す断面図である。すなわち、同図は本発明をＥＥＰＲＯＭに適用した実施形態を示す断面図であるである。なお、同図においては図１と同一または類似の構成部分には同一符号を付し、詳細な説明は省略する。
【００４５】
このＥＥＰＲＯＭ半導体装置はメモリセル部分１、センスアンプやロウデコーダ、カラムデコーダその他の周辺回路部分２から構成されている。半導体基板３上には拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタが形成されている。拡散層４は、トランジスタのソース、ドレインを形成している。セル部分は通常、Ｐ型基板またはＰ型のウェルの中のＮＭＯＳを使用していて、拡散層４は、Ｎ型半導体になっている。拡散層４はトランジスタのソース、ドレインだけでなく、ウェル等の電位を与える濃度の濃い拡散層であることもある。素子分離酸化膜６は、トランジスタ素子を分離している厚い酸化膜である。上記拡散層４、ゲート酸化膜５、第１層ポリシリコン７をゲートとするＭＯＳトランジスタはさらに、フローティングゲート２２およびセレクティブゲートであるワード線２３を含んでいる。
【００４６】
第２層ポリシリコン１３はビット線を構成し、紙面の左右方向に伸びセンスアンプ部２に接続されている。第２層ポリシリコン１３の代わりに、より低抵抗であるＷＳｉ等の材料も用いられる。コンタクト１２は第２層ポリシリコン１３と拡散層４間を基板３面に対して垂直方向に接続している。
【００４７】
第１層メタル配線１８は、Ｖｃｃ、Ｖｓｓ、プレート電位ＶＰＬ、ビット線のビット線のプリチャージ電位ＶＢＬ等の電源線に使用している。この電源線は、セル部１やセンスアンプ部２等に電位を供給したり、セル部１やセンスアンプ部２をまたいで電源電位を供給したりするのに使用している。電源線は、セル動作の間でも変動が少なく、また容量も大きい。図５では、電源線である第１層メタル配線１８は、ビット線を構成する第２層ポリシリコン１３と同じ方向に伸びているが、ワード線２３方向に伸びるようにアレンジしてもよい。
【００４８】
第１層メタル配線１８はセンスアンプやその他の周辺回路の部分２では、拡散層４や、第１層ポリシリコン７に接続されている。すなわち、第１層メタル配線１８から拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００４９】
第２層メタル配線２０は、センスアンプに読み出したデータのうちどのデータをセンスアンプ外に読み出すかを選択する信号線ＣＳＬ線、センスアンプに読み出したデータを外部に転送するＤＱ線とに使用されており、図面左右方向に伸びている。ＣＳＬ線は、周辺回路部分２のセンスアンプ部で、ＣＳＬゲートに、また、ＤＱ線も同様にＤＱゲートの拡散層にコンタクトしている。すなわち、第２層メタル配線２０から第１層メタル配線１８まではコンタクト１９で接続されており、第１層メタル配線１８から、拡散層４または第１層ポリシリコン７へはコンタクト１４または、コンタクト１５を通して接続されている。
【００５０】
配線層間絶縁酸化膜２１は上述した各配線層間に介在してそれらを相互に絶縁分離している。また、図５の図面に垂直な方向は図示しないが素子分離酸化膜によって分離された、図５に示された素子あるいは配線層が繰り返し配置されている。
【００５１】
この実施形態においても第１の実施形態の場合と同様に、ポリシリコン等の配線は、プロセス的に可能になればより低抵抗のメタル配線にかえることもできる。
【００５２】
また、上記の実施形態においては、本発明をＤＲＡＭおよびＥＥＰＲＯＭに適用したが、本発明はこれらに限定されることはなく、ＳＲＡＭ等その他のメモリセルの上層にＤＱ線やＣＳＬ線が配線される多層配線構造の半導体記憶装置にも適用可能である。
【００５３】
図６および図７は本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００５４】
図６に示される半導体記憶装置においては、５つの低抵抗配線層２０１〜２０５からなり、中間層２０３に変動の大きいＣＳＬ線やＤＱ線を配置し、その下層２０２と上層２０４に電源線を配置している。最下層２０１、最上層２０５はワード線等他の信号線である。このようにすることにより、中間層２０３は、下層２０２および上層２０４によりシールドされるため、最下層２０１、最上層２０５の受けるノイズは低減される。本発明はこのような構造をいずれかの層で用いていればよく最上層２０５より上層に配線層を設けても本発明の趣旨には逸脱しない。
【００５５】
図７示される半導体記憶装置においては、４つの低抵抗配線層２０１〜２０４からなり、上層２０３および２０４に、変動の大きいＣＳＬ線やＤＱ線を配置し（２０４ａ、 ２０３ａ）さらに、その両隣を電源線（２０４ｂ、２０３ｂ）でシールドすることによりＤＱ線間、ＣＳＬ線間、およびＤＱ線とＣＳＬ線の線間ノイズもシールドしている。また、図６と同じくその下層２０２に電源線を配置してシールドするため、最下層２０１の受けるノイズは低減される。
【００５６】
本発明はこれらの構造をいずれかの層で用いていればよく最上層２０４より上層に配線層を設けても本発明の趣旨には逸脱しない。
【００５７】
【発明の効果】
以上説明したように本発明によれば、メモリセル領域あるいはその周辺領域でで複数層の低抵抗メタル配線を実現し、その最上層メタル配線をセンスアンプに読み出されたデータのうちどのデータを選択するかの信号線であるＣＳＬ線、またはセンスアンプからデータをセンスアンプ外に転送するデータ線ＤＱ線等に割り当て、その下の第２層メタル配線は、動作時に変動の少なく、容量の大きい電源線として使用することで、動作時のＣＳＬ線、ＤＱ線の変動によるノイズをさらにその下のワード線、ビット線あるいはメモリセルに対してシールドしその影響を低減した半導体記憶装置を実現できる。
【００５８】
【図の簡単な説明】
【００５９】
【図１】本発明の一実施形態である半導体記憶装置の断面図である。
【００６０】
【図２】図１の一点鎖線Ｘ−Ｙに沿って切断した断面を示す図である。
【００６１】
【図３】図１に示した半導体記憶装置の回路図である。
【００６２】
【図４】図３に示した記憶装置であるＤＲＡＭの動作波形を示している。
【００６３】
【図５】本発明の半導体記憶装置の他の実施形態を示す断面図である。
【００６４】
【図６】本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００６５】
【図７】本発明のさらに他の実施形態を示す図で、半導体記憶装置のセル部およびセンスアンプ部の断面図であるである。
【００６６】
【符号の説明】
１．．．セルアレイ部分
２．．．センスアンプ周辺回路部分
３．．．半導体基板
４．．．拡散層
５．．．ゲート酸化膜
６．．．素子分離酸化膜
７．．．第１層ポリシリコン
８．．．第３層ポリシリコン用コンタクト
９．．．第３層ポリシリコン
１０．．．キャパシタ用酸化膜
１１．．．第４層ポリシリコン
１２．．．第２層ポリシリコン用コンタクト
１３．．．第２層ポリシリコン
１４．．．第１層メタル配線用コンタクト
１５．．．第１層メタル配線および第１層ポリシリコン間コンタクト
１６．．．第１層メタル配線
１７．．．第１層メタル配線および第２層メタル配線間コンタクト
１８．．．第２層メタル配線
１９．．．第２層メタル配線および第３層メタル配線問コンタクト
２０．．．第３層メタル配線
２１．．．層間酸化膜
２５．．．第１層メタル配線より下の素子部分
１０１、／１０１．．．ワード線
１０２、／１０２．．．ダミーワード線
１０３．．．Φｔ線
１０４、１０５．．．ＬＤＱ線
１０６．．．／ＳＡＮ線
１０７．．．ＳＡＰ線
１０８．．．ＶＢＬ線
１０９．．．／ＥＱＬ線
１１０、／１１０．．．セル領域のビット線
１１１、／１１１．．．センスアンプ領域のビット線
１１２、／１１２．．．ＤＱ線
１１３．．．ＣＳＬ線
１１４．．．ＶＳＳ電源線
１１５．．．ＶＤＤ電源線
１１６．．．ＳＡＮＳＴ線
１１７．．．ＳＡＰＳＴ線
１１８．．．ＶＰＬ電源線
Claims (10)
- 基板上に配列された複数個のメモリセルと、これらのメモリセルに接続されたビット線およびワード線と 、 前記ビット線に接続され 、 前記メモリセルの記憶内容を読みだすセンスアンプと、このセンスアンプにより読みだされたデータを転送するデータ線と、前記センスアンプによる読みだしを制御する制御線と、前記メモリセルおよびセンスアンプに動作電位を供給するための電源線とを備え、前記ビット線およびワード線、前記データ線、制御線および電源線が前記基板上に配列された複数個のメモリセルの上方において多層配線される半導体記憶装置において、前記基板表面を基準として、前記ビット線あるいはワード線を第 １ 層、前記電源線を第 ２ 層、前記データ線あるいは制御線を第 ３ 層に形成するとともに 、 前記電源線は 、 前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために 、 両者の間に介在配置されていることを特徴とする半導体記憶装置。
- 前記電源線は、前記データ線あるいは制御線の直下に配置されていることを特徴とする請求項 １ 記載の半導体記憶装置。
- 前記複数個のメモリセル配列と前記センスアンプとを接続するビット線あるいはワード線は前記電源線の下側に配置されていることを特徴とする請求項 １ または ２ 記載の半導体記憶装置。
- 前記多層配線構造の半導体記憶装置は、前記基板表面から上方に向かって第 １ 層乃至第 ３ 層メタル配線を備え、前記第 １ 層メタル配線は前記ワード線の裏打ち配線として用い、前記第 ２ 層メタル配線は前記電源線として用い、前記第 ３ 層メタル配線は前記データ線あるいは制御線として用いることを特徴とする請求項 ３ 記載の半導体記憶装置。
- 前記多層配線構造の半導体記憶装置は、前記基板表面から上方に向かって第 １ 層乃至第 ４ 層ポリシリコンを備え、前記第 １ 層ポリシリコンは前記ワード線として用い、前記第 ２ 層ポリシリコンは前記ビット線として用い、前記第 ３ 層および第 ４ 層ポリシリコンは前記メモリセルのキャパシタとして用いることを特徴とする請求項 ４ 記載の半導体記憶装置。
- 前記多層配線構造の半導体記憶装置は、前記第 ３ 層ポリシリコン および前記基板上に配列された複数個のメモリセルに含まれるトランジスタの一方の電極問を接続する前記基板表面に対して垂直方向に延長された第 １ のコンタクトと、前記第 ２ 層ポリシリコンおよび前記基板上に配列された複数個のメモリセルに含まれるトランジスタの他方の電極問を接続する前記基板表面に対して垂直方向に延長された第 ２ のコンタクトと、前記第 １ 層メタル配線および前記第 １ 層ポリシリコンを接続する前記基板表面に対して垂直方向に延長された第 ３ のコンタクトとを備えたことを特徴とする請求項５記載の半導体記憶装置。
- 前記電源線は前記基板表面に対して平行に複数本並列配置され、前記基板表面に対して垂直方向に延長された第 ４ のコンタクトにより、前記第 １ 層あるいは第 ３ 層メタル配線と相互に接続されることを特徴とする請求項 ６ 記載の半導体記憶装置。
- 基板上に配列された複数個のメモリセル部と、これらのメモリセルに接続されたビット線およびワード線と 、 前記ビット線に接続され 、 前記メモリセルの記憶内容を読みだす複数個のセンスアンプと、これらのセンスアンプにより読みだされたデータのうちいずれかのセンスアンプに読みだされたデータを選択する複数本の制御線と、前記センスアンプにより読みだされたデータを転送するデータ線と、前記基板に対して垂直方向に積層された複数層の低抵抗配線層とを備え、これらの低抵抗配線層のうち上層を前記制御線またはデータ線に割り当て、前記上層に隣接する下層に前記メモリセル部あるいはセンスアンプに所定の電位を供給する電源線を割り当て 、 さらにその下層に前記ビット線あるいはワード線を割り当てるとともに 、 前記電源線は 、 前記データ線あるいは制御線からのノイズに対して前記ビット線あるいはワード線をシールドするために 、 両者の間に介在配置されていることを特徴とする半導体記憶装置。
- 前記メモリセル部は前記基板表面部に形成されたトランジスタと、前記基板表面上方に積層形成されたキャパシタからなることを特徴とする請求項 ８ 記載の半導体記憶装置。
- 前記電源線に割り当てられた低抵抗配線層よりさらに下層の低抵抗配線層は 、 前記メモリセル部を構成するトランジスタの電極に接続されたワード線あるいはビット線に割り当てられることを特徴とする請求項９記載の半導 体記憶装置。
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