JPH1093048A

JPH1093048A - 半導体記憶装置

Info

Publication number: JPH1093048A
Application number: JP8246474A
Authority: JP
Inventors: Makoto Fukuda; 良福田; Yukito Owaki; 幸人大脇
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 1996-09-18
Publication date: 1998-04-10
Anticipated expiration: 2016-09-18
Also published as: JP3557051B2

Abstract

(57)【要約】【課題】高速動作が可能な半導体記憶装置を提供する
こと。【解決手段】半導体記憶装置は基板上に配列された複
数個のメモリセルと、このメモリセルの記憶内容を読み
だすセンスアンプと、このセンスアンプにより読みださ
れたデータを転送するデータ線と、前記センスアンプに
よる読みだしを制御する制御線と、前記メモリセルおよ
びセンスアンプに動作電位を供給するための電源線とを
備えている。また、前記データ線、制御線および電源線
が前記基板上に配列された複数個のメモリセルの上方に
おいて多層配線されている。そして前記電源線は、前記
基板表面を基準として、前記メモリセルと前記データ線
あるいは制御線との中間の高さ位置に介在配置されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、高速で読みだしおよび書き込みを行う半導
体記憶装置に関するものである。

【０００２】

【従来の技術】従来の半導体記憶装置、たとえばＤＲＡ
Ｍのセル領域では、基板から見て、ビット線を構成する
第２層ポリシリコン層よりも上の配線層はキャパシタを
除いて２層メタル配線が用いられ、基板表面により近い
第１層メタル配線はワード線の裏打ち用として使用さ
れ、最上層である第２層メタル配線は、電源線と、複数
のセンスアンプに読み出されたデータのうちどのデータ
を選択するかを決定するための信号線であるＣＳＬ線、
またはセンスアンプに読み出されたデータをセンスアン
プ外に転送するデータ線であるＤＱ線等に割り当ててい
た。

【０００３】また、従来の半導体記憶装置のうち、ＤＲ
ＡＭには３層メタル配線が用いられているものもある
が、この場合も最上層メタル配線は電源線に割り当てて
いた。

【０００４】

【発明が解決しようとする課題】半導体記憶装置のデー
タのアクセススピードに対する要求はさらに大きくなっ
ている。たとえばＤＲＡＭでは例えば画像情報の読み出
しの場合などにおいて、全てのメモリセルを高速に順次
読みだし、センスアンプを連続的に動作させる、いわゆ
るページモード読みだし機能が広く用いられている。記
憶装置へのこのような高速アクセスにおいては、前述し
たＣＳＬ線、ＤＱ線等は高速で繰り返し駆動される結
果、その下の第１層メタル配線であるセル選択のワード
線等にノイズを与え、非選択のワード線が選択されると
いうような誤動作を引き起こし、動作を不安定にすると
いう問題点があった。

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、メモリセルに対して悪
影響を及ぼす、ＣＳＬ線またはＤＱ線等の駆動に基づく
ノイズを低減し、高速アクセスを可能とする半導体記憶
装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明によれば、基板上
に配列された複数個のメモリセルと、これらのメモリセ
ルの記憶内容を読みだすセンスアンプと、このセンスア
ンプにより読みだされたデータを転送するデータ線と、
前記センスアンプによる読みだしを制御する制御線と、
前記メモリセルおよびセンスアンプに動作電位を供給す
るための電源線とを備え、前記データ線、制御線および
電源線が前記基板上に配列された複数個のメモリセルの
上方において多層配線される半導体記憶装置において、
前記電源線を、前記基板表面を基準として、前記メモリ
セルと前記データ線あるいは制御線との中間の高さ位置
に介在配置したことを特徴とする半導体記憶装置が得ら
れる。

【０００７】また、本発明によれば、前記電源線は、前
記データ線の直下に配置されていることを特徴とする前
記半導体記憶装置が得られる。

【０００８】さらに、本発明によれば、前記複数個のメ
モリセル配列と前記センスアンプとを接続するビット線
およびワード線は前記基板表面を基準として、前記メモ
リセル配列と前記電源線との中間の高さ位置に配置され
ていることを特徴とする前記半導体記憶装置が得られ
る。

【０００９】さらに、本発明によれば、前記多層配線構
造の半導体記憶装置は、前記基板表面から上方に向かっ
て第１層乃至第３層メタル配線を備え、前記第１層メタ
ル配線は前記ワード線の裏打ち配線として用い、前記第
２層メタル配線は前記電源線として用い、前記第３層メ
タル配線は前記データ線あるいは制御線前記ワード線と
して用いることを特徴とする前記半導体記憶装置が得ら
れる。

【００１０】さらに、本発明によれば、前記多層配線構
造の半導体記憶装置は、前記基板表面から上方に向かっ
て第１層乃至第４層ポリシリコンを備え、前記第１層ポ
リシリコンは前記ワード線として用い、前記第２層ポリ
シリコンは前記ビット線として用い、前記第３層および
第４層ポリシリコンは前記メモリセルのキャパシタとし
て用いることを特徴とする前記半導体記憶装置が得られ
る。

【００１１】さらに、本発明によれば、前記多層配線構
造の半導体記憶装置は、前記第３層ポリシリコンおよび
前記基板上に配列された複数個のメモリセルに含まれる
トランジスタの一方の電極間を接続する前記基板表面に
対して垂直方向に延長された第１のコンタクトと、前記
第２層ポリシリコンおよび前記基板上に配列された複数
個のメモリセルに含まれるトランジスタの他方の電極間
を接続する前記基板表面に対して垂直方向に延長された
第２のコンタクトと、前記第１層メタル配線および前記
第１層ポリシリコンを接続する前記基板表面に対して垂
直方向に延長された第３のコンタクトとを備えたことを
特徴とする前記半導体記憶装置が得られる。

【００１２】さらに、本発明によれば、前記電源線は前
記基板表面に対して平行に複数本並列配置され、前記基
板表面に対して垂直方向に延長された第４のコンタクト
により、前記第１層あるいは第３層メタル配線と相互に
接続されることを特徴とする前記半導体記憶装置が得ら
れる。

【００１３】さらに、本発明によれば、基板上に配列さ
れた複数個のメモリセル部と、これらのメモリセルの記
憶内容を読みだす複数個のセンスアンプと、これらのセ
ンスアンプにより読みだされたデータのうちいずれかの
センスアンプに読みだされたデータを選択する複数本の
制御線と、前記センスアンプにより読みだされたデータ
を転送するデータ線と、前記基板に対して垂直方向に積
層された複数層の低抵抗配線層とを備え、これらの低抵
抗配線層のうち上層を前記制御線またはデータ線に割り
当て、前記上層に隣接する下層に前記メモリセル部ある
いはセンスアンプに所定の電位を供給する電源線を割り
当てることを特徴とする半導体記憶装置が得られる。

【００１４】さらに、本発明によれば、前記メモリセル
部は前記基板表面部に形成されたトランジスタと、前記
基板表面上方に多層に積層形成されたキャパシタからな
ることを特徴とする前記半導体記憶装置が得られる。

【００１５】さらに、本発明によれば、前記電源線に割
り当てられた低抵抗配線層よりさらに下層の低抵抗配線
層は、前記メモリセル部を構成するトランジスタの電極
に接続されたワード線あるいはビット線に割り当てられ
ることを特徴とする前記半導体記憶装置が得られる。

【００１６】

【実施例】以下、本発明の実施形態を図面を用いて詳細
に説明する。

【００１７】図１は、本発明の一実施形態である半導体
記憶装置の断面図である。この図は、ＤＲＡＭの実施例
を示す断面図であるが、メモリセル部分１およびセンス
アンプその他周辺回路部分２から構成されている。半導
体基板３上に拡散層４、ゲート酸化膜５、第１層ポリシ
リコン７をゲートとするＭＯＳトランジスタが形成され
ている。拡散層４は、トランジスタのソース、ドレイン
を形成している。セル部分は通常、Ｐ型基板またはＰ型
のウェルの中のＮＭＯＳを使用していて、拡散層４は、
Ｎ型半導体になっている。拡散層４はトランジスタのソ
ース、ドレインだけでなく、ウェル等の電位を与える濃
度の濃い拡散層であることもある。素子分離酸化膜６
は、トランジスタ素子を分離している厚い酸化膜であ
る。

【００１８】ストレージノ一ドである第３層ポリシリコ
ン９、キャパシタ酸化膜１０、プレートである第４層ポ
リシリコン１１によって、キャパシタを構成している。
第３層ポリシリコン９は第３層ポリシリコン用コンタク
ト８により拡散層４にコンタクトしている。第３層ポリ
シリコン用コンタクト８は、第２層ポリシリコン１３の
配線の間をくぐって第３層ポリシリコン９に接続されて
いる。この図ではキャパシタはスタック型を想定してい
るが、トレンチ型でも構成できる。

【００１９】第２層ポリシリコン１３はビット線を構成
しており、紙面の左右方向に伸びセンスアンプ部２に接
続されている。第２層ポリシリコン１３には、より低抵
抗であるＷＳｉ等の材料も用いられる。第２層ポリシリ
コン１３は基板３面に対して垂直方向に設けられている
第２層ポリシリコン用コンタクト１２により、拡散層４
に接続されている。

【００２０】ワード線を構成する第１層ポリシリコン７
は紙面に垂直方向に伸びているが、高抵抗のため多くの
メモリセルがつながるとワード線を駆動する速度が落ち
てしまう。このため、低抵抗材料の第１層メタル配線１
６で裏打ちされている。第１層メタル配線１６も紙面に
垂直方向に伸びている。第１層メタル配線１６は図示し
ないがシャント部と呼ばれる部分でワード線を構成する
第１層ポリシリコン７とコンタクト１５を介して接続さ
れている。

【００２１】第２層メタル配線１８は図２に示されるよ
うに、基板３に平行な平面内に複数本並列に配列され、
それぞれＶｃｃ、Ｖｓｓ、プレート電位ＶＰＬ、ビット
線のプリチャージ電位ＶＢＬ等の電源線に使用されてい
る。これらの電源線は、セル部やセンスアンプ部等に電
位を供給したり、セル部やセンスアンプ部をまたいで電
源電位を供給したりするのに使用している。電源線は、
セル動作の間でも変動が少なく、また容量も大きい。図
１では、電源線である第２層メタル配線１８は、ビット
線１３と同じ方向に伸びているがワード線７と同じ方向
に伸びるように配置してもよい。第２層メタル配線１８
はセンスアンプやその他周辺回路の部分２では、拡散層
４や、第１層ポリシリコン７へ接続されている。すなわ
ち、第２層メタル配線１８から第１層メタル配線１６ま
ではコンタクト１７を通して接続され、第１層メタル配
線１６から、拡散層４または第１層ポリシリコン７へは
コンタクト１４または、コンタクト１５を介して接続さ
れている。

【００２２】第３層メタル配線２０は、センスアンプに
読み出したデータのうちどのデータをセンスアンプ外に
読み出すかを選択する信号線であるＣＳＬ線、センスア
ンプに読み出したデータを外部に転送するＤＱ線とに使
用されており、図面の左右方向に伸びている。周辺回路
部分のセンスアンプ部で、ＣＳＬ線はＣＳＬゲートにＤ
Ｑ線はＤＱの拡散層にコンタクトしている。すなわち、
第３層メタル配線２０から第２層メタル配線１８までは
コンタクト１９で接続されており、第２層メタル配線１
８から、拡散層４または第１層ポリシリコン７へはコン
タクト１４または、コンタクト１５を通して接続されて
いる。

【００２３】配線層間絶縁酸化膜２１は上述した各配線
層間に介在してそれらを相互に絶縁分離している。ま
た、図１の図面に垂直な方向は図示しないが素子分離酸
化膜によって分離された、図１に示された素子あるいは
配線層が繰り返し配置されている。

【００２４】図２は上記本発明の半導体記憶装置を図１
の一点鎖線Ｘ−Ｙに沿って切断した断面を示す図であ
る。同図から明らかなように、電源線として用いられる
第２層メタル配線１８は基板３の表面に対して平行な面
内に並列配置され、ＣＳＬ線あるいはＤＱ線として用い
られる第３層メタル配線２０と、ワード線を裏打ちして
いる第１走メタル配線１６およびそれより下側の層２
５、たとえば、ビット線を構成する第２層ポリシリコ
ン、ワード線を構成する第１層ポリシリコン７、１６な
どの下層配線層あるいはＭＯＳトランジスタやキャパシ
タンスなどの素子とを分離している。すなわち、電源線
として用いられる第２層メタル配線１８は、他の配線に
比べて線幅が広く、その厚さも同等かあるいはやや大き
く、内部を流れる電流はメモリセルの動作期間において
も変動が少ないため、その上層にある信号電流の変化の
激しいＣＳＬ線あるいはＤＱ線から発生するノイズに対
して、下層の配線や素子をシールドする効果がある。

【００２５】なお、図２はメモリセル部分１の断面図で
あるが、センスアンプその他周辺回路部分２も同様な構
成になっている。

【００２６】図３は図１に示した半導体記憶装置の回路
図である。図のほぼ中央から左側はセル部１で、右側は
センスアンプ部２である。図中、ＮＳ、ＮＤ、Ｎ１〜Ｎ
７はＮＭＯＳトランジスタであり、Ｐ１〜Ｐ３はＰＭＯ
Ｓトランジスタである。

【００２７】セル部１の各メモリセルはセルトランジス
タＮＳとセルキャパシタＣＳからなっている。セルトラ
ンジスタＮＳは図１の半導体基板３、拡散層４、ゲート
酸化膜５、ゲートである第１層ポリシリコン７から構成
されている。セルキャパシタＣＳは図１のストレージノ
一ドである第３層ポリシリコン９、キャパシタ酸化膜１
０、プレートである第４層ポリシリコン１１によって構
成されている。トランジスタＮＤは、キャパシタＣＤと
ともにダミーセルを構成するトランジスタである。これ
らのトランジスタＮＤ、キャパシタＣＤの構造はセルト
ランジスタＮＳとセルキャパシタＣＳと同じである。

【００２８】セル部１の各メモリセルを構成するセルト
ランジスタＮＳのゲートに接続されるワード線ペア１０
１、／１０１は、図１の第１層ポリシリコンが用いられ
ており、前述したように第１層メタル配線１６で裏打ち
されている。セル部１の各ダミーセルを構成するトラン
ジスタＮＤのゲートに接続されるダミーワード線ペア１
０２、／１０２は、ワード線ペア１０１、／１０１と同
じ構造を有している。ビット線ぺア１１０、／１１０は
図１の第２層ポリシリコン１３で構成されており、コン
タクト１２によってセルトランジスタＮＳおよびダミー
トランジスタＮＤの拡散層４にされている。

【００２９】メモリセルあるいはダミーセルを構成する
キャパシタＣＳ、ＣＤのプレートノ一ドは図１において
は第４層ポリシリコン１１で形成されているが、ここに
プレート電位ＶＰＬが配線１２０により与えられてい
る。これはセル部の端部において、第２層メタル配線１
８から与えられている。

【００３０】トランジスタＮ１はΦｔゲートと呼ばれる
トランジスタで、Φｔ線１０３をハイ“Ｈ”゛にするこ
とにより、セル部のビット線１１０、／１１０とセンス
アンプ部のビット線１１１、／１１１を接続する。Φｔ
線１０３もワード線１０１と同様にゲートである第１層
ポリシリコン７を第１層メタル配線１６で裏打ちされて
いる。

【００３１】トランジスタＮ２はＤＱゲートトランジス
タで、ＣＳＬ線１１３が、“Ｈ”になるとセンスアンプ
部のビット線１１１、／１１１をＬＤＱ線１０４、１０
５に接続し、センスアンプのデータをセンスアンプ外部
に転送する。

【００３２】ＬＤＱ線１０４、１０５は、ＤＱ線１１
２、／１１２に接続されている。ＣＳＬ線１１３は、図
１の第３層メタル配線２０より構成されており、図１に
おいて説明したように、コンタクト１９、第２層メタル
配線１８、コンタクト１７、第１層メタル配線１６、コ
ンタクト１５を通してＣＳＬゲートである第１層ポリシ
リコン７に接続されている。また、ＤＱ線１１２、／１
１２は、図１の第３層メタル配線２０より構成されてお
り、コンタクト１９、第２層メタル配線１８、コンタク
ト１７を通してＬＤＱ線１０４、１０５である第１層メ
タル配線１６に接続される。１０５、１０４である第１
層メタル配線１６は、コンタクト１４によりＮ２の拡散
層４に接続されている。

【００３３】トランジスタＮ３、Ｎ４はクロスカップル
したＮＭＯＳトランジスタで、ＮＭＯＳのセンスアンプ
を構成している。トランジスタＮ３、Ｎ４のドレインノ
一ドは互いに他方のトランジスタのゲートと、センスア
ンプ部のビット線１１１、／１１１に接続されている
が、ソースノ一ドはセンスアンプ駆動用の電位を付与す
るための／ＳＡＮ線１０６に接続されている。／ＳＡＮ
線１０６は、第１層メタル配線１６により構成されてお
り、ビット線１１０、／１１０と垂直方向、すなわち、
図１の紙面に対して垂直な方向に伸びており、トランジ
スタＮ３、Ｎ４のソースノ一ドである拡散層４にコンタ
クト１４を通して接続されている。／ＳＡＮ線１０６に
は複数個のセンスアンプが接続されているが、ワード線
のシャント部に当たる部分では、／ＳＡＮドライバトラ
ンジスタＮ７が配置されており、そのドレインは／ＳＡ
Ｎ線１０６に接続されている。／ＳＡＮ線１０６は、図
１においてはトランジスタＮ７のドレインノ一ドである
拡散層４にコンタクト１４を通して接続している。

【００３４】トランジスタＮ７のゲートにはセンスアン
プ駆動用のＳＡＮＳＴ信号を供給するためのＳＡＮＳＴ
信号線１１６が接続されている。ＳＡＮＳＴ信号線１１
６は、／ＳＡＮ線１０６と同様に第１層メタル配線１６
により、ビット線と垂直方向、図１での紙面に対して垂
直な方向に伸びている。しかしこれを第２層メタル配線
１８によって、ビット線と同方向に配線してもかまわな
い。ＳＡＮＳＴ信号線１１６を第１層メタル配線１６に
より、ビット線と垂直方向に配線したときは、ＳＡＮＳ
Ｔ信号線１１６はコンタクト１５によりトランジスタＮ
７のゲートである第１層ポリシリコン７に接続される。
また、ＳＡＮＳＴ信号線１１６を第２層メタル配線１８
によって、ビット線と同方向に配線した時は、ＳＡＮＳ
Ｔ信号線１１６はコンタクト１７、第１層メタル配線１
６、コンタクト１５を介してＮ７のゲートである第１層
ポリシリコン７に接続される。トランジスタＮ７のソー
スノ一ドは、電源の１つであるＶＳＳ線１１４に接続さ
れている。ＶＳＳ線１１４は第２層メタル配線１８によ
り与えられていて、コンタクト１７、第一層メタル配線
１６、コンタクト１４を通して、Ｎ７のソースノ一ドの
拡散層４に接続されている。

【００３５】トランジスタＰｌ、Ｐ２はクロスカップル
したＰＭＯＳトランジスタで、ＰＭＯＳのセンスアンプ
を構成している。トランジスタＰ１とＰ２のドレインノ
一ドは互いに他方のトランジスタのゲートと、センスア
ンプ部のビット線１１１、／１１１とに接続されてお
り、ソースノ一ドはセンスアンプを駆動するためのＳＡ
Ｐ線１０７に接続されている。ＳＡＰ線１０７は、第１
層メタル配線１６により、ビット線と垂直方向、すなわ
ち、図１では紙面に対して垂直な方向に伸びており、ト
ランジスタＰ１、Ｐ２のソースノ一ドである拡散層４に
コンタクト１４を通して接続されている。ＳＡＰ線１０
７には複数個のセンスアンプが接続されているが、ワー
ド線のシャン卜部に当たる部分では、ＳＡＰドライバト
ランジスタＰ３が配置されており、そのドレインはＳＡ
Ｐ線１０７に接続されている。ＳＡＰ線１０７は、トラ
ンジスタＰ３のドレインノ一ドである拡散層４にコンタ
クト１４を通して接続されている。トランジスタＰ３の
ゲートには、センスアンプ駆動用のＳＡＰＳＴ信号を供
給するためのＳＡＰＳＴ信号線１１７が接続されてい
る。ＳＡＰＳＴ信号線１１７は、ＳＡＮＳＴ信号線１
１６と同様に第１層メタル配線１６により、ビット線と
垂直方向、すなわち、図１においては紙面に対して垂直
な方向に伸びるように配線されている。しかし、ＳＡＰ
ＳＴ信号線１１７は、また、第２層メタル配線１８によ
って、ビット線と同方向に配線してもかまわない。ＳＡ
ＰＳＴ信号線１１７を第１層メタル配線１６により、ビ
ット線と垂直方向に配線したときは、ＳＡＰＳＴ信号線
１１７はコンタクト１５によりトランジスタＰ３のゲー
トである第１層ポリシリコン７に接続される。ＳＡＰＳ
Ｔ信号線１１７を第２層メタル配線１８によって、ビッ
ト線と同方向に配線した時はコンタクト１５、１７、第
１層メタル配線１６およびコンタクト１５を介してトラ
ンジスタＰ３のゲートである第１層ポリシリコン７に接
続される。トランジスタＰ３のソースノ一ドは、電源の
１つであるＶＤＤ線１１５に接続されている。このＶＤ
Ｄ線１１５は第２層メタル配線１８により構成されてお
り、図１に示したように、コンタクト１７、第一層メタ
ル配線１６およびコンタクト１４を通して、Ｐ３のソー
スノ一ドの拡散層４に接続されている。

【００３６】トランジスタＮ５、Ｎ６はセンスアンプ部
のビット線１１１、／１１１をイコライズする回路であ
る。イコライズ信号線／ＥＱＬ１０９が“Ｈ”になると
トランジスタＮ６はビット線１１１を／１１１と接続
し、トランジスタＮ５はビット線１１１と／１１１の電
位をビット線プリチャージ電位ＶＢＬにする。電位ＶＢ
ＬはＶＢＬ線１０８により与えられるが、このＶＢＬ線
１０８は、図１においては、第１層メタル配線１６によ
り構成され、ビット線１１１／１１１に対して垂直に伸
びて、トランジスタＮ５のソースノ一ドである拡散層４
にコンタクト１４を介して接続されている。このＶＢＬ
線１０８はコンタクト１７によって電源線を構成する第
２層メタル配線１８に接続されている。

【００３７】／ＥＱＬ信号線１０９は、図１において
は、第１層メタル配線１６により構成され、ビット線１
１１／１１１に垂直に伸びて、トランジスタＮ５、Ｎ６
のゲートノ一ドにコンタクト１５を介して接続される。
この／ＥＱＬ信号線１０９は、また、コンタクト１７に
よってビットに平行に伸びる第２層メタル配線１８に接
続されている。

【００３８】図４は、図３に示した記憶装置であるＤＲ
ＡＭの動作波形を示している。以下同図に従ってその動
作を説明する。

【００３９】スタンバイ状態では／ＥＱＬ信号線１０
９、Φｔ線１０３は“Ｈ”になっており、ビット線１１
０、／１１０、１１１、／１１１は、ＶＢＬ線１０８か
ら供給されるビット線プリチャージ電位ＶＢＬになって
いる。動作状態に入ると、同図（Ａ）に示されるよう
に、先ず始めにイコライズ信号線／ＥＱＬ１０９が、ロ
ウ“Ｌ”になり、同時に、ワード線１０１とダミーワー
ド線１０２が、同図（Ｂ）に示されるように、“Ｈ”に
なり、セルキャパシタＣＳ、ダミーキャパシタＣＤに蓄
えられた電荷が、同図（Ｅ）に示されるように、ビット
線１１０、／１１０に読み出される。その後、同図
（Ｃ）に示されるように、Φｔ線１０３が“Ｌ”にな
り、同図（Ｄ）に示されるように、それまで“Ｌ”だっ
たＳＡＮＳＴ信号線１１６、１１８を“Ｈ”に、また、
それまで“Ｈ”だったＳＡＰＳＴ信号線１１７、１１９
を“Ｌ”にすることにより、／ＳＡＮ線１０６をＶＳＳ
に、／ＳＡＰ線１０７をＶＤＤにする。この動作で、同
図（Ｆ）に示されるように、ビット線１１１、／１１１
に読み出された微小振幅を増幅する。その後、同図
（Ｇ）に示されるように、選択されたＣＳＬ線１１３を
“Ｈ”にすることにより、ビット線１１１、／１１１に
読み出された信号をＬＤＱ線１０４、１０５、ＤＱ線１
１２、／１１２に転送する。ここまでが、読み出し動作
であり、図４の横軸の左半分の部分に示されている。

【００４０】書き込み動作は、図４の横軸の右半分の部
分に示されているように、逆にＤＱ線１１２、／１１
２、ＬＤＱ線１０４、１０５からのデータをＣＳＬ線１
１３を同図（Ｇ）に示されるように、“Ｈ”にすること
により選択されたセンスアンプに書き込む。センスアン
プ内に書き込みが終ると、ＣＳＬ線１１３を“Ｌ”にし
てＬＤＱ線１０４、１０５をセンスアンプより切り離
し、Φｔ線１０３を同図（Ｃ）に示されるように、
“Ｈ”にしてセル内にデータを書き込む。その後書き込
まれたセルのワード線１０１を同図（Ｂ）に示されるよ
うに、下げる。その後、同図（Ａ）に示されるように、
／ＥＱＬ線１０９を“Ｈ”にしてビット線１１０、／１
１０をイコライズする。最後にダミーワード線１０２
“Ｌ”にして、プリチヤージ電位をダミーセルのキャパ
シタＣＤに書き込む。

【００４１】本発明の記憶装置の１つであるＤＲＡＭは
以上のような読みだし書き込み動作を行うが、ページモ
ードなどにおいて、連続して何回もデータを読み出し書
き込みを行うと、ＣＳＬ線１１３、ＬＤＱ線１０４、１
０５、ＤＱ線１１２、／１１２は、電位変動を繰り返す
ことになる。そうするとこれらの線と結合容量を持つ配
線は、ノイズを受けやすくなる。一回にアクセスするデ
ータ量が多くなったり、高速にデータをアクセスする程
この傾向は強まる。本発明ではこのような状況に対処す
るため、ＤＱ線１１２、／１１２、ＣＳＬ線１１３をセ
ル部分では最上の配線層である第３層メタル配線２０を
用いて配線し、これらの線と結合容量の多いその下の配
線層である第２層メタル配線１８を容量が大きく変動の
少ない電源線に用いることにより、それより下層の配
線、たとえば、第１層メタル配線２０により配線される
ワード線等に対して、ＣＳＬ線１１３、ＤＱ線１１２、
／１１２からのノイズの混入を抑えている。

【００４２】このようにＣＳＬ線、ＤＱ線に第３層メタ
ル配線２０を用い、第２層メタル配線１８を電源線にす
ることにより、セル動作の時に変動するＣＳＬ線、ＤＱ
線のノイズが、変動が少なく容量の大きい電源線である
第２層メタル配線１８により、シールドされ第１層メタ
ル配線１６より下に影響を与えなくなる。これにより、
高速で安定に動作する半導体記憶装置を提供することが
可能となる。メモリーを高速動作するとＣＳＬ線、ＤＱ
線の変動量は多くなるので、これによるノイズは無視で
きなくなるので、上記の効果は絶大なものとなる。

【００４３】また、ポリシリコン等の配線は、プロセス
的に可能になればより低抵抗のメタル配線にかえること
もできるので、上記の第ｎ層（ｎ＝１，２，．．．）ポ
リシリコン、メタル配線等は必ずしもこれらの材料に限
定する必要はない。

【００４４】図５は本発明の半導体記憶装置の他の実施
形態を示す断面図である。すなわち、同図は本発明をＥ
ＥＰＲＯＭに適用した実施形態を示す断面図であるであ
る。なお、同図においては図１と同一または類似の構成
部分には同一符号を付し、詳細な説明は省略する。

【００４５】このＥＥＰＲＯＭ半導体装置はメモリセル
部分１、センスアンプやロウデコーダ、カラムデコーダ
その他の周辺回路部分２から構成されている。半導体基
板３上には拡散層４、ゲート酸化膜５、第１層ポリシリ
コン７をゲートとするＭＯＳトランジスタが形成されて
いる。拡散層４は、トランジスタのソース、ドレインを
形成している。セル部分は通常、Ｐ型基板またはＰ型の
ウェルの中のＮＭＯＳを使用していて、拡散層４は、Ｎ
型半導体になっている。拡散層４はトランジスタのソー
ス、ドレインだけでなく、ウェル等の電位を与える濃度
の濃い拡散層であることもある。素子分離酸化膜６は、
トランジスタ素子を分離している厚い酸化膜である。上
記拡散層４、ゲート酸化膜５、第１層ポリシリコン７を
ゲートとするＭＯＳトランジスタはさらに、フローティ
ングゲート２２およびセレクティブゲートであるワード
線２３を含んでいる。

【００４６】第２層ポリシリコン１３はビット線を構成
し、紙面の左右方向に伸びセンスアンプ部２に接続され
ている。第２層ポリシリコン１３の代わりに、より低抵
抗であるＷＳｉ等の材料も用いられる。コンタクト１２
は第２層ポリシリコン１３と拡散層４間を基板３面に対
して垂直方向に接続している。

【００４７】第１層メタル配線１８は、Ｖｃｃ、Ｖｓ
ｓ、プレート電位ＶＰＬ、ビット線のビット線のプリチ
ャージ電位ＶＢＬ等の電源線に使用している。この電源
線は、セル部１やセンスアンプ部２等に電位を供給した
り、セル部１やセンスアンプ部２をまたいで電源電位を
供給したりするのに使用している。電源線は、セル動作
の間でも変動が少なく、また容量も大きい。図５では、
電源線である第１層メタル配線１８は、ビット線を構成
する第２層ポリシリコン１３と同じ方向に伸びている
が、ワード線２３方向に伸びるようにアレンジしてもよ
い。

【００４８】第１層メタル配線１８はセンスアンプやそ
の他の周辺回路の部分２では、拡散層４や、第１層ポリ
シリコン７に接続されている。すなわち、第１層メタル
配線１８から拡散層４または第１層ポリシリコン７へは
コンタクト１４または、コンタクト１５を通して接続さ
れている。

【００４９】第２層メタル配線２０は、センスアンプに
読み出したデータのうちどのデータをセンスアンプ外に
読み出すかを選択する信号線ＣＳＬ線、センスアンプに
読み出したデータを外部に転送するＤＱ線とに使用され
ており、図面左右方向に伸びている。ＣＳＬ線は、周辺
回路部分２のセンスアンプ部で、ＣＳＬゲートに、ま
た、ＤＱ線も同様にＤＱゲートの拡散層にコンタクトし
ている。すなわち、第２層メタル配線２０から第１層メ
タル配線１８まではコンタクト１９で接続されており、
第１層メタル配線１８から、拡散層４または第１層ポリ
シリコン７へはコンタクト１４または、コンタクト１５
を通して接続されている。

【００５０】配線層間絶縁酸化膜２１は上述した各配線
層間に介在してそれらを相互に絶縁分離している。ま
た、図５の図面に垂直な方向は図示しないが素子分離酸
化膜によって分離された、図５に示された素子あるいは
配線層が繰り返し配置されている。

【００５１】この実施形態においても第１の実施形態の
場合と同様に、ポリシリコン等の配線は、プロセス的に
可能になればより低抵抗のメタル配線にかえることもで
きる。

【００５２】また、上記の実施形態においては、本発明
をＤＲＡＭおよびＥＥＰＲＯＭに適用したが、本発明は
これらに限定されることはなく、ＳＲＡＭ等その他のメ
モリセルの上層にＤＱ線やＣＳＬ線が配線される多層配
線構造の半導体記憶装置にも適用可能である。

【００５３】図６および図７は本発明のさらに他の実施
形態を示す図で、半導体記憶装置のセル部およびセンス
アンプ部の断面図であるである。

【００５４】図６に示される半導体記憶装置において
は、５つの低抵抗配線層２０１〜２０５からなり、中間
層２０３に変動の大きいＣＳＬ線やＤＱ線を配置し、そ
の下層２０２と上層２０４に電源線を配置している。最
下層２０１、最上層２０５はワード線等他の信号線であ
る。このようにすることにより、中間層２０３は、下層
２０２および上層２０４によりシールドされるため、最
下層２０１、最上層２０５の受けるノイズは低減され
る。本発明はこのような構造をいずれかの層で用いてい
ればよく最上層２０５より上層に配線層を設けても本発
明の趣旨には逸脱しない。

【００５５】図７示される半導体記憶装置においては、
４つの低抵抗配線層２０１〜２０４からなり、上層２０
３および２０４に、変動の大きいＣＳＬ線やＤＱ線を配
置し（２０４ａ、２０３ａ）さらに、その両隣を電源線
（２０４ｂ、２０３ｂ）でシールドすることによりＤＱ
線間、ＣＳＬ線間、およびＤＱ線とＣＳＬ線の線間ノイ
ズもシールドしている。また、図６と同じくその下層２
０２に電源線を配置してシールドするため、最下層２０
１の受けるノイズは低減される。

【００５６】本発明はこれらの構造をいずれかの層で用
いていればよく最上層２０４より上層に配線層を設けて
も本発明の趣旨には逸脱しない。

【００５７】

【発明の効果】以上説明したように本発明によれば、メ
モリセル領域あるいはその周辺領域でで複数層の低抵抗
メタル配線を実現し、その最上層メタル配線をセンスア
ンプに読み出されたデータのうちどのデータを選択する
かの信号線であるＣＳＬ線、またはセンスアンプからデ
ータをセンスアンプ外に転送するデータ線ＤＱ線等に割
り当て、その下の第２層メタル配線は、動作時に変動の
少なく、容量の大きい電源線として使用することで、動
作時のＣＳＬ線、ＤＱ線の変動によるノイズをさらにそ
の下のワード線、ビット線あるいはメモリセルに対して
シールドしその影響を低減した半導体記憶装置を実現で
きる。

【００５８】

【図面の簡単な説明】

【００５９】

【図１】本発明の一実施形態である半導体記憶装置の断
面図である。

【００６０】

【図２】図１の一点鎖線Ｘ−Ｙに沿って切断した断面を
示す図である。

【００６１】

【図３】図１に示した半導体記憶装置の回路図である。

【００６２】

【図４】図３に示した記憶装置であるＤＲＡＭの動作波
形を示している。

【００６３】

【図５】本発明の半導体記憶装置の他の実施形態を示す
断面図である。

【００６４】

【図６】本発明のさらに他の実施形態を示す図で、半導
体記憶装置のセル部およびセンスアンプ部の断面図であ
るである。

【００６５】

【図７】本発明のさらに他の実施形態を示す図で、半導
体記憶装置のセル部およびセンスアンプ部の断面図であ
るである。

【００６６】

【符号の説明】

１．．．セルアレイ部分２．．．センスアンプ周辺回路部分３．．．半導体基板４．．．拡散層５．．．ゲート酸化膜６．．．素子分離酸化膜７．．．第１層ポリシリコン８．．．第３層ポリシリコン用コンタクト９．．．第３層ポリシリコン１０．．．キャパシタ用酸化膜１１．．．第４層ポリシリコン１２．．．第２層ポリシリコン用コンタクト１３．．．第２層ポリシリコン１４．．．第１層メタル配線用コンタクト１５．．．第１層メタル配線および第１層ポリシリコン
間コンタクト１６．．．第１層メタル配線１７．．．第１層メタル配線および第２層メタル配線間
コンタクト１８．．．第２層メタル配線１９．．．第２層メタル配線および第３層メタル配線問
コンタクト２０．．．第３層メタル配線２１．．．層間酸化膜２５．．．第１層メタル配線より下の素子部分１０１、／１０１．．．ワード線１０２、／１０２．．．ダミーワード線１０３．．．Φｔ線１０４、１０５．．．ＬＤＱ線１０６．．．／ＳＡＮ線１０７．．．ＳＡＰ線１０８．．．ＶＢＬ線１０９．．．／ＥＱＬ線１１０、／１１０．．．セル領域のビット線１１１、／１１１．．．センスアンプ領域のビット線１１２、／１１２．．．ＤＱ線１１３．．．ＣＳＬ線１１４．．．ＶＳＳ電源線１１５．．．ＶＤＤ電源線１１６．．．ＳＡＮＳＴ線１１７．．．ＳＡＰＳＴ線１１８．．．ＶＰＬ電源線

Claims

【特許請求の範囲】

【請求項１】基板上に配列された複数個のメモリセル
と、これらのメモリセルの記憶内容を読みだすセンスア
ンプと、このセンスアンプにより読みだされたデータを
転送するデータ線と、前記センスアンプによる読みだし
を制御する制御線と、前記メモリセルおよびセンスアン
プに動作電位を供給するための電源線とを備え、前記デ
ータ線、制御線および電源線が前記基板上に配列された
複数個のメモリセルの上方において多層配線される半導
体記憶装置において、前記電源線を、前記基板表面を基
準として、前記メモリセルと前記データ線あるいは制御
線との中間の高さ位置に介在配置したことを特徴とする
半導体記憶装置。
【請求項２】前記電源線は、前記データ線の直下に配
置されていることを特徴とする請求項１記載の半導体記
憶装置。
【請求項３】前記複数個のメモリセル配列と前記セン
スアンプとを接続するビット線およびワード線は前記基
板表面を基準として、前記メモリセル配列と前記電源線
との中間の高さ位置に配置されていることを特徴とする
請求項１または２記載の半導体記憶装置。
【請求項４】前記多層配線構造の半導体記憶装置は、
前記基板表面から上方に向かって第１層乃至第３層メタ
ル配線を備え、前記第１層メタル配線は前記ワード線の
裏打ち配線として用い、前記第２層メタル配線は前記電
源線として用い、前記第３層メタル配線は前記データ線
あるいは制御線前記ワード線として用いることを特徴と
する請求項３記載の半導体記憶装置。
【請求項５】前記多層配線構造の半導体記憶装置は、
前記基板表面から上方に向かって第１層乃至第４層ポリ
シリコンを備え、前記第１層ポリシリコンは前記ワード
線として用い、前記第２層ポリシリコンは前記ビット線
として用い、前記第３層および第４層ポリシリコンは前
記メモリセルのキャパシタとして用いることを特徴とす
る請求項４記載の半導体記憶装置。
【請求項６】前記多層配線構造の半導体記憶装置は、
前記第３層ポリシリコンおよび前記基板上に配列された
複数個のメモリセルに含まれるトランジスタの一方の電
極間を接続する前記基板表面に対して垂直方向に延長さ
れた第１のコンタクトと、前記第２層ポリシリコンおよ
び前記基板上に配列された複数個のメモリセルに含まれ
るトランジスタの他方の電極間を接続する前記基板表面
に対して垂直方向に延長された第２のコンタクトと、前
記第１層メタル配線および前記第１層ポリシリコンを接
続する前記基板表面に対して垂直方向に延長された第３
のコンタクトとを備えたことを特徴とする請求項４記載
の半導体記憶装置。
【請求項７】前記電源線は前記基板表面に対して平行
に複数本並列配置され、前記基板表面に対して垂直方向
に延長された第４のコンタクトにより、前記第１層ある
いは第３層メタル配線と相互に接続されることを特徴と
する請求項６記載の半導体記憶装置。
【請求項８】基板上に配列された複数個のメモリセル
部と、これらのメモリセルの記憶内容を読みだす複数個
のセンスアンプと、これらのセンスアンプにより読みだ
されたデータのうちいずれかのセンスアンプに読みださ
れたデータを選択する複数本の制御線と、前記センスア
ンプにより読みだされたデータを転送するデータ線と、
前記基板に対して垂直方向に積層された複数層の低抵抗
配線層とを備え、これらの低抵抗配線層のうち上層を前
記制御線またはデータ線に割り当て、前記上層に隣接す
る下層に前記メモリセル部あるいはセンスアンプに所定
の電位を供給する電源線を割り当てることを特徴とする
半導体記憶装置。
【請求項９】前記メモリセル部は前記基板表面部に形
成されたトランジスタと、前記基板表面上方に多層に積
層形成されたキャパシタからなることを特徴とする請求
項８記載の半導体記憶装置。
【請求項１０】前記電源線に割り当てられた低抵抗配
線層よりさらに下層の低抵抗配線層は、前記メモリセル
部を構成するトランジスタの電極に接続されたワード線
あるいはビット線に割り当てられることを特徴とする請
求項９記載の半導体記憶装置。