JP2848627B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2848627B2 JP2848627B2 JP1169556A JP16955689A JP2848627B2 JP 2848627 B2 JP2848627 B2 JP 2848627B2 JP 1169556 A JP1169556 A JP 1169556A JP 16955689 A JP16955689 A JP 16955689A JP 2848627 B2 JP2848627 B2 JP 2848627B2
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- Japan
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- bit line
- mos transistor
- select gate
- memory device
- semiconductor memory
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特に共有センスアンプ方式のDRAMのビット線上の
選択ゲート部の改良に関する。
係り、特に共有センスアンプ方式のDRAMのビット線上の
選択ゲート部の改良に関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造を持つ
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より、著しい高集積化が進んでいる。DRAMのメモリセル
アレイのデータは、ビット線対を通して読出し、書き込
みがなされる。現在、16MビットDRAMの開発が各社で行
われているが、ここまで高集積化されるとメモリセル寸
法やビット線対の線幅および間隔は極めて小さいものと
なる。
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より、著しい高集積化が進んでいる。DRAMのメモリセル
アレイのデータは、ビット線対を通して読出し、書き込
みがなされる。現在、16MビットDRAMの開発が各社で行
われているが、ここまで高集積化されるとメモリセル寸
法やビット線対の線幅および間隔は極めて小さいものと
なる。
DRAMの高集積化技術の一つとして、従来より、複数の
メモリセルアレイブロックでビット線センスアンプを共
有する所謂共有センスアンプ方式が知られている。この
方式では、ビット線センスアンプを共有するために、ビ
ット線センスアンプとメモリセルアレイブロック間の接
続を切替えるために選択ゲートMOSトランジスタが設け
られる。
メモリセルアレイブロックでビット線センスアンプを共
有する所謂共有センスアンプ方式が知られている。この
方式では、ビット線センスアンプを共有するために、ビ
ット線センスアンプとメモリセルアレイブロック間の接
続を切替えるために選択ゲートMOSトランジスタが設け
られる。
第５図は、その様な従来のDRAMの要部構成に示す。一
つのビット線センスアンプSAに対して、二つのメモリセ
ルアレイブロックMA1,MA2が選択ゲートMOSトランジスタ
により切替え接続されるようになっている。
つのビット線センスアンプSAに対して、二つのメモリセ
ルアレイブロックMA1,MA2が選択ゲートMOSトランジスタ
により切替え接続されるようになっている。
第６図は、第５図の更に要部の具体的構成を示したも
のである。一対のビット線BL,▲▼に対して、MOSト
ランジスタQ31,Q32からなるビット線センスアンプSAが
設けられ、これらのビット線対BL,▲▼にそれぞれ
選択ゲートMOSトランジスタQ11,Q12が設けられる。図で
は、これらのビット線対BL,▲▼を等電位にプリチ
ャージするための、MOSトランジスタQ21〜Q23からなる
イコライズ回路EQを示してある。
のである。一対のビット線BL,▲▼に対して、MOSト
ランジスタQ31,Q32からなるビット線センスアンプSAが
設けられ、これらのビット線対BL,▲▼にそれぞれ
選択ゲートMOSトランジスタQ11,Q12が設けられる。図で
は、これらのビット線対BL,▲▼を等電位にプリチ
ャージするための、MOSトランジスタQ21〜Q23からなる
イコライズ回路EQを示してある。
第７図は、第６図に示される回路部のレイアウト例で
ある。選択ゲートMOSトランジスタQ11,Q12は、図示のよ
うにビット線と直交する方向に並べて配置されている。
ある。選択ゲートMOSトランジスタQ11,Q12は、図示のよ
うにビット線と直交する方向に並べて配置されている。
ところがこの様な従来のレイアウトでは、ビット線幅
および間隔が微細になると、それに伴って選択ゲートMO
SトランジスタQQ11,Q12のゲート幅が小さくなる。選択
ゲートMOSトランジスタQ11,Q12は、データの読出し，書
き込みを高速で行うためにはある程度以上の電流駆動能
力が必要である。第７図のような従来のレイアウトで
は、前述のようにビット線幅および間隔が微小になる
と、選択ゲートMOSトランジスタQ11,Q12のゲート幅を十
分確保することが困難になり、これによりDRAMの高速動
作が妨げられる。
および間隔が微細になると、それに伴って選択ゲートMO
SトランジスタQQ11,Q12のゲート幅が小さくなる。選択
ゲートMOSトランジスタQ11,Q12は、データの読出し，書
き込みを高速で行うためにはある程度以上の電流駆動能
力が必要である。第７図のような従来のレイアウトで
は、前述のようにビット線幅および間隔が微小になる
と、選択ゲートMOSトランジスタQ11,Q12のゲート幅を十
分確保することが困難になり、これによりDRAMの高速動
作が妨げられる。
ちなみに第８図は、選択ゲートMOSトランジスタのゲ
ート幅に対するデータ書き込み時間の変化を示した図で
ある。ここで縦軸の書き込み時間は、メモリセルに逆デ
ータの書込みを行った時にビット線対が反転するまでの
時間で表している。図から明らかなように、選択ゲート
MOSトランジスタのゲート幅が１μｍ以下になると急激
に書込み時間が増加している。
ート幅に対するデータ書き込み時間の変化を示した図で
ある。ここで縦軸の書き込み時間は、メモリセルに逆デ
ータの書込みを行った時にビット線対が反転するまでの
時間で表している。図から明らかなように、選択ゲート
MOSトランジスタのゲート幅が１μｍ以下になると急激
に書込み時間が増加している。
（発明が解決しようとする課題） 以上のように従来の共有センスアンプ方式のDRAMにお
いては、ビット線幅および間隔が微細化された時に、選
択ゲートMOSトランジスタのゲート幅を十分確保するこ
とが困難になり、高速性能を得ることができなくなると
いう問題があった。
いては、ビット線幅および間隔が微細化された時に、選
択ゲートMOSトランジスタのゲート幅を十分確保するこ
とが困難になり、高速性能を得ることができなくなると
いう問題があった。
本発明は、この様の問題を解決した共有センスアンプ
方式のDRAMを提供することを目的とする。
方式のDRAMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、共有センスアンプ方式のDRAMにおいて、一
つのビット線センスアンプと一つのメモリセルアレイブ
ロック間の一対のビット線に着目したときに、これらに
設けられる一対の選択ゲートMOSトランジスタがビット
線方向に並べてレイアウトされていることを特徴とす
る。
つのビット線センスアンプと一つのメモリセルアレイブ
ロック間の一対のビット線に着目したときに、これらに
設けられる一対の選択ゲートMOSトランジスタがビット
線方向に並べてレイアウトされていることを特徴とす
る。
（作用） 本発明によれば、選択ゲートMOSトランジスタを、ビ
ット線に直交する方向にみたときに、ビット線レイアウ
トのピッチより緩いピッチでレイアウトすることがで
き、したがってそのゲート幅を大きく確保することがで
きる。これにより、ビット線ピッチが微細化された場合
にも高速のデータ書込み，読出し動作が可能になる。
ット線に直交する方向にみたときに、ビット線レイアウ
トのピッチより緩いピッチでレイアウトすることがで
き、したがってそのゲート幅を大きく確保することがで
きる。これにより、ビット線ピッチが微細化された場合
にも高速のデータ書込み，読出し動作が可能になる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のDRAMの要部構成を等価回路で示
し、第２図はその具体的なレイアウトを示す。図では、
MOSトランジスタQ31,Q32からなるビット線センスアンプ
SAとこれに接続される一対のビット線BL,▲▼、こ
れらのビット線対BL,▲▼に設けられるMOSトランジ
スタQ21〜Q23からなるイコライズ回路、および選択ゲー
トMOSトランジスタQ11,Q12を示している。第２図に示さ
れるように、ソース，ドレイン拡散層11,12およびゲー
ト電極13により構成される選択ゲートMOSトランジスタQ
11が一方のビット線BLに挿入され、他方のビット線▲
▼にソース，ドレイン拡散層21,22およびゲート電極2
3により構成される選択ゲートMOSトランジスタQ12が挿
入されている。これらの選択ゲートMOSトランジスタQ1
1,Q12は、第２図から明らかなように、ビット線方向に
並んで、かつ２本のビット線に跨がるゲート幅をもって
形成されている。ここで示すMOSトランジスタは全てｎ
チャネルである。
し、第２図はその具体的なレイアウトを示す。図では、
MOSトランジスタQ31,Q32からなるビット線センスアンプ
SAとこれに接続される一対のビット線BL,▲▼、こ
れらのビット線対BL,▲▼に設けられるMOSトランジ
スタQ21〜Q23からなるイコライズ回路、および選択ゲー
トMOSトランジスタQ11,Q12を示している。第２図に示さ
れるように、ソース，ドレイン拡散層11,12およびゲー
ト電極13により構成される選択ゲートMOSトランジスタQ
11が一方のビット線BLに挿入され、他方のビット線▲
▼にソース，ドレイン拡散層21,22およびゲート電極2
3により構成される選択ゲートMOSトランジスタQ12が挿
入されている。これらの選択ゲートMOSトランジスタQ1
1,Q12は、第２図から明らかなように、ビット線方向に
並んで、かつ２本のビット線に跨がるゲート幅をもって
形成されている。ここで示すMOSトランジスタは全てｎ
チャネルである。
この実施例によれば、従来例と比較して、ビット線ピ
ッチを同じとした場合に選択ゲートMOSトランジスタの
ゲート幅を略２倍にすることができる。逆にゲート幅を
従来と同じとした場合には、ビット線ピッチを更に小さ
いものとすることができる。したがって共有センスアン
プ方式のDRAMを、高速性能を損うことなく、高集積化す
ることが可能になる。
ッチを同じとした場合に選択ゲートMOSトランジスタの
ゲート幅を略２倍にすることができる。逆にゲート幅を
従来と同じとした場合には、ビット線ピッチを更に小さ
いものとすることができる。したがって共有センスアン
プ方式のDRAMを、高速性能を損うことなく、高集積化す
ることが可能になる。
第３図は、他の実施例のDRAMの要部構成を等価回路的
に示す。第１図では、一対のビット線BL,▲▼につ
いてのみ着目して示しているが、この実施例では、２組
のビット線対BL1,▲▼、BL2,▲▼に接続さ
れる４個の選択ゲートMOSトランジスタQ11〜Q14につい
てのレイアウト例を示している。すなわち４個の選択ゲ
ートMOSトランジスタQ11〜Q14が、ビット線方向に並ん
でレイアウトされる。
に示す。第１図では、一対のビット線BL,▲▼につ
いてのみ着目して示しているが、この実施例では、２組
のビット線対BL1,▲▼、BL2,▲▼に接続さ
れる４個の選択ゲートMOSトランジスタQ11〜Q14につい
てのレイアウト例を示している。すなわち４個の選択ゲ
ートMOSトランジスタQ11〜Q14が、ビット線方向に並ん
でレイアウトされる。
具体的なレイアウト図は示さないがこの実施例によれ
ば、一つの選択ゲートを４本のビット線に跨がるゲート
幅をもって配置することが可能である。したがって十分
に大きいゲート幅を持つ選択ゲートMOSトランジスタを
得ることができる。
ば、一つの選択ゲートを４本のビット線に跨がるゲート
幅をもって配置することが可能である。したがって十分
に大きいゲート幅を持つ選択ゲートMOSトランジスタを
得ることができる。
第４図は更に他の実施例のDRAMの要部構成を等価回路
的に示す。これは、第９図に示す従来例の回路方式に対
応する実施例である。第９図は、選択ゲートMOSトラン
ジスタをビット線対毎にメモリセルアレイブロックの左
右に分離してレイアウトすることにより、そのピッチを
２倍に緩和したものである。第４図の実施例ではこれに
対し、ビット線対毎に選択ゲートMOSトランジスタをメ
モリセルアレイブロックの左右に交互に振り分けると同
時に、更に各ビット線対において２個の選択ゲートMOS
トランジスタをビット線方向に並べてレイアウトしてい
る。
的に示す。これは、第９図に示す従来例の回路方式に対
応する実施例である。第９図は、選択ゲートMOSトラン
ジスタをビット線対毎にメモリセルアレイブロックの左
右に分離してレイアウトすることにより、そのピッチを
２倍に緩和したものである。第４図の実施例ではこれに
対し、ビット線対毎に選択ゲートMOSトランジスタをメ
モリセルアレイブロックの左右に交互に振り分けると同
時に、更に各ビット線対において２個の選択ゲートMOS
トランジスタをビット線方向に並べてレイアウトしてい
る。
この実施例によれば、選択ゲートMOSトランジスタの
ピッチはビット線４本分となり、そのデザインルームは
大幅に緩和される。
ピッチはビット線４本分となり、そのデザインルームは
大幅に緩和される。
本発明は上記実施例に限られるものではない。例えば
実施例では、ビット線２本および４本について選択ゲー
トMOSトランジスタをビット線方向に併置する場合を説
明したが、更に多くのビット線対について同様に選択ゲ
ートMOSトランジスタを併置するようにしてもよい。ま
た各選択ゲートMOSトランジスタのゲートに対するクロ
ック信号線φ１〜φ４には同じ制御信号が入ってもよい
し、異なる信号が入るようにしてもよい。
実施例では、ビット線２本および４本について選択ゲー
トMOSトランジスタをビット線方向に併置する場合を説
明したが、更に多くのビット線対について同様に選択ゲ
ートMOSトランジスタを併置するようにしてもよい。ま
た各選択ゲートMOSトランジスタのゲートに対するクロ
ック信号線φ１〜φ４には同じ制御信号が入ってもよい
し、異なる信号が入るようにしてもよい。
［発明の効果］ 以上述べたように本発明によれば、共有センスアンプ
方式のDRAMにおいて、ビット線センスアンプとメモリセ
ルアレイブロック間の接続切替えを行う選択ゲートMOS
トランジスタのレイアウトを改良することにより、高速
性能を損なうことなく、DRAMの高集積化を実現すること
ができる。
方式のDRAMにおいて、ビット線センスアンプとメモリセ
ルアレイブロック間の接続切替えを行う選択ゲートMOS
トランジスタのレイアウトを改良することにより、高速
性能を損なうことなく、DRAMの高集積化を実現すること
ができる。
第１図は本発明の一実施例に係るDRAMの要部構成を示す
等価回路図、 第２図はその回路レイアウトを示す図、 第３図は他の実施例に係るDRAMの要部構成を示す等価回
路図、 第４図は更に他の実施例に係るDRAMの要部構成を示す等
価回路図、 第５図は共有センスアンプ方式のDRAMの基本構成を示す
等価回路図、 第６図はその要部構成を示す等価回路図、 第７図は第６図の回路レイアウトを示す図、 第８図はデータ書き込み時間と選択ゲートMOSトランジ
スタのゲート幅の関係を示す図、 第９図は従来の共有センスアンプ方式の他のDARM構成例
を示す図である。 BL,▲▼……ビット線、SA……ビット線センスアン
プ、Q11,Q12,Q13,Q14……選択ゲートMOSトランジスタ、
EQ……イコライズ回路。
等価回路図、 第２図はその回路レイアウトを示す図、 第３図は他の実施例に係るDRAMの要部構成を示す等価回
路図、 第４図は更に他の実施例に係るDRAMの要部構成を示す等
価回路図、 第５図は共有センスアンプ方式のDRAMの基本構成を示す
等価回路図、 第６図はその要部構成を示す等価回路図、 第７図は第６図の回路レイアウトを示す図、 第８図はデータ書き込み時間と選択ゲートMOSトランジ
スタのゲート幅の関係を示す図、 第９図は従来の共有センスアンプ方式の他のDARM構成例
を示す図である。 BL,▲▼……ビット線、SA……ビット線センスアン
プ、Q11,Q12,Q13,Q14……選択ゲートMOSトランジスタ、
EQ……イコライズ回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 G11C 11/404
Claims (10)
- 【請求項１】複数対のビット線に沿ってメモリセルが配
列形成され、一つのビット線センスアンプがMOSトラン
ジスタによりビット線および相補ビット線に接続される
ダイナミック型半導体記憶装置において、 第１のビット線と、この第１のビット線に平行して配設
される第２のビット線に着目し、 第1,第２のビット線に接続されるセンスアンプと第1,第
２のビット線が接続する一つのメモリセルアレイブロッ
クとの間に、第１のビット線が接続する第１のMOSトラ
ンジスタと第２のビット線が接続する第２のMOSトラン
ジスタが配設され、 第1,第２のMOSトランジスタがビット線方向に並べてレ
イアウトされ、かつこれらのトランジスタのゲートは第
1,第２のビット線とほぼ垂直に形成されることを特徴と
するダイナミック型半導体記憶装置。 - 【請求項２】複数対のビット線に沿ってメモリセルが配
列形成され、前記複数対のビット線は第１および第２の
ビット線対群を有し、第１のビット線対群は第１のメモ
リセルアレイの第１の側に配設された第１のセンスアン
プ群に第１の選択ゲート群を介して接続され、第２のビ
ット線対群は第１のメモリセルアレイの第２の側に配設
された第２のセンスアンプ群に接続され、第１のセンス
アンプ群はこれに第１のメモリセルアレイと異なる側に
配設された第２のメモリセルアレイと第２の選択ゲート
群を介して接続されたダイナミック型半導体記憶装置で
あって、 前記第１のセンスアンプ群中の一つのセンスアンプに接
続される第１のビット線対群中の第１のビット線と、こ
の第１のビット線に平行して配設される第２のビット線
に着目し、 第1,第２のビット線が接続するセンスアンプと第1,第２
のビット線が接続する一つのメモリセルアレイブロック
との間に、第１のビット線が接続する第１のMOSトラン
ジスタと第２のビット線が接続する第２のMOSトランジ
スタが配設され、 第1,第２のMOSトランジスタがビット線方向に並べてレ
イアウトされ、かつこれらのトランジスタのゲートは第
1,第２のビット線とほぼ垂直に形成されることを特徴と
するダイナミック型半導体記憶装置。 - 【請求項３】複数対のビット線に沿ってメモリセルが配
列形成され、一つのビット線センスアンプが第１および
第２のメモリセルアレイブロックに対して、選択ゲート
MOSトランジスタにより切替え接続される共有センスア
ンプ方式のダイナミック型半導体記憶装置において、 一つのセンスアンプに接続される第１のビット線と、そ
れと相補的に対をなし第１のビット線に平行して配設さ
れる第２のビット線に着目し、 第1,第２のビット線に接続されるセンスアンプと第1,第
２のビット線が接続する一つのメモリセルアレイブロッ
クとの間に、第１のビット線が接続する第１の選択ゲー
トMOSトランジスタと第２のビット線が接続する第２の
選択ゲートMOSトランジスタが配設され、 第1,第２の選択ゲートMOSトランジスタがビット線方向
に並べてレイアウトされ、かつこれらのトランジスタの
ゲートは第1,第２のビット線とほぼ垂直に形成されるこ
とを特徴とするダイナミック型半導体記憶装置。 - 【請求項４】第１のビット線が第２のMOSトランジスタ
又は第２の選択ゲートMOSトランジスタの拡散層上を通
過し、第２のビット線が第１のMOSトランジスタ又は第
１の選択ゲートMOSトランジスタの拡散層上を通過する
ことを特徴とする請求項１又は３記載のダイナミック型
半導体記憶装置。 - 【請求項５】前記第１のビット線対群を構成する相補的
ビット線対と前記第２のビット線対群を構成する相補的
ビット線対を交互に配設することを特徴とする請求項２
記載のダイナミック型半導体記憶装置。 - 【請求項６】隣接するセンスアンプ２組を第1,第２のセ
ンスアンプとし、これに接続する２対のビット線を第1,
第2,第3,第４のビット線とし、第1,第2,第3,第４のビッ
ト線に接続される４つのMOSトランジスタ又は選択ゲー
トMOSトランジスタをそれぞれ第1,第2,第3,第４のMOSト
ランジスタ又は選択ゲートMOSトランジスタとすると
き、第1,第2,第3,第４のMOSトランジスタ又は選択ゲー
トMOSトランジスタがビット線方向に並べてレイアウト
されていることを特徴とする請求項１又は３記載のダイ
ナミック型半導体記憶装置。 - 【請求項７】第1,第2,第3,第４のMOSトランジスタ又は
選択ゲートMOSトランジスタのゲートは、第1,第2,第3,
第４のビット線とほぼ垂直に形成されていることを特徴
とする請求項６記載のダイナミック型半導体記憶装置。 - 【請求項８】第１のビット線が第2,第3,第４のMOSトラ
ンジスタ又は選択ゲートMOSトランジスタの拡散層上を
通過し、第２のビット線が第1,第3,第４のMOSトランジ
スタ又は選択ゲートMOSトランジスタの拡散層上を通過
し、第３のビット線が第1,第2,第４のMOSトランジスタ
又は選択ゲートMOSトランジスタの拡散層上を通過し、
第４のビット線が第1,第2,第３のMOSトランジスタ又は
選択ゲートMOSトランジスタの拡散層上を通過すること
を特徴とする請求項７記載のダイナミック型半導体記憶
装置。 - 【請求項９】前記第２のビット線は、第１のビット線の
相補的に対をなすビット線であり、第1,第２のビット線
対は前記MOSトランジスタを介して同じセンスアンプに
接続されることを特徴とする請求項１記載のダイナミッ
ク型半導体記憶装置。 - 【請求項１０】前記第２のビット線は、第１のビット線
と隣接する他のビット線対のうちの１本であることを特
徴とする請求項１記載のダイナミック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169556A JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169556A JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0335490A JPH0335490A (ja) | 1991-02-15 |
| JP2848627B2 true JP2848627B2 (ja) | 1999-01-20 |
Family
ID=15888654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169556A Expired - Lifetime JP2848627B2 (ja) | 1989-06-30 | 1989-06-30 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848627B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322380A (ja) * | 2004-04-09 | 2005-11-17 | Toshiba Corp | 半導体記憶装置 |
| KR100599444B1 (ko) * | 2004-05-06 | 2006-07-13 | 주식회사 하이닉스반도체 | 글로벌 데이터 버스 연결회로를 구비하는 멀티-포트메모리 소자 |
-
1989
- 1989-06-30 JP JP1169556A patent/JP2848627B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0335490A (ja) | 1991-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term | ||
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