JP3159496B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
するものである。
【０００２】
【従来の技術】最近、半導体メモリ装置の高密度化が進
み、特に、ダイナミック・ランダムアクセス・メモリ
（いわゆるＤＲＡＭ）の高集積化、高密度化には、目覚
ましいものがある。このようなＤＲＡＭの発展は、その
チップサイズの半分以上を占めるメモリセルの構造およ
びそのレイアウトの工夫によるところが大きい。
み、特に、ダイナミック・ランダムアクセス・メモリ
（いわゆるＤＲＡＭ）の高集積化、高密度化には、目覚
ましいものがある。このようなＤＲＡＭの発展は、その
チップサイズの半分以上を占めるメモリセルの構造およ
びそのレイアウトの工夫によるところが大きい。
【０００３】図７は、そのようなメモリセルの一例であ
る。図７（Ａ）はメモリセルの要部平面図、図７（Ｂ）
は図７（Ａ）のｂ−ｂ´線における断面図である。図８
は、図７のメモリセルアレイ構成を有する従来の半導体
メモリ装置の一例を示す。
る。図７（Ａ）はメモリセルの要部平面図、図７（Ｂ）
は図７（Ａ）のｂ−ｂ´線における断面図である。図８
は、図７のメモリセルアレイ構成を有する従来の半導体
メモリ装置の一例を示す。
【０００４】図７において、１はビット線を構成する導
電体、２は同じくビット線に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極、４は上記の信号読み出し用ＭＯＳトラ
ンジスタのゲート酸化膜、５はセルプレート電圧源に接
続されたセルプレート電極、６はセル間分離用絶縁膜、
７は各導電体間の層間絶縁膜、８はドレイン部２と反対
導電型の半導体基板、９はメモリセルのソース部、１０
は第１のメモリセルの電荷蓄積部、１１は第２のメモリ
セルの電荷蓄積部、１２は第１のメモリセルキャパシタ
を構成する絶縁膜、１３は第２のメモリセルキャパシタ
を構成する絶縁膜、１４はビット線を構成する導電体１
とドレイン部２とを接続するコンタクト窓である。
電体、２は同じくビット線に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極、４は上記の信号読み出し用ＭＯＳトラ
ンジスタのゲート酸化膜、５はセルプレート電圧源に接
続されたセルプレート電極、６はセル間分離用絶縁膜、
７は各導電体間の層間絶縁膜、８はドレイン部２と反対
導電型の半導体基板、９はメモリセルのソース部、１０
は第１のメモリセルの電荷蓄積部、１１は第２のメモリ
セルの電荷蓄積部、１２は第１のメモリセルキャパシタ
を構成する絶縁膜、１３は第２のメモリセルキャパシタ
を構成する絶縁膜、１４はビット線を構成する導電体１
とドレイン部２とを接続するコンタクト窓である。
【０００５】以上の図７に示したメモリセルは、トレン
チ型とスタック型を併用したメモリセル構造となってい
る。
チ型とスタック型を併用したメモリセル構造となってい
る。
【０００６】図５において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣはローデコーダー、ＷＬ１ない
しＷＬ１２はワード線、ＢＬ１ないしＢＬ８はビット
線、Ｑ５１ないしＱ５８はＮチャンネル型ＭＯＳトラン
ジスタである。ＶＣＣは電源電圧である。ワード線とビ
ット線の交点の○印はメモリセルを示す。
スアンプ、ＲＯＷＤＥＣはローデコーダー、ＷＬ１ない
しＷＬ１２はワード線、ＢＬ１ないしＢＬ８はビット
線、Ｑ５１ないしＱ５８はＮチャンネル型ＭＯＳトラン
ジスタである。ＶＣＣは電源電圧である。ワード線とビ
ット線の交点の○印はメモリセルを示す。
【０００７】この半導体メモリ装置のメモリセルのアレ
イは、ワード線ＷＬ１ないしＷＬ１２とビット線ＢＬ１
ないしＢＬ８が格子状に構成されており、任意の１本の
ワード線の選択に対して、２本に１本の割合のビット線
にメモリセルキャパシタが接続される構成となってお
り、いわゆる折り返しビット線方式のメモリセルアレイ
となっている。
イは、ワード線ＷＬ１ないしＷＬ１２とビット線ＢＬ１
ないしＢＬ８が格子状に構成されており、任意の１本の
ワード線の選択に対して、２本に１本の割合のビット線
にメモリセルキャパシタが接続される構成となってお
り、いわゆる折り返しビット線方式のメモリセルアレイ
となっている。
【０００８】このメモリセルは、ワード線を構成するゲ
ート電極３を論理電圧”Ｈ”にすることにより、ビット
線を構成する導電体１の情報をドレイン部２からソース
部９を通して、メモリセルの電荷蓄積部１０あるいは１
１へ蓄積したり（書き込み状態）、あるいは、メモリセ
ルの電荷蓄積部１０あるいは１１に蓄積された情報を１
のビット線に読み出す（読み出し状態）という動作を行
うものである。
ート電極３を論理電圧”Ｈ”にすることにより、ビット
線を構成する導電体１の情報をドレイン部２からソース
部９を通して、メモリセルの電荷蓄積部１０あるいは１
１へ蓄積したり（書き込み状態）、あるいは、メモリセ
ルの電荷蓄積部１０あるいは１１に蓄積された情報を１
のビット線に読み出す（読み出し状態）という動作を行
うものである。
【０００９】
【発明が解決しようとする課題】図７のような任意の１
本のワード線の選択に対して２本に１本の割合のビット
線にメモリセルキャパシタが接続される構成のメモリセ
ルアレイでは、任意の１本のビット線に接続されるメモ
リセルは２個に１個の割合であり、任意の１本のビット
線と交わるワード線のうち２本に１本の割合のワード線
はＭＯＳトランジスタのゲート電極としてではなく単に
ビット線を横切っているだけである。
本のワード線の選択に対して２本に１本の割合のビット
線にメモリセルキャパシタが接続される構成のメモリセ
ルアレイでは、任意の１本のビット線に接続されるメモ
リセルは２個に１個の割合であり、任意の１本のビット
線と交わるワード線のうち２本に１本の割合のワード線
はＭＯＳトランジスタのゲート電極としてではなく単に
ビット線を横切っているだけである。
【００１０】このように、従来例のメモリセルアレイ構
成では、単にビット線を横切るワード線が２本に１本の
割合であるためビット線方向のメモリセルの縮小に大き
な障害となっている。この例では図７（Ｂ）のトレンチ
型とスタック型を併用したメモリセルキャパシタ形成部
の上部を横切る２本のワード線がメモリセルの縮小の障
害となっている。
成では、単にビット線を横切るワード線が２本に１本の
割合であるためビット線方向のメモリセルの縮小に大き
な障害となっている。この例では図７（Ｂ）のトレンチ
型とスタック型を併用したメモリセルキャパシタ形成部
の上部を横切る２本のワード線がメモリセルの縮小の障
害となっている。
【００１１】本発明の目的は、メモリセルを縮小して高
集積化および高密度化を図ることができる半導体メモリ
装置を提供することである。
集積化および高密度化を図ることができる半導体メモリ
装置を提供することである。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体メモリ装置は、メモリセルトランジ
スタのソース部にメモリセルキャパシタが接続され、前
記メモリセルトランジスタのゲート電極を構成する複数
のワード線と、前記メモリセルトランジスタのドレイン
部に接続された複数のビット線が格子状に構成されたメ
モリセルアレイであって、前記複数のビット線はメモリ
セルアレイ内において全て同じ長さを有し、任意の１本
の前記ワード線の選択に対して３本に２本の割合の前記
ビット線に前記メモリセルキャパシタが接続されたメモ
リセルアレイで構成されている。
めに本発明の半導体メモリ装置は、メモリセルトランジ
スタのソース部にメモリセルキャパシタが接続され、前
記メモリセルトランジスタのゲート電極を構成する複数
のワード線と、前記メモリセルトランジスタのドレイン
部に接続された複数のビット線が格子状に構成されたメ
モリセルアレイであって、前記複数のビット線はメモリ
セルアレイ内において全て同じ長さを有し、任意の１本
の前記ワード線の選択に対して３本に２本の割合の前記
ビット線に前記メモリセルキャパシタが接続されたメモ
リセルアレイで構成されている。
【００１３】上記問題点を解決するために本発明の半導
体メモリ装置は、メモリセルトランジスタのソース部に
メモリセルキャパシタが接続され、前記メモリセルトラ
ンジスタのゲート電極を構成する複数のワード線と、前
記メモリセルトランジスタのドレイン部に接続された複
数のビット線が格子状に構成されたメモリセルアレイで
あって、任意の１本の前記ワード線の選択に対して３本
に２本の割合の前記ビット線に前記メモリセルキャパシ
タが接続され、前記複数のビット線のそれぞれのビット
線を分割し第１部分のビット線群と第２部分のビット線
群に分割する回路を有し、前記複数のワード線の任意の
１本のワード線の選択に対して３本に２本の割合で前記
メモリセルキャパシタが接続された第１のビット線と第
２のビット線と、３本に１本の割合で前記メモリセルキ
ャパシタが接続されていない第３のビット線に対して、
前記第１のビット線のうち前記第１部分のビット線群に
属するビット線と前記第３のビット線のうち前記第１部
分のビット線群に属するビット線を第１のセンスアンプ
に接続する第１のビット線選択回路を有し、前記第２の
ビット線のうち前記第２部分のビット線群に属するビッ
ト線と前記第３のビット線のうち前記第２部分のビット
線群に属するビット線を第２のセンスアンプに接続する
第２のビット線選択回路を有している。
体メモリ装置は、メモリセルトランジスタのソース部に
メモリセルキャパシタが接続され、前記メモリセルトラ
ンジスタのゲート電極を構成する複数のワード線と、前
記メモリセルトランジスタのドレイン部に接続された複
数のビット線が格子状に構成されたメモリセルアレイで
あって、任意の１本の前記ワード線の選択に対して３本
に２本の割合の前記ビット線に前記メモリセルキャパシ
タが接続され、前記複数のビット線のそれぞれのビット
線を分割し第１部分のビット線群と第２部分のビット線
群に分割する回路を有し、前記複数のワード線の任意の
１本のワード線の選択に対して３本に２本の割合で前記
メモリセルキャパシタが接続された第１のビット線と第
２のビット線と、３本に１本の割合で前記メモリセルキ
ャパシタが接続されていない第３のビット線に対して、
前記第１のビット線のうち前記第１部分のビット線群に
属するビット線と前記第３のビット線のうち前記第１部
分のビット線群に属するビット線を第１のセンスアンプ
に接続する第１のビット線選択回路を有し、前記第２の
ビット線のうち前記第２部分のビット線群に属するビッ
ト線と前記第３のビット線のうち前記第２部分のビット
線群に属するビット線を第２のセンスアンプに接続する
第２のビット線選択回路を有している。
【００１４】上記問題点を解決するために本発明の半導
体メモリ装置は、請求項３に記載の半導体メモリ装置に
おいて、前記第１部分のビット線群と第２部分のビット
線群に分割する回路が３つの独立したビット線分割信号
を発生し、この３つの独立したビット線分割信号のそれ
ぞれが、前記ビット線群の３本に２本の割合の前記ビッ
ト線で第１部分のビット線と第２部分のビット線に分割
し、前記第１部分のビット線群と第２部分のビット線群
に分割する回路が、前記ビット線分割信号により、前記
第１のビット線と前記第３のビット線をそれぞれ前記第
１部分のビット線群に属するビット線と前記第２部分の
ビット線群に属するビット線とに分割し、かつ前記第２
のビット線のうち前記第１部分のビット線群に属するビ
ット線と前記第２部分のビット線群に属するビット線と
を接続し、さらに前記第１のビット線と前記第３のビッ
ト線のうちそれぞれ前記第２部分のビット線群に属する
ビット線どうしを接続する構成を有している。
体メモリ装置は、請求項３に記載の半導体メモリ装置に
おいて、前記第１部分のビット線群と第２部分のビット
線群に分割する回路が３つの独立したビット線分割信号
を発生し、この３つの独立したビット線分割信号のそれ
ぞれが、前記ビット線群の３本に２本の割合の前記ビッ
ト線で第１部分のビット線と第２部分のビット線に分割
し、前記第１部分のビット線群と第２部分のビット線群
に分割する回路が、前記ビット線分割信号により、前記
第１のビット線と前記第３のビット線をそれぞれ前記第
１部分のビット線群に属するビット線と前記第２部分の
ビット線群に属するビット線とに分割し、かつ前記第２
のビット線のうち前記第１部分のビット線群に属するビ
ット線と前記第２部分のビット線群に属するビット線と
を接続し、さらに前記第１のビット線と前記第３のビッ
ト線のうちそれぞれ前記第２部分のビット線群に属する
ビット線どうしを接続する構成を有している。
【００１５】
【作用】このように、本発明のメモリセルアレイ構成で
は任意の１本のワード線の選択に対して３本に２本の割
合のビット線にメモリセルキャパシタが接続される構成
となっているため、任意の１本のビット線に接続される
メモリセルは３個に２個の割合であり、任意の１本のビ
ット線と交わるワード線のうち３本に１本の割合のワー
ド線がトランジスタのゲート電極としてではなく単にビ
ット線を横切り、この単にビット線を横切るワード線が
３本に１本の割合となり従来の２本に１本の割合に比べ
少なくなりビット線方向のメモリセルの縮小が可能とな
る。さらに、任意の１本のワード線の選択に対して３本
に２本の割合のビット線にメモリセルキャパシタが接続
され、３本に１本の割合のビット線にはメモリセルキャ
パシタが接続されないため、このビット線を使用するこ
とにより折り返しビット線方式とすることも可能であ
り、また、センスアンプのビット線の選択によりセンス
動作を行うビット線対の隣りに使用しないビット線を配
置することができ、隣の動作するビット線の影響を受け
にくくセンス動作の誤動作が少なくなる。
は任意の１本のワード線の選択に対して３本に２本の割
合のビット線にメモリセルキャパシタが接続される構成
となっているため、任意の１本のビット線に接続される
メモリセルは３個に２個の割合であり、任意の１本のビ
ット線と交わるワード線のうち３本に１本の割合のワー
ド線がトランジスタのゲート電極としてではなく単にビ
ット線を横切り、この単にビット線を横切るワード線が
３本に１本の割合となり従来の２本に１本の割合に比べ
少なくなりビット線方向のメモリセルの縮小が可能とな
る。さらに、任意の１本のワード線の選択に対して３本
に２本の割合のビット線にメモリセルキャパシタが接続
され、３本に１本の割合のビット線にはメモリセルキャ
パシタが接続されないため、このビット線を使用するこ
とにより折り返しビット線方式とすることも可能であ
り、また、センスアンプのビット線の選択によりセンス
動作を行うビット線対の隣りに使用しないビット線を配
置することができ、隣の動作するビット線の影響を受け
にくくセンス動作の誤動作が少なくなる。
【００１６】
【実施例】本発明による半導体メモリ装置の第１の実施
例について、図１および図２を参照しながら説明する。
例について、図１および図２を参照しながら説明する。
【００１７】まず、図１（Ａ）はメモリセルの要部平面
図、図１（Ｂ）は図１（Ａ）のａ−ａ´における断面図
である。図２は、図１のメモリセルアレイ構成における
本発明の半導体メモリ装置のレイアウトの回路図であ
る。
図、図１（Ｂ）は図１（Ａ）のａ−ａ´における断面図
である。図２は、図１のメモリセルアレイ構成における
本発明の半導体メモリ装置のレイアウトの回路図であ
る。
【００１８】図１において、１はビット線を構成する導
電体、２は同じくビット線に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極、４は上記信号読み出し用ＭＯＳトラン
ジスタのゲート酸化膜、５はセルプレート電圧源に接続
されたセルプレート電極、６はセル間分離用絶縁膜、７
は各導電体間の層間絶縁膜、８はビット線に接続された
ドレイン部２と反対導電型の半導体基板、９はメモリセ
ルのソース部、１０は第１のメモリセルの電荷蓄積部、
１１は第２のメモリセルの電荷蓄積部、１２は第１のメ
モリセルキャパシタを構成する絶縁膜、１３は第２のメ
モリセルキャパシタを構成する絶縁膜、１４はビット線
１とドレイン部２を接続するコンタクト窓である。この
メモリセルは、トレンチ型とスタック型を併用したメモ
リセルである。
電体、２は同じくビット線に接続されたドレイン部、３
はワード線を構成する信号読み出し用ＭＯＳトランジス
タのゲート電極、４は上記信号読み出し用ＭＯＳトラン
ジスタのゲート酸化膜、５はセルプレート電圧源に接続
されたセルプレート電極、６はセル間分離用絶縁膜、７
は各導電体間の層間絶縁膜、８はビット線に接続された
ドレイン部２と反対導電型の半導体基板、９はメモリセ
ルのソース部、１０は第１のメモリセルの電荷蓄積部、
１１は第２のメモリセルの電荷蓄積部、１２は第１のメ
モリセルキャパシタを構成する絶縁膜、１３は第２のメ
モリセルキャパシタを構成する絶縁膜、１４はビット線
１とドレイン部２を接続するコンタクト窓である。この
メモリセルは、トレンチ型とスタック型を併用したメモ
リセルである。
【００１９】図２において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＷＬ１ないしＷＬ１２はワード線、ＢＬ１ないしＢＬ１
２はビット線、ＢＬＳ２１ないしＢＬＳ２６はビット線
選択信号、Ｑ２１ないしＱ４４はＮチャンネル型ＭＯＳ
トランジスタ、ワード線とビット線の交点の○印はメモ
リセルである。
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＷＬ１ないしＷＬ１２はワード線、ＢＬ１ないしＢＬ１
２はビット線、ＢＬＳ２１ないしＢＬＳ２６はビット線
選択信号、Ｑ２１ないしＱ４４はＮチャンネル型ＭＯＳ
トランジスタ、ワード線とビット線の交点の○印はメモ
リセルである。
【００２０】このメモリセルは、ワード線３を構成する
ゲート電極を論理電圧“Ｈ”にすることにより、ビット
線１の情報をドレイン部２からソース部９を通して、メ
モリセルの電荷蓄積部１０あるいは１１へ蓄積したり
（書き込み状態）、あるいは、メモリセルの電荷蓄積部
１０あるいは１１に蓄積された情報をビット線１に読み
出す（読み出し状態）という動作を行うものである。
ゲート電極を論理電圧“Ｈ”にすることにより、ビット
線１の情報をドレイン部２からソース部９を通して、メ
モリセルの電荷蓄積部１０あるいは１１へ蓄積したり
（書き込み状態）、あるいは、メモリセルの電荷蓄積部
１０あるいは１１に蓄積された情報をビット線１に読み
出す（読み出し状態）という動作を行うものである。
【００２１】このメモリセルアレイは、ワード線とビッ
ト線が格子状に構成されており、任意の１本のワード線
の選択に対して３本に２本の割合のビット線にメモリセ
ルキャパシタが接続される構成となっており、ビット線
方向のメモリセルの縮小化を押し進めるものである。
ト線が格子状に構成されており、任意の１本のワード線
の選択に対して３本に２本の割合のビット線にメモリセ
ルキャパシタが接続される構成となっており、ビット線
方向のメモリセルの縮小化を押し進めるものである。
【００２２】このような構成にすると、任意の１本のビ
ット線に接続されるメモリセルはワード線との交点の３
個に２個の割合となり、任意の１本のビット線と交わる
ワード線のうち３本に１本の割合のワード線のみがトラ
ンジスタのゲート電極としてではなく単にビット線を横
切ることになる。この単にビット線を横切るだけのワー
ド線が、３本に１本の割合となり、従来のこと２本に１
本の割合に比べて少なくなり、ビット線方向のメモリセ
ルの縮小が可能となる。ワード線の線幅およびスペース
幅が一定であるとすると、本メモリセルは従来のメモリ
セルに比べ３／４に縮小される。
ット線に接続されるメモリセルはワード線との交点の３
個に２個の割合となり、任意の１本のビット線と交わる
ワード線のうち３本に１本の割合のワード線のみがトラ
ンジスタのゲート電極としてではなく単にビット線を横
切ることになる。この単にビット線を横切るだけのワー
ド線が、３本に１本の割合となり、従来のこと２本に１
本の割合に比べて少なくなり、ビット線方向のメモリセ
ルの縮小が可能となる。ワード線の線幅およびスペース
幅が一定であるとすると、本メモリセルは従来のメモリ
セルに比べ３／４に縮小される。
【００２３】次に、図２の半導体メモリ装置のメモリセ
ルアレイのレイアウトにおける具体的な動作について説
明する。
ルアレイのレイアウトにおける具体的な動作について説
明する。
【００２４】例えばワード線ＷＬ２が選択されるとビッ
ト線ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ６に電荷情報が読み
出され、このときビット線選択回路ＢＬＳＣ１、ＢＬＳ
Ｃ２によりビット線選択信号ＢＬＳ２２、ＢＬＳ２３、
ＢＬＳ２４、ＢＬＳ２５が選択され、ビット線ＢＬ１と
ＢＬ７、ビット線ＢＬ３とＢＬ９、ビット線ＢＬ４とＢ
Ｌ１０、ビット線ＢＬ６とＢＬ１２がそれぞれセンスア
ンプＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４で電荷情報は増幅
される。これは、いわゆるオープンビット線方式の構成
である。
ト線ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ６に電荷情報が読み
出され、このときビット線選択回路ＢＬＳＣ１、ＢＬＳ
Ｃ２によりビット線選択信号ＢＬＳ２２、ＢＬＳ２３、
ＢＬＳ２４、ＢＬＳ２５が選択され、ビット線ＢＬ１と
ＢＬ７、ビット線ＢＬ３とＢＬ９、ビット線ＢＬ４とＢ
Ｌ１０、ビット線ＢＬ６とＢＬ１２がそれぞれセンスア
ンプＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４で電荷情報は増幅
される。これは、いわゆるオープンビット線方式の構成
である。
【００２５】このように、本実施例のメモリセルアレイ
構成では、任意の１本のワード線の選択に対して３本に
２本の割合のビット線にメモリセルキャパシタが接続さ
れる構成となっているため、任意の１本のビット線に接
続されるメモリセルは３個に２個の割合であり、任意の
１本のビット線と交わるワード線のうち３本に１本の割
合のワード線がトランジスタのゲート電極としてではな
く単にビット線を横切り、この単にビット線を横切るワ
ード線が３本に１本の割合となって従来の２本に１本の
割合に比べて少なくなり、ビット線方向のメモリセルの
縮小が可能となる。
構成では、任意の１本のワード線の選択に対して３本に
２本の割合のビット線にメモリセルキャパシタが接続さ
れる構成となっているため、任意の１本のビット線に接
続されるメモリセルは３個に２個の割合であり、任意の
１本のビット線と交わるワード線のうち３本に１本の割
合のワード線がトランジスタのゲート電極としてではな
く単にビット線を横切り、この単にビット線を横切るワ
ード線が３本に１本の割合となって従来の２本に１本の
割合に比べて少なくなり、ビット線方向のメモリセルの
縮小が可能となる。
【００２６】さらに、任意の１本のワード線の選択に対
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
【００２７】本発明による半導体メモリ装置の第２の実
施例について、図３を参照しながら説明する。
施例について、図３を参照しながら説明する。
【００２８】図３は、図１のメモリセルアレイ構成にお
ける半導体メモリ装置のレイアウトの回路図である。
ける半導体メモリ装置のレイアウトの回路図である。
【００２９】図３において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＥＱ１、ＢＬＥＱ２はビット線プリチャージ制御回
路、ＢＬＥ２１ないしＢＬＥ２６はビット線プリチャー
ジ制御信号、ＶＢＥはビット線プリチャージ電圧信号、
ＷＬ１ないしＷＬ１２はワード線、ＢＬ１ないしＢＬ１
２はビット線、ＢＬＳ２１ないしＢＬＳ２６はビット線
選択信号、Ｑ２１ないしＱ４４はＮチャンネル型ＭＯＳ
トランジスタ、ワード線とビット線の交点の○印はメモ
リセルである。
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＥＱ１、ＢＬＥＱ２はビット線プリチャージ制御回
路、ＢＬＥ２１ないしＢＬＥ２６はビット線プリチャー
ジ制御信号、ＶＢＥはビット線プリチャージ電圧信号、
ＷＬ１ないしＷＬ１２はワード線、ＢＬ１ないしＢＬ１
２はビット線、ＢＬＳ２１ないしＢＬＳ２６はビット線
選択信号、Ｑ２１ないしＱ４４はＮチャンネル型ＭＯＳ
トランジスタ、ワード線とビット線の交点の○印はメモ
リセルである。
【００３０】図３の半導体メモリ装置のメモリセルアレ
イのレイアウトにおける具体的な動作について説明す
る。基本は図２の第１の実施例と同じである。
イのレイアウトにおける具体的な動作について説明す
る。基本は図２の第１の実施例と同じである。
【００３１】例えばワード線ＷＬ２が選択されるとき、
ビット線プリチャージ制御信号ビット線ＢＬＥ２２、Ｂ
ＬＥ２５が論理電圧“Ｈ”であり、ＢＬＥ２１、ＢＬＥ
２３、ＢＬＥ２４、ＢＬＥ２６が論理電圧“Ｌ”とした
時、Ｎチャンネル型ＭＯＳトランジスタＱ３０２、Ｑ３
０５、Ｑ３０８、Ｑ３１１はオンされ、Ｑ３０１、Ｑ３
０３、Ｑ３０４、Ｑ３０６、Ｑ３０７、Ｑ３０９、Ｑ３
１０、Ｑ３１２はオフとなる。その後ワード線ＷＬ２が
選択されると、ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ６に電荷
情報が読み出される。このときビット線選択回路ＢＬＳ
Ｃ１、ＢＬＳＣ２によりビット線選択信号ＢＬＳ２２、
ＢＬＳ２３、ＢＬＳ２４、ＢＬＳ２５が選択される。こ
れによってビット線ＢＬ１とＢＬ７、ビット線ＢＬ３と
ＢＬ９、ビット線ＢＬ４とＢＬ１０、ビット線ＢＬ６と
ＢＬ１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４で電荷情報は増幅される。このとき、ビット
線ＢＬ２、ＢＬ５、ＢＬ８、ＢＬ１１は、ビット線プリ
チャージ電圧信号ＶＢＰにプリチャージされ固定されて
いる。
ビット線プリチャージ制御信号ビット線ＢＬＥ２２、Ｂ
ＬＥ２５が論理電圧“Ｈ”であり、ＢＬＥ２１、ＢＬＥ
２３、ＢＬＥ２４、ＢＬＥ２６が論理電圧“Ｌ”とした
時、Ｎチャンネル型ＭＯＳトランジスタＱ３０２、Ｑ３
０５、Ｑ３０８、Ｑ３１１はオンされ、Ｑ３０１、Ｑ３
０３、Ｑ３０４、Ｑ３０６、Ｑ３０７、Ｑ３０９、Ｑ３
１０、Ｑ３１２はオフとなる。その後ワード線ＷＬ２が
選択されると、ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ６に電荷
情報が読み出される。このときビット線選択回路ＢＬＳ
Ｃ１、ＢＬＳＣ２によりビット線選択信号ＢＬＳ２２、
ＢＬＳ２３、ＢＬＳ２４、ＢＬＳ２５が選択される。こ
れによってビット線ＢＬ１とＢＬ７、ビット線ＢＬ３と
ＢＬ９、ビット線ＢＬ４とＢＬ１０、ビット線ＢＬ６と
ＢＬ１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４で電荷情報は増幅される。このとき、ビット
線ＢＬ２、ＢＬ５、ＢＬ８、ＢＬ１１は、ビット線プリ
チャージ電圧信号ＶＢＰにプリチャージされ固定されて
いる。
【００３２】このように、電荷情報が読み出されるビッ
ト線に隣接するビット線をある電位に固定しておくこと
によって、電荷情報が読み出されるビット線の電荷情報
が読み出し時または電荷情報の増幅時にノイズに対して
強くなる。
ト線に隣接するビット線をある電位に固定しておくこと
によって、電荷情報が読み出されるビット線の電荷情報
が読み出し時または電荷情報の増幅時にノイズに対して
強くなる。
【００３３】本発明による半導体メモリ装置の第３の実
施例について、図４を参照しながら説明する。
施例について、図４を参照しながら説明する。
【００３４】図４は、図１のメモリセルアレイ構成にお
ける半導体メモリ装置のレイアウトの回路図である。
ける半導体メモリ装置のレイアウトの回路図である。
【００３５】図４において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣはビット線分割回路、ＷＬ１ないしＷＬ１２は
ワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ１
１ないしＢＬＳ１４はビット線選択信号、ＢＬＤはビッ
ト線分割信号、Ｑ１ないしＱ１８はＮチャンネル型ＭＯ
Ｓトランジスタ、ワード線とビット線の交点の○印はメ
モリセル、ＶＣＣは電源電圧である。
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣはビット線分割回路、ＷＬ１ないしＷＬ１２は
ワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ１
１ないしＢＬＳ１４はビット線選択信号、ＢＬＤはビッ
ト線分割信号、Ｑ１ないしＱ１８はＮチャンネル型ＭＯ
Ｓトランジスタ、ワード線とビット線の交点の○印はメ
モリセル、ＶＣＣは電源電圧である。
【００３６】図４の半導体メモリ装置のメモリセルアレ
イのレイアウトにおける具体的な動作について説明す
る。
イのレイアウトにおける具体的な動作について説明す
る。
【００３７】まず初期状態ではビット線分割回路ＢＬＤ
Ｃから出力されるビット線分割信号ＢＬＤは論理電圧
“Ｈ”である。ここで、例えばワード線ＷＬ２が選択さ
れるとビット線ＢＬ１とＢＬ７、ＢＬ３とＢＬ９、ＢＬ
４とＢＬ１０、ＢＬ６とＢＬ１２に電荷情報が読み出さ
れる。
Ｃから出力されるビット線分割信号ＢＬＤは論理電圧
“Ｈ”である。ここで、例えばワード線ＷＬ２が選択さ
れるとビット線ＢＬ１とＢＬ７、ＢＬ３とＢＬ９、ＢＬ
４とＢＬ１０、ＢＬ６とＢＬ１２に電荷情報が読み出さ
れる。
【００３８】次に、ビット線分割信号ＢＬＤは論理電圧
“Ｌ”となり、ビット線ＢＬ１とＢＬ７、ＢＬ３とＢＬ
９、ＢＬ４とＢＬ１０、ＢＬ６とＢＬ１２がそれぞれ分
割される。ここでビット線選択回路ＢＬＳＣ１、ＢＬＳ
Ｃ２によりビット線選択信号ＢＬＳ１２、ＢＬＳ１４が
選択され、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ８と
ＢＬ９、ビット線ＢＬ４とＢＬ５、ビット線ＢＬ１１と
ＢＬ１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４で電荷情報は増幅される。これは、いわゆる
折り返しビット線方式の構成である。
“Ｌ”となり、ビット線ＢＬ１とＢＬ７、ＢＬ３とＢＬ
９、ＢＬ４とＢＬ１０、ＢＬ６とＢＬ１２がそれぞれ分
割される。ここでビット線選択回路ＢＬＳＣ１、ＢＬＳ
Ｃ２によりビット線選択信号ＢＬＳ１２、ＢＬＳ１４が
選択され、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ８と
ＢＬ９、ビット線ＢＬ４とＢＬ５、ビット線ＢＬ１１と
ＢＬ１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ
３、ＳＡ４で電荷情報は増幅される。これは、いわゆる
折り返しビット線方式の構成である。
【００３９】このような回路構成にすると、折り返しビ
ット線方式が構成できる。このため、折り返しビット線
方式で一般にいわれているように、ワード線からのビッ
ト線へのノイズのアンバランスが少なく、第１の実施例
に比べてビット線がノイズに対してさらに強くなる。
ット線方式が構成できる。このため、折り返しビット線
方式で一般にいわれているように、ワード線からのビッ
ト線へのノイズのアンバランスが少なく、第１の実施例
に比べてビット線がノイズに対してさらに強くなる。
【００４０】また同様に、本実施例のメモリセルアレイ
構成では任意の１本のワード線の選択に対して３本に２
本の割合のビット線にメモリセルキャパシタが接続され
る構成となっているため、任意の１本のビット線に接続
されるメモリセルは３個に２個の割合であり、任意の１
本のビット線と交わるワード線のうち３本に１本の割合
のワード線がトランジスタのゲート電極としてではなく
単にビット線を横切り、この単にビット線を横切るワー
ド線が３本に１本の割合となり従来の２本に１本の割合
に比べ少なくなりビット線方向のメモリセルの縮小が可
能となる。
構成では任意の１本のワード線の選択に対して３本に２
本の割合のビット線にメモリセルキャパシタが接続され
る構成となっているため、任意の１本のビット線に接続
されるメモリセルは３個に２個の割合であり、任意の１
本のビット線と交わるワード線のうち３本に１本の割合
のワード線がトランジスタのゲート電極としてではなく
単にビット線を横切り、この単にビット線を横切るワー
ド線が３本に１本の割合となり従来の２本に１本の割合
に比べ少なくなりビット線方向のメモリセルの縮小が可
能となる。
【００４１】さらに、任意の１本のワード線の選択に対
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
【００４２】本発明による半導体メモリ装置の第４の実
施例について、図５を参照しながら説明する。
施例について、図５を参照しながら説明する。
【００４３】図５は、図１のメモリセルアレイ構成にお
ける半導体メモリ装置のレイアウトの回路図である。
ける半導体メモリ装置のレイアウトの回路図である。
【００４４】図５において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣ５はビット線分割回路、ＷＬ１ないしＷＬ１２
はワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ
１１ないしＢＬＳ１４はビット線選択信号、ＢＬＤ５１
ないしＢＬＤ５３はビット線分割信号、Ｑ１ないしＱ１
８はＮチャンネル型ＭＯＳトランジスタ、ワード線とビ
ット線の交点の○印はメモリセル、ＶＣＣは電源電圧で
ある。
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣ５はビット線分割回路、ＷＬ１ないしＷＬ１２
はワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ
１１ないしＢＬＳ１４はビット線選択信号、ＢＬＤ５１
ないしＢＬＤ５３はビット線分割信号、Ｑ１ないしＱ１
８はＮチャンネル型ＭＯＳトランジスタ、ワード線とビ
ット線の交点の○印はメモリセル、ＶＣＣは電源電圧で
ある。
【００４５】図５の半導体メモリ装置のメモリセルアレ
イのレイアウトにおける具体的な動作について説明す
る。
イのレイアウトにおける具体的な動作について説明す
る。
【００４６】まず初期状態ではビット線分割回路ＢＬＤ
Ｃ５から出力されるビット線分割信号ＢＬＤ５１ないし
ＢＬＤ５３は論理電圧“Ｈ”である。ここで、例えばワ
ード線ＷＬ２が選択されるとき、ビット線分割信号ＢＬ
Ｄ５１、ＢＬＤ５２を論理電圧“Ｌ”とし、その後ワー
ド線ＷＬ２が選択される。すると、ビット線ＢＬ１、Ｂ
Ｌ３とＢＬ９、ＢＬ４、ＢＬ６とＢＬ１２に電荷情報が
読み出され、ビット線選択回路ＢＬＳＣ１、ＢＬＳＣ２
によりビット線選択信号ＢＬＳ１２、ＢＬＳ１４が選択
され、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ８とＢＬ
９、ビット線ＢＬ４とＢＬ５、ビット線ＢＬ１１とＢＬ
１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ３、
ＳＡ４で電荷情報は増幅される。
Ｃ５から出力されるビット線分割信号ＢＬＤ５１ないし
ＢＬＤ５３は論理電圧“Ｈ”である。ここで、例えばワ
ード線ＷＬ２が選択されるとき、ビット線分割信号ＢＬ
Ｄ５１、ＢＬＤ５２を論理電圧“Ｌ”とし、その後ワー
ド線ＷＬ２が選択される。すると、ビット線ＢＬ１、Ｂ
Ｌ３とＢＬ９、ＢＬ４、ＢＬ６とＢＬ１２に電荷情報が
読み出され、ビット線選択回路ＢＬＳＣ１、ＢＬＳＣ２
によりビット線選択信号ＢＬＳ１２、ＢＬＳ１４が選択
され、ビット線ＢＬ１とＢＬ２、ビット線ＢＬ８とＢＬ
９、ビット線ＢＬ４とＢＬ５、ビット線ＢＬ１１とＢＬ
１２がそれぞれセンスアンプＳＡ１、ＳＡ２、ＳＡ３、
ＳＡ４で電荷情報は増幅される。
【００４７】このような回路構成にすると、ワード線を
選択し、ビット線に電荷情報が読み出される前にビット
線分割回路を動作させビット線を分割している。このた
め、ビット線に電荷情報が読み出されたのちにビット線
がノイズを受けることはなくなる。
選択し、ビット線に電荷情報が読み出される前にビット
線分割回路を動作させビット線を分割している。このた
め、ビット線に電荷情報が読み出されたのちにビット線
がノイズを受けることはなくなる。
【００４８】本発明による半導体メモリ装置の第５の実
施例について、図６を参照しながら説明する。
施例について、図６を参照しながら説明する。
【００４９】図６は、図１のメモリセルアレイ構成にお
ける半導体メモリ装置のレイアウトの回路図である。
ける半導体メモリ装置のレイアウトの回路図である。
【００５０】図６において、ＳＡ１ないしＳＡ４はセン
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣ６はビット線分割回路、ＷＬ１ないしＷＬ１２
はワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ
１１ないしＢＬＳ１４はビット線選択信号、ＢＬＤ６１
ないしＢＬＤ６９はビット線分割信号、Ｑ１ないしＱ７
２はＮチャンネル型ＭＯＳトランジスタ、ワード線とビ
ット線の交点の○印はメモリセル、ＶＣＣは電源電圧で
ある。
スアンプ、ＲＯＷＤＥＣ１、ＲＯＷＤＥＣ２はローデコ
ーダー、ＢＬＳＣ１、ＢＬＳＣ２はビット線選択回路、
ＢＬＤＣ６はビット線分割回路、ＷＬ１ないしＷＬ１２
はワード線、ＢＬ１ないしＢＬ１２はビット線、ＢＬＳ
１１ないしＢＬＳ１４はビット線選択信号、ＢＬＤ６１
ないしＢＬＤ６９はビット線分割信号、Ｑ１ないしＱ７
２はＮチャンネル型ＭＯＳトランジスタ、ワード線とビ
ット線の交点の○印はメモリセル、ＶＣＣは電源電圧で
ある。
【００５１】図６の半導体メモリ装置のメモリセルアレ
イのレイアウトにおける具体的な動作について説明す
る。
イのレイアウトにおける具体的な動作について説明す
る。
【００５２】まず初期状態ではビット線分割回路ＢＬＤ
Ｃ６から出力されるビット線分割信号ＢＬＤ６１ないし
ＢＬＤ６９は論理電圧“Ｈ”である。ここで、例えばワ
ード線ＷＬ２が選択されるとき、ビット線分割信号ＢＬ
Ｄ６１、ＢＬＤ６２、ＢＬＤ６４、ＢＬＤ６５、ＢＬＤ
６７、ＢＬＤ６８、ＢＬＤ６９を論理電圧“Ｌ”とし、
その後ワード線ＷＬ２が選択される。すると、ビット線
ＢＬ１、ＢＬ３とＢＬ９、ＢＬ４、ＢＬ６とＢＬ１２に
電荷情報が読み出される。またビット線選択回路ＢＬＳ
Ｃ１、ＢＬＳＣ２によりビット線選択信号ＢＬＳ１２、
ＢＬＳ１４が選択され、ビット線ＢＬ１とＢＬ２、ビッ
ト線ＢＬ８とＢＬ９、ビット線ＢＬ４とＢＬ５、ビット
線ＢＬ１１とＢＬ１２がそれぞれセンスアンプＳＡ１、
ＳＡ２、ＳＡ３、ＳＡ４で電荷情報は増幅される。
Ｃ６から出力されるビット線分割信号ＢＬＤ６１ないし
ＢＬＤ６９は論理電圧“Ｈ”である。ここで、例えばワ
ード線ＷＬ２が選択されるとき、ビット線分割信号ＢＬ
Ｄ６１、ＢＬＤ６２、ＢＬＤ６４、ＢＬＤ６５、ＢＬＤ
６７、ＢＬＤ６８、ＢＬＤ６９を論理電圧“Ｌ”とし、
その後ワード線ＷＬ２が選択される。すると、ビット線
ＢＬ１、ＢＬ３とＢＬ９、ＢＬ４、ＢＬ６とＢＬ１２に
電荷情報が読み出される。またビット線選択回路ＢＬＳ
Ｃ１、ＢＬＳＣ２によりビット線選択信号ＢＬＳ１２、
ＢＬＳ１４が選択され、ビット線ＢＬ１とＢＬ２、ビッ
ト線ＢＬ８とＢＬ９、ビット線ＢＬ４とＢＬ５、ビット
線ＢＬ１１とＢＬ１２がそれぞれセンスアンプＳＡ１、
ＳＡ２、ＳＡ３、ＳＡ４で電荷情報は増幅される。
【００５３】このとき、ビット線ＢＬ３とＢＬ９、ビッ
ト線ＢＬ６とＢＬ１２、ビット線ＢＬ７とＢＬ８、ビッ
ト線ＢＬ１０とＢＬ１１は、それぞれＮチャンネル型Ｍ
ＯＳトランジスタＱ３、Ｑ６、Ｑ６１、Ｑ６４を介して
電気的に接続されており、これは、ある１つのセンスア
ンプに接続されるビット線対の負荷を等しくするための
目的である。これにより、ビット線対での負荷のアンバ
ランスがなくなりセンスアンプの動作が安定する。
ト線ＢＬ６とＢＬ１２、ビット線ＢＬ７とＢＬ８、ビッ
ト線ＢＬ１０とＢＬ１１は、それぞれＮチャンネル型Ｍ
ＯＳトランジスタＱ３、Ｑ６、Ｑ６１、Ｑ６４を介して
電気的に接続されており、これは、ある１つのセンスア
ンプに接続されるビット線対の負荷を等しくするための
目的である。これにより、ビット線対での負荷のアンバ
ランスがなくなりセンスアンプの動作が安定する。
【００５４】また同様に、本実施例のメモリセルアレイ
構成では任意の１本のワード線の選択に対して３本に２
本の割合のビット線にメモリセルキャパシタが接続され
る構成となっているため、任意の１本のビット線に接続
されるメモリセルは３個に２個の割合であり、任意の１
本のビット線と交わるワード線のうち３本に１本の割合
のワード線がトランジスタのゲート電極としてではなく
単にビット線を横切り、この単にビット線を横切るワー
ド線が３本に１本の割合となり従来の２本に１本の割合
に比べ少なくなりビット線方向のメモリセルの縮小が可
能となる。
構成では任意の１本のワード線の選択に対して３本に２
本の割合のビット線にメモリセルキャパシタが接続され
る構成となっているため、任意の１本のビット線に接続
されるメモリセルは３個に２個の割合であり、任意の１
本のビット線と交わるワード線のうち３本に１本の割合
のワード線がトランジスタのゲート電極としてではなく
単にビット線を横切り、この単にビット線を横切るワー
ド線が３本に１本の割合となり従来の２本に１本の割合
に比べ少なくなりビット線方向のメモリセルの縮小が可
能となる。
【００５５】さらに、任意の１本のワード線の選択に対
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
して３本に２本の割合のビット線にメモリセルキャパシ
タが接続され、３本に１本の割合のビット線にはメモリ
セルキャパシタが接続されないため、このビット線を使
用することにより折り返しビット線方式とすることも可
能であり、また、センスアンプのビット線の選択により
センス動作を行うビット線対の隣りに使用しないビット
線を配置することができ隣の動作するビット線の影響を
受けにくくセンス動作の誤動作が少なくなる。
【００５６】以上のように、本発明のメモリセルアレイ
構成の半導体メモリ装置によれば、メモリセルの縮小化
が可能であり、さらに、折り返しビット線方式などの感
度の良いセンス動作が可能で、ひいては安価で安定動作
の半導体メモリ装置を供給できるようになり、その実用
的効果は極めて大きい。
構成の半導体メモリ装置によれば、メモリセルの縮小化
が可能であり、さらに、折り返しビット線方式などの感
度の良いセンス動作が可能で、ひいては安価で安定動作
の半導体メモリ装置を供給できるようになり、その実用
的効果は極めて大きい。
【００５７】
【発明の効果】以上のように、本発明のメモリセルアレ
イ構成の半導体メモリ装置によれば、メモリセルの縮小
化が可能であり、さらに、折り返しビット線方式などの
感度の良いセンス動作が可能で、ひいては安価で安定動
作の半導体メモリ装置を供給できるようになり、その実
用的効果は極めて大きい。
イ構成の半導体メモリ装置によれば、メモリセルの縮小
化が可能であり、さらに、折り返しビット線方式などの
感度の良いセンス動作が可能で、ひいては安価で安定動
作の半導体メモリ装置を供給できるようになり、その実
用的効果は極めて大きい。
【図１】本発明の一実施例の半導体メモリ装置の構成図
【図２】本発明の半導体メモリ装置のレイアウトの第１
の実施例を示す回路図
の実施例を示す回路図
【図３】本発明の半導体メモリ装置のレイアウトの第１
の実施例を示す回路図
の実施例を示す回路図
【図４】本発明の半導体メモリ装置のレイアウトの第２
の実施例を示す回路図
の実施例を示す回路図
【図５】本発明の半導体メモリ装置のレイアウトの第３
の実施例を示す回路図
の実施例を示す回路図
【図６】本発明の半導体メモリ装置のレイアウトの第４
の実施例を示す回路図
の実施例を示す回路図
【図７】従来の半導体メモリ装置の構成図
【図８】従来の半導体メモリ装置のレイアウトの一例を
示す回路図
示す回路図
１ 導電体 ２ ドレイン部 ３ ゲート電極 ４ ゲート酸化膜 ５ セルプレート電極 ６ 分離用絶縁膜 ７ 層間絶縁膜 ８ 半導体基板 ９ ソース部 １０、１１ 電荷蓄積部 １２、１３ 絶縁膜 １４ コンタクト窓
Claims (5)
- 【請求項１】 メモリセルトランジスタのソース部にメ
モリセルキャパシタが接続され、前記メモリセルトラン
ジスタのゲート電極を構成する複数のワード線と、前記
メモリセルトランジスタのドレイン部に接続された複数
のビット線が格子状に構成されたメモリセルアレイであ
って、前記複数のビット線はメモリセルアレイ内におい
て全て同じ長さを有し、任意の１本の前記ワード線の選
択に対して３本に２本の割合の前記ビット線に前記メモ
リセルキャパシタが接続されたメモリセルアレイ構成を
特徴とする半導体メモリ装置。 - 【請求項２】 任意の１本の前記ワード線の選択時に前
記メモリセルキャパシタが接続されない前記ビット線を
ある電位に固定しておくことを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項３】 メモリセルトランジスタのソース部にメ
モリセルキャパシタが接続され、前記メモリセルトラン
ジスタのゲート電極を構成する複数のワード線と、前記
メモリセルトランジスタのドレイン部に接続された複数
のビット線が格子状に構成されたメモリセルアレイであ
って、任意の１本の前記ワード線の選択に対して３本に
２本の割合の前記ビット線に前記メモリセルキャパシタ
が接続され、前記複数のビット線のそれぞれのビット線
を分割し第１部分のビット線群と第２部分のビット線群
に分割する回路を有し、前記複数のワード線の任意の１
本のワード線の選択に対して３本に２本の割合で前記メ
モリセルキャパシタが接続された第１のビット線と第２
のビット線と、３本に１本の割合で前記メモリセルキャ
パシタが接続されていない第３のビット線に対して、前
記第１のビット線のうち前記第１部分のビット線群に属
するビット線と前記第３のビット線のうち前記第１部分
のビット線群に属するビット線を第１のセンスアンプに
接続する第１のビット線選択回路を有し、前記第２のビ
ット線のうち前記第２部分のビット線群に属するビット
線と前記第３のビット線のうち前記第２部分のビット線
群に属するビット線を第２のセンスアンプに接続する第
２のビット線選択回路を有することを特徴とする半導体
メモリ装置。 - 【請求項４】 前記第１部分のビット線群と第２部分の
ビット線群に分割する回路が３つの独立したビット線分
割信号を発生し、この３つの独立したビット線分割信号
のそれぞれが、前記ビット線群の３本に２本の割合の前
記ビット線で第１部分のビット線と第２部分のビット線
に分割することを特徴とする請求項３記載の半導体メモ
リ装置。 - 【請求項５】 前記第１部分のビット線群と第２部分の
ビット線群に分割する回路が、前記ビット線分割信号に
より、前記第１のビット線と前記第３のビット線をそれ
ぞれ前記第１部分のビット線群に属するビット線と前記
第２部分のビット線群に属するビット線とに分割し、か
つ前記第２のビット線のうち前記第１部分のビット線群
に属するビット線と前記第２部分のビット線群に属する
ビット線とを接続し、さらに前記第１のビット線と前記
第３のビット線のうちそれぞれ前記第２部分のビット線
群に属するビット線どうしを接続することを特徴とする
請求項４記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00460692A JP3159496B2 (ja) | 1991-01-14 | 1992-01-14 | 半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-2710 | 1991-01-14 | ||
| JP271091 | 1991-01-14 | ||
| JP00460692A JP3159496B2 (ja) | 1991-01-14 | 1992-01-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0554635A JPH0554635A (ja) | 1993-03-05 |
| JP3159496B2 true JP3159496B2 (ja) | 2001-04-23 |
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ID=26336166
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