JP2783271B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2783271B2 JP7012257A JP1225795A JP2783271B2 JP 2783271 B2 JP2783271 B2 JP 2783271B2 JP 7012257 A JP7012257 A JP 7012257A JP 1225795 A JP1225795 A JP 1225795A JP 2783271 B2 JP2783271 B2 JP 2783271B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、１トランジスタ及び１キャパシタを有するダ
イナミックＲＡＭ（ランダムアクセスメモリ）に関す
る。
【０００２】
【従来の技術】この種の半導体記憶装置は、例えば、特
開平５−５４６３３号公報に開示されている。この半導
体記憶装置は、ＭＩＳ（メタル・インシュレータ・半導
体）トランジスタ及びキャパシタを用いたＲＡＭであ
り、この半導体記憶装置の模式図を図６に示す。
【０００３】この半導体記憶装置は、行方向及び列方向
にマトリクス状の配置された複数のメモリセル６１と、
複数のメモリセル６１を列方向に所定の単位ごとに選択
状態にする複数のワード線６２と、複数のメモリセル６
１に行方向の所定の単位ごとに接続され、ワード線６２
により選択状態にあるメモリセル６１のデータを伝達す
る複数のビット線６３とを備えセルアレイ６６を有す
る。複数のビット線６３は２本毎に１つのセンスアンプ
６４に接続される。ワード線６２はワード線デコーダ６
５に接続される。ワード線デコーダ６５はアドレス線６
５´に接続される。センスアンプ６４及びワード線デコ
ーダ６５はセルアレイ６６の端に配列される。センスア
ンプ６４はセルアレイ６６の両側に交互に配置される。
【０００４】ビット線６３の充放電電流を減らすための
ＭＯＳ（メタル・オキサイド・半導体）トランジスタ６
７が、各ビット線６３の中央位置に挿入接続される。セ
ルアレイ６６の右側のセンスアンプ６４に接続するビッ
ト線６３に接続するＭＯＳトランジスタ６７は、信号線
６８ａに接続され、セルアレイの左側のセンスアンプ６
４に接続するビット線６３に接続するＭＯＳトランジス
タ６７は、信号線６８ｂに接続されている。右側のワー
ド線６２が選択された場合、信号線６８ａに接続するＭ
ＯＳトランジスタ６７が非導通状態になる。左側のワー
ド線６２が選択された場合、信号線６８ｂに接続するＭ
ＯＳトランジスタ６７が非導通状態になる。従って、ビ
ット線６３の充放電電流は、ＭＯＳトランジスタ６７が
無い場合の約３／４になる。
【０００５】一方、メモリセルは、図７に示すように、
特別な構造を必要とせず通常のレイアウトで構成されて
いた。ここでは、一例としてビット線７３上に容量を形
成するスタック型セルのレイアウトを示す。ワード線７
２とビット線７３が直交し同サイズのスタック容量７４
が容量コンタクト７５上に最密に配置される構成となっ
ている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、ＭＯＳトランジスタ６７が非導通状態に
なる場合では、ビット線容量が小さくなるので、読みだ
し信号がビット線６３を分割しない場合に比べ大きくな
るが、ＭＯＳトランジスタ６７が非導通状態にならない
場合では、読みだし信号がビット線６３を分割しない場
合と等しくなるので、読みだし信号に差が生じた。この
対策として、信号差に応じて、センスアンプ６４の動作
タイミングを変える必要が生じ、回路を複雑にしてい
た。また、読みだし信号の最小値は、ビット線６３を分
割しない場合と等しいため、セル容量の最小値もビット
線６３を分割しない場合と等しい値が必要であった。
【０００７】本発明の課題は、メモリセルからの読みだ
し信号の差のない、従って、センスタイミングの調整が
不要になる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、行方向
及び列方向にマトリクス状の配置された複数のメモリセ
ルと、これら複数のメモリセルを列方向に所定の単位ご
とに選択状態にする複数のワード線と、複数のメモリセ
ルに行方向の所定の単位ごとに接続され、ワード線によ
り選択状態にあるメモリセルのデータを伝達する複数の
ビット線とを備えたセルアレイと；セルアレイの第１の
側に配置され、複数のビット線のうちの２本に接続され
る第１のセンスアンプと；セルアレイの第２の側に配置
され、複数のビット線のうちの別の２本に接続される第
２のセンスアンプと；複数のワード線に接続されるワー
ド線デコーダと；このワード線デコーダに接続されるア
ドレス線と；ビット線の各々の充放電電流を減らすため
のＭＯＳトランジスタと；を有し、ビット線の各々は、
ｎ（ｎは１以上の整数）箇所で、ＭＯＳトランジスタを
介して（ｎ＋１）等分され、複数のワード線の１本が選
択された場合、第１のセンスアンプからみて該選択され
たワード線より前記第２の側寄りに、第１のセンスアン
プに接続されているＭＯＳトランジスタがあれば、その
中で最も前記選択されたワード線に近いＭＯＳトランジ
スタを非導通状態にすると共に、第２のセンスアンプか
らみて前記選択されたワード線より前記第１の側寄り
に、第２のセンスアンプに接続されているＭＯＳトラン
ジスタがあれば、その中で最も前記選択されたワード線
に近いＭＯＳトランジスタを非導通状態にし、前記メモ
リセルの各々の容量は、そのメモリセルの動作時のビッ
ト線容量に比例したサイズの容量を有することを特徴と
する半導体記憶装置が得られる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１０】図１は本発明の第１の実施例による半導体
記憶装置の模式図である。この半導体記憶装置は、行方
向及び列方向にマトリクス状の配置された複数のメモリ
セル２１と、複数のメモリセル２１を列方向に所定の単
位ごとに選択状態にする複数のワード線２２と、複数の
メモリセル２１に行方向の所定の単位ごとに接続され、
ワード線２２により選択状態にあるメモリセル２１のデ
ータを伝達するビット線２３を備えたセルアレイ２６を
有する。ビット線２３は、２本づつ１つのセンスアンプ
２４に接続される。ワード線２２はワード線デコーダ２
５に接続される。ワード線デコーダ２５はアドレス線２
５ａに接続される。センスアンプ２４及びワード線デコ
ーダ２５はセルアレイ２６の端に配列される。センスア
ンプ２４はセルアレイ２６の左側及び右側側に交互に配
置される。
【００１１】ビット線２３の充放電電流を減らすための
ＭＯＳトランジスタ２７が設けられている。ビット線２
３は、３箇所で、ＭＯＳトランジスタ２７を介して４等
分される。セルアレイ２６の右側のセンスアンプ２４に
接続するビット線２３に接続するＭＯＳトランジスタ２
７は信号線２８ａに接続され、セルアレイ２６の左側の
センスアンプ２４に接続するビット線２３に接続するＭ
ＯＳトランジスタ２７は信号線２８ｂに接続される。１
本のワード線２２が選択された場合、そのワード線２２
の左側に信号線２８ａがあれば左側の信号線２８ａのう
ち最もそのワード線２２に近いＭＯＳトランジスタ２７
が非導通状態になり、選択されたワード線２２の右側に
信号線２８ｂがあれば右側の信号線２８ｂのうち最もワ
ード線２２に近いＭＯＳトランジスタ２７が非導通状態
になる。従って、充放電電流は、ＭＯＳトランジスタ２
７が無い場合の約５／８倍になる。
【００１２】図２は図１の半導体記憶装置に用いられる
メモリセルのレイアウトである。メモリセル構造は、ビ
ット線１３上に容量を形成するスタック型セルである。
ワード線１２とビット線１３が直交し、動作時のメモリ
セルのビット線容量に比例したサイズのスタック容量１
４が、容量コンタクト１５上に最密に配置される構成と
なっている。
【００１３】図３は本発明の第２の実施例の半導体記憶
装置の模式図である。この半導体記憶装置は、行方向及
び列方向にマトリクス状の配置された複数のメモリセル
３１と、複数のメモリセル３１を列方向に所定の単位ご
とに選択状態にする複数のワード線３２と、複数のメモ
リセル３１に行方向の所定の単位ごとに接続され、ワー
ド線３２により選択状態にあるメモリセル３１のデータ
を伝達する複数のビット線３３を備えたセルアレイ３６
を有する。ビット線３３は、２本毎に１つのセンスアン
プ３４に接続される。ワード線３２はワード線デコーダ
３５に接続される。ワード線デコーダ３５はアドレス線
３５ａに接続される。センスアンプ３４及びワード線デ
コーダ３５はセルアレイ３６の端に配列される。センス
アンプ３４はセルアレイ３６の両側に交互に配置され
る。左のセンスアンプ３４に接続するビット線３３と右
のセンスアンプ３４に接続するビット線３３とはそれぞ
れ交互に配置され、メモリセル３１は対角線状に配置さ
れる（１９８９年ＩＳＳＣＣ、Ａ ４５ｎｓ １６Ｍｂ
ＤＲＡＭ ｗｉｔｈ Ｔｒｉｐｌｅ−Ｗｅｌｌ Ｓｔ
ｒｕｃｔｕｒｅ参照）。
【００１４】この半導体記憶装置は、ビット線３３の充
放電電流を減らすためのＭＯＳトランジスタ３７を有す
る。ビット線３３は、１箇所で、ＭＯＳトランジスタ３
７を介して２等分される。セルアレイ３６の右側のセン
スアンプ３４に接続するビット線３３に接続されるＭＯ
Ｓトランジスタ３７は、信号線３８ａに接続され、セル
アレイ３６の左側のセンスアンプ３４に接続するビット
線３３に接続するＭＯＳトランジスタ３７は、信号線３
８ｂに接続されている。１本のワード線３２が選択され
た場合、そのワード線３２の左側に信号線３８ａがあれ
ば左側の信号線３２ａのうち最もそのワード線３２に近
いＭＯＳトランジスタ３７が非導通状態になり、選択さ
れたワード線３２の右側に信号線３８ｂがあれば右側の
信号線３８ｂのうち最もワード線３２に近いＭＯＳトラ
ンジスタ３７が非導通状態になる。従って、ビット線３
３の充放電電流は、ＭＯＳトランジスタ３７が無い場合
の約３／４倍になる。
【００１５】図４は、図３の半導体記憶装置のメモリセ
ルのレイアウトである。メモリセル構造は、図２の場合
と同様であり、ビット線４３上に容量を形成するスタッ
ク型セルである。ワード線４２とビット線４３が直交
し、動作時のメモリセルのビット線容量に比例したサイ
ズのスタック容量４４が、容量コンタクト４５上に最密
に配置される構成となっている。この場合、ビット線４
３が交互配置でメモリセルが、対角線状に配置されるた
め面積を大きくする容量と小さくする容量がビット線４
３方向に並ぶので、面積を変えても長方形形状を保つこ
とができる（１９９１年電子情報通信学会春季全国大会
論文番号Ｃ−６６５参照）。
【００１６】図５は、本発明の第３の実施例による半導
体記憶装置の模式図である。この半導体記憶装置は、行
方向及び列方向にマトリクス状の配置された複数のメモ
リセル５１と、複数のメモリセル５１を列方向に所定の
単位ごとに選択状態にする複数のワード線５２と、複数
のメモリセル５１に行方向の所定の単位ごとに接続さ
れ、ワード線５２により選択状態にあるメモリセル５１
のデータを伝達するビット線５３とを備えたセルアレイ
５６を有する。ビット線５３は、２本毎に１つのセンス
アンプ５４に接続され、ワード線５２はワード線デコー
ダ５５に接続される。ワード線デコーダ５５はアドレス
線５５ａに接続される。センスアンプ５４及びワード線
デコーダ５５はセルアレイ５６の端に配列される。セン
スアンプ５４はセルアレイ５６の両側に交互に配置され
る。左のセンスアンプ５４に接続するビット線５３と右
のセンスアンプ５４に接続するビット線５３はそれぞれ
交互に配置され、メモリセル５１は対角線状に配置され
る。
【００１７】ビット線５３の充放電電流を減らすことを
目的とするＭＯＳトランジスタ５７を有する。ビット線
５３は、３箇所で、ＭＯＳトランジスタ５７を介して４
等分される。セルアレイ５６の右側のセンスアンプ５４
と接続するビット線５３と接続するＭＯＳトランジスタ
５７は信号線５８ａと接続し、セルアレイ５６の左側の
センスアンプ５４と接続するビット線５３と接続するＭ
ＯＳトランジスタ５７は信号線５８ｂと接続する。１本
のワード線５２が選択された場合、そのワード線５２の
左側に信号線５８ａがあれば左側の信号線５８ａのうち
最もそのワード線５２に近いＭＯＳトランジスタ５７が
非導通状態になり、選択されたワード線５２の右側に信
号線５８ｂがあれば右側の信号線５８ａのうち最もその
ワード線５２に近いＭＯＳトランジスタ５７が非導通状
態になる。従って、ビット線５３の充放電電流は、ＭＯ
Ｓトランジスタ５７が無い場合の約５／８倍になる。こ
の場合のメモリセル５１の構造及びレイアウトは、図４
のものと同様である。
【００１８】なお、メモリセルの構造は、ビット線上に
容量を形成するスタック型セルであっても良いし、ビッ
ト線下に容量を形成するスタック型セルであってもよい
し、半導体基板にあけた穴に容量を形成するトレンチ型
セルであってもよいし、または、半導体基板表面に容量
を形成するプレーナー型セルであってもよい。
【００１９】
【発明の効果】以上説明したように本発明は、センスア
ンプを交互に配置しビット線をＭＯＳトランジスタで分
割した従来のセルアレイに対し、 １．セル容量を動作時のメモリセルのビット線容量に比
例させるので、セルからの信号がすべて等しくなり、セ
ンスタイミングの調整が不要になり、回路を単純にでき
る。
【００２０】２．１ビット線をｍ分割した場合、ビット
線を分割しない場合に比べ、等しい容量の製法で読みだ
し信号がすべて （Ｃｂｂ＋Ｃｂｓ）／｛（１／２ｍ）（ｍ＋１）Ｃｂｂ＋Ｃｂｓ｝｝ 倍になりセル容量の製造方法が容易になる。
【００２１】但し、ここで Ｃｂｂ＝ビット線容量のビット線寄与分 Ｃｂｓ＝ビット線容量のセンスアンプ寄与分 である。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体記憶装置の
模式図。
【図２】図１の半導体記憶装置に用いられるメモリセル
のレイアウトを示す図。
【図３】本発明の第２の実施例による半導体記憶装置の
模式図。
【図４】図３の半導体記憶装置に用いられるメモリセル
のレイアウトを示す図。
【図５】本発明の第３の実施例による半導体記憶装置の
模式図。
【図６】従来の半導体記憶装置の模式図。
【図７】図６の半導体記憶装置に用いられるメモリセル
のレイアウトを示す図。
【符号の説明】
２１ メモリセル ２２ ワード線 ２３ ビット線 ２４ センスアンプ ２５ ワード線デコーダ ２５ａ アドレス線 ２６ セルアレイ ２７ ＭＯＳトランジスタ ２８ａ 信号線 ２８ｂ 信号線 ３１ メモリセル ３２ ワード線 ３３ ビット線 ３４ センスアンプ ３５ ワード線デコーダ ３５ａ アドレス線 ３６ セルアレイ ３７ ＭＯＳトランジスタ ３８ａ 信号線 ３８ｂ 信号線 ５１ メモリセル ５２ ワード線 ５３ ビット線 ５４ センスアンプ ５５ ワード線デコーダ ５５ａ アドレス線 ５６ セルアレイ ５７ ＭＯＳトランジスタ ５８ａ 信号線 ５８ｂ 信号線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 行方向及び列方向にマトリクス状の配置
    された複数のメモリセルと、これら複数のメモリセルを
    列方向に所定の単位ごとに選択状態にする複数のワード
    線と、複数のメモリセルに行方向の所定の単位ごとに接
    続され、ワード線により選択状態にあるメモリセルのデ
    ータを伝達する複数のビット線とを備えたセルアレイ
    と；セルアレイの第１の側に配置され、複数のビット線
    のうちの２本に接続される第１のセンスアンプと；セル
    アレイの第２の側に配置され、複数のビット線のうちの
    別の２本に接続される第２のセンスアンプと；複数のワ
    ード線に接続されるワード線デコーダと；このワード線
    デコーダに接続されるアドレス線と；ビット線の各々の
    充放電電流を減らすためのＭＯＳトランジスタと；を有
    し、ビット線の各々は、ｎ（ｎは１以上の整数）箇所
    で、ＭＯＳトランジスタを介して（ｎ＋１）等分され、
    複数のワード線の１本が選択された場合、第１のセンス
    アンプからみて該選択されたワード線より前記第２の側
    寄りに、第１のセンスアンプに接続されているＭＯＳト
    ランジスタがあれば、その中で最も前記選択されたワー
    ド線に近いＭＯＳトランジスタを非導通状態にすると共
    に、第２のセンスアンプからみて前記選択されたワード
    線より前記第１の側寄りに、第２のセンスアンプに接続
    されているＭＯＳトランジスタがあれば、その中で最も
    前記選択されたワード線に近いＭＯＳトランジスタを非
    導通状態にし、前記メモリセルの各々の容量は、そのメ
    モリセルの動作時のビット線容量に比例したサイズの容
    量を有することを特徴とする半導体記憶装置。
  2. 【請求項２】 第１のセンスアンプに接続するビット線
    と第２のセンスアンプに接続するビット線とが交互に列
    方向に配置され、メモリセルが対角線状に配置されるこ
    とを特徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 メモリセルの構造は、ビット線上に容量
    を形成するスタック型セル、ビット線下に容量を形成す
    るスタック型セル、半導体基板にあけた穴に容量を形成
    するトレンチ型セル、及び半導体基板表面に容量を形成
    するプレーナー型セルの内の一つであることを特徴とす
    る請求項１又は２に記載の半導体記憶装置。
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